KR100414231B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR100414231B1 KR100414231B1 KR10-2001-0038849A KR20010038849A KR100414231B1 KR 100414231 B1 KR100414231 B1 KR 100414231B1 KR 20010038849 A KR20010038849 A KR 20010038849A KR 100414231 B1 KR100414231 B1 KR 100414231B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate
- oxide film
- polysilicon
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 15
- 239000010937 tungsten Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 claims abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 210000003323 beak Anatomy 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Abstract
본 발명은 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 실리콘 기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 위에 폴리실리콘막을 형성하는 단계; 상기 게이트산화막 및 상기 폴리실리콘막을 패터닝하여 게이트산화막/폴리실리콘막으로 적층된 게이트패턴을 형성하는 단계; 이온을 주입하여 상기 게이트패턴의 양측면에 각각 제1 및 제2 접합영역을 형성하는 단계; 상기 게이트패턴의 측벽에 실리콘산화막/실리콘질화막으로 적층된 절연막 스페이서를 형성하는 단계; 상기 게이트패턴의 상층인 폴리실리콘막을 소정두께 만큼 에치백하여 제거하는 단계; 및 남아있는 상기 폴리실리콘막 상에 텅스텐막을 형성하여 게이트산화막/폴리실리콘막/텅스텐막으로 이루어진 게이트패턴을 형성하는 단계를 포함하는 반도체소자의 제조방법을 제공한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 간단한 공정 변화를통해 신뢰성과 수율을 개선할 수 있는 반도체소자의 텅스텐-폴리실리콘 게이트 형성방법에 관한 것이다.
반도체소자가 미세화되면 될수록 속도 문제로 인해 게이트 저항을 낮추는 노력이 필요하다. 이로 따라 텅스텐-폴리실리콘 게이트가 사용되는데 이 경우, 텅스텐의 특성, 즉 산화가 잘되는 특성으로 인해 공정상의 여러가지 제약이 따르게 된다. 즉, LDD 산화공정을 선택적으로 진행해야 하고, 산화막 스페이서를 사용하지 못하게 된다. 이로 인해 드레인 접합 브레이크다운 전압과 핫캐리어 수명(Hot carrier life time) 특성이 열악해진다. 이는 소자의 신뢰성에 따른 문제이기 때문에 수율과 바로 연관되는 문제라고 할 수 있다.
종래 기술에 의한 텅스텐-폴리실리콘 게이트 형성공정을 도1a 내지 도1c를 참조하여 설명하면 다음과 같다.
먼저, 도1a에 나타낸 바와 같이 실리콘기판(1)상에 게이트산화막(2)을 형성하고, 이위에 폴리실리콘(3), 텅스텐(4), 하드마스크 질화막(5)을 차례로 증착한 후, 게이트패턴으로 패터닝한다.
이어서 도1b에 나타낸 바와 같이 텅스텐 부품 현상 방지를 위해 LDD 산화공정을 선택적으로 진행하고 이온주입을 진행한다. 이때, LDD 산화공정을 선택적으로 진행하게 되면 게이트 엣지 부분에서의 버즈 비크(bird's beak) 효과가 LDD 산화공정을 선택적으로 진행하지 않는 경우에 비해 미미하게 된다. 이는 GIDL(Gate Induced Drain Leakage) 전류의 증가를 초래하기 때문에 드레인 접합 브레이크다운 전압의 열화를 나타내게 된다. 이는 디바이스의 번인(Burn-in)시에 문제가 된다.
이어서 도1c에 나타낸 바와 같이 텅스텐 부품 현상을 방지하기 위해 질화막 스페이서(7)를 게이트 측면에 형성한 후, 소오스 및 드레인 이온주입을 실시한다. 이때, 질화막 스페이서(7)가 실리콘기판 표면에 바로 닿는 구조이기 때문에 질화막 스트레스에 의한 핫캐리어 수명 특성이 열악해진다. 게이트 스페이서 구조에서 질화막이 실리콘 기판 표면에 직접 닿을 경우 핫캐리어 수명이 열악해지는 것을 나타내는 실험 결과를 도3의 그래프로 도시하였다. 그래프에 의하면 핫캐리어 수명이 2자릿수 열화되는 것을 알 수 있다.
상기한 드레인 접합 브레이크다운 전압과 핫캐리어 수명 특성은 소자의 신뢰성에 관한 것이기 때문에 수율과 바로 연관되므로 반드시 해결되어야 할 문제이다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 폴리실리콘만을 사용하여 우선 게이트를 패터닝하고 LDD 산화공정을 진행한 후 게이트 스페이서를 형성하고 텅스텐을 증착하여 게이트를 형성함으로써 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 목적이 있다.
도1a 내지 도1c는 종래 기술에 의한 텅스텐-폴리실리콘 게이트 형성방법을 도시한 공정순서도,
도2a 내지 도2d는 본 발명에 의한 텅스텐-폴리실리콘 게이트 형성방법을 도시한 공정순서도,
도 3은 종래기술에 따른 핫 캐리어 수명이 열악해짐을 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 폴리실리콘 4 : 텅스텐
5 : 질화막 하드마스크 6 : 산화막 스페이서
7 : 질화막 스페이서
상기 목적을 달성하기 위한 본 발명은 실리콘 기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 위에 폴리실리콘막을 형성하는 단계; 상기 게이트산화막 및 상기 폴리실리콘막을 패터닝하여 게이트산화막/폴리실리콘막으로 적층된 게이트패턴을 형성하는 단계; 이온을 주입하여 상기 게이트패턴의 양측면에 각각 제1 및 제2 접합영역을 형성하는 단계; 상기 게이트패턴의 측벽에 실리콘산화막/실리콘질화막으로 적층된 절연막 스페이서를 형성하는 단계; 상기 게이트패턴의 상층인 폴리실리콘막을 소정두께 만큼 에치백하여 제거하는 단계; 및 남아있는 상기 폴리실리콘막 상에 텅스텐막을 형성하여 게이트산화막/폴리실리콘막/텅스텐막으로 이루어진 게이트패턴을 형성하는 단계를 포함하는 반도체소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d에 본 발명의 바람직한 실시예에 의한 텅스텐-폴리실리콘 게이트 형성방법을 공정순서에 따라 도시하였다.
먼저, 도2a에 나타낸 바와 같이 실리콘기판(1)상에 게이트산화막(2)을 형성하고, 이위에 폴리실리콘(3)을 증착한 후, 게이트패턴으로 패터닝한다. 이때, 폴리실리콘을 종래의 기술보다 두껍게 즉, 최종적으로 얻고자 하는 게이트의 두께로 증착한다. 이어서 LDD 산화공정을 진행하고 LDD 이온주입을 실시한다. 이때, 텅스템의 부품 위험이 없기 때문에 종래와 같이 LDD 산화공정을 선택적으로 진행할 필요가 없으므로 게이트 엣지 부분에서의 버즈 비크 효과는 그만큼 커지게 된다. 따라서 드레인 접합 브레이크다운 전압 특성이 향상된다.
이어서 도2b에 나타낸 바와 같이 산화막(6)과 질화막(7)을 차례로 기판 상에 증착하여 게이트 측면에 스페이서를 형성한 후, 소오스 및 드레인 이온주입을 실시한다. 이때, 질화막(7)이 그 하부의 산화막(6)으로 인해 실리콘기판 표면에 직접닿지 않는 스페이서 구조가 형성되므로 핫캐리어 수명 특성이 향상된다. 상기 스페이서는 산화막만으로 형성하는 것도 가능하다. 스페이서용 산화막으로는 HTO, LE-TEOS, PE-TEOS 등을 사용하는 것이 바람직하다. 또한, 상기 소오스 및 드레인 형성을 위한 이온주입공정은 이후에 최종적으로 게이트를 완성한 다음에 실시할 수도 있다.
다음에 도2c에 나타낸 바와 같이 폴리실리콘 패턴(3)을 소정두께 만큼 에치백한 후, 도2d에 나타낸 바와 같이 텅스텐(4)을 증착하고 에치백하여 폴리실리콘(3)과 텅스텐(4)으로 이루어진 최종적인 게이트를 완성한다. 이어서 게이트 상부에 하드마스크 질화막(5)을 증착하여 에치백함으로써 신뢰성이 향상된 반도체소자를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면 LDD 산화를 선택적으로 진행할 필요가 없기 때문에 게이트 엣지의 버즈 비크 효과로 인해 GIDL 전류가 감소되고, 드레인 접합 브레이크다운 전압이 향상되어 신뢰성 있는 소자를 구현할 수 있다. 또한, 질화막 스페이서가 실리콘기판 표면과 직접 닿지 않는 스페이서 구조이므로 핫캐리어 수명이 2자리 개선되어 역시 소자의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 실리콘 기판상에 게이트산화막을 형성하는 단계;상기 게이트산화막 위에 폴리실리콘막을 형성하는 단계;상기 게이트산화막 및 상기 폴리실리콘막을 패터닝하여 게이트산화막/폴리실리콘막으로 적층된 게이트패턴을 형성하는 단계;이온을 주입하여 상기 게이트패턴의 양측면에 각각 제1 및 제2 접합영역을 형성하는 단계;상기 게이트패턴의 측벽에 실리콘산화막/실리콘질화막으로 적층된 절연막 스페이서를 형성하는 단계;상기 게이트패턴의 상층인 폴리실리콘막을 소정두께 만큼 에치백하여 제거하는 단계; 및남아있는 상기 폴리실리콘막 상에 텅스텐막을 형성하여 게이트산화막/폴리실리콘막/텅스텐막으로 이루어진 게이트패턴을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 제8항에 있어서,상기 스페이서 형성시 질화막이 실리콘기판 표면과 직접 닿지 않도록 하부에 산화막을 증착하고 그위에 질화막을 증착하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038849A KR100414231B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038849A KR100414231B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002108A KR20030002108A (ko) | 2003-01-08 |
| KR100414231B1 true KR100414231B1 (ko) | 2004-01-07 |
Family
ID=27712742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0038849A KR100414231B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100414231B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950021269A (ko) * | 1993-12-29 | 1995-07-26 | 김주용 | 반도체 소자의 소오스/드레인 형성 방법 |
| KR20010026811A (ko) * | 1999-09-09 | 2001-04-06 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
-
2001
- 2001-06-30 KR KR10-2001-0038849A patent/KR100414231B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950021269A (ko) * | 1993-12-29 | 1995-07-26 | 김주용 | 반도체 소자의 소오스/드레인 형성 방법 |
| KR20010026811A (ko) * | 1999-09-09 | 2001-04-06 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030002108A (ko) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177785B1 (ko) | 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 | |
| KR980006510A (ko) | 반도체 장치의 제조방법 | |
| US7575989B2 (en) | Method of manufacturing a transistor of a semiconductor device | |
| KR100414231B1 (ko) | 반도체소자의 제조방법 | |
| KR100258880B1 (ko) | 반도체 소자의 제조방법 | |
| KR100244402B1 (ko) | 반도체소자의 트렌치 아이솔레이션 제조방법 | |
| KR100641922B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100237007B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR20020055147A (ko) | 반도체 소자의 제조방법 | |
| KR20030008666A (ko) | 모스 트랜지스터 및 그 형성방법 | |
| KR100735627B1 (ko) | 반도체 소자의 게이트 구조 및 그 형성 방법 | |
| KR100414375B1 (ko) | 마스크롬 제조 방법 | |
| KR20010060552A (ko) | 플래쉬 메모리 소자 제조방법 | |
| KR100395911B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100339431B1 (ko) | 반도체의 제조방법 | |
| KR100280537B1 (ko) | 반도체장치 제조방법 | |
| KR100379521B1 (ko) | 반도체 소자의 제조방법 | |
| KR100364794B1 (ko) | 반도체소자의 제조방법 | |
| KR970011503B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR0167662B1 (ko) | 반도체장치의 제조방법 | |
| KR100246784B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR19990004943A (ko) | 저농도 도핑 드레인 구조를 갖는 트랜지스터 형성 방법 | |
| KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR20010005300A (ko) | 반도체소자의 비대칭 트랜지스터 형성방법 | |
| KR100209719B1 (ko) | 마스크롬 셀 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |