KR100735627B1 - 반도체 소자의 게이트 구조 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 구조 및 그 형성 방법에 관한 것으로, 게이트가 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선할 수 있는 기술이다.
Description
도 1a 내지 1d는 종래 기술로 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들.
도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 게이트 구조 및 그 형성 방법에 관한 것으로, 특히 게이트가 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선할 수 있는 반도체 소자의 게이트 구조 및 그 형성 방법에 관한 것이다.
도 1a 내지 1d는 종래 기술로 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 게이트 산화막(20), 게이트 폴리 실리콘층(30), 게이트 금속층(40) 및 하드 마스크 산화막(50)을 증착한다. 이후, 하드 마스크 산화막(50) 상부에 감광막(미도시)을 도포하고, 게이트 마스크(미도시)를 이용하여 노광 및 현상하여 게이트 전극을 정의하는 감광막 패턴(60)을 형성한다.
도 1b를 참조하면, 감광막 패턴(60)을 마스크로 하드 마스크 산화막(50), 게이트 금속층(40), 게이트 폴리실리콘층(30) 및 게이트 산화막(30)을 패터닝하여 게이트 전극을 형성한다.
다음으로, 게이트 전극 양측의 반도체 기판에 제 1 불순물 주입 공정(80)을 수행하여 라이트 이온 주입(LDD) 영역(85)을 형성한다.
도 1c 및 1d를 참조하면, 게이트 전극의 측벽에 게이트 스페이서(70)를 형성한다. 이후, 게이트 스페이서(70) 양측의 반도체 기판에 제 2 불순물 주입 공정(90)을 수행하여 해비 이온 주입 영역(95)을 형성한다.
그러나, 반도체 소자의 디자인 룰이 축소됨에 따라 채널길이의 단축에 따른 숏채널 효과, punch-through, TDDB( Time Dependent Dielectric Breakdown ), 핫캐리어 등의 문제점이 있고, 게이트 패턴 형성이 어려워지며, 이로 인한 포토장비의 투자가 선행되어야 하고, 공정상에서 미세패턴을 형성하여 소자를 만들어도 기판하부에 형성된 도핑 지역에 대한 열 공정으로 확산에 의해 소자의 고유특성이 변형됨으로써 소자의 신뢰성은 물론 제품 전체의 신뢰성에 치명적인 영향을 미치는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 게이트가 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선할 수 있는 반도체 소자의 게이트 구조 및 그 형성 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 게이트 구조 형성 방법은,
(a) 반도체 기판 상에 게이트 산화막 및 제 1 절연막의 적층구조를 형성하고 상기 적층구조를 패터닝하여 희생 게이트 전극 및 게이트 산화막 패턴을 형성하는 단계;
(b) 상기 희생 게이트 전극 양측의 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계;
(c) 상기 희생 게이트 전극의 측벽에 게이트 스페이서를 형성한 후 상기 게이트 스페이서 양측의 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;
(d) 전체 표면 상부에 제 2 절연막을 증착하고 평탄화 식각하여 상기 희생 게이트 전극을 노출시키는 단계;
(e) 상기 희생 게이트 전극을 제거하는 단계;
(f) 상기 희생 게이트 전극이 제거되어 형성된 공간을 통하여 불순물을 주입하여 반도체 기판에 확산방지영역을 형성하는 단계; 및
(g) 상기 희생 게이트 전극이 제거되어 형성된 공간에 게이트용 도전층을 매립하고 상기 제 2 절연막을 제거하여 게이트를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
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도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상부에 게이트 산화막(120) 및 제 1 절연막(125)의 적층구조를 형성한다. 이후, 제 1 절연막(125) 상부에 감광막(미도시)을 도포하고, 게이트 마스크(미도시)를 이용하여 노광 및 현상하여 게이트 전극을 정의하는 감광막 패턴(160)을 형성한다. 여기서, 제 1 절연막(125)은 폴리실리콘층 또는 산화막인 것이 바람직하다.
도 2b를 참조하면, 감광막 패턴(160)을 마스크로 게이트 산화막(120) 및 제 1 절연막(125)의 적층구조를 패터닝하여 게이트 산화막 패턴(120a) 및 희생 게이트 전극(125a)을 형성한다. 이후, 감광막 패턴(160)을 제거한 후 불순물 주입 공정(180)을 수행하여 희생 게이트 전극(125a) 양측의 반도체 기판에 LLD 영역(185)을 형성한다.
도 2c를 참조하면, 희생 게이트 전극(125a) 측벽에 게이트 스페이서(170)를 형성한다. 이후, 불순물 주입 공정(190)을 수행하여 게이트 스페이서(170) 양측의 반도체 기판에 소스/드레인 영역(195)을 형성한다.
도 2d를 참조하면, 전체 표면 상부에 제 2 절연막(200)을 증착하고 평탄화 식각하여 희생 게이트 전극(125a)을 노출시킨다. 여기서, 제 2 절연막(200)의 평탄화 식각공정은 에치백 또는 CMP 공정으로 수행될 수 있다.
도 2e를 참조하면, 노출된 희생 게이트 전극(125a)을 제거한다.
도 2f 및 2g를 참조하면, 희생 게이트 전극(125a)이 제거되어 형성된 공간을 통하여 불순물을 주입하는 공정(210)을 수행하여 반도체 기판에 확산방지영역(215)을 형성한다. 여기서, 확산방지영역(215)은 경사이온 주입 공정으로 LDD 영역 하부의 반도체 기판에 형성될 수 있다. 또한, 확산방지영역(215)은 기판에 수직한 이온 주입 공정으로 게이트 산화막 패턴(120a) 하부의 반도체 기판에 형성될 수 있다.
한편, 확산방지영역(215)은 게이트 채널의 문턱전압을 조절하고, 웰 농도 조절하기 위해서 사용된다. 또한, 확산방지영역(215)은 접합부의 불순물의 확산을 방지하고, punch-through 방지용으로 사용된다.
도 2h를 참조하면, 희생 게이트 전극(125a)이 제거되어 형성된 공간에 게이트용 도전층(220)을 매립하고 제 2 절연막(200)을 제거하여 게이트를 형성한다.
본 발명에 따른 반도체 소자의 게이트 구조 및 그 형성 방법은 게이트 전극 이 형성된 반도체 기판의 하부에 확산방지영역을 형성하여 문턱전압 및 웰 농도를 조절하고, 접합 확산 방지 및 punch-through 방지하며, 숏 채널 및 핫 캐리어 특성을 개선한다. 따라서, 반도체 소자 및 제품의 안정성을 확보할 수 있는 효과가 있다.
Claims (6)
- (a) 반도체 기판 상에 게이트 산화막 및 제 1 절연막의 적층구조를 형성하고 상기 적층구조를 패터닝하여 희생 게이트 전극 및 게이트 산화막 패턴을 형성하는 단계;(b) 상기 희생 게이트 전극 양측의 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계;(c) 상기 희생 게이트 전극의 측벽에 게이트 스페이서를 형성한 후 상기 게이트 스페이서 양측의 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;(d) 전체 표면 상부에 제 2 절연막을 증착하고 평탄화 식각하여 상기 희생 게이트 전극을 노출시키는 단계;(e) 상기 희생 게이트 전극을 제거하는 단계;(f) 상기 희생 게이트 전극이 제거되어 형성된 공간을 통하여 불순물을 주입하여 상기 LDD 영역 하부의 반도체 기판 또는 상기 게이트 산화막 패턴 하부의 반도체 기판에 확산방지영역을 형성하는 단계; 및(g) 상기 희생 게이트 전극이 제거되어 형성된 공간에 게이트용 도전층을 매립하고 상기 제 2 절연막을 제거하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 폴리실리콘층 및 산화막 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계의 제 2 절연막의 평탄화 식각공정은 CMP 공정 및 에치백 공정 중 선택된 어느 하나로 수행되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 (f) 단계의 불순물 주입 공정은 경사이온 주입 공정인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 (f) 단계의 불순물 주입 공정은 반도체 기판에 수직한 이온 주입 공정인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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