KR20040025949A - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 반도체 기판 상에 하부 게이트 폴리층을 형성하여 패터닝한 후 식각 공정으로 하부 게이트 폴리층을 선택적으로 제거하여 하부 게이트 전극을 형성하는 단계와, 저농도 이온 주입 공정을 실시하여 LDD 영역을 형성하며, 하부 게이트 전극이 형성된 전체구조 상에 질화막을 형성한 후 질화막 식각 공정을 진행하여 질화막으로 하부 게이트 전극의 측벽을 형성하는 단계와, 하부 게이트 폴리층 좌,우측의 LDD 영역에 불순문 이온을 주입하여 소오스 및 드레인을 형성하는 단계와, 소오스 및 드레인이 형성된 구조전체 상에 상부 게이트 폴리층을 형성하여 패터닝한 후 상부 게이트 폴리층을 선택적으로 제거해 상부 게이트 전극을 형성하여 하부 게이트 전극과 상부 게이트 전극으로 이루어지는 게이트 전극을 완성하는 단계와, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 상부 게이트 전극의 상면과 측면 및 LDD 영역 표면에 실리사이드를 형성하는 단계를 포함하며, 실리사이드의 표면적을 증가시켜 실리사이드 저항을 최소화함으로써 궁극적으로 안정된 소자 제어의 이점이 있다.

Description

반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR ELEMENT}
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 더욱 상세하게는 실리사이드가 형성되는 면적을 증가시켜 실리사이드 저항이 감소되도록 한 반도체 소자의 게이트 형성 방법에 관한 것이다.
주지와 같이, 반도체가 고집적화가 되어감에 따라 칩 사이즈는 계속 작아지고 이에 따라 폴리실리콘 게이트의 폭은 더욱 좁아지고 있다.
종래 기술에 따른 반도체 소자의 게이트 형성 방법을 도 1을 참조하여 설명하면, 반도체 기판(11) 상에 게이트 폴리층(14)을 형성한 다음, 포토레지스트 패턴(도시하지 않음)을 이용한 노광 및 식각 공정으로 게이트 폴리층(14)을 선택적으로 제거하여 게이트 전극을 형성한다.
저농도 이온 주입 공정을 실시하여 LDD 영역(13)을 형성하며, 게이트 전극이 형성된 전체구조 상에 질화막(15)을 형성한 후에 질화막 식각 공정을 진행하면 게이트 폴리층(14)의 좌,우측면의 질화막(15)은 게이트 전극의 측벽으로 남게된다.
게이트 폴리층(14) 좌,우측의 LDD 영역(13)에 불순문 이온을 주입하여 소오스 및 드레인(12)을 형성하며, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하면 표면으로 노출된 영역에 실리사이드(16)가 형성된다.
그러나, 전술한 바와 같은 종래의 게이트 형성 방법은 칩 사이즈가 작아짐에 따라 폴리실리콘 게이트의 폭은 더욱 좁아지게 되고, 좁은 폭의 폴리실리콘에 의해 실리사이드 저항이 문제가 된다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 게이트 전극을 형성함에 있어서 하부 게이트 전극 형성 공정과 상부 게이트 전극 형성 공정으로 나누어 수행하여 게이트 전극을 완성함으로써, 게이트 전극의 상부 영역뿐만 아니라 측면에도 실리사이드를 형성하여 그 표면적을 증가시켜 실리사이드 저항을 최소화하는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 게이트 형성 방법은, 반도체 기판 상에 하부 게이트 폴리층을 형성하여 패터닝한 후 식각 공정으로 상기 하부 게이트 폴리층을 선택적으로 제거하여 하부 게이트 전극을 형성하는 제 1 단계와, 저농도 이온 주입 공정을 실시하여 LDD 영역을 형성하며, 상기 하부 게이트 전극이 형성된 전체구조 상에 질화막을 형성한 후 상기 질화막 식각 공정을 진행하여 상기 질화막으로 상기 하부 게이트 전극의 측벽을 형성하는 제 2 단계와, 상기 하부 게이트 폴리층 좌,우측의 상기 LDD 영역에 불순문 이온을 주입하여 소오스 및 드레인을 형성하는 제 3 단계와, 상기 소오스 및 드레인이 형성된 구조전체 상에 상부 게이트 폴리층을 형성하여 패터닝한 후 상기 상부 게이트 폴리층을 선택적으로 제거해 상부 게이트 전극을 형성하여 상기 하부 게이트 전극과 상기 상부 게이트 전극으로 이루어지는 게이트 전극을 완성하는 제 4 단계와, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 상기 상부 게이트 전극의 상면과 측면 및 상기 LDD 영역 표면에 실리사이드를 형성하는 제 5 단계를 포함한다.
도 1은 종래 기술에 따라 게이트가 형성된 반도체 소자의 단면도,
도 2a 내지 도 2i는 본 발명에 따른 게이트 형성 방법을 설명하기 위한 공정 단면도.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
본 발명의 기술 요지는, 먼저 종래의 공정과 동일하게 게이트 및 그 외 이온주입 공정을 통해 하부 게이트 전극을 형성한 후, 즉 소자의 특성에 영향을 줄 수 있는 공정을 진행한 후에 다시 게이트 폴리를 증착한 후 식각하여 게이트 전극을 완성함으로써, 게이트 전극의 상부 영역뿐만 아니라 측면에도 실리사이드를 형성하여 그 표면적을 증가시키는 것이다.
도 2a 내지 도 2i는 본 발명에 따른 게이트 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(101) 상에 하부 게이트 폴리층(102)을 형성한 다음, 포토레지스트(103)를 도포한다. 이때 하부 게이트 폴리층(102)의 두께는 약 800∼1000Å 정도로 증착한다.
도 2b를 참조하면, 포토레지스트(103)를 패터닝한 후 노광 및 식각 공정으로 하부 게이트 폴리층(102)을 선택적으로 제거하여 하부 게이트 전극을 형성한다.
도 2c를 참조하면, 저농도 이온 주입 공정을 실시하여 LDD 영역(103)을 형성한다.
도 2d를 참조하면, 하부 게이트 전극이 형성된 전체구조 상에 질화막(104)을 형성한다.
도 2e를 참조하면, 질화막(104) 식각 공정을 진행함에 있어서 충분한 오버 식각이 이루어지도록 실시하면 하부 게이트 폴리층(102)의 좌,우측면의 질화막(104)은 게이트 전극의 측벽으로 남게되고, 하부 게이트 폴리층(102) 위의 질화막(104)은 낮은 단차와 충분한 오버 식각에 의해 완전히 제거된다.
도 2f를 참조하면, 하부 게이트 폴리층(102) 좌,우측의 LDD 영역(103)에 불순문 이온을 주입하여 소오스 및 드레인(106)을 형성한다.
도 2g를 참조하면, 소오스 및 드레인(106)이 형성된 구조전체 상에 상부 게이트 폴리층(106)을 형성한 다음, 포토레지스트(107)를 도포한다.
도 2h를 참조하면, 포토레지스트(107)를 패터닝한 후 노광 및 식각 공정으로 상부 게이트 폴리층(106)을 선택적으로 제거하여 상부 게이트 전극을 형성하며, 이로서 하부 게이트 전극과 상부 게이트 전극으로 이루어지는 게이트 전극을 완성한다.
도 2i를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 표면으로 노출된 영역에 실리사이드(108)를 형성한다. 여기서 종래의 공정에서는 게이트 전극의 상부면에만 실리사이드(108)가 형성되었으나 본 발명의 공정에서는 게이트 전극의 측면에도 실리사이드(108)가 형성되어 그 표면적이 종래의 공정보다 더 넓게 형성된다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 실리사이드의 표면적을 증가시켜 실리사이드 저항을 최소화함으로써 궁극적으로 안정된 소자 제어의 효과가 있다.
또한, 하부 게이트 전극의 두께 조절이 가능하므로 낮은 PR 및 BARC의 두께로 패턴 형성이 가능하여 미세 패턴 이용에도 적용 가능하다.

Claims (1)

  1. 반도체 기판 상에 하부 게이트 폴리층을 형성하여 패터닝한 후 식각 공정으로 상기 하부 게이트 폴리층을 선택적으로 제거하여 하부 게이트 전극을 형성하는 제 1 단계와,
    저농도 이온 주입 공정을 실시하여 LDD 영역을 형성하며, 상기 하부 게이트 전극이 형성된 전체구조 상에 질화막을 형성한 후 상기 질화막 식각 공정을 진행하여 상기 질화막으로 상기 하부 게이트 전극의 측벽을 형성하는 제 2 단계와,
    상기 하부 게이트 폴리층 좌,우측의 상기 LDD 영역에 불순문 이온을 주입하여 소오스 및 드레인을 형성하는 제 3 단계와,
    상기 소오스 및 드레인이 형성된 구조전체 상에 상부 게이트 폴리층을 형성하여 패터닝한 후 상기 상부 게이트 폴리층을 선택적으로 제거해 상부 게이트 전극을 형성하여 상기 하부 게이트 전극과 상기 상부 게이트 전극으로 이루어지는 게이트 전극을 완성하는 제 4 단계와,
    전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 상기 상부 게이트 전극의 상면과 측면 및 상기 LDD 영역 표면에 실리사이드를 형성하는 제 5 단계를 포함하는 반도체 소자의 게이트 형성 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639220B1 (ko) * 2005-12-01 2006-11-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
GB2499606B (en) * 2012-02-21 2016-06-22 Pragmatic Printing Ltd Substantially planar electronic devices and circuits

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition
JP2000036594A (ja) * 1998-07-17 2000-02-02 Texas Instr Japan Ltd 半導体装置及びその製造方法
KR20020030338A (ko) * 2000-10-17 2002-04-25 박종섭 반도체 장치 제조방법
KR20030085628A (ko) * 2002-04-29 2003-11-07 주식회사 하이닉스반도체 반도체 씨모스 로직 디바이스의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173179A (ja) * 1996-12-11 1998-06-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
EP0975022A1 (en) * 1998-07-22 2000-01-26 STMicroelectronics S.r.l. Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions
TW439102B (en) * 1998-12-02 2001-06-07 Nippon Electric Co Field effect transistor and method of manufacturing the same
GB9907019D0 (en) * 1999-03-27 1999-05-19 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
JP4447128B2 (ja) * 2000-07-12 2010-04-07 富士通マイクロエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US6555450B2 (en) * 2000-10-04 2003-04-29 Samsung Electronics Co., Ltd. Contact forming method for semiconductor device
TW538467B (en) * 2002-06-06 2003-06-21 Promos Technologies Inc Method of forming dual-implanted gate
US6746900B1 (en) * 2003-02-19 2004-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor device having high-K gate dielectric material

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition
JP2000036594A (ja) * 1998-07-17 2000-02-02 Texas Instr Japan Ltd 半導体装置及びその製造方法
KR20020030338A (ko) * 2000-10-17 2002-04-25 박종섭 반도체 장치 제조방법
KR20030085628A (ko) * 2002-04-29 2003-11-07 주식회사 하이닉스반도체 반도체 씨모스 로직 디바이스의 제조 방법

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