KR100632047B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 산화막을 형성한 후 전체구조 상에 게이트 폴리층을 형성하는 단계와, 게이트 폴리층이 형성된 전체구조 상에 상부 폴리층을 형성한 후 상부 폴리층을 선택적으로 제거하여 이후 게이트 전극이 형성될 영역에만 상부 폴리층을 남기는 단계와, 패터닝된 상부 폴리층을 포함한 전체구조 상에 산화막을 형성한 후 산화막과 폴리층과의 선택비를 이용한 폴리 식각 공정을 실시하여 게이트 전극 형성 영역상의 가장자리에 산화막을 남기는 단계와, 폴리 식각 공정이 진행된 전체구조에 게이트 폴리층 식각 공정을 수행하여 산화막의 작용에 의해 상부의 가장자리가 돌출되고 중앙부가 오목한 형상의 게이트 전극을 형성하는 단계와, 게이트 전극이 형성된 전체구조 상에 질화막을 형성한 후 질화막 식각 공정을 진행하여 질화막으로 게이트 전극의 측벽을 형성하는 단계와, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 표면으로 노출된 영역에 실리사이드를 형성하는 단계를 포함하며, 게이트와 콘텍이 접촉되는 영역의 실리사이드의 표면적을 증가시켜 게이트/콘텍 저항이 최소화되는 이점이 있다.
게이트, 폴리실리콘, 실리사이드

Description

반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR ELEMENT}
도 1은 종래 기술에 따라 게이트가 형성된 반도체 소자의 단면도,
도 2a 내지 도 2g는 본 발명에 따른 게이트 형성 방법을 설명하기 위한 공정 단면도.
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 더욱 상세하게는 게이트와 콘텍이 접촉되는 영역의 실리사이드의 표면적을 증가시켜 게이트/콘텍 저항이 최소화되도록 한 반도체 소자의 게이트 형성 방법에 관한 것이다.
주지와 같이, 반도체가 고집적화가 되어감에 따라 칩 사이즈는 계속 작아지고 이에 따라 폴리실리콘 게이트의 폭은 더욱 좁아지고 있다.
종래 기술에 따른 반도체 소자의 게이트 형성 방법을 도 1를 참조하여 설명하면, 반도체 기판(11) 상에 게이트 산화막(12)과 게이트 폴리층(13)을 형성한 다음, 포토레지스트 패턴(도시하지 않음)을 이용한 노광 및 식각 공정으로 게이트 폴리층(13)을 선택적으로 제거하여 게이트 전극을 형성한다.
게이트 전극이 형성된 전체구조 상에 질화막(14)을 형성한 후에 질화막 식각 공정을 진행하면 게이트 폴리층(13)의 좌,우측면의 질화막(14)은 게이트 전극의 측벽으로 남게된다.
전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하면 표면으로 노출된 영역에 실리사이드(15)가 형성된다.
그러나, 전술한 바와 같은 종래의 게이트 형성 방법은 칩 사이즈가 작아짐에 따라 폴리실리콘 게이트의 폭은 더욱 좁아지게 되고, 좁은 폭의 폴리실리콘에 의해 실리사이드 저항이 문제가 된다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 게이트와 콘텍이 접촉되는 영역의 실리사이드의 표면적을 증가시켜 좁은 폭의 폴리실리콘 게이트에서도 접촉면적이 넓게되어 상대적으로 게이트/콘텍 저항이 최소화되도록 한 반도체 소자의 게이트 형성 방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 게이트 형성 방법은, 반도체 기판 상에 게이트 산화막을 형성한 후 전체구조 상에 게이트 폴리층을 형성하는 제 1 단계와, 상기 게이트 폴리층이 형성된 전체구조 상에 상부 폴리층을 형성한 후 상기 상부 폴리층을 선택적으로 제거하여 이후 게이트 전극이 형성될 영역에만 상기 상부 폴리층을 남기는 제 2 단계와, 상기 패터닝된 상부 폴리층을 포함한 전체구조 상에 산화막을 형성한 후 상기 산화막과 폴리층과의 선택비를 이용한 폴리 식각 공정을 실시하여 게이트 전극 형성 영역상의 가장자리에 상기 산화막을 남기는 제 3 단계와, 상기 폴리 식각 공정이 진행된 전체구조에 게이트 폴리층 식각 공정을 수행하여 상기 산화막의 작용에 의해 상부의 가장자리가 돌출되고 중앙부가 오목한 형상의 게이트 전극을 형성하는 제 4 단계와, 상기 게이트 전극이 형성된 전체구조 상에 질화막을 형성한 후 상기 질화막 식각 공정을 진행하여 상기 질화막으로 상기 게이트 전극의 측벽을 형성하는 제 5 단계와, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 표면으로 노출된 영역에 실리사이드를 형성하는 제 6 단계를 포함한다.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 2a 내지 도 2g는 본 발명에 따른 게이트 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(101) 상에 게이트 산화막(102)을 형성하고, 전체구조 상에 게이트 폴리층(103)을 형성한 다음, 전체구조 상에 상부 폴리층(104)을 형성한다. 이후 포토레지스트 패턴(도시하지 않음)을 이용한 노광 및 식각 공정으로 상부 폴리층(104)을 선택적으로 제거하여 이후 게이트 전극이 형성될 영역에만 상부 폴리층(104)을 남긴다.
도 2b를 참조하면, 패터닝된 상부 폴리층(104)을 포함한 전체구조 상에 산화막(105)을 형성한다.
도 2c를 참조하면, 산화막(105)과 폴리층(103, 104)과의 선택비를 이용한 폴리 식각 공정을 실시한다. 이때, 폴리층(103, 104)과 산화막(105)은 약 1.5:1 정도의 선택비를 가지므로 선택비의 차이에 의해 게이트 전극 형성 영역상의 가장자리에 산화막(105)이 남게된다.
도 2d를 참조하면, 다시 "F"기를 베이스로 한 식각을 진행하면 산화막(105)이 제거되고, 오버 식각에 의해 잔류물을 제거하면 상부의 가장자리가 돌출되고 중앙부가 오목한 형상의 게이트 전극이 형성된다.
도 2e를 참조하면, 게이트 전극이 형성된 전체구조 상에 질화막(106)을 형성한다.
도 2f를 참조하면, 질화막(106) 식각 공정을 진행함에 있어서 충분한 오버 식각이 이루어지도록 실시하면 게이트 폴리층(103)의 좌,우측면의 질화막(106)은 게이트 전극의 측벽으로 남게되고, 게이트 폴리층(103) 위의 질화막(106)은 낮은 단차와 충분한 오버 식각에 의해 완전히 제거된다.
도 2g를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하면 표면으로 노출된 영역에 실리사이드(107)가 형성된다. 이때 게이트 폴리층(103)의 상부면이 평탄하지 않고 가장자리에 돌출부를 가지므로 실리사이드(107)의 표면적이 종래의 공정보다 더 넓게 형성되고, 폴리저항이 종래의 공정보다 낮은 값을 유지하게 된다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 게이트와 콘텍이 접촉되는 영역의 실리사이드의 표면적을 증가시켜 좁은 폭의 폴리실리콘 게이트에서도 접촉면적이 넓게되어 상대적으로 게이트/콘텍 저항이 최소화되는 효과가 있다.

Claims (1)

  1. 반도체 기판 상에 게이트 산화막을 형성한 후 전체구조 상에 게이트 폴리층을 형성하는 제 1 단계와,
    상기 게이트 폴리층이 형성된 전체구조 상에 상부 폴리층을 형성한 후 상기 상부 폴리층을 선택적으로 제거하여 이후 게이트 전극이 형성될 영역에만 상기 상부 폴리층을 남기는 제 2 단계와,
    상기 패터닝된 상부 폴리층을 포함한 전체구조 상에 산화막을 형성한 후 상기 산화막과 폴리층과의 선택비를 이용한 폴리 식각 공정을 실시하여 게이트 전극 형성 영역상의 가장자리에 상기 산화막을 남기는 제 3 단계와,
    상기 폴리 식각 공정이 진행된 전체구조에 게이트 폴리층 식각 공정을 수행하여 상기 산화막의 작용에 의해 상부의 가장자리가 돌출되고 중앙부가 오목한 형상의 게이트 전극을 형성하는 제 4 단계와,
    상기 게이트 전극이 형성된 전체구조 상에 질화막을 형성한 후 상기 질화막 식각 공정을 진행하여 상기 질화막으로 상기 게이트 전극의 측벽을 형성하는 제 5 단계와,
    상기 측벽이 형성된 전체구조의 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 표면으로 노출된 영역에 실리사이드를 형성하는 제 6 단계를 포함하는 반도체 소자의 게이트 형성 방법.
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* Cited by examiner, † Cited by third party
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Publication number Priority date Publication date Assignee Title
KR19980085205A (ko) * 1997-05-28 1998-12-05 문정환 반도체 소자의 살리사이드 제조방법

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