KR100613277B1 - 미세 게이트 전극을 구비한 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 공정에 있어서, 실리콘 질화막 측벽을 이용하여 미세 게이트 전극을 형성할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 미세 게이트 전극을 구비한 반도체 소자의 제조 방법은, 반도체 기판 상에 실리콘 질화막을 증착하는 단계; 게이트 전극이 형성될 영역을 제외한 실리콘 질화막을 제거하는 단계; 게이트 산화막을 성장시킨 후 폴리실리콘을 전면 증착하는 단계; 상기 실리콘 질화막의 측벽에 상기 폴리실리콘이 잔류되도록 식각하는 단계; 상기 실리콘 질화막과 그 하부의 게이트 산화막을 제거하는 단계; 실리콘 산화막을 전면 증착하고 평탄화하는 단계; 및 상기 게이트 전극이 형성될 영역과 콘택홀이 형성될 영역만을 남기고 상기 폴리실리콘과 그 하부의 게이트 산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 실리콘 질화막 측벽을 이용하여 미세 게이트 전극을 형성함으로써, 반도체 소자의 크기를 줄임으로써 집적도를 향상시킬 수 있고, 이로 인해 실리콘 웨이퍼 내의 반도체 소자의 수율을 증가시킬 수 있다.

게이트, 실리콘 질화막, 측벽, 폴리실리콘, 콘택홀

Description

미세 게이트 전극을 구비한 반도체 소자 및 그 제조 방법 {A semiconductor device with a finite gate pattern width, and a method thereof}

도 1a 내지 도 1d는 종래 기술에 따른 게이트 형성 방법을 나타내는 공정 흐름도이다.

도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 미세 게이트 전극을 형성 하는 방법을 나타내는 공정 흐름도이다.

본 발명은 미세 게이트 전극을 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 제조 공정에 있어서, 실리콘 질화막 측벽을 이용하여 미세 게이트 전극을 형성할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.

반도체 장치 및 소자의 고집적화에 따라 반도체 소자가 차지하는 평면적이 줄어들고, 상부 및 하부의 도전 영역을 연결하는 콘택의 폭이 점차 줄어들고 있다. 이러한 콘택의 폭이 줄어드는 경향은 노광 공정의 한계에 따라 패터닝의 어려움, 좁은 콘택홀을 보이드(void) 없이 채워야 하는 어려움과 함께 콘택 저항의 증가로 인한 신호의 지연이나 소자 특성의 변화를 초래하게 된다.

현재의 반도체 제조 기술이 소형화 및 고집적화되고, 그 발달 속도로 미루어 2005년경에는 게이트 배선의 폭은 0.1㎛ 이하, 면저항은 5 Ω/㎠, 그리고 게이트 산화막의 두께는 2㎚ 이하가 될 것으로 예상되고 있다.

이와 같이 게이트 배선의 폭, 면저항 및 게이트 산화막의 두께가 줄어들게 되면서 실리콘 산화막을 이용하여 게이트 산화막을 형성하고, 폴리실리콘막을 이용하는 기존의 공정 방법으로는 트랜지스터 제조 공정에서 게이트 산화막의 신뢰성 에 한계가 있는 실정이다.

이하, 도 1a 내지 도 1d를 참조하여, 종래 기술에 따른 트랜지스터의 게이트를 형성하는 방법에 대해 구체적으로 설명한다.

종래의 기술은 도 1a에 도시된 바와 같이, 웨이퍼 또는 반도체 기판(11) 표면에 산화막(13)을 성장시키고, 상기 산화막(13) 상부에 폴리실리콘(15)을 증착시킨다(도 1b 참조).

이후, 상기 산화막(13)을 형성한 후에 게이트 산화막을 형성하기 위하여 플라즈마 식각을 이용하여 패터닝하고, 고온 열처리 하게 된다(도 1c 참조). 이후, 상기 반도체 기판(11)의 소정 영역인 소스(17a) 및 드레인(17b)이 형성될 액티브 영역에 이온을 주입하여 게이트를 형성을 완료하게 된다(도 1d 참조).

종래의 기술에서는 폴리실리콘을 사진 공정과 식각 공정을 이용하여 원하는 게이트의 배선폭을 바로 정의함으로써, 게이트 배선폭을 줄이는데 한계가 있었다.

상기 문제점을 해결하기 위한 본 발명의 목적은 실리콘 질화막 측벽을 이용하여 미세 게이트 전극을 형성할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 미세 게이트 전극을 구비한 반도체 소자의 제조 방법은,

반도체 기판 상에 실리콘 질화막을 증착하는 단계;

게이트 전극이 형성될 영역을 제외한 실리콘 질화막을 제거하는 단계;

게이트 산화막을 성장시킨 후 폴리실리콘을 전면 증착하는 단계;

상기 실리콘 질화막의 측벽에 상기 폴리실리콘이 잔류되도록 식각하는 단계;

상기 실리콘 질화막과 그 하부의 게이트 산화막을 제거하는 단계;

실리콘 산화막을 전면 증착하고 평탄화하는 단계; 및

상기 게이트 전극이 형성될 영역과 콘택홀이 형성될 영역만을 남기고 상기 폴리실리콘과 그 하부의 게이트 산화막을 제거하는 단계

를 포함한다.

여기서, 상기 반도체 기판 상에 실리콘 질화막을 증착하기 전에 실리콘 산화막을 성장시키는 것을 특징으로 한다.

여기서, 상기 게이트가 형성될 영역의 실리콘 질화막을 제거하기 위해 사진 및 식각 공정을 이용하는 것을 특징으로 한다.

여기서, 상기 폴리실리콘 및 그 아래의 게이트 산화막을 제거하기 위해 사진 공정을 이용하여 후속적으로 형성될 콘택홀 영역만을 남기고 식각하는 것을 특징으로 한다.

여기서, 상기 폴리실리콘이 잔류되도록 식각하는 단계는 이방성 식각을 진행하여 최초의 실리콘 질화막 측벽에 폴리실리콘을 잔류시키는 것을 특징으로 한다.

여기서, 상기 전면 증착되는 실리콘 산화막은 실제로 게이트로 사용될 부분과 콘택홀이 형성될 부분의 단차를 줄이기 위한 희생층 역할을 하는 것을 특징으로 한다.

여기서, 상기 전면 증착된 실리콘 산화막을 평탄화하는 단계는 화학적 기계연마법(CMP)으로 평탄화를 실시하는 것을 특징으로 한다.

여기서, 상기 전면 증착된 실리콘 산화막을 평탄화하는 단계는 실제로 게이트 역할을 하는 상기 잔류된 폴리실리콘의 일부가 평탄화되도록 실시하는 것을 특징으로 한다.

여기서, 상기 폴리실리콘과 그 하부의 게이트 산화막을 제거하는 단계는 사진 공정과 식각 공정을 이용하여 실제 게이트로 사용되지 않는 부위의 폴리실리콘과 그 하부의 게이트 산화막을 제거하는 것을 특징으로 하며, 상기 식각 공정은 높은 식각비를 이용하여 실시된다.

한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 미세 게이트 전극을 구비한 반도체 소자는,

불순물이 주입되는 소스/드레인 영역을 구비하며, 필드 산화막에 의해 정의되는 트랜지스터 영역을 구비하는 반도체 기판;

상기 반도체 기판의 트랜지스터 영역 상에 형성되는 게이트 산화막; 및

상기 게이트 산화막 상에 형성된 게이트 전극

을 포함하되, 상기 게이트 전극은 실리콘 질화막 측벽에 형성된 폴리실리콘을 이용하여 미세한 배선폭으로 형성되는 것을 특징으로 한다.

여기서, 상기 게이트 전극이 형성될 영역은 실리콘 질화막 또는 산화막을 이용하여 미리 정의되는 것을 특징으로 한다.

여기서, 상기 게이트 전극이 형성될 영역과 후속적으로 콘택홀이 형성될 영역은 전기적으로 완전히 분리되는 것을 특징으로 한다.

본 발명에 따르면, 실리콘 질화막 측벽을 이용하여 미세 게이트 전극을 형성함으로써, 반도체 소자의 크기를 줄임으로써 집적도를 향상시킬 수 있고, 이로 인해 실리콘 웨이퍼 내의 반도체 소자의 수율을 증가시킬 수 있다.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 미세 게이트 전극을 구비한 반도체 소자 및 그 제조 방법을 상세히 설명한다.

본 발명은 실리콘 질화막 측벽을 이용하여 미세 게이트 전극을 형성한 반도체 소자 및 그 제조 방법에 관한 것이다.

도 2a 내지 도 2i는 본 발명에 따른 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법의 공정 흐름도로서, 설명의 편의를 위해 각 도면의 좌측에는 수직 단면도를 도시하고, 우측에는 평면도를 도시한다. 여기서, 각 도면에 도시되는 X-X'는 수직 단면도와 평면도의 관계를 일치시키기 위한 것이다. 또한, 실질적으로 공정을 진행하면서 구성 요소의 모양이 변형되더라도 설명의 편의를 위해 각각 동일한 도면부호를 적용하기로 한다.

먼저, 실리콘 웨이퍼 또는 반도체 기판(21) 상에 열처리 공정을 이용하여 산화막(23)을 얇게 성장시킨 후, 그 상부에 실리콘 질화막(25)을 증착한다(도 2a 참조). 여기서, 상기 산화막(23)은 후속적으로 증착되는 상기 실리콘 질화막(25)과 상기 반도체 기판(21)의 응력 차이를 최소화하기 위한 것으로, 상기 반도체 기판(21) 상에 실리콘 질화막을 증착하기 전에 성장시킨다.

이후, 제1 감광막(도시되지 않음)을 형성한 후, 사진 공정과 식각 공정을 이용하여 게이트가 형성될 영역 이외의 산화막(23)과 실리콘 질화막(25)을 제거한다(도 2b 참조). 이때, 식각에 의해 식각된 산화막(23)과 실리콘 질화막(25)이 형성된다.

다음으로, 상기 식각에 의해 노출된 반도체 기판(21)의 상부에 게이트 산화막(23)을 성장시키고, 상기 실리콘 질화막(25)의 상부와 상기 성장된 게이트 산화막(23) 상부에 폴리실리콘(27)을 전면 증착한다(도 2c 참조).

이후, 제2 감광막 마스크 패턴(29)을 형성한 후, 사진 공정을 이용하여 콘택홀이 형성될 영역만을 정의한 후 식각을 실시한다(도 2d 참조). 이때 상기 식각은 이방성 식각을 실시하며, 상기 최초의 실리콘 질화막(25)의 측벽에 상기 폴리실리콘(27b)이 잔류하도록 실시한다. 여기서, 도면부호 27a는 전면 증착된 폴리실리콘을 나타내고, 도면부호 27b는 상기 실리콘 질화막(25)의 측벽에 잔류된 폴리실리콘을 나타낸다.

다음으로, 상기 식각 공정이 완료되면, 상기 제2 감광막(29)을 제거하고, 상 기 제2 감광막(29) 찌꺼기의 제거를 위한 세정 작업을 실시하며, 상기 실리콘 질화막(25)과 그 하부의 산화막(23)을 제거한다(도 2e 참조). 이때, 상기 도 2e에 도시된 단계까지의 공정을 진행할 경우, 실제로 게이트가 형성될 영역과 콘택홀이 형성될 영역 간에는 단차가 발생하게 된다.

이후, 상기 단차를 제거하기 전에, 실리콘 산화막(31a, 31b)을 증착한다(도 2f 참조). 상기 전면 증착되는 실리콘 산화막(31a)은 실제로 게이트로 사용될 부분과 콘택홀이 형성될 부분의 단차를 줄이기 위한 희생층 역할을 하게 된다.

다음으로, 상기 단차를 제거하기 위해 화학적 기계연마법(CMP)을 사용하여 평탄화를 실시한다(도 2g 참조). 이때, 과도 평탄화(Over-CMP)를 실시하여, 후속적으로 게이트로 작동할 삼각뿔 형상의 폴리실리콘(27b)이 평탄화되며, 실제로 게이트 역할을 하는 상기 잔류된 폴리실리콘(27b)의 일부가 평탄화되게 된다.

이후, 제3 감광막(33) 마스크 패턴을 형성한 후, 사진 공정과 식각 공정을 이용하여 실제로 게이트가 형성될 영역과 상기 콘택홀이 형성될 영역만을 남기고, 도면부호 A로 도시된 바와 같이, 좌측의 나머지 폴리실리콘(27b)과 그 아래의 게이트 산화막(23)을 완전히 제거한다(도 2h 참조). 여기서, 상기 식각 공정은 높은 식각비를 이용하여 실시된다.

다음으로, 사진 공정에 사용된 상기 제3 감광막(33)을 제거하고, 상기 제3 감광막(33)을 제거하기 위한 세정 작업을 실시하며, 후속적으로 상기 폴리실리콘(27b) 좌우측에 이온을 주입하여 소스 및 드레인(35a, 35b)을 형성하게 된다(도 2i 참조).

한편, 본 발명에 따른 미세 게이트 전극을 구비한 반도체 소자는, 도 2i를 참조하면, 불순물이 주입되는 소스/드레인 영역(35a, 35b)을 구비하며, 필드 산화막에 의해 정의되는 트랜지스터 영역을 구비하는 반도체 기판(21); 상기 반도체 기판(21)의 트랜지스터 영역 상에 형성되는 게이트 산화막(23); 및 상기 게이트 산화막 상에 형성된 게이트 전극(27b)을 포함하되, 상기 게이트 전극(27b)은 실리콘 질화막 측벽에 형성된 폴리실리콘을 이용하여 미세한 배선폭으로 형성되는 것을 특징으로 한다.

이때, 상기 게이트 전극(27b)이 형성될 영역은 실리콘 질화막 또는 산화막을 이용하여 미리 정의되며, 상기 게이트 전극이 형성될 영역과 후속적으로 콘택홀이 형성될 영역은 전기적으로 완전히 분리되게 된다.

위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.

본 발명에 따르면, 미세 선폭의 게이트 형성이 가능해지며, 사진 공정에서 광원의 파장에 무관하게 반도체 소자를 제작할 수 있다.

또한, 본 발명에 따르면, 실리콘 질화막의 두께에 따라 게이트 선폭을 조절 할 수 있으며, 저전력을 이용하여 반도체 소자를 구동시킬 수 있게 된다.

또한, 본 발명에 따르면, 미세 선폭의 구현에 의해 반도체 소자의 크기를 줄임으로써 집적도를 향상시킬 수 있고, 이로 인해 실리콘 웨이퍼 내의 반도체 소자의 수율을 증가시킬 수 있다.

Claims (12)

1. 반도체 기판 상에 실리콘 질화막을 증착하는 단계;

   게이트 전극이 형성될 영역을 제외한 실리콘 질화막을 제거하는 단계;

   게이트 산화막을 성장시킨 후 폴리실리콘을 전면 증착하는 단계;

   상기 실리콘 질화막의 측벽에 상기 폴리실리콘이 잔류되도록 식각하는 단계;

   상기 실리콘 질화막과 그 하부의 게이트 산화막을 제거하는 단계;

   실리콘 산화막을 전면 증착하고 평탄화하는 단계; 및

   상기 게이트 전극이 형성될 영역과 콘택홀이 형성될 영역만을 남기고 상기 폴리실리콘과 그 하부의 게이트 산화막을 제거하는 단계

   를 포함하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
2. 제 1항에 있어서,

   상기 반도체 기판 상에 실리콘 질화막을 증착하기 전에 실리콘 산화막을 성장시키는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
3. 제 1항에 있어서,

   상기 게이트가 형성될 영역의 실리콘 질화막을 제거하기 위해 사진 및 식각 공정을 이용하는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제 조하는 방법.
4. 제 1항에 있어서,

   상기 폴리실리콘 및 그 아래의 게이트 산화막을 제거하기 위해 사진 공정을 이용하여 후속적으로 형성될 콘택홀 영역만을 남기고 식각하는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
5. 제 1항에 있어서,

   상기 폴리실리콘이 잔류되도록 식각하는 단계는 이방성 식각을 진행하여 최초의 실리콘 질화막 측벽에 폴리실리콘을 잔류시키는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
6. 제 1항에 있어서,

   상기 전면 증착되는 실리콘 산화막은 실제로 게이트로 사용될 부분과 콘택홀이 형성될 부분의 단차를 줄이기 위한 희생층 역할을 하는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
7. 제 1항에 있어서,

   상기 전면 증착된 실리콘 산화막을 평탄화하는 단계는 화학적 기계연마법(CMP)으로 평탄화를 실시하는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
8. 제 1항 또는 제 7항에 있어서,

   상기 전면 증착된 실리콘 산화막을 평탄화하는 단계는 실제로 게이트 역할을 하는 상기 잔류된 폴리실리콘의 일부가 평탄화되도록 실시하는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
9. 제 1항에 있어서,

   상기 폴리실리콘과 그 하부의 게이트 산화막을 제거하는 단계는 사진 공정과 식각 공정을 이용하여 실제 게이트로 사용되지 않는 부위의 폴리실리콘과 그 하부의 게이트 산화막을 제거하는 것을 특징으로 하는 미세 게이트 전극을 구비한 반도체 소자를 제조하는 방법.
10. 삭제
11. 삭제
12. 삭제

Images