KR100485159B1 - 반도체 소자의 접속홀 형성 방법 - Google Patents
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Abstract
반도체 소자의 접속홀을 형성하는 방법에 관한 것으로, 그 목적은 장비의 교체 없이 미세선폭 패터닝을 구현하여 컨택홀의 폭 치수를 줄이는 것이다. 이를 위해 본 발명에서는, 반도체 기판의 구조물 상에 형성된 금속전절연막 또는 층간절연막 상에 제1질화막을 형성하는 단계; 제1질화막을 선택적으로 식각하여 소정폭의 1차 접속홀구를 형성하는 단계; 1차 접속홀구를 통해 노출된 금속전절연막 또는 층간절연막과, 제1질화막 상에 제2질화막을 형성하되, 1차 접속홀구의 폭에서 제2질화막 두께의 두 배를 제외하면 목적하는 접속홀의 폭 치수가 되도록, 제2질화막의 두께를 조절하는 단계; 금속전절연막 또는 층간절연막을 식각하여 컨택홀 또는 비아홀을 형성하되, 1차 접속홀구의 내측벽을 제외한 나머지 영역 상의 제2질화막을 식각한 후, 제1질화막과 1차 접속홀구의 내측벽에 잔존하는 제2질화막을 마스크로 하여 금속전절연막 또는 층간절연막을 식각하는 단계; 금속전절연막 또는 층간절연막 상에 잔존하는 제1질화막 및 제2질화막을 제거하는 단계를 포함하여 반도체 소자의 접속홀을 형성한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 폭 치수가 작은 컨택홀을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화 추세에 따라 컨택홀의 폭 치수도 작아지고 있다. 이는 결국 리소그래피 기술의 개발로 이어져 종래 기술로는 구현할 수 없었던 미세선폭 패터닝이 가능해지고 있으며, 이를 가능하게 하는 새로운 장비가 출현하고 있다.
그러나 이러한 새로운 장비들의 가격이 너무 높아서 투자에 가장 큰 걸림돌이 되고 있다. 따라서 현재 보유하고 있는 장비에서 미세선폭 패터닝 효과를 극대화시키는 방법이 절실히 요청되고 있는 실정이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 장비의 교체 없이 미세선폭 패터닝을 구현하여 컨택홀의 폭 치수를 줄이는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 1차 컨택홀구를 먼저 형성하고 그 위에 제2질화막을 목적하는 컨택홀의 폭 치수에 따라 조절되는 두께로 형성한 다음, 식각 공정을 진행하여 컨택홀을 형성하며, 따라서, 목적하는 컨택홀의 폭 치수를 제2질화막의 증착 두께로 조절하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자의 접속홀 형성 방법은, 반도체 기판의 구조물 상에 형성된 금속전절연막 또는 층간절연막 상에 제1질화막을 형성하는 단계; 제1질화막을 선택적으로 식각하여 소정폭의 1차 접속홀구를 형성하는 단계; 1차 접속홀구를 통해 노출된 금속전절연막 또는 층간절연막과, 제1질화막 상에 제2질화막을 형성하되, 1차 접속홀구의 폭에서 제2질화막 두께의 두 배를 제외하면 목적하는 접속홀의 폭 치수가 되도록, 제2질화막의 두께를 조절하는 단계; 금속전절연막 또는 층간절연막을 식각하여 컨택홀 또는 비아홀을 형성하되, 1차 접속홀구의 내측벽을 제외한 나머지 영역 상의 제2질화막을 식각한 후, 제1질화막과 1차 접속홀구의 내측벽에 잔존하는 제2질화막을 마스크로 하여 금속전절연막 또는 층간절연막을 식각하는 단계; 금속전절연막 또는 층간절연막 상에 잔존하는 제1질화막 및 제2질화막을 제거하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 반도체 소자의 접속홀 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 1a 내지 1e는 본 발명의 일 실시예에 따른 반도체 소자의 접속홀 형성 방법을 도시한 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 소자의 활성영역으로 정의된 실리콘웨이퍼(1) 상에 소정폭의 게이트(2)를 형성하는 등의 통상적인 모스 트랜지스터 제조 공정을 진행하고, 게이트(2) 및 활성영역의 실리콘웨이퍼(1) 상면에 실리사이드(3)를 형성한다.
이어서, 실리콘웨이퍼(1)의 상부 전면에 금속전절연막(4)을 두껍게 형성한 후, 화학기계적 연마하여 상면을 평탄화시킨다.
다음, 도 1b에 도시된 바와 같이, 금속전절연막(4) 상에 제1질화막(5)을 형성하고, 제1질화막(5)을 선택적으로 식각하여 소정폭의 1차 컨택홀구(100)를 형성한다.
이 때 제1질화막(5)은 이후 컨택홀 형성을 위한 금속전절연막(4) 식각 시 하드마스크로서 사용하기 위해 형성한 것으로서, 하드마스크로 사용할 때 함께 식각되어 손실되는 양을 고려하여 두께를 조절하면 된다.
바람직하게는 제1질화막(5)을 2000-4000Å의 두께로 형성한다.
그리고, 1차 컨택홀구(100)의 폭은 구현하기에 무리가 없을 정도로 충분히 큰 치수로 형성하면 된다.
다음, 도 1c에 도시된 바와 같이, 1차 컨택홀구(100)의 내벽 및 제1질화막(5) 상에 제2질화막(6)을 형성한다.
이 때 제2질화막(6)의 두께는 목적하는 컨택홀의 폭 치수에 따라 조절하는 것이 바람직하다. 즉, 1차 컨택홀구(100)의 폭에서 제2질화막 두께의 두 배를 제외하면 목적하는 컨택홀의 폭 치수가 되므로, 목적하는 컨택홀의 폭 치수가 작으면 작을수록 제2질화막(6)의 두께를 두껍게 한다.
다음, 도 1d에 도시된 바와 같이, 식각공정을 진행하여 제2질화막(6)을 식각한 후 제1질화막(5)을 하드마스크로 사용하여 1차 컨택홀구(100) 하부의 층간절연막(4)을 소정폭으로 식각하여 컨택홀(200)을 형성한다.
이 때 질화막과 층간절연막의 식각선택비가 매우 큰 조건으로 식각하는 것이 중요하다. 즉, 질화막에 비해 층간절연막을 이루는 물질인 산화막의 식각속도가 매우 큰 조건으로 식각을 진행하면, 1차 컨택홀구(100) 바닥면 상의 제2질화막(6)이 식각된 후 1차 컨택홀구(100)의 내측벽에 잔존하는 잔존 제2질화막(6')과 제1질화막(5)을 마스크로 하여 그 하부의 금속전절연막(4)이 빠르게 식각되어 컨택홀(200)을 형성한다.
이와 같이 금속전절연막(4)이 식각되는 동안에 제1질화막(5)도 식각되어 손실되기도 하나, 식각속도가 충분히 낮아서 손실되는 두께가 매우 작으며, 이 때 손실되는 두께를 미리 고려하여 형성한 바 있다.
다음, 도 1e에 도시된 바와 같이, 잔존하는 제1질화막(5) 및 제2질화막(6')을 제거한다.
상술한 바와 같이, 본 발명의 일 실시예에서는 금속전절연막을 선택적으로 식각하여 컨택홀을 형성하는 경우를 예로 들었으나, 이에 한정될 필요는 없다. 즉, 본 발명의 다른 실시예로서 층간절연막을 선택적으로 식각하여 비아홀을 형성하는 경우에도 적용할 수 있다.
상술한 바와 같이, 본 발명에서는 1차 컨택홀구를 먼저 형성하고 그 위에 제2질화막을 목적하는 컨택홀의 폭 치수에 따라 조절되는 두께로 형성한 다음, 식각하여 컨택홀을 형성하므로, 결과적으로 목적하는 컨택홀의 폭 치수는, 1차 컨택홀구의 폭에서 제2질화막 두께의 두 배를 제외한 것에 해당된다.
따라서 목적하는 컨택홀의 폭 치수를 제2질화막의 증착 두께로 조절하므로 종래 식각폭에 의해 조절하던 것에 비해 더욱 작은 폭 치수를 구현하는 것이 용이해진다.
따라서, 미세선폭으로의 패터닝을 가능하게 하는 새로운 장비로의 교체 없이, 기존의 리소그래피 장비를 그대로 사용하면서도 목적하는 컨택홀의 폭 치수를 더욱 줄일 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 접속홀 형성 방법을 도시한 단면도이다.
Claims (5)
- 반도체 기판의 구조물 상에 형성된 금속전절연막 또는 층간절연막 상에 제1질화막을 형성하는 단계;상기 제1질화막을 선택적으로 식각하여 상기 금속전절연막 또는 층간절연막의 일부를 노출시키는 소정폭의 1차 접속홀구를 형성하는 단계;상기 1차 접속홀구를 통해 노출된 금속전절연막 또는 층간절연막과, 제1질화막 상에 제2질화막을 형성하되, 상기 1차 접속홀구의 폭에서 상기 제2질화막 두께의 두 배를 제외하면 목적하는 접속홀의 폭 치수가 되도록, 상기 제2질화막의 두께를 조절하는 단계;상기 금속전절연막 또는 층간절연막을 식각하여 컨택홀 또는 비아홀을 형성하되, 상기 1차 접속홀구의 내측벽을 제외한 나머지 영역 상의 제2질화막을 식각한 후, 제1질화막과 상기 1차 접속홀구의 내측벽에 잔존하는 제2질화막을 마스크로 하여 상기 금속전절연막 또는 층간절연막을 식각하는 단계;상기 금속전절연막 또는 층간절연막 상에 잔존하는 제1질화막 및 제2질화막을 제거하는 단계를 포함하며,상기 제1질화막을 형성할 때에는, 상기 컨택홀 또는 비아홀 형성을 위한 식각 단계에서 마스크로서 사용될 때 제1질화막이 식각되어 손실되는 두께보다 큰 두께로 형성하는 것을 특징으로 하는 반도체 소자의 접속홀 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 제1질화막을 형성할 때에는 2000-4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 접속홀 형성 방법.
- 제 3 항에 있어서,상기 금속전절연막 또는 층간절연막을 식각하여 컨택홀 또는 비아홀을 형성하는 단계에서는, 질화막에 비해 금속전절연막 또는 층간절연막을 이루는 물질의 식각속도가 큰 조건으로 식각하는 것을 특징으로 하는 반도체 소자의 접속홀 형성 방법.
- 제 4 항에 있어서,상기 금속전절연막 또는 층간절연막은 산화막으로 이루어져, 상기 금속전절연막 또는 층간절연막을 식각하여 컨택홀 또는 비아홀을 형성하는 단계에서는, 질화막에 비해 산화막의 식각속도가 큰 조건으로 식각하는 것을 특징으로 하는 반도체 소자의 접속홀 형성 방법.
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