KR100715600B1 - 반도체소자의 미세패턴 형성방법 - Google Patents

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Abstract

본 발명의 반도체소자의 미세패턴 형성방법은, 반도체기판 위에 제1 산화막을 형성하는 단계와, 제1 산화막 위에 포토레지스트막패턴을 형성하는 단계와, 포토레지스트막패턴에 의해 노출된 제1 산화막 위에 제2 산화막을 형성하는 단계와, 포토레지스트막패턴을 제거하여 제2 산화막 사이에서 제1 산화막이 노출되도록 하는 단계와, 제1 산화막을 노출시키는 제2 산화막의 측벽에 스페이서막을 형성하는 단계와, 제2 산화막 및 스페이서막에 의해 노출되는 제1 산화막 위에 미세패턴대상막을 형성하는 단계와, 그리고 제2 산화막, 스페이서막 및 미세패턴대상막에 대한 평탄화를 수행하여 스페이서막의 두께 범위 내에서 피치가 감소되는 미세패턴을 형성하는 단계를 포함한다.
포토리소그라피, 미세패턴, 스페이서막, 평탄화, 에치백

Description

반도체소자의 미세패턴 형성방법{Method of fabricating the fine pattern}
도 1 내지 도 3은 본 발명에 따른 반도체소자의 미세패턴 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 미세패턴 형성방법에 관한 것이다.
최근 반도체소자의 집적도가 급속도로 증가함에 따라 단위셀의 면적 또한 급격하게 감소하고 있다. 단위셀의 면적감소는 단위셀에 구현되는 개별 소자의 크기도 감소된다는 것을 의미한다. 트랜지스터나 커패시터의 크기가 작아짐은 물론 배선의 폭, 배선과 배선 사이의 간격 및 상, 하부 소자를 전기적으로 연결하는 컨택의 크기도 계속 미세화 되고 있다. 이와 같이 미세화된 소자를 제조하기 위해서는 여러 가지 공정조건들이 갖추어져야 한다. 특히 미세화된 패턴을 정교하게 형성할 수 있기 위해서는 이를 뒷받침할 수 있는 포토리소그라피 기술이 필수적으로 요구된다.
포토리소그라피 기술을 이용하여 미세패턴을 형성하는 방법을 개략적으로 설 명하면, 먼저 패터닝하고자 하는 대상막 위에 포토레지스트막을 도포한다. 그리고 포토리소그라피 장비를 이용한 노광 및 현상을 수행하여 대상막의 일부만을 덮는 포토레지스트막패턴을 형성한다. 다음에 이 포토레지스트막패턴을 식각마스크로 한 식각으로 대상막의 노출부분을 제거한 후, 포토레지스트막패턴을 제거한다. 그러면 포토레지스트막패턴에 의해 가려있던 부분만 패턴형태로 남게 된다.
그런데 이와 같은 미세패턴 형성과정에 있어서, 형성되는 미세패턴의 폭은 포토레지스트막패턴의 폭에 의해 결정된다. 따라서 대상막을 패터닝하여 미세패턴을 형성하기 위해서는, 미세패턴의 폭에 대응되는 폭을 갖는 포토레지스트막패턴을 형성하여야 한다. 그러나 최근 포토리소그라피 장비 및 공정기술이 급격하게 작아진 미세패턴의 피치(pitch)를 따라가지 못하고 있다.
본 발명이 이루고자 하는 기술적 과제는 포토리소그라피 장비의 한계를 넘는 미세패턴을 형성할 수 있도록 하는 반도체소자의 미세패턴 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 반도체기판 위에 제1 산화막을 형성하는 단계; 상기 제1 산화막 위에 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴에 의해 노출된 제1 산화막 위에 제2 산화막을 형성하는 단계; 상기 포토레지스트막패턴을 제거하여 상기 제2 산화막 사이에서 제1 산화막이 노출되도록 하는 단계; 상기 제1 산화 막을 노출시키는 제2 산화막의 측벽에 스페이서막을 형성하는 단계; 상기 제2 산화막 및 스페이서막에 의해 노출되는 제1 산화막 위에 미세패턴대상막을 형성하는 단계; 및 상기 제2 산화막, 스페이서막 및 미세패턴대상막에 대한 평탄화를 수행하여 상기 스페이서막의 두께 범위 내에서 피치가 감소되는 미세패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 산화막은 상기 제1 산화막을 시드로 한 액상산화막으로 형성하는 것이 바람직하다.
상기 스페이서막을 형성하는 단계는, 상기 제1 및 제2 산화막 위에 스페이서용 물질막을 형성하는 단계; 및 상기 스페이서용 물질막에 대한 이방성 건식식각을 수행하여 상기 제1 및 제2 산화막 표면이 노출되도록 하는 단계를 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 화학적기계적폴리싱 대신 에치백을 수행할 수도 있다.
상기 미세패턴대상막은 도전막 또는 금속막으로 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 3은 본 발명에 따른 반도체소자의 미세패턴 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 실리콘기판과 같은 반도체기판(100) 위에 제1 산화막(110)을 형성한다. 이 제1 산화막(110)은 후속의 산화공정에서의 시드(seed)층으로 작용시키기 위한 것이며, 따라서 얇은 두께로 형성해도 무방하다. 다음에 제1 산화막(110) 위에 포토레지스트막패턴(120)을 형성한다. 이를 위하여 제1 산화막(110) 위에 포토레지스트막을 형성하고, 통상의 포토리소그라피방법을 사용한 노광 및 현상을 수행한다. 형성된 포토레지스트막패턴(120)은 포토리소그라피 장비의 한계범위 내에서 최소한의 피치를 갖도록 형성할 수 있다. 포토레지스트막패턴(120)에 의해 포토레지스트막패턴(120)의 양쪽에서 제1 산화막(110)은 노출된다. 이 상태에서 제1 산화막(110)을 시드층으로 한 액상산화막으로 제1 산화막(110) 위에 제2 산화막(130)을 형성한다. 제2 산화막(130)의 두께는 형성하고자 하는 미세패턴의 두께를 고려하여 결정한다. 즉 형성하고자 하는 미세패턴의 두께보다 큰 두께로 형성하여 후속의 평탄화를 수행한 결과 미세패턴의 두께와 실질적으로 동일해지도록 한다.
도 2를 참조하면, 포토레지스트막패턴(도 1의 120)을 통상의 애싱방법 등을 사용하여 스트립(strip)한다. 그러면 제2 산화막(130) 사이로 제1 산화막(110) 표면이 노출된다. 이 상태에서 제2 산화막(130)의 측벽에 스페이서막(140)을 형성한다. 이 스페이서막(140)은 절연막, 예컨대 질화막이나 또는 산화막으로 형성할 수 있다. 스페이서막(140)을 형성하기 위해서는, 먼저 제1 산화막(110) 및 제2 산화막(130) 위에 스페이서용 절연막(미도시)을 형성한다. 그리고 스페이서용 절연막에 대한 이방성 건식식각을 수행하여 제1 산화막(110) 및 제2 산화막(130) 상부면 위의 스페이서용 절연막을 제거한다. 그러면 제2 산화막(130) 측벽에 배치되는 스페 이서막(140)이 형성된다.
도 3을 참조하면, 스페이서막(140)이 형성된 결과물 전면에 미세패턴대상막을 형성한다. 이 미세패턴대상막은 폴리실리콘막과 같은 도전막이나 또는 금속막으로 형성할 수 있다. 경우에 따라서는 도전막이나 금속막 외의 막으로 형성할 수도 있다. 다음에 화학적기계적평탄화(CMP; Chemical Mechanical Polishing)방법을 사용한 평탄화를 수행하여 제2 산화막(130) 및 스페이서막(140)의 상부가 노출되도록 한다. 이 평탄화에 의해 스페이서막(140) 사이에 배치되는 미세패턴(150)이 형성된다. 경우에 따라서는 화학적기계적평탄화방법 대신에 에치백(etchback)방법을 사용할 수도 있다.
미세패턴(150)의 피치(c)는 포토레지스트막패턴(도 1의 120)의 피치, 즉 제2 산화막(130) 사이의 간격(a)보다 작다. 따라서 미세패턴(150)의 피치(c)는 포토리소그라피 장비의 한계범위 밖에 있다. 포토리소그라피 장비의 한계를 벗어나는 정도는 스페이서막(140)의 두께에 의해 결정된다. 구체적으로 미세패턴(150)의 피치(c)는 제2 산화막(130) 사이의 간격(a)보다 스페이서막(140)의 두께(b)만큼 작다. 통상적으로 스페이서막(140)의 두께(b)는 상부에서 얇고 하부에서 두꺼운 경향이 있으므로, 평탄화에 의해 제거되는 두께에 의해 스페이서막(140)의 두께(b)도 결정되고, 이 두께(b)에 의해 미세패턴(150)의 피치(c)도 결정되므로, 평탄화에 의해 제거되는 두께를 조절함으로써 미세패턴(150)의 피치(c)도 정교하게 조절할 수 있다. 이 외에도 스페이서막(140)의 두께(b)만큼 정렬마진이 증가된다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 미세패턴 형성방법에 따르면, 포토리소그라피 장비의 한계 범위를 넘어서 스페이서막의 두께범위 내에서 피치가 감소되는 미세패턴을 형성할 수 있으며, 더욱이 스페이서막의 두께만큼 정렬마진을 증대시켜 공정불량률을 감소시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (5)

  1. 반도체기판 위에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 위에 포토레지스트막패턴을 형성하는 단계;
    상기 포토레지스트막패턴에 의해 노출된 제1 산화막 위에 제2 산화막을 형성하는 단계;
    상기 포토레지스트막패턴을 제거하여 상기 제2 산화막 사이에서 제1 산화막이 노출되도록 하는 단계;
    상기 제1 산화막을 노출시키는 제2 산화막의 측벽에 스페이서막을 형성하는 단계;
    상기 제2 산화막 및 스페이서막에 의해 노출되는 제1 산화막 위에 미세패턴대상막을 형성하는 단계; 및
    상기 제2 산화막, 스페이서막 및 미세패턴대상막에 대한 평탄화를 수행하여 상기 스페이서막의 두께 범위 내에서 피치가 감소되는 미세패턴을 형성하는 단계를 포함하며,
    상기 제2 산화막은 상기 제1 산화막을 시드로 한 액상산화막으로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  2. 삭제
  3. 제1항에 있어서, 상기 스페이서막을 형성하는 단계는,
    상기 제1 및 제2 산화막 위에 스페이서용 물질막을 형성하는 단계; 및
    상기 스페이서용 물질막에 대한 이방성 건식식각을 수행하여 상기 제1 및 제2 산화막 표면이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  4. 제1항에 있어서,
    상기 화학적기계적폴리싱 대신 에치백을 수행하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  5. 제1항에 있어서,
    상기 미세패턴대상막은 도전막 또는 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
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