KR20170042056A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

반도체 소자의 패턴 형성 방법은, 제1 및 제2 영역들을 갖는 식각 대상막 상에 하드 마스크막을 형성한다. 제1 및 제2 영역들의 하드 마스크막 상에 제1 및 제2 예비 마스크 패턴 구조물들 및 이들의 측벽 및 상면을 덮는 스페이서막을 형성한다. 제1 및 제2 예비 마스크 패턴 구조물들, 및 스페이서막을 부분적으로 제거하여, 제1 예비 마스크 패턴 구조물의 측벽을 덮는 제1 스페이서, 및 제1 스페이서의 상면보다 높은 상면을 가지며 제2 예비 마스크 패턴 구조물의 측벽을 덮는 제2 스페이서를 각각 형성한다. 제1 예비 마스크 패턴 구조물을 제거한다. 하드 마스크막을 부분적으로 제거하여, 제1 폭을 갖는 제1 마스크 패턴 구조물, 및 제1 폭보다 넓은 제2 폭을 가지며 제1 마스크 패턴 구조물의 상면보다 높은 상면을 갖는 제2 마스크 패턴 구조물을 각각 형성한다. 식각 대상막을 부분적으로 제거하여, 제3 폭을 갖는 제1 패턴 구조물, 및 제3 폭보다 넓은 제4 폭을 가지며 제1 패턴 구조물의 상면보다 높은 상면을 갖는 제2 패턴 구조물을 각각 형성한다.

Description

반도체 소자의 패턴 형성 방법{METHOD OF FORMING PATTERNS FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 보다 상세하게 본 발명은 미세한 선폭(narrow-width)의 패턴과 광폭(wide-width)의 패턴을 동시에 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 그 구성요소들에 대한 디자인 룰이 감소되고 있다. 그러나 종래의 포토리소그래피 공정으로는 한계 선폭 이하의 디자인 룰을 만족시킬 수 없다. 이에 따라, 더블 패터닝 기술(Double Patterning Technology, DPT) 및 4중 패터닝 기술(Quadruple Patterning Technology, QPT)을 이용하여 미세한 피치의 하드마스크 패턴을 형성하는 방법들이 제안되고 있다.
한편, 상기 반도체 소자는 반도체 기판 상의 셀 어레이 영역과 같이 미세 선폭의 패턴들을 갖는 영역과 주변회로 영역과 같이 넓은 선폭의 패턴을 갖는 영역을 동시에 포함할 수 있다. 상기 미세 선폭의 패턴들은 복수 개의 하드마스크 패턴들을 이용하여 형성될 수 있다. 이 때, 상기 주변회로 영역은 상기 셀 어레이 영역과 수직 방향으로 단차를 갖도록 형성함으로써, 상기 셀 어레이 영역에서는 하드마스크 패턴들의 폭이 좁아지더라도 상기 주변회로 영역에서는 하드마스크 패턴의 폭이 좁아지지 않도록 유지할 수 있다. 이에 따라, 미세 선폭의 패턴들과 넓은 선폭의 패턴을 동시에 갖는 반도체 소자를 제조할 수 있다.
본 발명의 일 과제는 다양한 크기의 패턴을 갖는 반도체 소자의 패턴 형성 방법을 제공하는데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자의 패턴 형성 방법은, 제1 영역 및 제2 영역을 갖는 식각 대상막 상에 상기 식각 대상막과 다른 식각 선택성을 갖는 하드 마스크막을 형성한다. 상기 제1 영역 및 제2 영역의 상기 하드 마스크막 상에 상기 하드 마스크막과 다른 식각 선택성을 갖는 제1 예비 마스크 패턴 구조물 및 제2 예비 마스크 패턴 구조물을 각각 형성한다. 상기 제1 및 제2 예비 마스크 패턴 구조물들의 측벽 및 상면을 덮는 스페이서막을 형성한다. 상기 제1 및 제2 예비 마스크 패턴 구조물들, 및 상기 스페이서막을 부분적으로 제거하여, 상기 제1 예비 마스크 패턴 구조물의 측벽을 덮는 제1 스페이서, 및 상기 제1 스페이서의 상면보다 높은 상면을 가지며 상기 제2 예비 마스크 패턴 구조물의 측벽을 덮는 제2 스페이서를 각각 형성한다. 상기 제1 예비 마스크 패턴 구조물을 제거한다. 상기 제1 및 제2 스페이서들, 및 상기 제2 예비 마스크 패턴 구조물을 이용해 상기 하드 마스크막을 부분적으로 제거하여, 제1 폭을 갖는 제1 마스크 패턴 구조물, 및 상기 제1 폭보다 넓은 제2 폭을 가지며 상기 제1 마스크 패턴 구조물의 상면보다 높은 상면을 갖는 제2 마스크 패턴 구조물을 각각 형성한다. 그리고 상기 제1 및 제2 마스크 패턴 구조물들을 이용해 상기 식각 대상막을 부분적으로 제거하여, 제3 폭을 갖는 제1 패턴 구조물, 및 상기 제3 폭보다 넓은 제4 폭을 가지며 상기 제1 패턴 구조물의 상면보다 높은 상면을 갖는 제2 패턴 구조물을 각각 형성한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 스페이서들을 형성하는 것은 상기 제2 영역의 상기 스페이서막을 덮는 마스크막을 형성하고, 상기 제1 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제1예비 마스크 패턴 구조물의 측벽을 덮는 제1 스페이서를 형성하고, 상기 마스크막을 제거하고, 그리고 상기 제2 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제2 예비 마스크 패턴 구조물의 측벽을 덮는 제2 스페이서를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서를 형성하는 것은 상기 스페이서막을 부분적으로 제거하여 상기 제1 예비 마스크 패턴의 상면을 노출시키는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서를 형성하는 것은 상기 제1 예비 마스크 패턴의 상면이 외부로 노출되지 않도록 상기 스페이서막의 상면을 부분적으로 제거하는 것을 포함할 수 있고, 상기 제2 스페이서를 형성하는 것은 상기 제2 예비 마스크 패턴의 상면이 노출될 때까지 상기 스페이서막의 상면 및 상기 제1 예비 마스크 패턴의 상면을 부분적으로 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서막을 제거하는 것은 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 스페이서들을 형성하는 것은 인-시츄(in-situ) 식각 공정에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크 패턴 구조물은 상기 식각 대상막 상에 순차적으로 적층된 제1 하드 마스크 패턴 및 제1 스페이서를 포함하고, 상기 제2 마스크 패턴 구조물은 상기 식각 대상막 상의 제2 하드 마스크 패턴, 및 상기 제2 하드 마스크 패턴 상의 제2 예비 마스크 패턴 및 제2 스페이서를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패턴 구조물을 형성하는 것은 상기 제1 스페이서를 제거하는 것을 포함하고, 상기 제2 패턴 구조물을 형성하는 것은 상기 제2 스페이서의 일부를 잔류시키는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 예비 마스크 패턴 구조물을 형성하는 것은, 상기 하드 마스크막 상에 상기 하드 마스크막과 다른 식각 선택성을 갖는 제1 희생막 패턴을 형성하고, 그리고 상기 제1 희생막 패턴 상에 상기 제1 희생막 패턴과 다른 식각 선택성을 갖는 제2 희생막 패턴을 형성하는 것을 포함할 수 있다. 상기 제2 예비 마스크 패턴 구조물을 형성하는 것은, 상기 하드 마스크막 상에 상기 하드 마스크막과 다른 식각 선택성을 갖는 제3 희생막 패턴을 형성하고, 그리고 상기 제3 희생막 패턴 상에 상기 제3 희생막 패턴과 다른 식각 선택성을 갖는 제4 희생막 패턴을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서를 형성하는 것은 상기 제2 희생막 패턴을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서는 상기 제1 희생막 패턴의 측벽 상에 형성될 수 있고, 상기 제2 스페이서는 상기 제3 및 제4 희생막 패턴들의 측벽 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 예비 마스크 패턴 구조물을 제거하는 것은 상기 제1 희생막 패턴을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 마스크 패턴 구조물을 형성하는 것은 상기 제4 희생막 패턴을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패턴 구조물을 형성하는 것은 상기 제3 희생막 패턴을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 하나의 상기 제1 및 제2 예비 마스크 패턴 구조물들로부터 각각 2개의 상기 제1 마스크 패턴 구조물 및 하나의 상기 제2 마스크 패턴 구조물이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 및 제4 폭들은 각각 상기 제1 및 제2 폭들과 실질적으로 동일할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 반도체 소자의 패턴 형성 방법은, 제1 영역 및 제2 영역을 갖는 기판 상에 식각 대상막, 제1 하드 마스크막, 및 제2 하드 마스크막을 순차적으로 형성한다. 상기 제1 영역의 상기 제2 하드 마스크막 상에 배치되는 제1 예비 마스크 패턴 및 상기 제1 예비 마스크 패턴의 측벽을 덮는 제1 스페이서를 형성한다. 상기 제2 영역의 상기 제2 하드 마스크막 상에 배치되며 상기 제1 예비 마스크 패턴과 실질적으로 동일한 높이의 상면을 갖는 제2 예비 마스크 패턴, 제2 예비 마스크 패턴 상에 배치되며 상기 제1 예비 마스크 패턴과 다른 식각 선택성을 갖는 제3 예비 마스크 패턴, 및 상기 제2 및 제3 예비 마스크 패턴들의 측벽을 덮는 제2 스페이서를 형성한다. 상기 제1 예비 마스크 패턴을 제거한다. 상기 제1 및 제2 스페이서들, 및 상기 제2 및 제3 예비 마스크 패턴들을 이용하여 상기 제2 하드 마스크막을 부분적으로 제거하여, 상기 제1 영역에 배치되며 제1 폭을 갖는 제1 마스크 패턴 구조물, 및 상기 제2 영역에 배치되고 상기 제1 폭보다 넓은 제2 폭을 가지며 상기 제1 마스크 패턴구조물보다 높은 상면을 갖는 제2 마스크 패턴 구조물을 형성한다. 상기 제1 및 제2 마스크 패턴 구조물들의 측벽을 각각 덮는 제3 스페이서 및 제4 스페이서를 형성한다. 상기 제3 및 제4 스페이서들, 및 상기 제1 및 제2 마스크 패턴 구조물들을 이용하여 상기 제1 하드 마스크막을 부분적으로 제거하여, 상기 제1 영역에 배치되는 제3 마스크 패턴 구조물, 및 상기 제2 영역에 배치되고 상기 제3 마스크 패턴 구조물보다 높은 상면을 갖는 제4 마스크 패턴 구조물을 형성한다. 그리고 상기 제3 및 제4 마스크 패턴 구조물들을 이용하여 상기 식각 대상막을 부분적으로 제거하여, 상기 제1 영역에 배치되며 제3 폭을 갖는 제1 패턴, 및 상기 제2 영역에 배치되며 상기 제3폭보다 넓은 제4 폭을 갖는 제2 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 마스크 패턴 구조물을 형성하는 것은 상기 제3 예비 마스크 패턴을 제거하는 것을 포함할 수 있고, 상기 제4 마스크 패턴 구조물을 형성하는 것은 상기 제2 예비 마스크 패턴을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크 패턴 구조물을 형성하는 것은 상기 제1 스페이서를 제거하는 것을 포함할 수 있고, 상기 제2 마스크 패턴 구조물을 형성하는 것은 상기 제2 스페이서를 부분적으로 제거하여 상기 제2 스페이서를 잔류시키는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 스페이서들을 형성하는 것은, 상기 제2 하드 마스크막 상에 상기 제1 및 제2 예비 마스크 패턴들을 형성하고, 상기 제2 하드 마스크막, 상기 제1 및 제2 예비 마스크 패턴들을 덮는 스페이서막을 형성하고, 상기 제2 영역 상에 상기 스페이서막을 덮는 마스크막을 형성하고, 상기 제1 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제1 스페이서를 형성하고, 상기 마스크막을 제거하고, 그리고 상기 제2 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제2 스페이서를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법은, 식각 대상막 상에 미세한 선폭을 갖는 제1 마스크 패턴 및 광폭을 갖는 제2 마스크 패턴을 동시에 형성할 수 있다. 이 경우에 있어서, 상기 제2 마스크 패턴은 상기 제1 마스크 패턴과 단차를 가짐으로써, 후속되는 더블 패터닝 공정에서의 공정 마진을 제공할 수 있다.
또한, 상기 제1 및 제2 마스크 패턴들을 형성할 때, 포토레지스트 패턴의 제거 전후 공정에서 상기 제1 마스크 패턴 상에 형성된 스페이서막의 식각량을 조절함으로써, 상기 단차의 크기를 조절할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 패턴을 갖는 반도체 소자를 나타내는 평면도이다.
도 2 내지 도 17은 예시적인 실시예들에 따른 반도체 소자의 패턴 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 18 내지 도 20은 예시적인 실시예들에 따른 반도체 소자의 패턴 형성 방법의 단계들을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 반도체 예시적인 실시예들에 따른 패턴을 갖는 소자를 나타내는 평면도이다.
도 1을 참조하면, 반도체 소자는 기판(100) 및 기판(100) 상에 형성된 패턴들을 포함할 수 있다.
기판(100)은 실리콘 웨이퍼와 같은 반도체 기판을 포함하며, 제1 영역(A) 및 제2 영역(B)을 포함할 수 있다. 예를 들면, 상기 제1 영역(A)은 복수 개의 메모리 소자들이 배치되는 셀 어레이 영역일 수 있고, 상기 제2 영역(B)은 상기 제1 영역(A)에 형성된 상기 메모리 소자들을 구동시키기 위한 주변 회로들이 형성되는 주변 회로 영역 또는 코어 영역일 수 있다.
상기 패턴들은 기판(100)의 제1 영역(A)에 형성된 복수 개의 제1 패턴들(112) 및 기판(100)의 제2 영역(B)에 형성된 제2 패턴(112)을 포함할 수 있다. 제1 패턴들(112)은 제1 폭(W1)을 가지며, 미세한 피치로 반복되는 복수 개의 라인 형상으로 형성될 수 있다. 제2 패턴(114)은 상기 제1 폭(W2)보다 큰 제2 폭(W2)을 가질 수 있다. 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 상기 반도체 소자의 종류 및 희망하는 패턴의 종류에 따라 다양한 크기로 형성될 수 있다. 예를 들면, 상기 제1 폭(W1)은 수 나노미터 내지 수십 나노미터의 범위를 가질 수 있고, 상기 제2 폭(W2)은 수백 나노미터 내지 수십 마이크로미터의 범위를 가질 수 있다.
도 2 내지 도 17은 예시적인 실시예들에 따른 반도체 소자의 패턴 형성 방법의 단계들을 설명하기 위한 단면도들이다. 이 경우에 있어서, 도 2 내지 도 17은 도 1의 X-X' 라인을 따라 절단한 단면을 나타낸다.
도 2를 참조하면, 기판(100) 상에 몰드막(110), 제1 내지 제3 하드 마스크막들(120, 130, 140), 및 제1 및 제2 희생층들(150, 160)을 순차적으로 형성한다.
기판(100)은 실리콘 웨이퍼와 같은 통상의 반도체 기판일 수 있다. 기판(100)은 반도체 소자용 게이트 구조물과 같은 다양한 도전성 구조물을 포함할 수 있다.
몰드막(110)은 기판(100) 상에 형성되며, 식각 대상층으로서 기능할 수 있다. 몰드막(110)은 상기 반도체 소자의 특성이나 공정 환경에 따라 질화물 또는 산화물을 포함하도록 형성될 수 있다.
제1 내지 제3 하드 마스크막들(120, 130, 140)은 몰드막(110) 상에 순차적으로 형성될 수 있다. 제1 하드 마스크막(120)은 몰드막(110)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있고, 제2 하드 마스크막(130)은 제1 및 제3 하드 마스크막(120, 140)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 제3 하드 마스크막(140)은 제2 하드 마스크막(130) 및 후술하는 제1 희생층(150)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 내지 제3 하드 마스크막들(120, 130, 140)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 폴리 실리콘과 같은 실리콘 함유 물질, ACL (Amorphous Carbon Layer) 또는 SOH(Spin-On Hardmask) 등과 같은 탄소 함유 물질, 금속 또는 유기물을 포함할 수 있다. 예를 들어, 제1 하드 마스크막(120)은 폴리 실리콘을 포함하고, 제2 하드 마스크막(130)은 탄소 함유막을 포함하고, 제3 하드 마스크막(140)은 실리콘 산질화물을 포함할 수 있다.
제1 내지 제3 하드 마스크막들(120, 130, 140)은 원자층 증착 (Atomic Layer Deposition, ALD) 공정, 화학 기상 증착 (Chemical Vapor Deposition, CVD) 공정, 또는 스핀 코팅 (spin coating) 공정 등에 의해 형성될 수 있다. 일부 실시예들에 있어서, 제1 내지 제3 하드 마스크막들(120, 130, 140)을 구성하는 물질에 따라서 베이크 공정 또는 경화 공정이 추가로 수행될 수도 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 하드 마스크막들(120, 130, 140)은 각각 단일막 또는 서로 다른 식각 특성을 갖는 복수 개의 다층막들을 포함할 수 있다.
제1 및 제2 희생막들(150, 160)은 후술하는 제1 스페이서막(190)을 형성하기 위한 막들일 수 있다. 도 2에서는 제1 희생막(150)이 제2 희생막(160)보다 상대적으로 더 큰 두께를 가지는 것으로 도시되어 있으나 이에 한정되지 않으며, 제1 및 제2 희생막들(150, 160)의 두께는 필요에 따라 다양하게 선택될 수 있다.
제1 및 제2 희생막들(150, 160)은 각각 서로에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 희생막(150)은 ACL 또는 SOH 등과 같은 탄소 함유 물질을 포함할 수 있고, 제2 희생막(160)은 실리콘 산질화물을 포함할 수 있다. 제1 및 제2 희생막들(150, 160)은 원자층 증착 (ALD) 공정, 화학 기상 증착 (CVD) 공정, 또는 스핀 코팅 (spin coating) 공정 등에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 희생막(160) 상에는 반사 방지막(도시되지 않음)이 더 형성될 수도 있다. 상기 반사 방지막은 후술하는 포토리소그래피 공정에서 빛의 산란을 방지하기 위한 반사 방지 패턴들을 포함할 수 있다. 예를 들면, 상기 반사 방지막은 유기물 또는 무기물을 포함할 수 있다. 일 실시예에 있어서, 별도의 반사 방지막이 형성되지 않고, 제2 희생막(160)이 반사 방지막으로서 기능할 수도 있다.
이후, 제2 희생막(160) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 제1 영역(A)에 형성되는 제1 포토레지스트 패턴(172) 및 제2 영역(B)에 형성되는 제2 포토레지스트 패턴(174)을 포함할 수 있다. 제1 포토레지스트 패턴(172)은 미세한 제1 패턴들(112)을 형성하기 위한 것으로, 한 번의 더블 패터닝 공정을 수행함으로써 두 개의 패턴들을 형성할 수 있다. 즉, 하나의 제1 포토레지스트 패턴(172)을 이용하여 두 번의 더블 패터닝 공정을 수행함으로써 4개의 제1 패턴들(112)을 형성할 수 있다.
제1 포토레지스트 패턴(172)은 제1 크기(D1)를 가지며, 제2 포토레지스트 패턴(174)은 상기 제1 크기(D1) 보다 큰 제2 크기(D2)를 가질 수 있다. 제1 영역(A)에는 복수 개의 제1 포토레지스트 패턴들(172)이 형성될 수 있으며, 인접하는 제1 포토레지스트 패턴들(172) 사이의 간격은 제3 크기(D3)일 수 있다. 상기 제1 내지 제3 크기들(D1, D2, D3)은 목적하는 패턴의 폭(W1, W2) 및 후술하는 제1 및 제2 스페이서막들(190, 210)의 두께에 따라 다양하게 선택될 수 있다. 예를 들어, 상기 제1 크기(D1)는 상기 제1 폭(W1)의 약 3배일 수 있다.
도 3을 참조하면, 제1 및 제2 포토레지스트 패턴들(172, 174)을 식각 마스크로 사용하여 제2 희생막(160)의 일부를 제거함으로써 제1 희생막의 상면을 노출시킨다. 이에 따라, 상기 제1 영역(A)에는 제1 희생막 패턴(162)이 형성되고, 상기 제2 영역(B)에는 제2 희생막 패턴(164)이 형성될 수 있다. 이 후, 제1 및 제2 포토레지스트 패턴들(172, 174)은 제거될 수 있다.
도 4를 참조하면, 제1 및 제2 희생막 패턴들(162, 164)을 식각 마스크로 사용하여 제1 희생막(150)의 일부를 제거함으로써 제3 하드 마스크막(140)의 상면을 노출시킨다. 이에 따라, 상기 제1 영역(A)에는 제3 희생막 패턴(152) 및 제1 희생막 패턴(162)을 갖는 제1 예비 마스크 패턴(182)이 형성되고, 상기 제2 영역(B)에는 제4 희생막 패턴(154) 및 제2 희생막 패턴(164)을 갖는 제2 예비 마스크 패턴(184)이 형성될 수 있다. 제1 희생막 패턴(162)은 제3 희생막 패턴(152)의 상면으로부터 수직 방향으로 제1 두께(T1)를 가질 수 있고, 제2 희생막 패턴(164)은 제4 희생막 패턴(154)의 상면으로부터 수직 방향으로 제2 두께(T2)를 가질 수 있다.
제1 희생막(150)이 제거될 때, 제1 및 제2 희생막 패턴들(162, 164) 역시 식각 분위기에 의한 영향을 받을 수 있다. 즉, 제1 및 제2 희생막 패턴들(162, 164)에 대해서는 등방성 식각이 이루어지므로 상면뿐만 아니라 양 모서리 부분에서도 식각이 이루어져 라운드 형상을 가질 수 있다. 이 경우에 있어서, 패턴의 선폭이 충분히 큰 제2 희생막 패턴(164)의 경우에는 상면에 대한 식각과 모서리 부분에 대한 식각이 서로 구분 될 수 있다. 그러나, 미세한 선폭을 갖는 제1 희생막 패턴(162)의 경우에는 상면에 대한 식각과 모서리 부분에 대한 식각이 서로 구분되지 않을 수 있다. 즉, 동일한 식각 공정에 대하여 제2 희생막 패턴(164)에서의 식각 저항은 제1 희생막 패턴(162)에서의 식각 저항보다 더 클 수 있다. 이에 따라, 제1 희생막 패턴(162)에서는 상면에 대한 식각과 모서리 부분에 대한 식각이 서로 중첩되어 수직 방향으로의 소모량이 증가하는, 이른바 3차원 식각 효과가 발생할 수 있다. 즉, 제1 희생막 패턴(162)의 상기 제1 두께(T1)는 제2 희생막 패턴(164)의 상기 제2 두께(T2)보다 작을 수 있다. 즉, 제1 희생막 패턴(162)의 상면과 제2 희생막 패턴(164)의 상면 간에는 제1 높이(H1)만큼의 단차가 발생할 수 있다. 상기 단차의 크기는 제1 희생막 패턴(162)과 제2 희생막 패턴(164) 간의 선폭 차이가 클수록 더욱 커질 수 있다.
도 5를 참조하면, 제1 및 제2 예비 마스크 패턴들(182, 184), 및 노출된 제3 하드 마스크막(140)의 상면을 덮는 제1 스페이서막(190)을 형성한다.
제1 스페이서막(190)은 제1 내지 제4 희생막 패턴들(152, 154, 162, 164)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 스페이서막(190)은 제3 하드 마스크막(140)과 동일하거나 유사한 식각 선택비를 갖는 물질을 포함할 수도 있다. 예를 들면, 제1 스페이서막(190)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 스페이서막(190)의 두께는 제1 영역(A)에서 형성하고자 하는 제1 패턴(112)의 제1 폭(W1)에 따라 결정될 수 있다. 예를 들면, 제1 스페이서막(190)의 두께는 상기 제1 폭(W1)과 동일하게 형성될 수 있다. 이와 다르게 제1 스페이서막(190)의 두께는 상기 제1 폭(W1)보다 작거나 크게 형성될 수도 있다. 제1 스페이서막(190)은 원자층 증착 (ALD) 공정을 통해 균일한 두께로 형성될 수 있다
도 6을 참조하면, 제2 영역(B)에 제1 스페이서막(190)의 상면을 덮는 포토레지스트막(200)을 형성한다. 이에 따라, 제1 영역(A)에 위치한 제1 스페이서막(190)의 상면만이 외부로 노출될 수 있다.
도 7을 참조하면, 제1 스페이서막(190)의 상면을 부분적으로 제거하여 제3 하드 마스크막(140)의 제1 영역(A) 상면을 노출시킨다. 예를 들면, 제1 스페이서막(190)은 이방성 식각 공정 등에 의해 제거될 수 있다. 이 경우에 있어서, 제1 희생막 패턴(162)의 상면을 덮고 있던 제1 스페이서막(190)의 일부도 함께 제거될 수 있고, 제1 희생막 패턴(162)의 상면이 외부로 노출될 수 있다. 또한, 제1 예비 마스크 패턴(182)의 양 측벽 상에는 제1 스페이서(192)가 각각 형성될 수 있다. 제1 스페이서(192)는 후속 공정에서 제3 하드 마스크막(140)을 식각하기 위한 식각 마스크의 역할을 수행할 수 있다.
한편, 제1 스페이서막(190)의 제2 영역(B) 부분은 포토레지스트막(200)에 의해 덮여 있으므로 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 희생막 패턴(162) 상부의 제1 스페이서막(190)이 제거될 때, 제1 희생막 패턴(162)의 일부도 함께 제거될 수 있다. 이에 따라, 제1 희생막 패턴(162)은 제3 희생막 패턴(152)의 상면으로부터 상기 제1 두께(T1)보다 작은 제3 두께(T3)를 가질 수 있다. 이와 다르게, 제1 희생막 패턴(162) 상부의 제1 스페이서막(190) 만이 제거되고 제1 희생막 패턴(162)은 식각되지 않을 수도 있다. 이 때, 제1 희생막 패턴(162)의 두께는 제1 두께(T1)일 수 있다.
도 8을 참조하면, 포토레지스트막(200)을 제거한다. 예를 들면, 포토레지스트막(200)은 애싱(ashing) 공정에 의해 제거될 수 있다. 이에 따라, 상기 제2 영역(B)의 제1 스페이서막(190)이 외부로 노출될 수 있다.
도 9를 참조하면, 제1 희생막 패턴(162)을 제거한다. 예를 들면, 제1 희생막 패턴(162)은 이방성 식각 공정에 의해 제거될 수 있다. 이 때, 제2 영역(B)의 제1 스페이서막(190) 상면도 부분적으로 제거될 수 있다. 이에 따라, 제3 희생막 패턴(152)의 상면이 노출되며, 외부로 노출된 상기 제1 영역(A)의 제3 하드 마스크막(140) 상면이 부분적으로 제거될 수 있다.
한편, 상기 제2 영역(B)의 제2 희생막 패턴(164)은 제1 희생막 패턴(162)의 제3 두께(T3)보다 큰 제2 두께(T2)를 가지며, 그 상부면은 제1 스페이서막(190)에 의해 보호될 수 있다. 즉, 제1 희생막 패턴(162)이 완전히 제거되는 동안 제1 스페이서막(190)이 먼저 제거되므로, 제2 희생막 패턴(164)은 완전히 제거되지 않고 잔류할 수 있다. 이에 따라, 상기 제1 영역(A)의 제3 희생막 패턴(152)의 상면과 상기 제2 영역(B)의 제2 희생막 패턴(164)의 상면 간에는 제2 높이(H2)만큼의 단차가 형성될 수 있다. 한편, 제2 희생막 패턴(164)의 상면을 커버하던 제1 스페이서막(190)의 일부분이 제거되어 제2 및 제4 희생막 패턴들(164, 154)의 측벽 상에 제2 스페이서(194)가 형성될 수 있다.
도 10을 참조하면, 제3 희생막 패턴(152)을 제거한다.
제3 희생막 패턴(152)은, 예를 들어, 애싱 공정, 스트립 공정, 건식 식각 공정, 습식 식각 공정 등에 의해 선택적으로 제거될 수 있다. 이 경우에 있어서, 제1 및 제2 스페이서들(192, 194)은 제3 희생막 패턴(152)에 대하여 식각 선택비를 가지므로 제거되지 않을 수 있다. 또한, 제4 희생막 패턴(154)은 상면 및 측벽이 각각 제2 희생막 패턴(164) 및 제2 스페이서(194)에 의해 커버되므로, 제3 희생막 패턴(152)이 식각되는 동안 제4 희생막 패턴(154)은 식각되지 않을 수 있다.
도 11을 참조하면, 제2 하드 마스크막(130) 상에 제1 및 제2 하드 마스크 패턴들(142, 144)을 형성한다.
제1 및 제2 스페이서들(192, 194), 및 제2 예비 마스크 패턴(184)을 식각 마스크로 사용하여 제3 하드 마스크막(140)을 부분적으로 제거한다. 이에 따라, 상기 제1 영역(A)은 상대적으로 미세한 선폭을 갖는 제1 하드 마스크 패턴들(142)이 형성되고, 상기 제2 영역(B)에는 상대적으로 큰 선폭을 갖는 제2 하드 마스크 패턴(144)이 형성될 수 있다. 이 때, 상기 제2 영역(B)의 제2 희생막 패턴(164)도 함께 제거될 수 있다.
도 12를 참조하면, 제1 하드 마스크막(120) 상에 제3 및 제4 하드 마스크 패턴들(132, 134)을 형성한다.
제1 및 제2 하드 마스크 패턴들(132, 134)을 식각 마스크로 사용하여 제2 하드 마스크막(130)을 부분적으로 제거한다. 이에 따라, 상기 제1 영역(A)은 상대적으로 미세한 선폭을 갖는 제3 하드 마스크 패턴들(132)이 형성되고, 상기 제2 영역(B)에는 상대적으로 큰 선폭을 갖는 제4 하드 마스크 패턴(134)이 형성될 수 있다. 이 경우에 있어서, 상기 제1 영역(A)에서는 제1 스페이서(192)는 완전히 제거되고, 경우에 따라서는 제1 하드 마스크 패턴(142)의 상부 일부도 함께 제거될 수 있다. 제거되지 않은 제1 하드 마스크 패턴(142)은 제3 하드 마스크 패턴(132)의 상면으로부터 제4 두께(T4)를 가질 수 있다. 한편, 상기 제2 영역(B)에서는 제4 희생막 패턴(154)은 완전히 제거되나, 제1 및 제2 스페이서들(192, 194) 간의 단차로 인하여 제2 스페이서(194)는 완전히 제거되지 않고 제6 두께(T6)를 가질 수 있다. 이에 따라, 제2 하드 마스크 패턴(144)은 상기 제4 두께(T4)보다 큰 제5 두께(T5)를 가질 수 있다.
도 2 내지 도 12의 공정들은, 하나의 제1 예비 마스크막 패턴(182)을 이용하여 2개의 제3 하드 마스크 패턴들(132)을 형성하는 더블 패터닝 기술(Double Patterning Technology, DPT)에 해당할 수 있다. 상기 더블 패터닝 공정을 통하여 상기 제1 영역(A)의 제1 하드 마스크 패턴(142) 상면과 상기 제2 영역(B)의 제2 스페이서(194) 사이에는 제3 높이(H3)만큼의 단차가 형성될 수 있다. 상기 단차로 인하여 후속되는 더블 패터닝 공정을 통해 상기 제1 영역(A)에서 제1 패턴들(112)이 이중으로 패터닝되는 동안 상기 제2 영역(B)의 제2 패턴(114)은 이중으로 패터닝되지 않을 수 있다.
도 13을 참조하면, 제1 및 제3 하드 마스크 패턴들(142, 132), 제2 및 제4 하드 마스크 패턴들(144, 134), 제2 스페이서(194), 및 노출된 제1 하드 마스크막(120)의 상면을 덮는 제2 스페이서막(210)을 형성한다.
제2 스페이서막(210)은 제1 하드 마스크막(120), 제1 내지 제4 하드 마스크 패턴들(142, 144, 132, 134)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 스페이서막(210)은 제1 스페이서막(190)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 제2 스페이서막(210)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
제2 스페이서막(210)의 두께는 제1 영역(A)에서 형성하고자 하는 제1 패턴(112)의 제1 폭(W1)에 따라 결정될 수 있다. 예를 들면, 제2 스페이서막(210)의 두께는 상기 제1 폭(W1)과 동일하게 형성될 수 있다. 이와 다르게 제2 스페이서막(210)의 두께는 상기 제1 폭(W1)보다 작거나 크게 형성될 수도 있다. 제2 스페이서막(210)은 원자층 증착 (ALD) 공정을 통해 균일한 두께로 형성될 수 있다
도 14를 참조하면, 이방성 식각 공정을 수행하여 제2 스페이서막(210)을 부분적으로 제거한다. 이에 따라, 제1 하드 마스크 패턴(142)의 적어도 상면 일부가 노출되며, 제1 및 제3 하드 마스크 패턴들(142, 132)의 측벽 상에는 제3 스페이서(212)가 형성될 수 있다. 또한, 제2 하드 마스크 패턴(144)의 적어도 상면 일부가 노출되며, 제2 및 제4 하드 마스크 패턴들(144, 134)의 측벽 상에는 제4 스페이서(214)가 형성될 수 있다. 이 때, 제2 스페이서(194)가 완전히 제거되지 않음으로써 제4 스페이서(214)는 제2 하드 마스크 패턴(144)의 상면으로부터 상부로 돌출될 수 있다.
도 15를 참조하면, 이방성 식각 공정을 수행하여 제1 하드 마스크 패턴(142)을 제거한다. 이에 따라, 제3 하드 마스크 패턴(132)의 상면이 노출될 수 있다. 이 경우에 있어서, 제2 하드 마스크 패턴(144)은 제1 하드 마스크 패턴(142)보다 더 큰 두께를 가지므로, 제1 하드 마스크 패턴(142)이 완전히 제거되더라도 제2 하드 마스크 패턴(144)은 완전히 제거되지 않을 수 있다.
도 16을 참조하면, 몰드막(110) 상에 제5 및 제6 하드 마스크 패턴들(122, 124)을 형성한다.
먼저 제3 하드 마스크 패턴(132)을 선택적으로 제거한다. 제3 하드 마스크 패턴(132)은, 예를 들어, 애싱 공정, 스트립 공정, 건식 식각 공정, 습식 식각 공정 등에 의해 선택적으로 제거될 수 있다. 이 경우에 있어서, 제3 및 제4 스페이서들(212, 214)은 제3 하드 마스크 패턴(132)에 대하여 식각 선택비를 가지므로 제거되지 않을 수 있다. 또한, 제4 하드 마스크 패턴(134)은 상면 및 측벽이 각각 제2 하드 마스크 패턴(144) 및 제4 스페이서(214)에 의해 커버되므로, 제3 하드 마스크 패턴(132)이 식각되는 동안 제4 하드 마스크 패턴(134)은 식각되지 않을 수 있다.
이어서, 제3 스페이서들(212), 제4 스페이서(214) 및 제4 하드 마스크 패턴(134)을 식각 마스크로 사용하여 제1 하드 마스크막(120)을 부분적으로 제거한다. 이에 따라, 상기 제1 영역(A)은 상대적으로 미세한 선폭을 갖는 제5 하드 마스크 패턴들(122)이 형성되고, 상기 제2 영역(B)에는 상대적으로 큰 선폭을 갖는 제6 하드 마스크 패턴(124)이 형성될 수 있다. 이 때, 제3 및 제4 스페이서들(212, 214)의 상부 일부, 및 제2 하드 마스크 패턴(144)의 상부 일부도 함께 제거될 수 있다.
도 13 내지 도 16의 공정들은, 하나의 제3 하드 마스크 패턴(132)을 이용하여 2개의 제1 하드 마스크 패턴들(122)을 형성하는 더블 패터닝 기술(Double Patterning Technology, DPT)에 해당할 수 있다.
도 17을 참조하면, 기판 상에 제1 패턴(112) 및 제2 패턴(114)을 형성한다.
제5 및 제6 하드 마스크 패턴들(122, 124)을 식각 마스크로 사용하여 이방성 식각 공정을 수행한다. 이에 따라, 상기 제1 영역(A) 및 상기 제2 영역(B) 상에 제1 폭(W1)을 갖는 제1 패턴(112) 및 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 패턴(114)이 형성될 수 있다. 상기 제1 영역(A)에는 복수 개의 제1 패턴들(112)이 형성될 수 있다. 상기 식각 공정을 전후로 하여, 제1 및 제2 패턴들(112, 114) 상부의 구조물들은 모두 제거될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 반도체 소자의 패턴 형성 방법은, 상기 제1 영역(A)에서 2회의 더블 패터닝 공정을 통해 하나의 제1 예비 마스크 패턴(182)으로부터 4개의 제1 패턴들(112)을 형성할 수 있다. 한편, 상기 제2 영역(B)에서는, 상기 제1 영역(A)과의 단차로 인하여 제2 패턴(114)은 미세 패턴으로 분할되지 않고, 목적하는 크기를 유지할 수 있다.
도 18 내지 도 20은 예시적인 실시예들에 따른 반도체 소자의 패턴 형성 방법의 단계들을 설명하기 위한 단면도들이다. 도 18 내지 도 20의 반도체 소자의 패턴 형성 방법은 제1 및 제2 스페이서들(192, 194)을 형성하는 방법을 제외하고는 도 2 내지 도 17을 참조로 설명한 반도체 소자의 패턴 형성 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
상기 제1 영역(A)에서는, 제1 예비 마스크 패턴(182)을 덮는 제1 스페이서막(190)이 외부로 노출될 수 있다. 이와 다르게, 상기 제2 영역(B)에서는, 제1 스페이서막(190) 상에 포토레지스트막(200)이 형성됨으로써, 제1 스페이서막(190)은 외부로 노출되지 않을 수 있다.
이후 도 18을 참조하면, 제1 스페이서막(190)에 대하여 이방성 식각 공정을 수행하여 제1 희생막 패턴(162)의 상면을 덮고 있던 제1 스페이서막(190)의 일부를 제거한다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제1 희생막 패턴(162)의 상면을 덮고 있던 제1 스페이서막(190)의 두께가 절반으로 줄어들 때까지 진행될 수 있다. 이에 따라, 제1 희생막 패턴(162)은 여전히 제1 스페이서막(190)에 덮여 외부로 노출되지 않을 수 있다. 또한, 제3 하드 마스크막(140)의 상면 역시 제1 스페이서막(190)에 덮여 외부로 노출되지 않을 수 있다.
이어서, 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 상기 제2 영역(B)에 형성된 포토레지스트막(200)을 제거한다.
도 19를 참조하면, 이방성 식각 공정을 수행하여 제1 스페이서막(190) 및 제1 희생막 패턴(162)을 제거한다.
이에 따라, 제3 희생막 패턴(152)의 상면이 노출되며, 외부로 노출된 상기 제1 영역(A)의 제3 하드 마스크막(140) 상면이 부분적으로 제거될 수 있다. 다만, 도 9를 참조로 설명한 공정과 달리, 제3 하드 마스크막(140) 상에 잔류하던 제1 스페이서막(190)이 먼저 제거된 이후에 제3 하드 마스크막(140)이 제거될 수 있다. 이에 따라, 제3 하드 마스크막(140)의 상면이 식각되는 양은 도 9를 참조로 설명한 공정보다 더 적을 수 있다.
한편, 상기 제2 영역(B)에서는, 제2 희생막 패턴(164)은 제1 희생막 패턴(162)의 제3 두께(T3)보다 큰 제2 두께(T2)를 가지며, 그 상부면은 제1 스페이서막(190)에 의해 보호될 수 있다. 즉, 제1 희생막 패턴(162)이 완전히 제거되는 동안 제2 희생막 패턴(164)은 완전히 제거되지 않고 잔류할 수 있다.
한편, 도 9를 참조로 설명한 공정에서는 제3 희생막 패턴(152) 상의 제1 스페이서막(190)이 모두 제거된 상태에서 상기 제2 영역(B)의 제1 스페이서막(190)에 대한 식각 공정이 수행될 수 있다. 이에 반해, 도 19를 참조로 설명한 공정에서는 제3 희생막 패턴(152) 상에 제1 스페이서막(190)이 잔류할 수 있고, 제3 희생막 패턴(152)을 완전히 제거하기 위해서는 식각량을 증가시켜야 한다. 즉, 상기 제2 영역(B)에서도 더 많은 식각이 이루어질 수 있다. 이에 따라, 제2 희생막 패턴(164)은 도 9의 제2 두께(T2)보다 작은 제7 두께(T7)를 가지며, 상기 제1 영역(A)의 제3 희생막 패턴(152)의 상면과 상기 제2 영역(B)의 제2 희생막 패턴(164)의 상면 간에는 상기 제2 높이(H2) 보다 작은 제5 높이(H5)만큼의 단차가 형성될 수 있다.
이후 도 10 및 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 20에 도시된 패턴들을 형성한다.
도 20을 참조하면, 제1 하드 마스크막(120) 상에 제3 및 제4 하드 마스크 패턴들(132, 134)을 형성한다.
상기 제1 영역(A)은 상대적으로 미세한 선폭을 갖는 제3 하드 마스크 패턴들(132)이 형성되고, 상기 제2 영역(B)에는 상대적으로 큰 선폭을 갖는 제4 하드 마스크 패턴(134)이 형성될 수 있다. 이 경우에 있어서, 상기 제1 영역(A)에서는 제1 스페이서(192)는 완전히 제거되고, 경우에 따라서는 제1 하드 마스크 패턴(142)의 상부 일부도 함께 제거될 수 있다. 제거되지 않은 제1 하드 마스크 패턴(142)은 제3 하드 마스크 패턴(132)의 상면으로부터 제4 두께(T4)를 가질 수 있다. 한편, 상기 제2 영역(B)에서는 제4 희생막 패턴(154)은 완전히 제거되나, 제1 및 제2 스페이서들(192, 194) 간의 단차로 인하여 제2 스페이서(194)는 완전히 제거되지 않을 수 있다. 이에 따라, 제2 하드 마스크 패턴(144)은 상기 제4 두께(T4)보다 큰 제5 두께(T5)를 가질 수 있다. 또한, 제2 하드 마스크 패턴(144) 상에는 완전히 제거되지 않은 제2 스페이서(194)가 잔류할 수 있다. 이 때, 제2 스페이서(194)는 도 12를 참조로 설명한 공정을 통해 형성된 제6 두께(T6)보다 더 작은 제8 두께(T8)를 가질 수 있고, 상기 제1 영역(A)의 제1 하드 마스크 패턴(142) 상면과 상기 제2 영역(B)의 제2 스페이서(194) 사이에는 상기 제3 높이(H3)보다 작은 제6 높이(H6)의 단차가 형성될 수 있다. 즉, 도 18을 참조로 설명한 식각 공정에서 제1 스페이서막(190)의 식각량을 조절함으로써 제1 하드 마스크 패턴(142) 상면과 제2 스페이서(194) 사이의 단차를 조절할 수 있다.
도 18 내지 도 20을 참조로 설명한 공정들에서는, 포토레지스트막(200)을 제거하기 이전에 상기 제1 영역(A)에서 제1 스페이서막(190)의 절반을 제거하고, 제1 스페이서막(190)의 나머지는 포토레지스트막(200)을 제거한 이후에 모두 제거하는 것에 관하여 설명하였다. 그러나 본 발명이 이에 제한되는 것은 아니다. 포토레지스트막(200) 제거 이전과 이후에 각각 제거되는 제1 스페이서막(190)의 양을 다양하게 조합함으로써 제1 하드 마스크 패턴(142) 상면과 제2 스페이서(194) 사이의 단차(도 12 및 도 20 참조)를 다양하게 형성할 수 있다. 이 경우에 있어서, 제거되는 제1 스페이서막(190)의 전체 양은 항상 일정할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 몰드막
112: 제1 패턴 114: 제2 패턴
120: 제1 하드 마스크막 122: 제5 하드 마스크 패턴
124: 제6 하드 마스크 패턴 130: 제2 하드 마스크막
132: 제3 하드 마스크 패턴 134: 제4 하드 마스크 패턴
140: 제3 하드 마스크막 142: 제1 하드 마스크 패턴
144: 제2 하드 마스크 패턴 150: 제1 희생막
152: 제3 희생막 패턴 154: 제4 희생막 패턴
160: 제2 희생막 162: 제1 희생막 패턴
164: 제2 희생막 패턴 172: 제1 포토레지스트 패턴
174: 제2 포토레지스트 패턴 182: 제1 예비 마스크 패턴
184: 제2 예비 마스크 패턴 190: 제1 스페이서막
192: 제1 스페이서 194: 제2 스페이서
200: 포토레지스트막 210: 제2 스페이서막
212: 제3 스페이서 214: 제4 스페이서

Claims (10)

  1. 제1 영역 및 제2 영역을 갖는 식각 대상막 상에 상기 식각 대상막과 다른 식각 선택성을 갖는 하드 마스크막을 형성하고;
    상기 제1 영역 및 제2 영역의 상기 하드 마스크막 상에 상기 하드 마스크막과 다른 식각 선택성을 갖는 제1 예비 마스크 패턴 구조물 및 제2 예비 마스크 패턴 구조물을 각각 형성하고;
    상기 제1 및 제2 예비 마스크 패턴 구조물들의 측벽 및 상면을 덮는 스페이서막을 형성하고;
    상기 제1 및 제2 예비 마스크 패턴 구조물들, 및 상기 스페이서막을 부분적으로 제거하여, 상기 제1 예비 마스크 패턴 구조물의 측벽을 덮는 제1 스페이서, 및 상기 제1 스페이서의 상면보다 높은 상면을 가지며 상기 제2 예비 마스크 패턴 구조물의 측벽을 덮는 제2 스페이서를 각각 형성하고;
    상기 제1 예비 마스크 패턴 구조물을 제거하고;
    상기 제1 및 제2 스페이서들, 및 상기 제2 예비 마스크 패턴 구조물을 이용해 상기 하드 마스크막을 부분적으로 제거하여, 제1 폭을 갖는 제1 마스크 패턴 구조물, 및 상기 제1 폭보다 넓은 제2 폭을 가지며 상기 제1 마스크 패턴 구조물의 상면보다 높은 상면을 갖는 제2 마스크 패턴 구조물을 각각 형성하고; 그리고
    상기 제1 및 제2 마스크 패턴 구조물들을 이용해 상기 식각 대상막을 부분적으로 제거하여, 제3 폭을 갖는 제1 패턴 구조물, 및 상기 제3 폭보다 넓은 제4 폭을 가지며 상기 제1 패턴 구조물의 상면보다 높은 상면을 갖는 제2 패턴 구조물을 각각 형성하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2 스페이서들을 형성하는 것은,
    상기 제2 영역의 상기 스페이서막을 덮는 마스크막을 형성하고;
    상기 제1 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제1예비 마스크 패턴 구조물의 측벽을 덮는 제1 스페이서를 형성하고;
    상기 마스크막을 제거하고; 그리고
    상기 제2 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제2 예비 마스크 패턴 구조물의 측벽을 덮는 제2 스페이서를 형성하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  3. 제 2 항에 있어서, 상기 제1 스페이서를 형성하는 것은 상기 스페이서막을 부분적으로 제거하여 상기 제1 예비 마스크 패턴의 상면을 노출시키는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  4. 제 2 항에 있어서,
    상기 제1 스페이서를 형성하는 것은 상기 제1 예비 마스크 패턴의 상면이 외부로 노출되지 않도록 상기 스페이서막의 상면을 부분적으로 제거하는 것을 포함하고,
    상기 제2 스페이서를 형성하는 것은 상기 제2 예비 마스크 패턴의 상면이 노출될 때까지 상기 스페이서막의 상면 및 상기 제1 예비 마스크 패턴의 상면을 부분적으로 제거하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 마스크 패턴 구조물은 상기 식각 대상막 상에 순차적으로 적층된 제1 하드 마스크 패턴 및 제1 스페이서를 포함하고,
    상기 제2 마스크 패턴 구조물은 상기 식각 대상막 상의 제2 하드 마스크 패턴, 및 상기 제2 하드 마스크 패턴 상의 제2 예비 마스크 패턴 및 제2 스페이서를 포함하는 반도체 소자의 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 패턴 구조물을 형성하는 것은 상기 제1 스페이서를 제거하는 것을 포함하고,
    상기 제2 패턴 구조물을 형성하는 것은 상기 제2 스페이서의 일부를 잔류시키는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  7. 제1 영역 및 제2 영역을 갖는 기판 상에 식각 대상막, 제1 하드 마스크막, 및 제2 하드 마스크막을 순차적으로 형성하고;
    상기 제1 영역의 상기 제2 하드 마스크막 상에 배치되는 제1 예비 마스크 패턴 및 상기 제1 예비 마스크 패턴의 측벽을 덮는 제1 스페이서를 형성하고;
    상기 제2 영역의 상기 제2 하드 마스크막 상에 배치되며 상기 제1 예비 마스크 패턴과 실질적으로 동일한 높이의 상면을 갖는 제2 예비 마스크 패턴, 제2 예비 마스크 패턴 상에 배치되며 상기 제1 예비 마스크 패턴과 다른 식각 선택성을 갖는 제3 예비 마스크 패턴, 및 상기 제2 및 제3 예비 마스크 패턴들의 측벽을 덮는 제2 스페이서를 형성하고;
    상기 제1 예비 마스크 패턴을 제거하고;
    상기 제1 및 제2 스페이서들, 및 상기 제2 및 제3 예비 마스크 패턴들을 이용하여 상기 제2 하드 마스크막을 부분적으로 제거하여, 상기 제1 영역에 배치되며 제1 폭을 갖는 제1 마스크 패턴 구조물, 및 상기 제2 영역에 배치되고 상기 제1 폭보다 넓은 제2 폭을 가지며 상기 제1 마스크 패턴구조물보다 높은 상면을 갖는 제2 마스크 패턴 구조물을 형성하고;
    상기 제1 및 제2 마스크 패턴 구조물들의 측벽을 각각 덮는 제3 스페이서 및 제4 스페이서를 형성하고;
    상기 제3 및 제4 스페이서들, 및 상기 제1 및 제2 마스크 패턴 구조물들을 이용하여 상기 제1 하드 마스크막을 부분적으로 제거하여, 상기 제1 영역에 배치되는 제3 마스크 패턴 구조물, 및 상기 제2 영역에 배치되고 상기 제3 마스크 패턴 구조물보다 높은 상면을 갖는 제4 마스크 패턴 구조물을 형성하고; 그리고
    상기 제3 및 제4 마스크 패턴 구조물들을 이용하여 상기 식각 대상막을 부분적으로 제거하여, 상기 제1 영역에 배치되며 제3 폭을 갖는 제1 패턴, 및 상기 제2 영역에 배치되며 상기 제3폭보다 넓은 제4 폭을 갖는 제2 패턴을 형성하는 반도체 소자의 패턴 형성 방법.
  8. 제 7 항에 있어서, 상기 제2 마스크 패턴 구조물을 형성하는 것은 상기 제3 예비 마스크 패턴을 제거하는 것을 포함하고,
    상기 제4 마스크 패턴 구조물을 형성하는 것은 상기 제2 예비 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  9. 제 7 항에 있어서, 상기 제1 마스크 패턴 구조물을 형성하는 것은 상기 제1 스페이서를 제거하는 것을 포함하고,
    상기 제2 마스크 패턴 구조물을 형성하는 것은 상기 제2 스페이서를 부분적으로 제거하여 상기 제2 스페이서를 잔류시키는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  10. 제 7 항에 있어서, 상기 제1 및 제2 스페이서들을 형성하는 것은,
    상기 제2 하드 마스크막 상에 상기 제1 및 제2 예비 마스크 패턴들을 형성하고;
    상기 제2 하드 마스크막, 상기 제1 및 제2 예비 마스크 패턴들을 덮는 스페이서막을 형성하고;
    상기 제2 영역 상에 상기 스페이서막을 덮는 마스크막을 형성하고;
    상기 제1 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제1 스페이서를 형성하고;
    상기 마스크막을 제거하고; 그리고
    상기 제2 영역의 상기 스페이서막을 부분적으로 제거하여 상기 제2 스페이서를 형성하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
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