KR101565796B1 - 반도체 소자 및 반도체 소자의 패턴 형성 방법 - Google Patents

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Abstract

다양한 폭을 가지는 패턴들을 동시에 형성하면서 일부 영역에서는 더블 패터닝 기술에 의해 패턴 밀도를 배가시키는 반도체 소자의 패턴 형성 공정 및 이 공정을 용이하게 적용할 수 있는 구조를 가지는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 기판상에서 제1 방향으로 연장되어 있는 제1 라인 부분과 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인과, 제2 라인 부분의 일단으로부터 도전 라인과 일체로 연결되어 있는 복수의 콘택 패드와, 복수의 콘택 패드중에서 선택된 일부 콘택 패드로부터 제2 라인 부분과 평행하게 연장되어 있는 제1 더미 부분을 가지는 복수의 더미 도전 라인을 포함한다.
Figure R1020080133835
메모리 셀 영역, 콘택 패드, 가변 마스크 패턴, 등방성 식각

Description

반도체 소자 및 반도체 소자의 패턴 형성 방법{Semiconductor device and method of forming patterns for semiconductor device}
본 발명은 반도체 소자 및 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 고밀도 패턴 형성용 협폭 라인 패턴과 그에 연결되어 있는 저밀도 패턴 형성용 광폭 패턴을 구비하는 반도체 소자와, 상기 협폭 라인 패턴 및 저밀도 패턴 형성용 광폭 패턴을 포함하는 다양한 폭을 가지는 패턴들을 동시에 형성하기 위한 반도체 소자의 패턴 형성 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자를 제조하는 데 있어서, 포토리소그래피 공정의 해상 한계를 초월하는 미세한 폭을 가지는 미세 패턴들과 포토리소그래피 공정에 의해 구현 가능한 비교적 큰 폭의 패턴들을 동시에 형성하기 위하여, 포토리소그래피 공정의 적용 횟수를 줄이면서 다양한 폭을 가지는 패턴들을 동시에 형성할 수 있는 기술이 필요하다. 또한, 이와 같은 기술을 적용할 수 있는 새로운 배치 구조를 가지는 반도체 소자가 필요하다.
본 발명의 목적은 서로 다른 폭을 가지고 상호 연결되어 있는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인한 포토리소그래피 공정 추가를 행하지 않고 구현할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 다양한 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인한 포토리소그래피 공정 추가가 필요 없는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 기판상에서 제1 방향으로 연장되어 있는 제1 라인 부분과 상기 제1 라인 부분의 일단으로부터 상기 제1 방향과는 다른 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인과, 상기 제2 라인 부분의 일단으로부터 상기 도전 라인과 일체로 연결되어 있는 복수의 콘택 패드와, 상기 복수의 콘택 패드중에서 선택된 일부 콘택 패드로부터 상기 제2 방향을 따라 상기 제2 라인 부분과 평행하게 연장되어 있는 제1 더미 부분을 각각 가지는 복수의 더미 도전 라인을 포함한다.
본 발명에 따른 반도체 소자에서, 상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함할 수 있다. 상기 복수의 콘택 패드는 상기 제1 도전 라인과 일체로 연결되어 있는 제1 콘택 패드와, 상기 제2 도전 라인과 일체로 연결되어 있는 제2 콘택 패드를 포함할 수 있다. 그리고, 상기 제1 콘택 패드에는 상기 복수의 더미 도전 라인중에서 선택되는 제1 더미 도전 라인이 연결되고, 상기 제2 콘택 패드에는 상기 복수의 더미 도전 라인중에서 선택되는 제2 더미 도전 라인이 연결될 수 있다. 상기 제1 더미 도전 라인 및 제2 더미 도전 라인은 서로 다른 형상을 가질 수 있다. 또한, 상기 제1 더미 도전 라인 및 제2 더미 라인 중 어느 하나의 더미 도전 라인에만 상기 제1 더미 부분의 일단으로부터 상기 제1 더미 부분과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분을 더 포함할 수 있다.
상기 제1 더미 도전 라인 및 제2 더미 도전 라인에는 각각 상기 제1 더미 부분의 일단으로부터 상기 제1 더미 부분과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분을 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 소자에서, 상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함할 수 있다. 상기 복수의 콘택 패드는 상기 제1 도전 라인과 일체로 연결되어 있는 제1 콘택 패드와, 상기 제2 도전 라인과 일체로 연결되어 있는 제2 콘택 패드를 포함할 수 있다. 그리고, 상기 제1 콘택 패드 및 제2 콘택 패드 중 어느 하나의 콘택 패드에만 상기 더미 도전 라인이 연결될 수 있다. 상기 더미 도전 라인은 상기 제1 더미 부분의 일단으로부터 상기 제1 더미 부분과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분을 더 포함할 수 있다.
본 발명에 따른 반도체 소자에서, 상기 복수의 콘택 패드는 각각 상기 제2 방향으로 연장되는 선형 에지부를 포함할 수 있다. 그리고, 상기 복수의 도전 라인 중에서 선택된 일부 도전 라인에서 상기 제2 라인 부분은 상기 선형 에지부와 일직선을 이루도록 연장되어 있는 일직선 측벽을 가질 수 있다. 상기 일직선 측벽을 가지는 도전 라인이 연결되어 있는 콘택 패드에는 상기 더미 도전 라인이 연결될 수 있다. 또는, 상기 일직선 측벽을 가지는 도전 라인이 연결되어 있는 콘택 패드에는 상기 더미 도전 라인이 연결되어 있지 않을 수 있다. 상기 일직선 측벽을 가지는 도전 라인이 연결되어 있는 콘택 패드는 상기 도전 라인의 제2 라인 부분에 근접한 위치에 형성된 비선형(non-linear) 에지부를 포함할 수 있다. 상기 선형 에지부와 비선형 에지부는 상기 도전 라인의 제2 라인 부분을 사이에 두고 서로 이격될 수 있다.
본 발명에 따른 반도체 소자에서, 상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함할 수 있다. 그리고, 상기 복수의 콘택 패드는 상기 제1 도전 라인과 일체로 연결되어 있는 제1 콘택 패드와, 상기 제2 도전 라인과 일체로 연결되어 있는 제2 콘택 패드를 포함할 수 있다. 상기 제1 콘택 패드 및 제2 콘택 패드는 각각 상기 제2 방향으로 연장되는 에지부를 포함하고, 상기 제1 도전 라인 및 제2 도전 라인중에서 선택된 어느 하나의 도전 라인에서만 상기 제2 라인 부분에 상기 에지부와 일직선을 이루도록 연장되어 있는 일직선 측벽을 가질 수 있다. 상기 일직선 측벽을 가지는 도전 라인이 연결되어 있는 콘택 패드에는 상기 더미 도전 라인이 연결되어 있을 수 있다. 또는, 상기 일직선 측벽을 가지는 도전 라인이 연결되어 있는 콘택 패드에는 상기 더미 도전 라인이 연결되어 있지 않을 수 있다.
본 발명에 따른 반도체 소자에서, 상기 복수의 도전 라인의 복수의 제1 라인 부분은 각각 제1 거리를 사이에 두고 상호 평행하게 연장될 수 있다. 그리고, 선택된 일부 콘택 패드에 연결된 상기 도전 라인의 제2 라인 부분과 상기 더미 도전 라인의 제1 더미 부분과의 사이의 수직 거리는 상기 제1 거리 보다 더 클 수 있다.
또한, 본 발명에 따른 반도체 소자에서, 상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함할 수 있다. 상기 복수의 콘택 패드는 상기 제1 도전 라인과 일체로 연결되어 있는 제1 콘택 패드와, 상기 제2 도전 라인과 일체로 연결되어 있는 제2 콘택 패드를 포함할 수 있다. 그리고, 상기 제1 콘택 패드에 연결된 상기 제1 도전 라인의 제2 라인 부분의 길이와, 상기 제2 콘택 패드에 연결된 상기 제2 도전 라인의 제2 라인 부분의 길이는 서로 다를 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 패턴 형성 방법에서는 제1 영역과, 제2 영역과, 상기 제1 영역 및 제2 영역을 연결시키는 제3 영역을 가지는 가지는 기판상에 도전층을 형성한다. 상기 제1 영역, 제2 영역 및 제3 영역에 걸쳐서 상기 도전층 위에 연장되는 듀얼 마스크층을 형성한다. 상기 듀얼 마스크층을 패터닝하여 상호 연결된 상태로 상기 제1 영역, 제2 영역 및 제3 영역 위에 각각 위치되는 제1 마스크 패턴, 제2 마스크 패턴 및 제3 마스크 패턴을 포함하는 마스크 패턴을 형성하되, 상기 제2 마스크 패턴의 폭이 상기 제1 마스크 패턴의 폭보다 더 크게 되도록 형성한다. 상기 제1 마스크 패턴의 측벽들을 덮는 제1 스페이서와, 상기 제2 마스크 패턴의 측벽들을 덮는 제2 스페이서와, 상기 제3 마스크 패턴의 측벽들을 덮는 제3 스페이서를 포함하는 스페이서를 형성한다. 상기 제2 마스크 패턴은 남기면서 상기 제1 마스크 패턴 및 제3 마스크 패턴을 제거한다. 상기 제1 영역에서는 상기 제1 스페이서를 식각 마스크로 이용하고, 상기 제2 영역에서는 상기 제2 마스크 패턴 및 상기 제2 스페이서를 식각 마스크로 이용하고, 상기 제3 영역에서는 상기 제3 스페이서를 식각 마스크로 이용하여 상기 제1 영역, 제2 영역 및 제3 영역에서 동시에 상기 도전층을 식각하여 상기 제1 영역, 제2 영역 및 제3 영역에 걸쳐서 연장되는 도전 패턴을 형성한다.
상기 도전 패턴은 상기 제1 영역에서 제1 방향으로 연장되어 있는 제1 라인 부분과, 상기 제3 영역에 위치되고 상기 제1 라인 부분의 일단으로부터 상기 제1 방향과는 다른 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인과, 상기 제2 영역에 위치되고 상기 제2 라인 부분의 일단으로부터 상기 도전 라인과 일체로 연결되어 있는 복수의 콘택 패드와, 상기 제3 영역에 위치되고 상기 복수의 콘택 패드중에서 선택된 일부 콘택 패드로부터 상기 제2 방향을 따라 상기 제2 라인 부분과 평행하게 연장되어 있는 제1 더미 부분을 가지는 각각 가지는 복수의 더미 도전 라인을 포함할 수 있다.
상기 마스크 패턴을 형성하는 단계는 상기 제1 영역에 위치되는 제1 가변 마스크 패턴과, 상기 제2 영역에 위치되는 제2 가변 마스크 패턴과, 상기 제3 영역에 위치되는 제3 가변 마스크 패턴을 포함하는 가변 마스크 패턴을 상기 듀얼 마스크층 위에 형성하는 단계와, 상기 가변 마스크 패턴을 식각 마스크로 하여 상기 제1 가변 마스크 패턴의 소모량이 상기 제2 가변 마스크 패턴의 소모량보다 더 큰 식각 조건하에서 상기 듀얼 마스크층을 식각하여 상기 제1 가변 마스크 패턴에 의해 덮이는 제1 상면을 가지는 상기 제1 마스크 패턴과, 상기 제2 가변 마스크 패턴에 의해 덮이는 제2 상면을 가지는 상기 제2 마스크 패턴과, 상기 제3 가변 마스크 패턴에 의해 덮이는 제3 상면을 가지는 상기 제3 마스크 패턴을 동시에 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 소자의 패턴 형성 방법에서, 상기 마스크 패턴이 형성된 후, 상기 스페이서를 형성하기 전에, 상기 가변 마스크 패턴중 제1 가변 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 제1 상면을 노출시키는 단계를 포함할 수 있다. 이 경우, 상기 스페이서를 형성하는 단계는 상기 제1 마스크 패턴의 측벽들 및 상기 제1 상면, 상기 제2 마스크 패턴의 측벽들 및 상기 제2 가변 마스크 패턴의 노출 표면, 상기 제3 마스크 패턴의 노출 표면 및 상기 제3 가변 마스크 패턴의 노출 표면을 각각 덮는 스페이서 마스크층을 형성하는 단계와, 상기 스페이서 마스크층을 식각하여 상기 스페이서 마스크층의 잔류 부분으로 이루어지는 상기 스페이서를 형성하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 반도체 소자의 패턴 형성 방법에서, 상기 스페이서를 형성한 후, 상기 제1 마스크 패턴을 제거하기 전에, 상기 가변 마스크 패턴중 제1 가변 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 제1 상면을 노출시키는 단계를 포함할 수 있다.
상기 스페이서를 형성하는 단계에서, 상기 스페이서가 상기 제1 스페이서, 제2 스페이서 및 제3 스페이서를 포함하는 링(ring) 형상의 스페이서로 되도록 상 기 제1 스페이서, 제2 스페이서 및 제3 스페이서는 서로 연결되는 형태로 형성될 수 있다. 그리고, 상기 제1 마스크 패턴 및 제3 마스크 패턴을 제거한 후, 상기 도전 패턴을 형성하기 전에, 상기 링 형상의 스페이서를 2 개로 분리시키는 트리밍 단계를 더 포함할 수 있다. 상기 트리밍 단계에서 상기 링 형성의 스페이서중 상기 제1 스페이서의 일부로 이루어지는 제1 부분과, 상기 제3 스페이서로 이루어지는 제2 부분을 제거할 수 있다. 또는, 상기 트리밍 단계에서 상기 링 형상의 스페이서중 상기 제1 스페이서의 일부로 이루어지는 제1 부분과, 상기 제2 스페이서 및 제3 스페이서로 이루어지는 제2 부분을 제거할 수 있다.
본 발명에 따른 반도체 소자의 패턴 형성 방법에서, 상기 기판은 트리밍을 위한 제4 영역을 더 포함할 수 있다. 그리고, 상기 마스크 패턴을 형성하는 단계에서, 상기 마스크 패턴은 상기 제4 영역 위에 위치되는 제4 마스크 패턴을 더 포함하도록 형성되고, 상기 스페이서를 형성하는 단계에서, 상기 스페이서는 상기 제4 마스크 패턴의 측벽들을 덮는 제4 스페이서를 더 포함하도록 형성되고, 상기 스페이서가 상기 제1 스페이서, 제2 스페이서, 제3 스페이서 및 제4 스페이서를 포함하는 링 형상의 스페이서로 되도록 상기 제1 스페이서, 제2 스페이서, 제3 스페이서 및 제4 스페이서는 서로 연결되는 형태로 형성될 수 있다. 그리고, 상기 제1 마스크 패턴 및 제3 마스크 패턴을 제거한 후, 상기 도전 패턴을 형성하기 전에, 상기 링 형상의 스페이서를 2 개로 분리시키는 트리밍 단계를 더 포함할 수 있다. 상기 트리밍 단계에서는 상기 링 형성의 스페이서중 상기 제1 스페이서의 일부로 이루어지는 제1 부분과, 상기 제4 스페이서로 이루어지는 제2 부분을 제거할 수 있다.
본 발명에 따른 반도체 소자는 서로 다른 폭을 가지고 상호 연결되어 있는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인해 요구되는 포토리소그래피 공정을 추가하기 않고도 상기 패턴들을 용이하게 구현할 수 있는 구조를 가진다.
본 발명에 따른 패턴 형성 방법에 의하면, 다양한 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인한 별도의 포토리소그래피 공정을 추가할 필요가 없다. 따라서, 서로 다른 폭 및 서로 다른 패턴 밀도를 가지고 상호 연결되어 있는 패턴들을 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면들에서, 층들 및 영역들 각각의 두께 및 폭은 명세서의 명확성을 위해 과장된 것이다. 첨부 도면에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 도면에서의 다양한 요소와 영역은 개략적으로 도시된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명에 따른 반도체 소자로부터 구현될 수 있는 예시적인 반도체 소자의 메모리 시스템(100)을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 반도체 소자의 메모리 시스템(100)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비한다.
상기 메모리 콘트롤러(20)는 호스트(10)와 플래시 메모리(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(22)를 포함한다. 도시하지는 았았으나, 상기 메모리 콘트롤러(20)는 CPU, ROM, RAM 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(34), 페이지 버퍼(36), 비트 라인 선택 회로(38), 데이터 버퍼(42), 및 제어 유니트(44)를 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령 (write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령 (read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ..., WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1 개의 워드 라인(WL0, WL1, ..., WLn)을 선택하거나, 비트 라인(BL0, BL1, ..., BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ..., BLm)을 통해 셀 어레이(32)와 연결된다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자(200)의 일부 구성의 레이아웃이다.
도 2에는, NAND 플래시 메모리 소자의 메모리 셀 영역(200A)의 일부와, 상기 메모리 셀 영역(200A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 주변회로 영역(도시 생략)에 있는 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 콘택 패드가 형성되는 접속 영역(200B)의 일부의 레이아웃이 예시되어 있다. 상기 메모리 셀 영역(200A)은 도 1의 셀 어레이(32)를 구성할 수 있다.
도 2를 참조하면, 상기 메모리 셀 영역(200A)에는 복수의 메모리 셀 블록(240)이 형성되어 있다. 도 2에는 1 개의 메모리 셀 블록(240)만 도시하였다. 상기 메모리 셀 블록(240)에는 1 개의 셀 스트링을 구성하는 데 필요한 복수의 도전 라인(201, 202, ..., 232)이 제1 방향 (도 2에서 "x" 방향)으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인(201, 202, ..., 232)은 각각 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸쳐서 연장되어 있다.
상기 복수의 도전 라인(201, 202, ..., 232)은 상기 제1 방향으로 연장되어 있는 제1 라인 부분(201A, 202A, ..., 232A)과, 상기 제1 라인 부분(201A, 202A, ..., 232A)의 일단으로부터 상기 제1 방향과는 다른 제2 방향(도 2에서 "y" 방향)으로 연장되어 있는 제2 라인 부분(201B, 202B, ..., 232B)을 포함한다. 상기 제1 라인 부분(201A, 202A, ..., 232A)은 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸쳐 연장되어 있다. 상기 제2 라인 부분(201B, 202B, ..., 232B)은 상기 접속 영역(200B)에만 형성되어 있다. 도 2에는 상기 제2 방향이 상기 제1 방향에 직교하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다.
접속 영역(200B)에는 상기 제2 라인 부분(201B, 202B, ..., 232B)의 양 단부 중 상기 제1 라인 부분(201A, 202A, ..., 232A)이 연결된 단부의 반대측 단부에서 상기 도전 라인(201, 202, ..., 232)과 각각 일체로 연결되어 있는 복수의 콘택 패드(252, 254)가 형성되어 있다.
도 2에서, 상기 콘택 패드(252)에 연결된 상기 도전 라인(201, 203, ..., 232)의 제2 라인 부분(201B, 203B, ..., 232B)의 길이와, 상기 콘택 패드(254)에 연결된 상기 도전 라인(202, 204, ..., 231)의 제2 라인 부분(202B, 204B, ..., 231B)의 길이가 서로 다른 예를 도시하였다. 그러나, 본 발명의 범위 내에서 상기 제2 라인 부분(201B, 203B, ..., 232B)의 길이와 상기 제2 라인 부분(202B, 204B, ..., 231B)의 길이가 서로 같게 형성될 수도 있다.
접속 영역(200B)에서 상기 복수의 콘택 패드(252, 254)에는 상기 제2 방향을 따라 상기 제2 라인 부분(201B, 202B, ..., 232B)과 평행하게 연장되어 있는 제1 더미 부분(262A, 264A)을 각각 가지는 복수의 더미 도전 라인(262, 264)이 연결되어 있다. 도 2에는, 접속 영역(200B)에 있는 모든 콘택 패드(252, 254)에 상기 더미 도전 라인(262, 264)이 연결되어 있는 경우의 예가 도시되어 있다. 그러나, 본 발명의 범위 내에서, 상기 접속 영역(200B)에 있는 복수의 콘택 패드(252, 254)중 일부의 콘택 패드(252 또는 254)에만 상기 더미 도전 라인(262, 264)이 연결되어 있는 구조를 가질 수도 있다. 이에 대한 구체적인 예는 도 3을 참조하여 후술한다.
도 2의 접속 영역(200B)에서, 상기 복수의 도전 라인(201, 202, ..., 232)중 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인 (예를 들면, 201 및 202)에 각각 일체로 연결되어 있는 콘택 패드(252, 254)에는 모두 더미 도전 라인(262, 264)이 연결되어 있다. 그리고, 상기 콘택 패드(252)에 연결된 더미 도전 라인(262)과, 상기 콘택 패드(254)에 연결된 더미 도전 라인(264)은 서로 다른 형상을 가진다. 도 2의 예에서, 상기 콘택 패드(252)에 연결된 더미 도전 라인(262)은 상기 제1 더미 부분(262A)과, 상기 제1 더미 부분(262A)의 일단으로부터 상기 제1 더미 부분(262A)과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분(262B)과, 상기 제2 더미 부분(262B)과 일체로 연결된 상태로 상기 제3 방향과는 다른 제4 방향으로 연장되는 제3 더미 부분(262C)을 포함한다. 도 2에서, 상기 제2 더미 부분(262B)이 연장되는 제3 방향이 상기 제1 방향과 동일하고, 상기 제3 더미 부분(262C)이 연장되는 제4 방향이 상기 제2 방향과 동일한 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 또한, 도 2의 예에서, 상기 콘택 패드(254)에 연결된 더미 도전 라인(264)은 상기 제1 더미 부분(264A) 만을 포함한다.
상기 복수의 콘택 패드(252, 254)는 각각 상기 제2 방향으로 연장되는 선형 에지부(252L, 254L)를 포함한다. 그리고, 상기 복수의 도전 라인(201, 202, ..., 232)중에서 선택되는 일부 도전 라인(202, 204, ..., 231)에서 제2 라인 부 분(202B, 204B, ..., 231B)은 그들에 각각 연결되어 있는 콘택 패드(254)의 선형 에지부(254L)와 일직선을 이루도록 연장되어 있는 일직선 측벽(202L, 204L, ..., 231L)을 가진다. 도 2에는 상기 일직선 측벽(202L, 204L, ..., 231L)을 가지는 도전 라인(202, 204, ..., 231)이 연결되어 있는 콘택 패드(254)에 상기 더미 도전 라인(264)이 연결되어 경우의 예가 도시되어 있다. 그러나, 본 발명의 범위 내에서, 상기 일직선 측벽(202L, 204L, ..., 231L)을 가지는 도전 라인(202, 204, ..., 231)이 연결되어 있는 콘택 패드(254)에는 더미 도전 라인(264)이 연결되어 있지 않을 수도 있다. 이에 대한 보다 구체적인 예를 도 3을 참조하여 후술한다.
또한, 상기 콘택 패드(252)의 선형 에지부(252L)는 더미 도전 라인(262)의 제1 더미 부분(262A)의 일직선 측벽(262L)과 일직선을 이루도록 연장되어 있다.
상기 복수의 콘택 패드(252, 254)는 각각 상기 도전 라인(201, 202, ..., 232)의 제2 라인 부분(201B, 202B, ..., 232B)에 근접한 위치에 형성된 비선형(non-linear) 에지부(252NL, 254NL)를 포함할 수 있다. 상기 콘택 패드(252)에서, 상기 비선형 에지부(252NL)는 상기 도전 라인(201, 203, ..., 231)의 제2 라인 부분(201B, 203B, ..., 231B)과 상기 더미 도전 라인(262)의 제1 더미 부분(262A)과의 사이에 형성되어 있다. 그리고, 상기 콘택 패드(252)에서 상기 선형 에지부(252L)와 비선형 에지부(252NL)는 상기 더미 도전 라인(262)의 제1 더미 부분(262A)을 사이에 두고 서로 이격될 수 있다.
상기 콘택 패드(254)에서, 상기 비선형 에지부(254NL)는 상기 도전 라인(202, 204, ..., 231)의 제2 라인 부분(202B, 204B, ..., 231B)과 상기 더미 도 전 라인(264)의 제1 더미 부분(264A)과의 사이에 형성되어 있다. 그리고, 상기 콘택 패드(254)에서 상기 선형 에지부(254L)와 비선형 에지부(254NL)는 상기 도전 라인(202, 204, ..., 231)의 제2 라인 부분(202B, 204B, ..., 231B)을 사이에 두고 서로 이격될 수 있다.
도 2에서, 상기 비선형 에지부(252NL, 254NL)는 각각 상기 콘택 패드(252, 254)를 중심으로 볼 때 볼록한 형상을 가지는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 경우에 따라, 상기 비선형 에지부(252NL, 254NL)는 각각 상기 콘택 패드(252, 254)를 중심으로 볼 때 오목한 형상 또는 볼록 형상 및 오목 형상이 조합된 형상을 가질 수도 있다.
상기 복수의 도전 라인(201, 202, ..., 232)은 그 전체 길이에 걸쳐서 제1 폭(W1)을 가질 수 있다. 또한, 상기 더미 도전 라인(262, 264)은 각각 상기 제1 폭(W1)과 동일한 폭(W3, W4)을 가질 수 있다.
또한, 메모리 셀 영역(200A) 및 접속 영역(200B)에서, 상기 복수의 도전 라인(201, 202, ..., 232)의 제1 라인 부분(201A, 202A, ..., 232A)은 각각 일정한 수직 거리 즉 제1 간격(D1)을 사이에 두고 상호 이격되어 있다. 그리고, 접속 영역(200B)에서, 상기 콘택 패드(252)에 연결되어 있는 제2 라인 부분(201B, 203B, ..., 232B)과 제1 더미 부분(262A)과의 사이의 수직 거리 즉 제2 간격(D2)은 상기 제1 간격(D1)과 같거나 더 클 수 있다. 마찬가지로, 접속 영역(200B)에서, 상기 콘택 패드(254)에 연결되어 있는 제2 라인 부분(202B, 204B, ..., 231B)과 제1 더미 부분(264A)과의 사이의 수직 거리 즉 제3 간격(D3)은 상기 제1 간격(D1)과 같거나 더 클 수 있다. 그리고, 상기 제2 간격(D2) 및 제3 간격(D3)은 상호 동일할 수도 있고 동일하지 않을 수도 있다.
도 2에 예시된 구성에서, 상기 복수의 도전 라인(201, 202, ..., 232)은 각각 메모리 셀 영역(200A)에서 복수의 메모리 셀을 구성하는 워드 라인 또는 비트라인일 수 있다.
도 2에는 메모리 셀 블록(240)에 32 개의 도전 라인(201, 202, ..., 232)이 포함되어 있는 예를 도시하였다. 그러나, 본 발명의 범위 내에서 1 개의 메모리 셀 블록(240)은 다양한 수의 도전 라인을 포함할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자(300)의 일부 구성의 레이아웃이다.
도 3에는 NAND 플래시 메모리 소자의 메모리 셀 영역(300A)의 일부와, 상기 메모리 셀 영역(300A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 주변회로 영역(도시 생략)에 있는 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 콘택 패드가 형성되는 접속 영역(300B)의 일부의 레이아웃이 예시되어 있다. 상기 메모리 셀 영역(300A)은 도 1의 셀 어레이(32)를 구성할 수 있다.
도 3에 도시한 제2 실시예에서 도 2를 참조하여 설명한 제1 실시예와 다른 점은 접속 영역(300B)에서 콘택 패드(254)에는 더미 도전 라인(264)이 형성되어 있지 않다는 것이다. 이 차이를 제외하면, 도 3에 도시한 제2 실시예의 구성은 도 2를 참조하여 설명한 제1 실시예와 대체로 유사하다. 도 3에 있어서, 도 2에서와 동 일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 접속 영역(200B)에서 콘택 패드(252)에는 제2 방향 (도 3에서 "y" 방향)을 따라 상기 제2 라인 부분(201B, 202B, ..., 232B)과 평행하게 연장되어 있는 제1 더미 부분(262A)을 가지는 더미 도전 라인(262)이 연결되어 있다. 반면, 콘택 패드(254)에는 더미 도전 라인이 연결되어 있지 않다. 또한, 상기 콘택 패드(254)에는 복수의 도전 라인(202, 204, ..., 231)의 제2 라인 부분(202B, 204B, ..., 231B)에 근접한 위치에 있는 비선형 에지부(354NL) 근방에서 주위의 측벽보다 더 내부로 리세스되어 있는 리세스 측벽부(354R)가 형성되어 있을 수 있다.
상기 콘택 패드(254)에서, 상기 비선형 에지부(354NL)는 상기 도전 라인(202, 204, ..., 231)의 제2 라인 부분(202B, 204B, ..., 231B)과 상기 리세스 측벽부(354R)와의 사이에 형성되어 있다.
도 4는 본 발명의 제3 실시예에 따른 반도체 소자(400)의 일부 구성의 레이아웃이다.
도 4에는 NAND 플래시 메모리 소자의 메모리 셀 영역(400A)의 일부와, 상기 메모리 셀 영역(400A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 주변회로 영역(도시 생략)에 있는 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 콘택 패드가 형성되는 접속 영역(400B)의 일부의 레이아웃이 예시되어 있다. 상기 메모리 셀 영역(400A)은 도 1의 셀 어레이(32)를 구성할 수 있다.
도 4에 도시한 제3 실시예에서 도 2를 참조하여 설명한 제1 실시예와 다른 점은 접속 영역(400B)에서 콘택 패드(254)에 연결되어 있는 더미 도전 라인(464)이 제1 더미 부분(464A)과, 상기 제1 더미 부분(464A)의 일단으로부터 상기 제1 더미 부분(464A)과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분(464B)과, 상기 제2 더미 부분(464B)과 일체로 연결된 상태로 상기 제3 방향과는 다른 제4 방향으로 연장되는 제3 더미 부분(464C)을 포함한다는 것이다. 이 차이를 제외하면, 도 3에 도시한 제2 실시예의 구성은 도 2를 참조하여 설명한 제1 실시예와 대체로 유사하다. 도 3에 있어서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
상기 제1 더미 부분(464A)은 상기 콘택 패드(254)로부터 도전 라인(202, 204, ..., 231)의 제2 라인 부분(202B, 204B, ..., 231B)과 평행한 방향으로 연장되어 있다. 도 4에서, 상기 제2 더미 부분(464B)이 연장되는 제3 방향이 상기 제1 방향과 동일하고, 상기 제3 더미 부분(464C)이 연장되는 제4 방향이 상기 제2 방향과 동일한 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
상기 콘택 패드(252)에 연결된 더미 도전 라인(262)과, 상기 콘택 패드(254)에 연결된 더미 도전 라인(264)은 서로 다른 형상을 가진다.
상기 콘택 패드(254)에서, 상기 도전 라인(202, 204, ..., 231)의 제2 라인 부분(202B, 204B, ..., 231B)과 상기 더미 도전 라인(464)의 제1 더미 부분(464A)과의 사이에 비선형 에지부(254NL)가 형성되어 있다.
도 5a 및 도 5b 내지 도 16a 및 도 16b는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 5a 및 도 5b 내지 도 16a 및 도 16b에는 도 2의 반도체 소자(200)를 제조하기 위한 공정이 예시되어 있다.
특히, 도 5a, 도 6a, ..., 도 16a는 각각 도 2에서 "5A"로 표시한 장방형 부분의 평면도이고, 도 5b, 도 6b, ..., 도 16b에는 도 5a, 도 6a, ..., 도 16a의 B1 - B1' 선 단면, B2 - B2' 선 단면 및 B3 - B3' 선 단면이 도시되어 있다.
도 5a 및 도 5b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B) (도 2 참조)을 가지는 기판(500)을 준비한다.
메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 기판(500) 위에 도전 라인들, 예를 들면 복수의 도전 라인(201, 202, ..., 232)을 형성하는 데 필요한 도전층(512)을 형성하고, 상기 도전층(512) 위에 하드마스크층(514) 및 버퍼 마스크층(516)을 차례로 형성한다. 그리고, 상기 버퍼 마스크층(516) 위에 듀얼 마스크층(520) 및 가변 마스크층(530)을 차례로 형성하고, 상기 가변 마스크층(530) 위에 마스크 패턴(540)을 형성한다.
상기 마스크 패턴(540)은 제1 마스크 부분(540A), 제2 마스크 부분(540B), 및 이들 사이의 연결을 위한 제3 마스크 부분(540C)을 포함한다. 상기 제1 마스크 부분(540A)은 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸쳐서 연장되도록 형성되며, 제1 피치(2PC)로 반복 형성되는 복수의 라인 형상을 가진다. 상기 제2 마스크 부분(540B) 및 상기 제3 마스크 부분(540C)은 접속 영역(200B)에 형성된다.
메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 복수의 제1 마스크 부분(540A)은 최종적으로 형성하고자 하는 미세 패턴의 피치(PC) 보다 2 배 큰 제1 피치(2PC)를 가지도록 형성될 수 있다. 또한, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 협폭 패턴으로 이루어지는 복수의 제1 마스크 부분(540A) 각각의 미세 폭(WD1)은 기판(500)상에 형성하고자 하는 패턴, 예들 들면 도 2의 복수의 도전 라인(201, 202, ..., 232) 사이의 간격(D1)과 동일하게 형성될 수 있다.
접속 영역(200B)에 형성되는 비교적 광폭 패턴인 상기 제2 마스크 부분(540B)은 최종적으로 형성하고자 하는 패턴보다 더 작은 폭을 가지도록 형성된다. 예를 들면, 도 2의 콘택 패드(252)를 형성하고자 하는 경우, 도 5b의 B3 - B3' 선 단면도에서 예시한 바와 같이, 제2 마스크 부분(540B)은 최종적으로 형성하고자 하는 콘택 패드(252)의 폭(W2) (도 2 참조) 보다 작은 폭(WD2)을 가지도록 형성한다. 여기서, 상기 제2 마스크 부분(540B)의 폭(WD2)과 상기 제1 마스크 부분(540A)의 폭(WD1)과의 차이가 클수록 도 7a 및 도 7b를 참조하여 후술하는 바와 같은 본 발명에 따른 방법에서의 3차원 식각 효과에 따른 식각량 차이로 인한 결과를 얻는 데 유리하다. 상기 제1 마스크 부분(540A) 및 제2 마스크 부분(540B)은 1 개의 포토마스크를 이용하는 1 회의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
상기 기판(500)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 도전층(512)은 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조 합으로 이루어질 수 있다. 예를 들면, 상기 도전층(512)으로부터 워드 라인을 형성하는 경우, 상기 도전층(512)은 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어지는 도전 물질을 포함할 수 있다. 또는, 상기 도전층(512)으로부터 비트 라인을 형성하는 경우, 상기 도전층(512)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
상기 하드마스크층(514)은 단일층으로 이루어질 수 있다. 또는, 상기 하드마스크층(514)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 상기 하드마스크층(514)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 하드마스크층(514)은 산화막으로 이루어지고, 상기 버퍼 마스크층(516)은 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 하드마스크층(514) 및 버퍼 마스크층(516)은 소정의 식각 조건에 대하여 서로 다른 식각 선택비를 가지는 물질로 이루어지면 충분하다. 경우에 따라, 상기 버퍼 마스크층(516)은 생략 가능하다. 상기 하드마스크층(514)은 약 1000 ∼ 3000 Å의 두께로 형성될 수 있다. 상기 버퍼 마스크층(516)은 약 300 ∼ 1000 Å의 두께로 형성될 수 있다.
상기 듀얼 마스크층(520)중에서 그 상부에 상기 제1 마스크 부분(540A)이 형성되는 제1 부분에서는 상기 제1 마스크 부분(540A)의 패턴 밀도를 배가시키기 위한 희생막으로 이용될 수 있다. 상기 듀얼 마스크층(320)중에서 그 상부에 상기 제2 마스크 부분(540B)이 형성되는 제2 부분은 상기 제2 부분이 위치되는 영역에서 원하는 패턴을 형성하는 데 필요한 식각 마스크의 일부를 형성할 수 있다.
상기 듀얼 마스크층(520)은 버퍼 마스크층(516)의 종류에 따라 다양한 막질로 이루어질 수 있다. 예를 들면, 상기 듀얼 마스크층(520)은 ACL (amorphous carbon layer) 또는 탄소함유막으로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(520)은 SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
상기 듀얼 마스크층(520)을 형성하기 위하여 스핀 코팅 (spin coating) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(520)을 탄소함유막으로 형성하기 위한 공정을 예시하면 다음과 같다. 먼저, 상기 버퍼 마스크층(516) 위에 약 1000 ∼ 5000 Å의 두께의 유기 화합물층을 형성한다. 이 때, 필요에 따라 스핀 코팅 공정 또는 다른 증착 공정을 이용할 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함 유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다.
상기 가변 마스크층(530)은 그 위에 형성되는 마스크 패턴(540)의 제1 마스크 부분(540A) 및 제2 마스크 부분(540B) 각각의 폭에 따라 상기 듀얼 마스크층(520)에 대하여 가변적으로 식각 마스크 역할을 하기 위하여 형성하는 것이다. 상기 가변 마스크층(530)의 두께는 상기 가변 마스크층(530)을 구성하는 재료, 도 7a 및 도 7b를 참조하여 후술하는 후속의 듀얼 마스크층(520) 식각 공정시의 식각 조건, 상기 제1 마스크 부분(540A)의 폭(WD1), 및 상기 제2 마스크 부분(540B)의 폭(WD2)을 고려하여, 도 7a 및 도 7b를 참조하여 후술하는 바와 같은 "3차원 식각 효과"에 따른 결과가 얻어지기에 충분한 조건으로 설정할 수 있다.
상기 가변 마스크층(530)은 상기 듀얼 마스크층(520)에 대하여 식각 마스크로 이용될 수 있도록 상기 듀얼 마스크층(520)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 가변 마스크층(530)은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또는, 상기 가변 마스크층(530)은 금속 또는 유기물로 이루어질 수 있다.
상기 마스크 패턴(540)은 예를 들면 포토리소그래피 공정을 이용하여 형성될 수 있다. 상기 마스크 패턴(540)은 포토레지스트막으로 이루어질 수 있다. 또는, 상기 마스크 패턴(540)은 유기물 또는 무기물로 이루어지는 반사방지막과 포토레지 스막의 적층 구조로 이루어질 수 있다.
상기 마스크 패턴(540)에서, 상기 제1 마스크 부분(540A)의 폭(WD1)은 형성하고자 하는 반도체 소자의 최소 피쳐사이즈 (feature size)에 대응하고, 제2 마스크 부분(540B)의 폭(WD2)은 상기 최소 피쳐사이즈 보다 더 큰 폭을 가질 수 있다. 예를 들면, 상기 제1 마스크 부분(540A)의 폭(WD1)은 수 nm 내지 수 십 nm의 치수를 가질 수 있다.
도 5a에서 볼 수 있는 바와 같이, 상기 제1 마스크 부분(540A)과 제2 마스크 부분(540B)과의 사이에 있는 제3 마스크 부분(540C)의 폭(WD3)은 상기 제1 마스크 부분(540A)의 폭(WD1) 보다 더 클 수 있다.
도 6a 및 도 6b를 참조하면, 상기 마스크 패턴(540)을 식각 마스크로 이용하여 상기 가변 마스크층(530)을 식각하여 메모리 셀 영역(200A) 및 접속 영역(200B)에 가변 마스크 패턴(530A, 530B, 530C)을 형성한다.
상기 가변 마스크 패턴(530A, 530B, 530C)은 상기 제1 마스크 부분(540A)의 아래 위치되는 제1 가변 마스크 패턴(530A)과, 상기 제2 마스크 부분(540B)의 아래 위치되는 제2 가변 마스크 패턴(530B)과, 상기 제3 마스크 부분(540C)의 아래 위치되는 제3 가변 마스크 패턴(530C)을 포함한다.
상기 마스크 패턴(540)의 폭이 상기 가변 마스크층(530)에 전사되어, 제1 가변 마스크 패턴(530A)은 제1 마스크 부분(540A)의 폭(WD1)에 대응하는 폭을 가지고, 제2 가변 마스크 패턴(530B)은 제2 마스크 부분(540B)의 폭(WD2)에 대응하는 폭을 가질 수 있다. 그리고, 제3 가변 마스크 패턴(530C)은 제3 마스크 부분(540C) 의 폭(WD3)에 대응하는 폭을 가질 수 있다.
제1 가변 마스크 패턴(330A), 제2 가변 마스크 패턴(530B) 및 제3 가변 마스크 패턴(530C) 형성을 위한 가변 마스크층(530)의 식각이 이루어지는 동안, 상기 마스크 패턴(540)의 두께가 감소될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 마스크 패턴(540)을 제거한 후, 상기 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)을 식각 마스크로 이용하여 상기 버퍼 마스크층(516)이 노출될 때까지 듀얼 마스크층(520)을 식각하여, 상기 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)의 아래에 각각 위치되는 제1, 제2 및 제3 마스크 패턴(520A, 520B, 520C)을 형성한다.
제1 가변 마스크 패턴(530A) 및 제2 가변 마스크 패턴(530B)은 상기 듀얼 마스크층(520)이 식각되는 동안 도 7b의 "NARROW" 및 "WIDE"로 각각 표시한 부분에서 화살표들 a1, b1, c1, a2, b2, c2로 표시한 바와 같이 기판(500) 주면 (main surface)의 연장 방향에 대하여 수직인 방향으로부터 수평인 방향까지 다양한 방향에서 식각 분위기에 의한 영향을 받게 된다. 그 결과, 상기 제1 가변 마스크 패턴(530A) 및 제2 가변 마스크 패턴(530B)에서는 각각 화살표 c1 및 c2로 표시한 바와 같은 기판(500)에 대하여 수직 방향 뿐 만 아니라, 화살표 a1 및 b1, a2 및 b2로 표시한 바와 같은 경사 방향에서도 식각 분위기에 의한 영향을 받게 되어, 상기 제1 가변 마스크 패턴(530A) 및 제2 가변 마스크 패턴(530B) 각각의 측벽에는 도 7b에 도시된 바와 같이 경사진 식각면(S1, S2)이 형성된다. 이 때, 제1 가변 마스 크 패턴(530A)은 그 미세 폭(WD1)이 제2 가변 마스크 패턴(530B)의 폭(WD2) 보다 더 작기 때문에, 상기 경사진 식각면(S1)이 형성된 후, 상기 경사진 식각면(S1)에서 화살표 a1 및 b1 방향 또는 그에 근접한 경사 방향으로의 소모가 계속 진행됨에 따라 상기 제1 가변 마스크 패턴(530A)의 양 측벽의 경사진 식각면(S1)이 상기 제1 가변 마스크 패턴(530A)의 상면에서 짧은 시간 내에 서로 만나면서 상기 제1 가변 마스크 패턴(530A)의 양 측벽에서의 소모량이 증가되면서 상면에서 화살표 c1 방향으로의 소모량 증가가 가속되는 효과 (이하, "3차원 식각 효과"라 함)가 얻어진다. 반면, 제2 가변 마스크 패턴(530B)은 그 폭(WD2)이 상기 제1 가변 마스크 패턴(530A)의 폭(WD1) 보다 더 크기 때문에, 상기 경사진 식각면(S2)이 형성된 후 상기 경사진 식각면(S2)에서 화살표 a2 및 b2 방향 또는 그에 근접한 경사 방향으로의 소모가 계속 진행되어도 상기 듀얼 마스크층(520)의 식각이 완료되기까지의 상기 제2 가변 마스크 패턴(530B)의 상면으로부터 화살표 c2 방향으로의 소모량은 상기 제1 가변 마스크 패턴(530A)에서의 3차원 식각 효과에 의한 c1 방향으로의 소모량에 비해 훨씬 적다.
따라서, 상기 제1 마스크 패턴(520A) 및 제2 마스크 패턴(520B)이 형성된 후에는 상기 제1 마스크 패턴(520A) 위에 남아 있는 제1 가변 마스크 패턴(530A)의 두께(TA1)가 상기 제2 마스크 패턴(520B) 위에 남아 있는 제2 가변 마스크 패턴(530B)의 두께(TB1)에 비해 작아지는 결과가 얻어지게 된다. 상기 폭(WD2)과 폭(WD1)과의 차이가 클수록 상기 제1 가변 마스크 패턴(530A)의 두께(TA1)와 제2 가변 마스크 패턴(530B)의 두께(TB1)와의 차이는 더 커질 수 있다.
도 7a 및 도 7b의 공정에서 상기 듀얼 마스크층(520)을 식각하기 위하여 건식 식각 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(520)이 도 5a 및 도 5b를 참조하여 설명한 탄소함유막으로 이루어지는 경우, 상기 듀얼 마스크층(520)을 식각하기 위하여 O2 및 Ar의 혼합 가스를 이용하는 플라즈마 식각 공정을 행할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 마스크 패턴(520A) 위에는 제1 가변 마스크 패턴(530A)이 남아 있고 상기 제2 마스크 패턴(520B) 위에는 제2 가변 마스크 패턴(530B)이 남아 있는 결과물 전면의 노출된 표면을 균일한 두께로 덮는 스페이서 마스크층(550)을 형성한다. 스페이서 마스크층(550) 중에서 제1 가변 마스크 패턴(530A)의 양 측의 경사진 식각면(S1) 위에 형성된 부분의 상면 (도 8b의 점선 "C1"으로 표시한 부분)에는 상기 경사진 식각면(S1)의 경사도에 대응하는 경사면(550S)이 형성된다. 상기 스페이서 마스크층(550)에 형성된 경사면(550S)은 도 9a 및 도 9b를 참조하여 후술하는 제1 스페이서(550A) 형성을 위한 식각 공정시 유리하게 이용될 수 있다.
상기 스페이서 마스크층(550)은 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)과 버퍼 마스크층(516)에 대하여 각각 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 스페이서 마스크층(550)은 산화막으로 이루어질 수 있다. 상기 기판(500)상에서 상기 스페이서 마스크층(550)이 균일한 두께로 형성되도록 하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있 다.
도 9a 및 도 9b를 참조하면, 상기 버퍼 마스크층(516)의 상면이 노출될 때까지 상기 스페이서 마스크층(550)을 식각하여, 복수의 스페이서(550A, 550B, 550C)를 형성한다. 상기 복수의 스페이서(550A, 550B, 550C)는 상기 제1 마스크 패턴(520A)의 측벽들을 덮는 제1 스페이서(550A)와, 상기 제2 마스크 패턴(520B)의 측벽들을 덮는 제2 스페이서(550B)와, 제3 마스크 패턴(520C)의 측벽들을 덮는 제3 스페이서(550C)를 포함한다.
상기 제1 스페이서(550A)는 메모리 셀 영역(200A)에서 패턴 밀도를 배가시키기 위한 식각 마스크로 이용되고, 상기 제2 스페이서(550B)는 접속 영역(200B)에 상기 메모리 셀 영역(200A)에서의 패턴의 폭 보다 더 큰 폭을 가지는 광폭 패턴을 형성하기 위한 식각 마스크의 일부로 사용될 수 있다. 메모리 셀 영역(200A)에서 상기 제1 스페이서(550A)의 폭(SW1)은 도 2에서의 도전 라인(201, 202, ..., 232)의 폭(W1)과 동일하게 될 수 있다.
상기 스페이서 마스크층(550)을 에치백하는 동안, 상기 제1 마스크 패턴(520A)의 위에서는 상기 스페이서 마스크층(550)의 경사면(550S)으로 인해 스페이서 마스크층(550)의 식각 속도가 가속되어 스페이서 마스크층(550)의 제2 마스크패턴(520B)의 위에 있는 스페이서 마스크층(550)의 식각율보다 커질 수 있다. 그리고, 상기 제1, 제2 및 제3 스페이서(550A, 550B, 550C)가 형성된 후, 상기 제1 마스크 패턴(520A) 위에 남아 있는 제1 가변 마스크 패턴(530A)의 두께 감소율이 상기 제2 마스크 패턴(520B) 위에 남아 있는 제2 가변 마스크 패턴(530B)의 두께 감 소율 보다 더 커져서 상기 제2 가변 마스크 패턴(530B)의 두께(TB2)와 제1 가변 마스크 패턴(530A)의 두께(TA2)와의 차이가 더욱 커질 수 있다. 또한, 제1 스페이서(550A)의 높이(H1)는 제2 스페이서(550B)의 높이(H2) 보다 더 낮아질 수 있다. 이로 인해, 제1 가변 마스크 패턴(530A)과 제1 스페이서(550A)와의 사이에 이격 거리(DA1)가 존재하고, 상기 이격 거리(DA1)를 통하여 상기 제1 가변 마스크 패턴(530A)과 제1 스페이서(550A)와의 사이에서 상기 제1 마스크 패턴(520A)이 노출될 수 있다.
반면, 제2 마스크 패턴(520B)의 위에서는 상기 제2 가변 마스크 패턴(530A)의 측벽 부근에서의 상기 스페이서 마스크층(550)의 식각 속도가 상기 제1 마스크 패턴(520A) 위에 있는 스페이서 마스크층(550)의 경사면(350S) 부분에 비해 느리므로, 버퍼 마스크층(516)의 상면으로부터 제2 스페이서(550B)의 높이(H2)는 버퍼 마스크층(516)의 상면으로부터 제2 가변 마스크 패턴(530B)의 저면까지의 거리(DM) 보다 더 커지게 되어, 도 9b에서 점선 "C2"로 표시한 바와 같이, 상기 제2 스페이서(550B)와 제2 가변 마스크 패턴(530B)이 서로 접하고 있는 부분이 존재할 수 있다. 이로 인해, 상기 제2 마스크 패턴(520B)이 제2 스페이서(550B)와 제2 가변 마스크 패턴(530B)에 의해 완전히 덮여 외부로 노출되지 않게 될 수 있다.
도 9a 및 도 9b의 공정에서, 상기 스페이서 마스크층(550)을 식각하기 위하여, 예를 들면 메인 식각 가스로서 CxFy 가스 (x 및 y는 각각 1 내지 10의 정수) 또는 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 사용할 수 있다. 또는, 상기 메인 식각 가스에 O2 가스 및 Ar 중에서 선택되는 적어도 하나의 가스를 혼합하여 사용할 수 있다. CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. CHxFy 가스로서 예를 들면 CHF3 또는 CH2F2 를 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌 (ion bombarding)이 이루어지도록 하는 역할을 한다. 상기 스페이서 마스크층(550)을 식각하는 데 있어서, 식각 챔버 내에서 상기 예시된 식각 가스들 중에서 선택되는 식각 가스의 플라즈마를 발생시켜 상기 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 상기 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 상기 선택된 식각 가스 분위기에서 식각을 행할 수도 있다. 예를 들면, 상기 스페이서 마스크층(550)을 식각하기 위하여 C4F6, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로 사용할 수 있다. 이 경우, C4F6 : CHF3 : O2 : Ar의 부피비가 약 1:6:2:14로 되도록 각각의 가스를 공급하면서 약 30 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
도 9a 및 도 9b의 공정에서, 상기 스페이서 마스크층(550)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각하기 위하여, 위에서 예시한 성분들 중에서 선택된 식각 가스를 이용하되, O2 가스의 유량비를 낮추어 식각 가스 내에서의 O2 가스 의 함량을 낮춤으로써 폴리머 부산물 발생량을 증가시킬 수 있다. 또는, 상기 스페이서 마스크층(550)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각하기 위하여, 위에서 예시한 성분들 중에서 선택된 식각 가스를 이용하되, 식각 온도를 낮춤으로써 폴리머 부산물 발생량을 증가시킬 수도 있다. 또는, 상기 스페이서 마스크층(550)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각하기 위하여, 위에서 예시한 성분들 중에서 선택된 식각 가스를 이용하되, 식각 가스 내에서의 O2 가스의 함량을 낮추고 식각 온도도 낮추어 폴리머 부산물 발생량을 증가시킬 수 있다. 이와 같이, 상기 스페이서 마스크층(550)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각함으로써, 예를 들면 CxFy 계열의 폴리머 부산물이 상기 제2 가변 마스크 패턴(530B)과 같이 비교적 큰 폭을 가지는 패턴 위에 퇴적되어 상기 폴리머 부산물층 (도시 생략)을 형성할 수도 있다.
도 10a 및 도 10b를 참조하면, 제1 마스크 패턴(520A)의 상면이 외부로 노출되도록 하기 위하여, 제1 가변 마스크 패턴(530A)을 선택적으로 제거한다.
상기 제1 가변 마스크 패턴(530A)은 상기 제2 가변 마스크 패턴(530B)에 비해 그 패턴 사이즈가 더 작고 두께도 더 작으므로, 제1 가변 마스크 패턴(530A) 및 제2 가변 마스크 패턴(530B)이 동일한 물질로 이루어졌어도 상기 제1 가변 마스크 패턴(530A)의 식각율이 상기 제2 가변 마스크 패턴(530B)의 식각율 보다 더 크다. 따라서, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 제1 가변 마스크 패턴(530A)이 완전히 제거된 시점에서, 접속 영역(200B)에 있는 제2 가변 마스크 패 턴(530B)은 큰 두께 감소 없이 상기 제2 마스크 패턴(520B)의 상면 위에 남아 있게 된다.
반면, 제3 마스크 패턴(520C) 위에 있는 제3 가변 마스크 패턴(530C)의 경우, 그 폭(WD3)이 상기 제1 가변 마스크 패턴(530A)의 폭(WD1)과 큰 차이가 나지 않을 때, 도 10a에 예시한 바와 같이 상기 제3 가변 마스크 패턴(530C)의 에지 부분이 소모될 수도 있다. 특히, 상기 제1 가변 마스크 패턴(530A) 제거를 위한 목표 식각량을 설정할 때, 상기 제3 가변 마스크 패턴(530C)도 제거될 수 있는 정도의 목표 식각량을 설정할 수 있다. 이 때, 도 10a 및 도 10b에 도시한 바와 같이, 제2 가변 마스크 패턴(530B) 근방에서 상기 제3 가변 마스크 패턴(530C)이 완전히 제거되지 않고, 소량 남아 있을 수 있다. 또는, 도시하지는 않았으나, 상기 제1 가변 마스크 패턴(530A)의 제거시 상기 제3 가변 마스크 패턴(530C)은 완전히 제거되고, 상기 제2 가변 마스크 패턴(530B)중 상기 제3 가변 마스크 패턴(530C)에 인접한 부분까지 일부 제거되어, 상기 제3 스페이서(550C) 근방에서 상기 제2 가변 마스크 패턴(530B)에 오목한 부분이 형성될 수도 있다.
상기 제1 가변 마스크 패턴(530A) 및 제3 가변 마스크 패턴(530C)이 제거된 후, 이들 각각의 제거된 부분 아래에 있던 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)이 노출된다.
상기 제1 가변 마스크 패턴(530A)을 제거하기 위하여 건식 또는 습식 식각 공정을 이용할 수 있다. 예를 들면, 상기 제1 가변 마스크 패턴(530A)이 SiON 또는 Si3N4로 이루어진 경우, 상기 제1 가변 마스크 패턴(530A)을 제거하기 위하여 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 메인 식각 가스로 사용할 수 있다. 또는, CxFy 가스 (x 및 y는 각각 1 내지 10의 정수)와 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)의 혼합 가스를 메인 식각 가스로 사용할 수 있다. 필요에 따라, O2, Ar, 또는 할로겐족 화합물을 더 포함할 수도 있다. 예를 들면, 상기 제1 가변 마스크 패턴(530A)을 제거하기 위하여, CH2F2, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로서 사용할 수 있다. 이 경우, CH2F2 : CHF3 : O2 : Ar의 부피비가 약 4:1:5:9로 되도록 각각의 가스를 공급하면서 약 40 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
상기 제1 가변 마스크 패턴(530A)을 제거하기 위하여, 도 9a 및 도 9b를 참조하여 설명한 바와 같은 제1, 제2 및 제3 스페이서(550A, 550B, 550C) 형성을 위한 스페이서 마스크층(550)의 식각 공정에 이어서 연속적으로 상기 제1 가변 마스크 패턴(530A)를 제거할 수 있다. 이 때, 스페이서 마스크층(550)의 식각 공정시의 식각 조건과 동일한 식각 조건 하에서 동일 챔버 내에서 인시튜 (in-situ)로 상기 제1 가변 마스크 패턴(530A)를 제거할 수도 있다. 이 경우에도 도 10a 및 도 10b를 참조하여 설명한 바와 같은 효과를 얻을 수 있다.
도 11a 및 도 11b를 참조하면, 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에서 노출되어 있는 상기 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)을 제거하여, 상호 인접한 2 개의 제1 스페이서(550A) 사이의 공간 및 상 호 인접한 2 개의 제3 스페이서(550C) 사이의 공간을 통해 상기 버퍼 마스크층(516)을 노출시킨다.
상기 제1 마스크 패턴(520A)은 등방성 식각 공정에 의해 제거될 수 있다.
도 11b에서 점선 "C3"로 표시한 바와 같이, 제2 마스크 패턴(520B)의 위에서는 상기 제2 스페이서(550B)와 제2 가변 마스크 패턴(530B)이 서로 접하고 있는 부분이 있으므로, 상기 제2 마스크 패턴(520B)이 제2 스페이서(550B)와 제2 가변 마스크 패턴(530B)에 의해 완전히 덮여 외부로 노출되지 않는다. 따라서, 상기 제1 마스크 패턴(520A)이 제거되는 동안, 제2 마스크 패턴(520B)은 그 상면 및 측벽들이 각각 상기 제2 가변 마스크 패턴(530B) 및 제2 스페이서(550B)에 의해 보호될 수 있다.
상기 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)을 등방성 식각 조건하에서 제거한 결과, 제1, 제2 및 제3 마스크 패턴(520A, 520B, 520C)중 비교적 광폭의 패턴인 제2 마스크 패턴(520B)만 남게 될 수 있다.
상기 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)의 제거 공정은 제1, 제2 및 제3 스페이서(550A, 550B, 550C)와, 상기 제2 및 제3 가변 마스크 패턴(530B, 530C)과, 상기 버퍼 마스크층(516)의 식각이 억제되는 조건하에서 행할 수 있다.
상기 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)이 도 5a 및 도 5b를 참조하여 설명한 탄소 함유막으로 이루어진 경우, 상기 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)을 제거하기 위하여, 예를 들면 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다. 또는, 상기 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)을 건식 또는 습식 식각 공정으로 제거할 수도 있다.
도 12a 및 도 12b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 복수의 제1, 제2 및 제3 스페이서(550A, 550B, 550C) 위에 트리밍 마스크 패턴(570)을 형성한다. 상기 트리밍 마스크 패턴(570)은 상기 메모리 셀 영역(200A)에서 상기 제1 스페이서(550A)의 일부를 노출시킨다. 또한, 상기 트리밍 마스크 패턴(570)에는 접속 영역(200B)에서 상기 제3 스페이서(550C)의 일부를 노출시키는 개구(570H)가 형성되어 있다.
상기 트리밍 마스크 패턴(570)은 포토레지스트 패턴으로 이루어질 수 있다.
도 13a 및 도 13b를 참조하면, 상기 트리밍 마스크 패턴(570)을 식각 마스크로 하여 메모리 셀 영역(200A) 및 접속 영역(200B)에서 각각 제1 스페이서(550A) 및 제3 스페이서(550C)의 노출된 부분들을 식각하는 트리밍(trimming) 공정을 행한다. 그 결과, 기판(500)의 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상호 연결되어 루프 형상을 이루는 제1, 제2 및 제3 스페이서(550A, 550B, 550C)가 2 개로 분리된다.
그 후, 상기 트리밍 마스크 패턴(570)을 제거한다.
도 14a 및 도 14b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 제1, 제2 및 제3 스페이서(550A, 550B, 550C)와, 접속 영역(200B)에 있는 제2 가변 마스크 패턴(530B) 및 제3 가변 마스크 패턴(530C) 을 식각 마스크로 이용하여 상기 버퍼 마스크층(516)을 식각하여, 메모리 셀 영역(200A) 및 접속 영 역(200B)에 복수의 버퍼 마스크 패턴(516P)을 형성한다. 상기 복수의 버퍼 마스크 패턴(516P)을 통하여 상기 하드마스크층(514)이 노출된다.
도시하지는 않았으나, 상기 복수의 버퍼 마스크 패턴(516P)이 형성된 후, 상기 복수의 버퍼 마스크 패턴(516P)의 위에는 상기 복수의 제1, 제2 및 제3 스페이서(550A, 550B, 550C)의 잔류층들과, 상기 제2 가변 마스크 패턴(530B)의 잔류층들이 남아 있을 수 있다.
도 15a 및 도 15b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 복수의 버퍼 마스크 패턴(516P)을 식각 마스크로 이용하여 상기 하드마스크층(514)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 하드마스크 패턴(514P)을 형성한다. 상기 복수의 하드마스크 패턴(514P)을 통하여 상기 도전층(512)이 노출된다.
도시하지는 않았으나, 상기 복수의 하드마스크 패턴(514P)이 형성된 후, 상기 복수의 하드마스크 패턴(514P)의 위에는 상기 복수의 버퍼 마스크 패턴(516P)의 잔류층들이 남아 있을 수 있다.
도 16a 및 도 16b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 복수의 하드마스크 패턴(514P)을 식각 마스크로 이용하여 상기 도전층(512)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 도전 패턴(512P)을 형성한다. 상기 복수의 도전 패턴(512)을 통하여 상기 기판(500)이 노출된다.
도시하지는 않았으나, 상기 복수의 도전 패턴(512P)이 형성된 후, 상기 도전 패턴(512P)의 위에는 상기 복수의 하드마스크 패턴(514P)의 잔류층들이 남아 있을 수 있다.
상기 복수의 도전 패턴(512P)은 도 2에 예시된 반도체 소자(200)의 복수의 도전 라인(201, 202, ..., 232), 콘택 패드(252, 254), 및 더미 도전 라인(262, 264)을 구성할 수 있다. 메모리 셀 영역(200A)에서 상기 도전 패턴(512P)은 제1 피치(2PC) (도 5a 및 도 5b 참조)의 1/4인 폭(W1')을 가질 수 있다. 상기 도전 패턴(512P)은 상기 제1 피치(2PC)의 1/2인 미세한 피치(PC)로 반복 형성되는 구조를 가질 수 있다.
도 5a 및 도 5b 내지 도 16a 및 도 16b를 참조하여 설명한 본 발명의 제1 실시예에 따른 패턴 형성 방법에서와 같이, 기판(500)상의 메모리 셀 영역(200A) 및 접속 영역(200B)에서 협폭 패턴이 형성되는 영역에서는 제1 마스크 패턴(520A)의 측벽들에 형성되는 제1 스페이서(550A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 미세한 폭을 가지는 복수의 도전 라인(201, 202, ..., 232) (도 2 참조)이 형성될 수 있다. 또한, 기판(200)상의 접속 영역(200B)에서는 상기 복수의 도전 라인(201, 202, ..., 232)의 형성과 동시에 상기 도전 라인(201, 202, ..., 232)에 연결되면서 비교적 큰 폭을 가지는 콘택 패드(252, 254)가 형성된다. 서로 다른 폭을 가지는 복수의 도전 라인(201, 202, ..., 232) 및 콘택 패드(252, 254)를 동시에 형성하는 데 있어서, 협폭 패턴인 복수의 도전 라인(201, 202, ..., 232)이 형성되는 영역에서는 그 좁은 폭으로 인해 3차원 식각 효과의 영향을 쉽게 받고, 광폭 패턴인 콘택 패드(252, 254)가 형성되는 영역에서는 3차원 식각 효과의 영향을 거의 받지 않는 차이를 이용한다. 따라서, 기판(500) 상에서 각각 서로 다른 폭을 가지는 도전 패턴들을 동시에 형성하는 데 있어서, 별도의 포토리소그래피 공정이 추가되지 않으며, 공정 절차를 단순화할 수 있고 공정 단가를 낮출 수 있다.
또한, 복수의 도전 라인(201, 202, ..., 232)이 형성되는 영역에서 제1 마스크 패턴(520A)을 등방성 식각 공정에 의해 제거할 때 복수의 도전 라인(201, 202, ..., 232) 영역과 콘택 패드(252, 254) 영역과의 사이에 있는 제3 마스크 패턴(520C) 부분도 등방성 식각의 영향을 받아 상기 제1 마스크 패턴(520A)과 함께 제거되어, 서로 이웃하는 2 개의 도전 라인(예를 들면 201 및 202)을 분리시키는 트리밍 공정 및 콘택 패드(252, 254) 형성 공정을 용이하게 할 수 있다.
본 발명의 제1 실시예에 따른 패턴 형성 방법에 따라 기판(500)상에 복수의 도전 라인(201, 202, ..., 232) 및 콘택 패드(252, 254)를 동시에 형성함으로써, 메모리 셀 영역(200A)에서는 통상의 포토리소그래피 공정에서 구현할 수 있는 피치의 약 1/2인 미세 피치로 반복적으로 형성되는 미세한 도전 패턴들을 형성하는 것이 가능하다. 특히, 상기 복수의 도전 라인(201, 202, ..., 232)이 각각 구현하고자 하는 반도체 소자의 최소 피쳐사이즈인 1F의 폭을 가지도록 형성되고, 상기 복수의 도전 라인(201, 202, ..., 232) 각각의 사이의 간격도 1F의 크기를 가지는 경우, 접속 영역에서 서로 이웃하는 2 개의 도전 라인을 분리시키기 위한 트리밍 공정을 행할 때, 즉 도 12a 및 도 12b를 참조하여 설명한 바와 같은 트리밍 마스크 패턴(570)을 형성하기 위한 포토리소그래피 공정을 행할 때, 충분한 얼라인 마진을 확보할 수 있다. 따라서, 미세 패턴 구현시 발생하기 쉬운 미스얼라인에 따른 문제 를 최소화할 수 있다.
도 17은 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다. 도 17에는 도 3의 반도체 소자(300)를 형성하기 위한 공정이 예시되어 있다.
도 17에는 도 3에서 "17"로 표시한 장방형 부분에 대응하는 부분의 평면도가 도시되어 있다. 도 17을 참조하여 설명하는 제2 실시예는 도 5a 및 도 5b 내지 도 16a 및 도 16b를 참조하여 설명한 제1 실시예와 대체로 유사하다. 단, 제2 실시예에서는 도 12a를 참조하여 설명한 트리밍 마스크 패턴(570)과는 다른 구조의 트리밍 마스크 패턴(670)을 형성한다는 점에서 제1 실시예와 다르다.
도 17에 있어서, 도 5a 및 도 5b 내지 도 16a 및 도 16b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 17을 참조하면, 도 5a 및 도 5b 내지 도 11a 및 도 11b의 공정을 행한 후, 12a 및 도 12b의 공정과 유사하게 트리밍 마스크 패턴(670)을 형성한다. 상기 트리밍 마스크 패턴(670)은 제1 실시예에서의 트리밍 마스크 패턴(570)과 마찬가지로 메모리 셀 영역(300A)에서 상기 제1 스페이서(550A)의 일부를 노출시킨다. 반면, 접속 영역(300B)에서는 상기 트리밍 마스크 패턴(670)은 제1 실시예에서의 트리밍 마스크 패턴(570)과는 다른 위치에서 상기 제3 스페이서(550C)의 일부를 노출시키는 개구(670H)가 형성되어 있다. 상기 개구(670H)를 통해 상기 제2 가변 마스크 패턴(530B)의 일부와 제2 스페이서(550B)의 일부가 노출될 수 있다.
상기 트리밍 마스크 패턴(670)을 식각 마스크로 이용하여 도 13a 및 도 13b 내지 도 16a 및 도 16b를 참조하여 설명한 바와 동일한 공정을 행함으로써, 도 3에 예시한 반도체 소자(300)의 복수의 도전 라인(201, 202, ..., 232), 콘택 패드(252, 254), 및 더미 도전 라인(262, 264)을 형성할 수 있다.
도 18 내지 도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 18 내지 도 22에는 도 4의 반도체 소자(400)를 형성하기 위한 공정이 예시되어 있다.
도 18 내지 도 22에는 도 4에서 "18"로 표시한 장방형 부분에 대응하는 부분의 평면도가 도시되어 있다. 도 18 내지 도 22를 참조하여 설명하는 제3 실시예는 도 5a 및 도 5b 내지 도 16a 및 도 16b를 참조하여 설명한 제1 실시예와 대체로 유사하다. 단, 제3 실시예에서는 도 5a를 참조하여 설명한 마스크 패턴(540)과 다른 구조를 가지는 마스크 패턴(740)을 형성하고, 도 12a를 참조하여 설명한 트리밍 마스크 패턴(570)과 다른 구조를 가지는 트리밍 마스크 패턴(770)을 형성한다는 점에서 제1 실시예와 다르다. 이에 대하여 보다 상세히 설명하면 다음과 같다. 도 18 내지 도 22에 있어서, 도 15a 및 도 15b 내지 도 16a 및 도 16b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 18을 참조하면, 도 5a 및 도 5b를 참조하여 설명한 바와 같은 방법으로 기판(500)의 메모리 셀 영역(200A) 및 접속 영역(200B)에 도전층(512), 하드마스크층(514), 버퍼 마스크층(516), 듀얼 마스크층(520), 및 가변 마스크층(530)을 차례 로 형성한다. 그 후, 상기 가변 마스크층(530) 위에 도 6a 및 도 6b의 마스크 패턴(540) 대신 마스크 패턴(740)을 형성한다. 상기 마스크 패턴(740)은 제1 마스크 부분(740A), 제2 마스크 부분(740B), 상기 제1 마스크 부분(740A)과 상기 제2 마스크 부분(740B)과의 연결을 위한 제3 마스크 부분(740C), 및 트리밍을 위한 제4 마스크 부분(740D)을 포함한다.
도 19를 참조하면, 도 6a 및 도 6b 내지 도 9a 및 도 9b를 참조하여 설명한 바와 유사한 공정들을 이용하여, 상기 버퍼 마스크층(516) 위에 제1, 제2, 제3 및 제4 가변 마스크 패턴(530A, 530B, 530C, 530D)과, 그 하부에 각각 위치되는 제1, 제2, 제3 및 제4 마스크 패턴(520A, 520B, 520C, 520D)을 형성한다. 상기 제4 마스크 패턴(520D)은 도 19에서 상기 제4 가변 마스크 패턴(530D)에 의해 완전히 덮여 있으므로 도 19에는 나타나지 않는다. 그리고, 상기 제1, 제2, 제3 및 제4 마스크 패턴(520A, 520B, 520C, 520D)의 각 측벽에 복수의 스페이서(550A, 550B, 550C, 550D)를 형성한다. 상기 복수의 스페이서(550A, 550B, 550C, 550D)는 상기 제1 마스크 패턴(520A)의 측벽들을 덮는 제1 스페이서(550A)와, 상기 제2 마스크 패턴(520B)의 측벽들을 덮는 제2 스페이서(550B)와, 제3 마스크 패턴(520C)의 측벽들을 덮는 제3 스페이서(550C)와, 상기 제4 마스크 패턴(520D)의 측벽들을 덮는 제4 스페이서(550D)를 포함한다.
도 20을 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 같은 방법으로, 제1, 제3 및 제4 마스크 패턴(520A, 520C, 520D)의 상면이 외부로 노출되도록 제1, 제3 및 제4 가변 마스크 패턴(530A, 530C, 530D)을 선택적으로 제거한다.
상기 제1 가변 마스크 패턴(530A)의 제거를 위한 식각 공정시 목표 식각량을 적절히 설정함으로써, 제4 마스크 패턴(520D) 위에 있던 제4 가변 마스크 패턴(530D)은 제3 마스크 패턴(520C) 위에 있는 제3 가변 마스크 패턴(530C)와 마찬가지로, 상기 제1 가변 식각 마스크 패턴(530A)의 제거와 함께 제거될 수 있다.
도 21을 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 같은 방법으로, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 노출되어 있는 제1 마스크 패턴(520A)을 등방성 식각 공정에 의해 제거하여, 상호 인접한 2 개의 제1 스페이서(550A) 사이의 공간을 통해 상기 버퍼 마스크층(516)을 노출시킨다. 그 결과, 상기 제4 마스크 패턴(520D)도 함께 제거되어, 제1, 제2, 제3 및 제4 마스크 패턴(520A, 520B, 520C, 520D)중 비교적 광폭의 패턴인 제2 마스크 패턴(520B)만 남게 될 수 있다.
도 22를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 유사한 방법으로, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 복수의 제1, 제2 및 제3 스페이서(550A, 550B, 550C) 위에 트리밍 마스크 패턴(770)을 형성한다.
상기 트리밍 마스크 패턴(770)은 도 12a에 예시한 제1 실시예에서의 트리밍 마스크 패턴(570)과 마찬가지로 메모리 셀 영역(400A)에서는 상기 제1 스페이서(550A)의 일부를 노출시킨다. 그러나, 제1 실시예에서의 트리밍 마스크 패턴(570)과 다른 점은 상기 트리밍 마스크 패턴(770)은 접속 영역(400B)에 제4 스페이서(550D)를 노출시키는 개구(770H)가 형성되어 있다는 것이다.
상기 트리밍 마스크 패턴(770)을 식각 마스크로 이용하여 도 13a 및 도 13b 내지 도 16a 및 도 16b를 참조하여 설명한 바와 동일한 공정을 행함으로써, 도 4에 예시한 반도체 소자(400)의 복수의 도전 라인(201, 202, ..., 232), 콘택 패드(252, 254), 및 더미 도전 라인(262, 464)을 형성할 수 있다.
도 23a 및 도 23b와 도 24a 및 도 24b는 본 발명의 제4 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 23a 및 도 23b과 도 24a 및 도 24b에는 도 2의 반도체 소자(200)를 제조하기 위한 공정이 예시되어 있다.
특히, 도 23a 및 도 24a는 각각 도 2에서 "5A"로 표시한 장방형 부분의 평면도이고, 도 23b 및 도 24b에는 도 23a 및 도 24a의 B1 - B1' 선 단면, B2 - B2' 선 단면 및 B3 - B3' 선 단면이 도시되어 있다.
도 23a 및 도 23b과 도 24a 및 도 24b를 참조하여 설명하는 제4 실시예는 도 5a 및 도 5b 내지 도 16a 및 도 16b를 참조하여 설명한 제1 실시예와 대체로 유사하다. 단, 제4 실시예에서는 도 5a 및 도 5b의 공정 내지 도 7a 및 도 7b의 공정을 행한 후, 도 8a 및 도 8b에서의 스페이서 마스크층(550) 형성 공정을 행하기 전에, 제1 마스크 패턴(520A)의 상면을 덮는 제1 가변 마스크 패턴(530A)을 제거하는 공정을 먼저 행한다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 23a 및 도 23b과 도 24a 및 도 24b에 있어서, 도 15a 및 도 15b 내지 도 16a 및 도 16b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 23a 및 도 23b를 참조하면, 도 5a 및 도 5b 내지 도 7a 및 도 7b를 참조 하여 설명한 바와 같은 일련의 공정들을 행한다. 그 후, 도 7a 및 도 7b의 결과물에서 제2 가변 마스크 패턴(530B)은 제2 마스크 패턴(520B) 위에 남아 있고 제1 마스크 패턴(520A)의 상면을 덮는 제1 가변 마스크 패턴(530A)과, 제3 마스크 패턴(520C)의 상면을 덮는 제2 가변 마스크 패턴(530C) 만 제거되도록 상기 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)을 등방성 식각한다. 이 때, 상기 등방성 식각은 상기 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)이 이들 주변의 다른 막들에 대하여 높은 식각 선택비를 가지고 선택적으로 식각될 수 있는 조건하에서 행한다. 상기 등방성 식각을 위하여 습식 또는 건식 식각을 이용할 수 있다. 예를 들면, 상기 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)이 SiO2 또는 SiON으로 이루어진 경우, 상기 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C) 만을 등방성 식각하기 위하여 HF 세정액을 사용할 수 있다.
상기 제1 및 제2 가변 마스크 패턴(530A, 530C)이 제거될 때까지 상기 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)을 등방성 식각한 결과, 도 23a 및 도 23b의 "NARROW" 및 "WIDE"로 나타낸 부분에서 점선들 및 화살표 R로 표시한 바와 같이, 제1, 제2 및 제3 가변 마스크 패턴(530A, 530B, 530C)의 노출 표면들로부터 균일한 두께만큼 식각된다. 따라서, 제1 및 제3 가변 마스크 패턴(530A, 530C)이 완전히 제거되어 그 하부에 있던 제1 마스크 패턴(520A) 및 제3 마스크 패턴(520C)이 노출된 시점에서 상기 제2 가변 마스크 패턴(530B)은 그 노출 표면으로부터 일부 두께(R)만큼 소모되어 이들 주위에서 상기 제2 마스크 패턴(520B)의 상 면 에지 부분이 노출된다. 상기 제1 가변 마스크 패턴(530A) 및 제3 가변 마스크 패턴(530C)이 완전히 제거된 후, 상기 제2 가변 마스크 패턴(530B)은 등방성 식각 전의 두께(TB1)보다 작은 두께(TB2)를 가지게 된다.
도 24a 및 도 24b를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 유사한 방법으로, 상기 제1 마스크 패턴(520A)의 노출 표면과, 제2 및 제3 마스크 패턴(520B, 520C)의 노출 표면과, 제2 가변 마스크 패턴(530B)의 노출 표면을 균일한 두께로 덮는 스페이서 마스크층(550)을 형성한 후, 도 9a 및 도 9b를 참조하여 설명한 바와 유사한 방법으로 상기 스페이서 마스크층(550)을 식각하여, 복수의 스페이서(550A, 550B, 550C)를 형성한다. 상기 복수의 스페이서(550A, 550B, 550C)는 상기 제1 마스크 패턴(520A)의 측벽들을 덮는 제1 스페이서(550A)와, 상기 제2 마스크 패턴(520B)의 측벽들을 덮는 제2 스페이서(550B)와, 제3 마스크 패턴(520C)의 측벽들을 덮는 제3 스페이서(550C)를 포함한다. 상기 제2 스페이서(550B)는 상기 제2 마스크 패턴(520B)의 측벽 및 상기 제2 가변 마스크 패턴(530B)의 측벽을 동시에 덮도록 형성될 수 있다.
그 후, 도 10a 및 도 10b 내지 도 16a 및 도 16b를 참조하여 설명한 바와 동일한 공정을 행함으로써 기판(500)상에 복수의 도전 패턴(512P) (도 16a 및 도 16b 참조)을 형성할 수 있다. 상기 복수의 도전 패턴(512P)은 도 2의 레이아웃에 예시된 반도체 소자(200)의 복수의 도전 라인(201, 202, ..., 232), 콘택 패드(252, 254), 및 더미 도전 라인(262, 264)을 구성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명에 따른 반도체 소자로부터 구현될 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 5a 및 도 5b 내지 도 16a 및 도 16b는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 17은 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도이다.
도 18 내지 도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 23a 및 도 23b와 도 24a 및 도 24b는 본 발명의 제4 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 300, 400: 반도체 소자, 200A, 300A, 400A: 메모리 셀 영역, 200B, 300B, 400B: 접속 영역, 201, 202, ..., 232: 도전 라인, 201A, 202A, ..., 232A: 제1 라인 부분, 201B, 202B, ..., 232B: 제2 라인 부분, 202L, 204L, ..., 231L: 일직선 측벽, 240: 메모리 셀 블록, 252, 254: 콘택 패드, 252L, 254L: 선형 에지부, 252NL, 254NL: 비선형 에지부, 262, 264: 더미 도전 라인, 262A: 제1 더미 부분, 262B: 제2 더미 부분, 262C: 제3 더미 부분, 354NL: 비선형 에지부, 354R: 리세스 측벽부, 464: 더미 도전 라인, 464A: 제1 더미 부분, 464B: 제2 더미 부분, 464C: 제3 더미 부분.

Claims (35)

  1. 기판상에서 제1 방향으로 연장되어 있는 제1 라인 부분과 상기 제1 라인 부분의 일단으로부터 상기 제1 방향과는 다른 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인과,
    상기 제2 라인 부분의 양단부 중 상기 제1 라인 부분에 연결된 단부의 반대측 타단부로부터 상기 도전 라인과 일체로 연결되어 있는 복수의 콘택 패드와,
    상기 복수의 콘택 패드중에서 선택된 일부 콘택 패드로부터 상기 제2 방향을 따라 상기 제2 라인 부분과 평행하게 연장되어 있는 제1 더미 부분을 각각 가지는 복수의 더미 도전 라인을 포함하고,
    상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함하고,
    상기 복수의 콘택 패드는 제1 콘택 패드 및 제2 콘택 패드를 포함하고,
    상기 제1 콘택 패드에는 상기 복수의 더미 도전 라인중에서 선택되는 제1 더미 도전 라인이 연결되어 있고, 상기 제2 콘택 패드에는 상기 복수의 더미 도전 라인중에서 선택되는 제2 더미 도전 라인이 연결되어 있고,
    상기 제1 더미 도전 라인 및 제2 더미 도전 라인은 서로 다른 길이를 가지고,
    상기 복수의 도전 라인의 상면과 상기 복수의 콘택 패드의 상면은 동일 평면 상에 있는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 더미 도전 라인 및 제2 더미 라인 중 어느 하나의 더미 도전 라인에만 상기 제1 더미 부분의 일단으로부터 상기 제1 더미 부분과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 더미 도전 라인 및 제2 더미 도전 라인에는 각각 상기 제1 더미 부분의 일단으로부터 상기 제1 더미 부분과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함하고,
    상기 복수의 콘택 패드는 제1 콘택 패드 및 제2 콘택 패드를 포함하고,
    상기 제1 콘택 패드 및 제2 콘택 패드 중 어느 하나의 콘택 패드에만 상기 더미 도전 라인이 연결되어 있는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 더미 도전 라인은 상기 제1 더미 부분의 일단으로부터 상기 제1 더미 부분과 일체로 연결된 상태로 상기 제2 방향과는 다른 제3 방향으로 연장되는 제2 더미 부분을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 복수의 콘택 패드는 각각 상기 제2 방향으로 연장되는 선형 에지부를 포함하고,
    상기 복수의 도전 라인 중에서 선택된 일부 도전 라인에서 상기 제2 라인 부분은 상기 선형 에지부와 일직선을 이루도록 연장되어 있는 일직선 측벽을 가지는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서,
    상기 일직선 측벽을 가지는 도전 라인이 연결되어 있는 콘택 패드는 상기 도전 라인의 제2 라인 부분에 근접한 위치에 형성된 비선형(non-linear) 에지부를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 선형 에지부와 비선형 에지부는 상기 도전 라인의 제2 라인 부분을 사이에 두고 서로 이격되어 있는 것을 특징으로 하는 반도체 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1항에 있어서,
    상기 복수의 콘택 패드는 상기 도전 라인의 제2 라인 부분에 근접한 위치에 형성된 비선형 에지부를 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서,
    상기 선택된 일부 콘택 패드에서 상기 비선형 에지부는 상기 도전 라인의 제2 라인 부분과 상기 더미 도전 라인의 제1 더미 부분과의 사이에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  18. 제1항에 있어서,
    상기 복수의 도전 라인의 복수의 제1 라인 부분은 각각 제1 거리를 사이에 두고 상호 평행하게 연장되어 있고,
    선택된 일부 콘택 패드에 연결된 상기 도전 라인의 제2 라인 부분과 상기 더미 도전 라인의 제1 더미 부분과의 사이의 수직 거리는 상기 제1 거리 보다 더 큰 것을 특징으로 하는 반도체 소자.
  19. 제1항에 있어서,
    상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함하고,
    상기 복수의 콘택 패드는 제1 콘택 패드 및 제2 콘택 패드를 포함하고,
    상기 제1 콘택 패드에 연결된 상기 제1 도전 라인의 제2 라인 부분의 길이와, 상기 제2 콘택 패드에 연결된 상기 제2 도전 라인의 제2 라인 부분의 길이는 서로 다른 것을 특징으로 하는 반도체 소자.
  20. 삭제
  21. 삭제
  22. 제1 영역과, 제2 영역과, 상기 제1 영역 및 제2 영역을 연결시키는 제3 영역을 가지는 기판상에 도전층을 형성하는 단계와,
    상기 제1 영역, 제2 영역 및 제3 영역에 걸쳐서 상기 도전층 위에 연장되는 듀얼 마스크층을 형성하는 단계와,
    상기 제1 영역에 위치되는 제1 가변 마스크 패턴과, 상기 제2 영역에 위치되는 제2 가변 마스크 패턴과, 상기 제3 영역에 위치되는 제3 가변 마스크 패턴을 포함하는 가변 마스크 패턴을 상기 듀얼 마스크층 위에 형성하는 단계와,
    상기 가변 마스크 패턴을 식각 마스크로 하여 상기 제1 가변 마스크 패턴의 소모량이 상기 제2 가변 마스크 패턴의 소모량보다 더 큰 식각 조건하에서 상기 듀얼 마스크층을 식각하여 상기 제1 가변 마스크 패턴에 의해 덮이는 제1 상면을 가지는 제1 마스크 패턴과, 상기 제2 가변 마스크 패턴에 의해 덮이는 제2 상면을 가지는 제2 마스크 패턴과, 상기 제3 가변 마스크 패턴에 의해 덮이는 제3 상면을 가지는 제3 마스크 패턴을 동시에 형성하되, 상기 제1 마스크 패턴, 상기 제2 마스크 패턴 및 상기 제3 마스크 패턴은 상호 연결된 상태로 상기 제1 영역, 제2 영역 및 제3 영역 위에 각각 위치되고, 상기 제2 마스크 패턴의 폭이 상기 제1 마스크 패턴의 폭보다 더 크게 되도록 형성하는 단계와,
    상기 제1 마스크 패턴의 측벽들을 덮는 제1 스페이서와, 상기 제2 마스크 패턴의 측벽들을 덮는 제2 스페이서와, 상기 제3 마스크 패턴의 측벽들을 덮는 제3 스페이서를 포함하는 스페이서를 형성하는 단계와,
    상기 제2 마스크 패턴은 남기면서 상기 제1 마스크 패턴 및 제3 마스크 패턴을 제거하는 단계와,
    상기 제1 영역에서는 상기 제1 스페이서를 식각 마스크로 이용하고, 상기 제2 영역에서는 상기 제2 마스크 패턴 및 상기 제2 스페이서를 식각 마스크로 이용하고, 상기 제3 영역에서는 상기 제3 스페이서를 식각 마스크로 이용하여 상기 제1 영역, 제2 영역 및 제3 영역에서 동시에 상기 도전층을 식각하여 상기 제1 영역, 제2 영역 및 제3 영역에 걸쳐서 연장되는 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  23. 제22항에 있어서,
    상기 도전 패턴은
    상기 제1 영역에서 제1 방향으로 연장되어 있는 제1 라인 부분과, 상기 제3 영역에 위치되고 상기 제1 라인 부분의 일단으로부터 상기 제1 방향과는 다른 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인과,
    상기 제2 영역에 위치되고 상기 제2 라인 부분의 양단부 중 상기 제1 라인 부분에 연결된 단부의 반대측 타단부로부터 상기 도전 라인과 일체로 연결되어 있는 복수의 콘택 패드와,
    상기 제3 영역에 위치되고 상기 복수의 콘택 패드중에서 선택된 일부 콘택 패드로부터 상기 제2 방향을 따라 상기 제2 라인 부분과 평행하게 연장되어 있는 제1 더미 부분을 가지는 각각 가지는 복수의 더미 도전 라인을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  24. 삭제
  25. 제22항에 있어서,
    상기 마스크 패턴이 형성된 후, 상기 스페이서를 형성하기 전에, 상기 가변 마스크 패턴중 제1 가변 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 제1 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  26. 삭제
  27. 제22항에 있어서,
    상기 스페이서를 형성한 후, 상기 제1 마스크 패턴을 제거하기 전에, 상기 가변 마스크 패턴중 제1 가변 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 제1 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  28. 제22항에 있어서,
    상기 제1 마스크 패턴 및 제3 마스크 패턴을 제거하는 단계는 상기 제2 가변 마스크 패턴이 상기 제2 마스크 패턴의 제2 상면을 덮고 있는 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  29. 삭제
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