KR102315909B1 - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 서로 상반된 제1 사이드 및 제2 사이드를 향하는 제1 단 및 제2 단을 갖는 연결부, 상기 연결부의 상기 제1 단으로부터 제3 사이드를 향하여 연장된 제3 사이드측 라인부 및 상기 연결부의 상기 제2 단으로부터 상기 제3 사이드에 상반된 제4 사이드를 향하여 연장된 제4 사이드측 라인부를 각각 포함하는 제1 스페이서 패턴 및 제2 스페이서 패턴과, 상기 제1 스페이서 패턴의 상기 연결부 및 상기 제2 스페이서 패턴의 상기 연결부 사이를 차단하는 패드 마스크 패턴을 이용하여 반도체 소자의 제1 라인 패턴 및 제2 라인 패턴을 공정 마진이 확보된 상태에서 서로 용이하게 분리할 수 있다.

Description

반도체 소자의 패턴 형성방법{METHOD OF FORMING PATTERN FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자는 다수의 패턴으로 구성된다. 반도체 소자를 구성하는 다수의 패턴은 라인 패턴들을 포함할 수 있다. 라인 패턴들은 일 방향을 따라 연장될 수 있다. 라인 패턴들 중 몇몇은 라인 패턴들의 길이 방향으로 서로 이격되어 배치될 수 있다.
반도체 소자가 고집적화됨에 따라, 라인 패턴들이 조밀하게 배치되고 있다. 라인 패턴들의 배치 밀도가 높아짐에 따라, 라인 패턴들의 배치 자유도를 확보하는 데 어려움이 있을 뿐 아니라, 라인 패턴들을 형성하기 위한 공정 마진을 확보하는데 어려움이 있다.
본 발명의 실시 예는 공정 마진 확보함과 동시에 라인 패턴들의 배치 자유도를 증가시킬 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 제1 스페이서 패턴 및 제2 스페이서 패턴을 식각 대상 구조 상에 형성하는 단계를 포함할 수 있다. 상기 제1 스페이서 패턴 및 상기 제2 스페이서 패턴 각각은 서로 상반된 제1 사이드 및 제2 사이드를 향하는 제1 단 및 제2 단을 갖는 연결부, 상기 연결부의 상기 제1 단으로부터 제3 사이드를 향하여 연장된 제3 사이드측 라인부, 및 상기 연결부의 상기 제2 단으로부터 상기 제3 사이드에 상반된 제4 사이드를 향하여 연장된 제4 사이드측 라인부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 패드 마스크 패턴을, 상기 식각 대상 구조 상에 형성하는 단계를 포함할 수 있다. 상기 패드 마스크 패턴은 상기 제1 스페이서 패턴의 연결부의 제1 단과 이에 대각선 방향으로 이웃한 상기 제2 스페이서 패턴의 연결부의 제2 단 사이의 제1 영역을 차단할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 제1 트렌치 및 제2 트렌치가 상기 식각 대상 구조 내에 정의되도록 상기 식각 대상 구조를 식각하는 단계를 포함할 수 있다. 제1 트렌치는 상기 제1 스페이서 패턴의 제3 사이드측 라인부와 이에 나란한 상기 제2 스페이서 패턴의 제3 사이드측 라인부 사이의 제2 영역에 대응하고, 상기 제2 트렌치는 상기 제1 스페이서 패턴의 제4 사이드측 라인부와 이에 나란한 상기 제2 스페이서 패턴의 제4 사이드측 라인부 사이의 제3 영역에 대응할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 상기 제1 트렌치 및 상기 제2 트렌치를 패턴용 물질막으로 채워서, 제1 라인 패턴 및 제2 라인 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 스페이서 패턴들 사이의 갭들 중 패드 마스크 패턴이 중첩될 타겟 갭의 일부 영역을 패드 마스크 패턴의 오버레이 마진을 확보할 수 있을 만큼 부분적으로 넓힐 수 있다. 이로써, 본 발명의 실시 예는 라인 패턴들을 분리시키는 공정 마진을 확보할 수 있다.
본 발명의 실시 예에 따르면, 라인 패턴들을 조밀하게 배치하더라도 라인 패턴들을 원하는 영역에서 부분적으로 분리할 수 있으므로 라인 패턴들의 배치 자유도를 증가시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들을 나타내는 평면도이다.
도 2a 내지 도 8a 및 도 2b 내지 도 8b는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들 및 단면도들이다.
도 9a 내지 도 9f는 스페이서 패턴들 및 패드 마스크 패턴의 다양한 구조를 나타내는 평면도들이다.
도 10a 내지 도 10f는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들이다.
도 11a 내지 도 11f는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들이다.
도 12a 내지 도 12f는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들이다.
도 13은 본 발명의 실시 예에 따른 반도체 메모리 소자를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 설명되는 실시 예에 한정되는 것은 아니다. 단지, 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들을 나타내는 평면도이다.
도 1을 참조하면, 반도체 소자는 제1 내지 제3 라인 패턴들(L1 내지 L3)을 포함할 수 있다. 제1 라인 패턴(L1)과 제2 라인 패턴(L2) 각각은 제1 분리 영역(IA1)을 사이에 두고 서로 이격되어 배치된다.
제1 분리 영역(IA1)은 서로 다른 방향을 향하는 제1 내지 제4 사이드들(S1 내지 S4)을 향하여 연장될 수 있다. 제1 사이드(S1) 및 제2 사이드(S2)는 서로 상반된 방향을 향하고, 제3 사이드(S3) 및 제4 사이드(S4)는 서로 상반된 방향을 향한다. 제3 사이드(S3) 및 제4 사이드(S4)가 향하는 방향은 제1 사이드(S1) 및 제2 사이드(S2)가 향하는 방향에 수직 교차될 수 있다.
제1 라인 패턴(L1)은 제1 분리 영역(IA1)에 인접한 일단으로부터 제3 사이드(S3)를 향하여 연장될 수 있다. 제2 라인 패턴(L2)은 제1 분리 영역(IA1)에 인접한 일단으로부터 제4 사이드(S4)를 향하여 연장될 수 있다. 제1 라인 패턴(L1) 및 제2 라인 패턴(L2)의 길이방향 중심축들은 제3 및 제4 사이드들(S3 및 S4)을 향하여 연장된 서로 다른 선들 상에 배치될 수 있다. 즉, 제3 및 제4 사이드들(S3 및 S4)을 향하는 제1 라인 패턴(L1)의 중심축과 제3 및 제4 사이드들(S3 및 S4)을 향하는 제2 라인 패턴(L2)의 중심축은 일직선 상에 배치되지 않을 수 있다.
제3 라인 패턴들(L3)은 제1 라인 패턴(L1) 및 제2 라인 패턴(L2)으로부터 이격되어 제1 사이드(S1) 및 제2 사이드(S2) 중 적어도 어느 하나를 향하는 방향을 따라 서로 이격되어 배열될 수 있다. 제3 라인 패턴들(L3) 각각은 제3 사이드(S3) 및 제4 사이드(S4)를 향하여 연장될 수 있다.
서로 이웃한 제3 라인 패턴들(L3)은 제2 분리 영역(IA2)에 의해 서로 분리될 수 있다. 제1 라인 패턴(L1)과 이에 이웃한 제3 라인 패턴(L3)은 제3 분리 영역(IA3)에 의해 서로 분리될 수 있다. 제2 라인 패턴(L2)과 이에 이웃한 제3 라인 패턴(L3)은 제4 분리 영역(IA4)에 의해 서로 분리될 수 있다. 제1 분리 영역(IA1)에 인접한 제3 라인 패턴(L3)은 L자형 굴곡부를 포함할 수 있다. L자형 굴곡부는 제1 분리 영역(IA1)의 모서리들 중 어느 한 부분의 외형을 따라 L자형으로 형성될 수 있다.
제1 사이드(S1) 및 제2 사이드(S2)를 향하는 제1 축 방향을 따라 정의된 제1 내지 제4 분리 영역들(IA1 내지 IA4)의 폭들을 비교하면, 제1 분리 영역(IA1)의 폭은 제2 내지 제4 분리 영역들(IA2 내지 IA4) 각각의 폭보다 크게 형성된다. 제3 사이드(S3) 및 제4 사이드(S4)를 향하는 제2 축 방향을 따라 정의된 제1 분리 영역(IA1)의 길이는 제1 축 방향을 따라 정의된 제2 내지 제4 분리 영역들(IA2 내지 IA4)의 폭들 각각보다 크게 형성된다.
상술한 제1 내지 제3 라인 패턴들(L1 내지 L3)은 스페이서 패터닝 공정을 이용하여 형성되므로, 포토리소그래피 공정의 해상 한계에 따른 임계 피치보다 작은 피치로 배열될 수 있다. 제1 내지 제3 라인 패턴들(L1 내지 L3)을 상술한 레이아웃에 따라 형성하면, 스페이서 패터닝 공정을 이용하더라도, 공정 마진이 확보된 상태에서 제1 라인 패턴(L1)과 제2 라인 패턴(L2)을 서로로부터 용이하게 분리할 수 있다. 또한, 상술한 레이아웃에 따르면, 제1 라인 패턴(L1)과 제2 라인 패턴(L2) 한 쌍만을 원하는 위치에서 선택적으로 분리 가능하므로, 본 발명의 실시 는 라인 패턴들의 배치 자유도를 높일 수 있다.
이하, 다양한 실시 예들에 따른 반도체 소자의 패턴 형성방법을 구체적으로 설명한다. 이하에서 설명되는 제1 내지 제4 사이드들과 제1 축 방향 및 제2 축 방향은 도 1를 참조하여 상술한 바와 동일한 방향을 향한다. 한편, 도 1에 도시된 제1 내지 제3 라인 패턴들(L1 내지 L3)의 배치는 하나의 예시이다. 본 발명의 실시 예들은 상술한 구조의 제1 분리 영역(IA1)에 의해 분리되는 제1 라인 패턴(L1) 및 제2 라인 패턴(L2)을 포함하는 다양한 구조의 반도체 소자들에 적용될 수 있다.
도 2a 내지 도 8a와, 도 2b 내지 도 8b는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들 및 단면도들이다. 보다 구체적으로, 도 2a 내지 도 8a는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 공정 단계별 평면도들이고, 도 2b 내지 도 8b는 도 2a 내지 도 8a에 도시된 선 A-A'를 따라 절취하여 나타낸 공정 단계별 단면도들이다.
도 2a 및 도 2b는 희생 패턴들 형성 공정을 설명하기 위한 평면도 및 단면도이다. 도 2a 및 도 2b를 참조하면, 식각 대상 구조(105) 상에 희생 패턴들(111)을 형성한다.
식각 대상 구조(105)는 절연막(101) 및 절연막(101) 상에 형성된 마스크막(103)을 포함할 수 있다. 도면에 도시되진 않았으나, 절연막(101) 아래에 반도체 소자의 메모리 셀 어레이를 구성하는 다양한 패턴들이 배치될 수 있다. 설명의 편의를 위해, 절연막(101) 아래에 형성된 반도체 소자의 구조는 생략되었다.
절연막(101)은 산화막을 포함할 수 있다. 마스크막(103)은 소정 식각 조건에서 절연막(101)과 다른 식각 특성을 갖는 물질로 형성될 수 있으며, 예를 들어 마스크막(103)은 폴리 실리콘막으로 형성될 수 있다.
희생 패턴들(111)은 제1 축 방향을 따라 배열되고 서로 이격될 수 있다. 희생 패턴들(111) 각각은 확장부(EP), 제1 라인부(LP1), 및 제2 라인부(LP2)를 포함할 수 있다. 확장부(EP)는 제1 내지 제4 사이드들(S1 내지 S4)을 향하여 연장될 수 있다. 확장부(EP)의 크기는 포토 리소그래피 공정의 해상도 한계에 맞추어 설계된다. 제1 라인부(LP1)는 제1 사이드(S1)를 향하는 확장부(EP)의 제1 단으로부터 제3 사이드(S3)를 향하여 연장된 부분이며, 제2 라인부(LP2)는 제2 사이드(S2)를 향하는 확장부(EP)의 제2 단으로부터 제4 사이드(S4)를 향하여 연장된 부분이다.
상술한 구조의 희생 패턴들(111) 각각은 확장부(EP)를 기준으로 사선 방향(diagonal direction)으로 대칭된 구조를 가질 수 있다. 서로 이웃한 희생 패턴들(111) 사이에 제1 공간(SP1)이 개구될 수 있다. 희생 패턴들(111) 중 어느 하나의 패턴을 사선 방향으로 평행이동하면, 다른 하나의 패턴에 일치되는 형상일 수 있다. 제1 공간(SP1)은 후속 공정에서 형성될 스페이서 패턴들의 폭과, 스페이서 패턴들 사이의 갭들을 고려하여 그 레이아웃이 설정된다.
상술한 희생 패턴들(111)은 소정 식각 조건에서 후속에서 형성될 스페이서막과 다른 식각 특성을 가지는 물질로 형성될 수 있다. 예를 들어, 희생 패턴들(111)은 비정질 카본(amorphous carbon), SiON, 폴리 실리콘 중 적어도 어느 하나로 형성될 수 있다. 희생 패턴들(111)은 포토 리소그래피 공정을 이용하여 패터닝될 수 있다.
도 3a 및 도 3b는 스페이서 패턴들 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 희생 패턴들(111) 각각의 측벽을 덮도록 스페이서막을 형성한 후, 희생 패턴들(111)의 상면이 노출되도록 스페이서막을 에치-백 또는 건식방식으로 식각한다. 스페이서막은 제1 공간(SP1)을 완전히 채우지 않고, 제1 공간(SP1)의 중심부를 개구할 수 있는 두께로 형성될 수 있다. 스페이서막의 식각 공정은 희생 패턴들(111)의 측벽들 상에 스페이서 패턴들(115)이 잔류되도록 실시된다. 스페이서 패턴들(115)은 식각 대상 구조(105) 위에 배치된다.
스페이서막은 원자층 증착 방식(Atomic Layer Deposition)을 이용하여 균일한 두께로 형성될 수 있다. 스페이서막은 산화막일 수 있다.
스페이서 패턴들(115)은 제1 스페이서 패턴들(115A) 및 제2 스페이서 패턴들(115B)로 구분될 수 있다. 제1 스페이서 패턴들(115A) 및 제2 스페이서 패턴들(115B)은 서로 나란하게 연장된다. 제1 스페이서 패턴들(115A) 및 제2 스페이서 패턴들(115B) 중 한 쌍은 하나의 제1 공간(SP1) 내에서 서로 마주하도록 배치될 수 있다. 제1 스페이서 패턴들(115A) 및 제2 스페이서 패턴들(115B)은 제1 축 방향을 따라 하나씩 교대로 배치될 수 있다. 제1 공간들(SP1) 내부에 제1 갭들(G1)이 각각 정의될 수 있다. 제1 갭들(G1) 각각은 그에 대응하는 제1 공간(SP1)의 내부에서 서로 이웃한 한 쌍의 제1 및 제2 스페이서 패턴들(115A 및 115B) 사이에 정의될 수 있다. 즉, 하나의 제1 공간(SP1) 내부에서 서로 이웃한 한 쌍의 제1 스페이서 패턴(115A) 및 제2 스페이서 패턴(115B)은 하나의 제1 갭(G1)을 사이에 두고 이격된다.
도 4a 및 도 4b는 제2 갭들 개구하는 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b를 참조하면, 희생 패턴들을 선택적으로 제거하여 제2 갭들(G2)을 개구한다. 제2 갭들(G2)은 희생 패턴들이 제거된 영역에 정의된다.
제1 및 제2 스페이서 패턴들(115A 및 115B) 각각은 연결부(CP), 제3 사이드측 라인부(S3L), 및 제4 사이드측 라인부(S4L)를 포함할 수 있다. 연결부(CP)는 제1 사이드(S1)를 향하는 제1 단 및 제2 사이드(S2)를 향하는 제2 단을 포함할 수 있다. 제3 사이드측 라인부(S3L)는 연결부(CP)의 제1 단으로부터 제3 사이드(S3)를 향하여 연장된 부분이다. 제4 사이드측 라인부(S4L)는 연결부(SP)의 제2 단으로부터 제4 사이드(S4)를 향하여 연장된 부분이다.
제1 갭들(G1) 및 제2 갭들(G2) 각각은 제1 내지 제3 영역들(r1 내지 r3)로 구분될 수 있다. 제1 영역(r1)은 제1 스페이서 패턴(115A)의 연결부(CP)와 제2 스페이서 패턴(115B)의 연결부(CP) 사이에 정의된다. 제2 영역(r2)은 제1 스페이서 패턴(115A)의 제3 사이드측 라인부(S3L) 및 제2 스페이서 패턴(115B)의 제3 사이드측 라인부(S3L) 사이에 정의된다. 제3 영역(r3)은 제1 스페이서 패턴(115A)의 제4 사이드측 라인부(S4L) 및 제4 스페이서 패턴(115B)의 제4 사이드측 라인부(S4L) 사이에 정의된다.
제1 및 제2 스페이서 패턴들(115A 및 115B) 각각의 제3 사이드측 라인부(S3L)의 제1 축 방향에서의 폭과, 제1 및 제2 스페이서 패턴들(115A 및 115B) 각각의 제4 사이드측 라인부(S4L)의 제1 축 방향에서의 폭은 F로 동일할 수 있다. 또한, 제1 영역(r1)의 제1 축 방향에서의 폭은 3F 이상일 수 있다. 후속의 패드 마스크 패턴 형성 공정의 공정 마진을 확보함과 동시에, 후속에서 라인 패턴들을 최대한 조밀하게 배치하기 위해, 제1 영역(r1)의 제1 축 방향에서의 폭은 3F로 형성될 수 있다. 이 경우, 서로 이웃한 한 쌍의 제1 스페이서 패턴(115A)과 제2 스페이서 패턴(115B)를 기준으로, 제1 스페이서 패턴(115A)의 제3 사이드측 라인부(S3L)과 제1 스페이서 패턴(115A)의 제4 사이드측 라인부(S4L)의 길이 방향 중심축들이 제2 축 방향을 따르는 동일 선상에 배치될 수 있다. 후속의 패드 마스크 패턴 형성 공정의 공정 마진을 확보하기 위해, 제2 축 방향을 따라 정의된 제1 영역들(r1) 각각의 길이는 F보다 크게 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 갭들 및 제2 갭들(G1 및 G2)이 완전히 채워지도록 식각 대상 구조(105) 위에 포토레지스트막(121)을 형성한다.
도 6a 및 도 6b는 패드 마스크 패턴의 형성 공정 및 식각 대상 구조의 일부를 식각하는 공정을 설명하기 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 패드 마스크 패턴(121P)은 포토레지스트막을 노광 후 현상함으로써 형성될 수 있다. 패드 마스크 패턴(121P)은 제1 갭들(G1) 중 타겟 갭(TG)의 제1 영역(r1)을 완전히 채워서 타겟 갭(TG)의 제1 영역(r1)을 차단하되, 타겟 갭(TG)의 제2 영역(r2) 및 제3 영역(r3)을 개구시키도록 형성될 수 있다. 또한 패드 마스크 패턴(121P)은 타겟 갭(TG)이 아닌 제1 갭들(G1)의 전체 영역과, 제2 갭들(G2)의 전체 영역을 개구하도록 형성될 수 있다.
제1 영역(r1)의 길이 및 폭은, 도 4a 및 도 4b를 참조하여 설명한 바와 같이 노광 공정 및 현상 공정을 진행하는 과정에서 공정 마진을 확보할 수 있도록 정의되었다. 따라서, 본 발명의 실시 예에 따르면, 패드 마스크 패턴(121P)을 형성하기 위한 노광 공정 및 현상 공정의 공정 난이도를 낮출 수 있다. 이와 더불어, 패드 마스크 패턴(121P)의 주위의 제1 스페이서 패턴(115A)의 폭 또는 제2 스페이서 패턴(115B)의 폭 만큼 패드 마스크 패턴(121P)의 오버레이 마진이 확보될 수 있다.
제1 영역(r1)의 길이 및 폭이 공정 마진 확보가 가능하도록 설계되므로, 본 발명의 실시 예에 따르면 패드 마스크 패턴(121P)은 하나의 제1 영역(r1)을 선택적으로 차단할 수 있도록 용이하게 형성될 수 있다. 이에 따라, 본 발명의 실시 예는 타겟 갭(TG)을 패드 마스크 패턴(121P)을 통해 제2 영역(r2) 및 제3 영역(r3)으로 구조적으로 용이하게 분리할 수 있다.
이어서, 스페이서 패턴들(115) 및 패드 마스크 패턴(121P)을 식각 베리어로 이용한 식각 공정으로 마스크막을 식각하여 마스크 패턴들(103P)을 형성한다.
도 7a 및 도 7b는 트렌치들 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 스페이서 패턴들 및 패드 마스크 패턴이 제거될 수 있다. 이어서, 잔류된 마스크 패턴들(103P)을 식각 베리어로 이용한 식각 공정으로 절연막(101)을 식각할 수 있다. 이로써, 제1 내지 제3 트렌치들(T1 내지 T3)이 절연막(101) 내에 형성될 수 있다.
제1 트렌치(T1) 및 제2 트렌치(T2)는 도 6a 및 도 6b를 참조하여 상술한 패드 마스크 패턴에 의해 분리된 타겟 갭의 제2 영역 및 제3 영역에 대응되는 영역들에 각각 형성된다. 제1 트렌치(T1) 및 제2 트렌치(T2)는 절연막(101)의 제1 분리 영역(IA1)에 의해 서로 분리되며, 제1 분리 영역(IA1)은 도 6a 및 도 6b를 참조하여 상술한 패드 마스크 패턴에 의해 차단된 타겟 갭의 제1 영역에 대응되는 영역이다.
제3 트렌치들(T3)은 제1 분리 영역(IA1)을 기준으로 제1 사이드(S1) 및 제2 사이드(S2)를 향하여 배치될 수 있다. 제3 트렌치들(T3)은 도 6a 및 도 6b를 참조하여 상술한 제1 갭들 중 타겟 갭을 제외한 나머지 제1 갭들에 대응되는 영역들과, 제2 갭들에 대응되는 영역들에 각각 형성된다.
도 8a 및 도 8b는 라인 패턴들 형성방법을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 제1 내지 제3 트렌치들을 패턴용 물질막(131)으로 채우고, 절연막(101)이 노출될 때까지 평탄화 공정을 진행할 수 있다. 이로써, 제1 내지 제3 트렌치들 내부에 라인 패턴들이 형성될 수 있다. 라인 패턴들은 제1 내지 제3 라인 패턴들(L1 내지 L3)을 포함할 수 있다.
제1 라인 패턴(L1)은 제1 트렌치 내부에 배치되는 패턴이고, 제2 라인 패턴(L2)은 제2 트렌치 내부에 배치되는 패턴이고, 제3 라인 패턴들(L3)은 제3 트렌치들 내부에 배치되는 패턴이다. 본 발명의 실시 예에 따르면, 제1 라인 패턴(L1) 및 제2 라인 패턴(L2)은 절연막(101)의 제1 분리 영역(IA1)을 사이에 두고 이격되어 배치된다. 또한, 제1 라인 패턴(L1) 및 제2 라인 패턴(L2)의 길이방향 중심축들은 제3 및 제4 사이드들(S3 및 S4)을 각각 향하며 서로 다른 선들 상에 각각 배치된다.
제1 내지 제3 라인 패턴들(L1 내지 L3)을 형성하는 과정에서 마스크 패턴들은 제거될 수 있다. 라인 패턴용 물질막(131)은 도전물로 형성될 수 있다. 제1 내지 제3 라인 패턴들(L1 내지 L3)의 전기적인 저항을 낮추기 위해, 패턴용 물질막(131)은 구리 등의 저저항 금속으로 형성될 수 있다. 이 경우, 패턴용 물질막(131)을 형성하기 전, 제1 내지 제3 트렌치들의 표면을 따라 확산 베리어막(미도시)이 더 형성될 수 있다.
이하, 도 9a 내지 도 9c를 참조하여 본 발명의 실시 예에 따른 패턴 형성 방법의 장점을 보다 구체적으로 설명한다.
도 9a 내지 도 9f는 스페이서 패턴들 및 패드 마스크 패턴의 다양한 구조를 나타내는 평면도들이다. 보다 구체적으로, 도 9a는 본 발명의 실시 예들과 관련된 스페이서 패턴들 및 패드 마스크 패턴의 구조를 나타낸 평면도이고, 도 9b 내지 도 9f는 본 발명의 실시 예에 따른 장점을 설명하기 위한 비교 예들을 나타낸 평면도들이다. 이하에서 설명되는 스페이서 패턴들은 스페이서 패터닝 공정에 따라 정의되는 패턴들이다. 보다 구체적으로 스페이서 패턴들은 희생 패턴들의 측벽들 상에 정의되는 패턴이며, 희생 패턴들의 레이아웃에 따라 그 레이아웃이 결정된다. 이하, 설명의 편의를 위해 희생 패턴들의 형성 공정에 대한 설명은 생략한다.
도 9a를 참조하면, 도 4a 및 도 4b를 참조하여 상술한 제1 갭들 또는 제2 갭들 중 어느 하나와 동일한 형태의 타겟 갭(TG1)이 정의될 수 있도록 제1 스페이서 패턴(BS1) 및 제2 스페이서 패턴(BS2)을 형성한다. 제1 스페이서 패턴(BS1) 및 제2 스페이서 패턴(BS2)은 도 4a 및 도 4b를 참조하여 상술한 제1 스페이서 패턴 및 제2 스페이서 패턴과 동일한 형태로 형성할 수 있다.
타겟 갭(TG1)은 부분적으로 넓게 형성되어 오버레이 마진이 확보된 제1 영역을 포함할 수 있다. 이에 따라, 포토리소그래피 공정을 통해 패드 마스크 패턴(P1)을 용이하게 중첩시킬 수 있다. 오버레이 마진이 확보된 타겟 갭(TG1)의 제1 영역은 도 4a 및 도 4b를 참조하여 상술한 제1 영역에 대응될 수 있다. 도 4a 및 도 4b를 참조하여 상술한 바에 따르면, 라인 패턴들을 최대한 조밀하게 배치하기 위해, 제1 영역의 폭을 제1 스페이서 패턴(BS1) 또는 제2 스페이서 패턴(BS2)의 폭 F의 3배인 3F로 형성할 수 있다. 패드 마스크 패턴(P1)의 쉬프트 마진은 제1 영역 주위의 제1 및 제2 스페이서 패턴들(BS1 및 BS2) 각각의 폭 F만큼 확보될 수 있다.
도 9b를 참조하면, 스페이서 패턴들(LS1)은 획일화된 직선형으로 형성될 수 있다. 서로 이웃한 한 쌍의 스페이서 패턴들(LS1) 사이의 타겟 갭(TG2)을 2개의 영역으로 분리하기 위해 패드 마스크 패턴(P2)을 타겟 갭(TG2)의 일부 영역을 차단하도록 배치할 수 있다.
스페이서 패턴들(LS1) 각각은 라인 패턴들을 최대한 조밀하게 배치하기 위해 F의 폭으로 형성될 수 있다. 이 경우, 포토리소그래피 공정을 이용하여 형성되는 패드 마스크 패턴(P2)은 공정마진 확보를 위해 2F의 폭으로 형성될 수 있다. 이로 인하여, 패드 마스크 패턴(P2)의 쉬프트 마진은 F/2만큼 확보될 수 있다. 이러한 도 9b에 도시된 비교예에 비해, 도 9a에 도시된 본 발명의 실시 예는 패드 마스크 패턴(P1)의 오버레이 마진을 증대시킬 수 있으며, 패드 마스크 패턴(P1)의 쉬프트 마진을 증대시킬 수 있다.
도면에 도시되진 않았으나, 도 9b의 패드 마스크 패턴(P2)의 폭을 2F로 제한하지 않고 더 넓게 형성할 수 있다. 이 경우, 타겟 갭(TG2)만을 선택적으로 분리할 수 없고, 타겟 갭(TG2)에 인접한 갭들(AG) 각각이 2개의 영역으로 분리될 수 있다. 이에 따라, 연이어 배치된 라인 패턴들 3쌍이 동일한 형태로 분리된 구조를 포함하는 레이아웃의 제한에 따라 라인 패턴들을 배치해야 한다. 이에 비해, 도 9a에 도시된 본 발명의 실시 예는 패드 마스크 패턴(P1)의 폭을 2F보다 넓힐 수 있음에도 불구하고, 타겟 갭(TG1)만을 선택적으로 2개의 영역으로 분리할 수 있다. 따라서, 도 9a에 도시된 본 발명의 실시 예는 오버레이 마진을 증대시킴과 동시에 라인 패턴들의 배치 자유도를 증대시킬 수 있다.
도 9c를 참조하면, 스페이서 패턴들은 U자형 제1 스페이서 패턴(US1), U자형 제2 스페이서 패턴(US2) 및 직선형 스페이서 패턴들(LS2)을 포함할 수 있다. 직선형 스페이서 패턴들(LS2)은 제2 축 방향을 따라 연장될 수 있다. 서로 이웃한 한 쌍의 직선형 스페이서 패턴들(LS2) 사이에 U자형 제1 스페이서 패턴(US1) 및 U자형 제2 스페이서 패턴(US2)이 배치될 수 있다. U자형 제1 스페이서 패턴(US1) 및 U자형 제2 스페이서 패턴(US2)은 제2 축 방향으로 서로 이격되어 마주할 수 있다.
U자형 제1 스페이서 패턴(US1) 및 U자형 제2 스페이서 패턴(US2)과, 이들을 사이에 두고 마주하는 한 쌍의 직선형 스페이서 패턴들(LS2)은 H자형 타겟 갭(TG3)을 정의하도록 배치될 수 있다. H자형 타겟 갭(TG3) 내에서 U자형 제1 스페이서 패턴(US1) 및 U자형 제2 스페이서 패턴(US2) 사이의 일부 영역에 패드 마스크 패턴(P3)이 중첩될 수 있다. 이 경우, U자형 제1 스페이서 패턴(US1) 및 U자형 제2 스페이서 패턴(US2) 사이의 이격 거리는 희생 패턴들의 형태를 변경하여 제어할 수 있으므로 제2 축 방향에서 패드 마스크 패턴(P3)의 중첩 마진을 확보할 수 있다. 직선형 스페이서 패턴들(LS2)은 각각은 라인 패턴들을 최대한 조밀하게 배치하기 위해 F의 폭으로 형성될 수 있다. 이러한 조건에서, 포토리소그래피 공정을 이용하여 형성되는 패드 마스크 패턴(P3)은 공정마진 확보를 위해 2F의 폭으로 형성될 수 있다. 이러한 도 9c에 도시된 비교예에 비해, 도 9a에 도시된 본 발명의 실시 예는 패드 마스크 패턴의 오버레이 마진을 증대시킬 수 있다.
도 9d 내지 도 9f를 참조하면, 라인 패턴들을 분리하기 위해 X영역들에서와 같이 스페이서 패턴들(LS) 일부를 연결할 수 있다. 도 9d 내지 도 9f에 도시된 형태의 스페이서 패턴들(LS) 형성을 위해, 스페이서막 두께의 정밀한 제어가 수반되어야 한다. 이러한 도 9d 내지 도 9f에 도시된 비교 예들에 비해, 도 9a에 도시된 본 발명의 실시 예는 스페이서막 증착 공정의 난이도를 낮출 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따르면, 포토리소그래피 공정을 통해 형성되는 패드 마스크 패턴을, 오버레이 마진을 확보할 수 있을 만큼 큰 크기로 형성할 수 있다. 이로써, 본 발명의 실시 예는 패드 마스크 패턴을 형성하기 위한 노광 공정 진행시 DOF(Depth Of Focus) 마진을 확보할 수 있고, 노광 에너지에 따른 패드 마스크 패턴의 형태 변화를 줄일 수 있다. 또한, 본 발명의 실시 예는 저가의 노광 장비를 이용하더라도 원하는 형태의 패드 마스크 패턴 구현이 가능하다.
이하, 도 10a 내지 도 10f, 도 11a 내지 도 11f, 또는 도 12a 내지 도 12f를 참조하여, 본 발명의 실시 예의 다양한 변형 예들을 설명한다. 이하의 도면들에서는 패턴들의 레이아웃만 변경될 뿐 패턴들을 구성하는 물질 및 형성 방법은 도 2a 내지 도 8a와 도 2b 내지 도 8b를 참조하여 상술한 바와 동일하다.
도 10a 내지 도 10f는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들이다.
도 10a를 참조하면, 도 2b를 참조하여 상술한 바와 동일한 식각 대상 구조 상에 희생 패턴들(211)을 형성한다. 희생 패턴들(211)은 제1 희생 패턴(211A) 및 제2 희생 패턴들(211B)을 포함할 수 있다.
제1 희생 패턴(211A)은 제2 축 방향을 따라 연장된 라인부(LL) 및 라인부(LL)의 일부 영역으로부터 제2 사이드(S2)를 향해 돌출된 돌출부(PP)를 포함할 수 있다. 제2 희생 패턴들(211B)은 중심선(CL)을 기준으로 대칭된 구조로 형성될 수 있다. 중심선(CL)은 제1 희생 패턴(211A)의 돌출부(PP) 중심을 지나며 제1 축 방향을 따라 연장된다. 제2 희생 패턴들(211B)은 중심선(CL)을 기준으로 제3 사이드(S3)를 향해 배치된 제3 사이드측 구조(ST1)와 제4 사이드(S4)를 향해 배치된 제4 사이드측 구조(ST2)를 포함할 수 있다.
제3 사이드측 구조(ST1)는 도 2a에 도시된 희생 패턴들(111)의 구조와 동일하다. 제4 사이드측 구조(ST2)는 중심선(CL)을 기준으로 제3 사이드측 구조(ST1)에 대칭된다.
도 10b를 참조하면, 도 3a 및 도 3b를 참조하여 상술한 바와 동일한 공정을 이용하여, 희생 패턴들(211)의 측벽들 상에 스페이서 패턴들(215)을 형성한다. 스페이서 패턴들(215)은 서로 이웃한 한 쌍의 희생 패턴들(211) 사이에 배치된 한 쌍의 스페이서 패턴들(215)은 제1 갭(G1)을 사이에 두고 이격된다.
스페이서 패턴들(215)은 제1 스페이서 패턴들(215A), 제2 스페이서 패턴들(215B), 제3 스페이서 패턴(215C), 및 제4 스페이서 패턴(215D)을 포함할 수 있다. 한 쌍의 제1 스페이서 패턴(215A) 및 제2 스페이서 패턴(215B)은 제2 희생 패턴들(211B) 중 어느 하나를 사이에 두고 마주한다. 제1 스페이서 패턴들(215A) 및 제2 스페이서 패턴들(215B)은 중심선(CL)의 연장 방향을 따라 하나씩 교대로 배치될 수 있다. 제3 스페이서 패턴(215C) 및 제4 스페이서 패턴(215D)은 제1 희생 패턴(211A)을 사이에 두고 서로 마주한다.
도 10c를 참조하면, 희생 패턴들을 제거하여 제2 갭들(G2) 및 제3 갭(G3)을 개구한다. 제2 갭들(SP2)은 제2 희생 패턴들의 제거 영역에 정의된다. 제3 갭(G3)은 제1 희생 패턴의 제거 영역에 정의된다. 제2 갭들(G2) 각각은 제1 및 제2 스페이서 패턴들(215A 및 215B) 중 어느 하나를 사이에 두고 그에 대응하는 제1 갭(G1)에 마주한다.
제1 스페이서 패턴들(211A) 및 제2 스페이서 패턴들(211B) 각각은 도 4a 및 도 4b를 참조하여 상술한 바와 같이 연결부, 제3 사이드측 라인부, 및 제4 사이드측 라인부를 포함할 수 있다. 제1 갭들(G1) 및 제2 갭들(G2) 각각은 도 4a 및 도 4b를 참조하여 상술한 바와 같이 제1 내지 제3 영역들을 포함할 수 있다.
스페이서 패턴들(215)과 제1 내지 제3 갭들(G1 내지 G3)은 중심선(CL)을 기준으로 대칭된 구조를 갖는다.
도 10d를 참조하면, 타겟 갭들(TG)의 일부 영역들을 각각 차단하는 패드 마스크 패턴들(221P)을 형성할 수 있다. 타겟 갭들(TG)은 도 10c를 참조하여 상술한 제1 및 제2 갭들 중 선택될 수 있다. 패드 마스크 패턴들(221P) 각각은 도 6a 및 도 6b를 참조하여 상술한 바와 같이, 타겟 갭들(TG) 각각에서 오버레이 마진 확보가 가능한 형태로 형성된 제1 영역을 차단하도록 배치된다. 패드 마스크 패턴들(221P)은 도 6a 및 도 6b를 참조하여 상술한 바와 같이 타겟 갭들(TG)의 제2 영역들 및 제3 영역들과, 타겟이 아닌 제1 및 제2 갭들을 개구시키도록 배치된다.
도 10e를 참조하면, 스페이서 패턴들과 패드 마스크 패턴들을 식각 베리어로 이용한 식각 공정으로 마스크막을 식각하여 마스크 패턴들(203P)을 형성한다.
도 10f를 참조하면, 마스크 패턴들을 식각 베리어로 이용한 식각 공정으로 절연막을 식각하여 트렌치들을 형성하고, 트렌치들 내부를 패턴용 갭필막으로 채워서 제1 내지 제3 라인 패턴들(L1 내지 L3)을 형성한다.
제1 내지 제3 라인 패턴들(L1 내지 L3)은 서로 분리되어 배치된다. 제1 라인 패턴들(L1) 각각은 절연막의 제1 분리 영역들(IA1) 중 어느 하나의 일단으로부터 제3 사이드(S3)를 향하여 연장된다. 제2 라인 패턴들(L2) 각각은 절연막의 제1 분리 영역들(IA1) 중 어느 하나의 일단으로부터 제4 사이드(S4)를 향하여 연장된다. 제3 라인 패턴들(L3)은 절연막의 제1 분리 영역들(IA1) 중 어느 하나를 기준으로 제1 사이드(S1)에 배치되거나, 제2 사이드(S2)에 배치될 수 있다.
도 11a 내지 도 11f는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들이다.
도 11a를 참조하면, 도 2b를 참조하여 상술한 바와 동일한 식각 대상 구조 상에 희생 패턴들(311)을 형성한다. 희생 패턴들(311)은 제1 희생 패턴들(311A) 및 제2 희생 패턴들(311B)을 포함할 수 있다.
제1 희생 패턴들(311A)은 제2 축 방향을 따라 직선형으로 연장될 수 있다. 제2 희생 패턴들(311B)은 도 10a를 참조하여 상술한 제2 희생 패턴들과 동일한 형태로 형성될 수 있다.
도 11b를 참조하면, 도 3a 및 도 3b를 참조하여 상술한 바와 동일한 공정을 이용하여, 희생 패턴들(311)의 측벽들 상에 스페이서 패턴들(315)을 형성한다. 스페이서 패턴들(315)은 제1 스페이서 패턴들(315A), 제2 스페이서 패턴들(315B), 제3 스페이서 패턴들(315C), 및 제4 스페이서 패턴(315D)을 포함할 수 있다.
제1 스페이서 패턴들(315A) 및 제2 스페이서 패턴들(315B)은 도 10b를 참조하여 상술한 제1 스페이서 패턴들 및 제2 스페이서 패턴들과 동일한 레이아웃으로 배치될 수 있다. 특히, 서로 이웃한 제2 희생 패턴들(311B) 사이의 제1 공간 내에 배치되어 서로 마주하는 한 쌍의 제1 스페이서 패턴(315A)과 제2 스페이서 패턴(315B) 사이에 제1 갭(G1)이 정의된다.
한 쌍의 제3 스페이서 패턴(315C) 및 제4 스페이서 패턴(315D)은 제1 희생 패턴들(311A) 중 어느 하나를 사이에 두고 마주한다.
도 11c를 참조하면, 제2 갭들(G2)이 개구될 수 있도록 희생 패턴들을 제거한다. 제2 갭들(G2)은 제2 희생 패턴들의 제거 영역에 정의된다. 설명의 편의를 위해, 제1 갭(G1) 및 제2 갭들(G2)을 제외한 나머지 갭들을 제3 갭들(G3)로 지칭한다.
제1 스페이서 패턴들(311A) 및 제2 스페이서 패턴들(311B) 각각은 도 4a 및 도 4b를 참조하여 상술한 바와 같이 연결부, 제3 사이드측 라인부, 및 제4 사이드측 라인부를 포함할 수 있다. 제1 갭(G1) 및 제2 갭들(G2) 각각은 도 4a 및 도 4b를 참조하여 상술한 바와 같이 제1 내지 제3 영역들을 포함할 수 있다.
도 11d를 참조하면, 도 11c를 참조하여 상술한 제1 및 제2 갭들 중 선택된 타겟 갭들(TG)의 일부 영역들을 각각 차단하는 패드 마스크 패턴들(321P)을 형성할 수 있다. 패드 마스크 패턴들(321P) 각각은 도 10d를 참조하여 상술한 바와 동일한 오버레이 규칙을 따른다.
도 11e를 참조하면, 스페이서 패턴들과 패드 마스크 패턴들을 식각 베리어로 이용한 식각 공정으로 마스크막을 식각하여 마스크 패턴들(303P)을 형성한다.
도 11f를 참조하면, 마스크 패턴들을 식각 베리어로 이용한 식각 공정으로 절연막을 식각하여 트렌치들을 형성하고, 트렌치들 내부를 패턴용 갭필막으로 채워서 제1 내지 제3 라인 패턴들(L1 내지 L3)을 형성한다.
도 12a 내지 도 12f는 본 발명의 실시 예에 따른 반도체 소자의 라인 패턴들 형성방법을 나타내는 평면도들이다.
도 12a를 참조하면, 도 2b를 참조하여 상술한 바와 동일한 식각 대상 구조 상에 희생 패턴들(411)을 형성한다. 희생 패턴들(411)은 제1 희생 패턴들(411A) 및 제2 희생 패턴들(411B)을 포함할 수 있다.
제1 희생 패턴들(411A)은 제2 축 방향을 따라 직선형으로 연장될 수 있다. 제2 희생 패턴들(411B)은 제1 희생 패턴들(311A)을 사이에 두고 이격될 수 있다. 제2 희생 패턴들(411B)은 제1 축 방향을 따르는 중심축 대칭된 구조로 형성될 수 있다. 제2 희생 패턴들(411B)은 제2 축 방향을 따르는 중심축을 기준으로 대칭된 구조로 형성될 수 있다. 즉, 제2 희생 패턴들(411B)은 제1 희생 패턴들(411A)을 기준으로 대칭되고, 제1 희생 패턴들(411A)에 수직 교차되는 축을 기준으로 대칭된다.
제2 희생 패턴들(411B) 각각은 도 2a 및 도 2b를 참조하여 상술한 희생 패턴들과 동일한 형태로 부분을 포함할 수 있다.
도 12b를 참조하면, 도 3a 및 도 3b를 참조하여 상술한 바와 동일한 공정을 이용하여, 희생 패턴들(411)의 측벽들 상에 스페이서 패턴들(415)을 형성한다. 스페이서 패턴들(415)은 제1 스페이서 패턴들(415A), 제2 스페이서 패턴들(415B), 제3 스페이서 패턴들(415C), 및 제4 스페이서 패턴(415D)을 포함할 수 있다.
한 쌍의 제1 스페이서 패턴(415A) 및 제2 스페이서 패턴(415B)은 제2 희생 패턴들(415B) 중 하나를 사이에 두고 마주하여 배치된다. 한 쌍의 제3 스페이서 패턴(415C) 및 제4 스페이서 패턴(415D)은 제1 희생 패턴들(415A) 중 어느 하나를 사이에 두고 마주하여 배치된다. 서로 이웃한 희생 패턴들(411) 사이의 제1 공간 내에 배치된 한 쌍의 스페이서 패턴들(415) 사이에 제1 갭(G1)이 정의된다.
제1 스페이서 패턴들(415A) 및 제2 스페이서 패턴들(415B) 각각은 도 4a 및 도 4b를 참조하여 상술한 연결부, 제3 사이드측 라인부 및 제4 사이드측 라인부를 포함할 수 있다.
도 12c를 참조하면, 제2 갭들(G2) 및 제3 갭들(G3)이 개구될 수 있도록 희생 패턴들을 제거한다. 제2 갭들(G2)은 제2 희생 패턴들의 제거 영역에 정의된다. 제3 갭들(G3)은 제1 희생 패턴들의 제거 영역에 정의된다.
제1 갭(G1)은 서로 이웃한 제2 갭(G2)과 제3 갭(G1) 사이 또는 서로 이웃한 제3 갭들(G3) 사이에 정렬될 수 있다.
제2 갭들(G2) 각각은 도 4a 및 도 4b를 참조하여 상술한 바와 같이 제1 내지 제3 영역들을 포함할 수 있다.
도 12d를 참조하면, 도 12c를 참조하여 상술한 제2 갭들 중 선택된 타겟 갭들(TG)의 일부 영역들을 각각 차단하는 패드 마스크 패턴들(421P)을 형성할 수 있다. 패드 마스크 패턴들(421P) 각각은 도 10d를 참조하여 상술한 바와 동일한 오버레이 규칙을 따른다.
도 12e를 참조하면, 스페이서 패턴들과 패드 마스크 패턴들을 식각 베리어로 이용한 식각 공정으로 마스크막을 식각하여 마스크 패턴들(403P)을 형성한다.
도 12f를 참조하면, 마스크 패턴들을 식각 베리어로 이용한 식각 공정으로 절연막을 식각하여 트렌치들을 형성하고, 트렌치들 내부를 패턴용 갭필막으로 채워서 제1 내지 제3 라인 패턴들(L1 내지 L3)을 형성한다.
상술한 바와 같이 본 발명의 실시 예를 다양하게 변형하여 제1 라인 패턴(L1)과 제2 라인 패턴(L2)의 배치 위치를 다양하게 변경할 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 메모리 소자를 나타내는 블록도이다.
도 13을 참조하면, 반도체 메모리 소자(500)는 메모리 셀 어레이(510) 및 주변 회로(520)를 포함한다.
메모리 셀 어레이(510)는 행 라인들(RL)을 통해 어드레스 디코더(521)에 연결된다. 메모리 셀 어레이(510)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(523)에 연결된다.
주변 회로(520)는 어드레스 디코더(521), 전압 발생기(522), 읽기 및 쓰기 회로(523), 입출력 버퍼(524) 및 제어 로직(525)을 포함한다.
어드레스 디코더(521)은 제어 로직(525)의 제어에 응답하여 동작한다. 어드레스 디코더(521)은 행 라인들(RL)을 통해 메모리 셀 어레이(510)에 연결되고, 행 라인들(RL)을 제어하도록 구성된다.
어드레스 디코더(521)는 제어 로직(525)로부터 어드레스(ADDR)를 수신한다.
어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(521)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(521)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
전압 발생기(522)는 제어 로직(525)의 제어에 응답하여 동작한다. 전압 발생기(522)는 반도체 메모리 소자(500)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 내부 전원 전압은 어드레스 디코더(521), 읽기 및 쓰기 회로(523), 입출력 버퍼(524) 및 제어 로직(525)에 제공되어 반도체 메모리 소자(500)의 동작 전압으로서 사용된다.
읽기 및 쓰기 회로(523)는 비트 라인들(BL)을 통해 메모리 셀 어레이(510)에 연결된다. 읽기 및 쓰기 회로(523)은 제어 로직(525)의 제어에 응답하여 비트 라인들(BL)을 제어하도록 구성된다.
제어 로직(525)은 어드레스 디코더(521), 전압 발생기(522), 읽기 및 쓰기 회로(523), 그리고 입출력 버퍼(524)에 연결된다. 제어 로직(525)은 입출력 버퍼(524)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(525)은 제어 신호(CTRL)에 응답하여 반도체 메모리 소자(500)의 제반 동작을 제어하도록 구성된다. 제어 로직(525)은 어드레스(ADDR)를 어드레스 디코더(521)에 전송한다.
입출력 버퍼(524)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 제어 로직(525)에 전달한다. 또한, 입출력 버퍼(24) 는 외부로부터 입력된 데이터(DATA)를 읽기 및 쓰기 회로(523)에 전달하고, 또는 읽기 및 쓰기 회로(523)로부터 수신된 데이터(DATA)를 외부로 출력하도록 구성된다.
주변 회로(520)는 상술한 동작을 수행할 수 있도록 다수의 구동 트랜지스터들 및 레지스터들을 포함할 수 있다.
도 1, 도 8a 및 도 8b, 도 10f, 도 11f 및 도 12f를 참조하여 설명한 제1 라인 패턴들 각각은 메모리 셀 어레이(510)으로부터 연장된 행 라인들(RL) 또는 비트 라인들(BL) 중 어느 하나일 수 있다. 도 1, 도 8a 및 도 8b, 도 10f, 도 11f 및 도 12f를 참조하여 설명한 제2 라인 패턴들 각각은 주변 회로(520)로부터 연장된 신호 라인들 중 어느 하나일 수 있다. 도 1, 도 8a 및 도 8b, 도 10f, 도 11f 및 도 12f를 참조하여 설명한 제3 라인 패턴들 각각은 메모리 셀 어레이(510)으로부터 연장된 행 라인들(RL) 또는 비트 라인들(BL) 중 어느 하나이거나, 주변 회로(520)로부터 연장된 신호 라인들 중 어느 하나일 수 있다.
메모리 셀 어레이(510)는 다양한 구조의 메모리 소자를 구현할 수 있다. 예를 들어, 메모리 셀 어레이(510)은 불휘발성 메모리 소자를 구성하는 패턴들을 포함하거나, 휘발성 메모리 소자를 구성하는 패턴들을 포함할 수 있다.
메모리 셀 어레이(510)가 불휘발성 메모리 소자를 구성하는 패턴들을 포함하는 경우, 메모리 셀 어레이(510)는 낸드 플래시 메모리 소자를 구현하도록 형성될 수 있다. 낸드 플래시 메모리 소자는 2차원 구조 또는 3차원 구조로 형성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
105: 식각 대상 구조 101: 절연막
103: 마스크막 111, 211, 311, 411: 희생 패턴
EP: 확장부 LP1: 제1 라인부
LP2: 제2 라인부 S1 내지 S4: 제1 사이드 내지 제4 사이드
SP1: 제1 공간 115A, 215A, 315A, 415A: 제1 스페이서 패턴
115A, 215A, 315A, 415A: 제2 스페이서 패턴
CP: 연결부 S3L: 제3 사이드측 라인부
S4L: 제4 사이드측 라인부 G1: 제1 갭
G2: 제2 갭 r1 내지 r3: 제1 내지 제3 영역들
121P, 221P, 321P, 421P: 패드 마스크 패턴
103P, 203P, 303P, 403P: 마스크 패턴
T1 및 T2: 제1 및 제2 트렌치
L1 및 L2: 제1 및 제2 라인 패턴

Claims (14)

  1. 서로 상반된 제1 사이드 및 제2 사이드를 향하는 제1 단 및 제2 단을 갖는 연결부, 상기 연결부의 상기 제1 단으로부터 제3 사이드를 향하여 연장된 제3 사이드측 라인부, 및 상기 연결부의 상기 제2 단으로부터 상기 제3 사이드에 상반된 제4 사이드를 향하여 연장된 제4 사이드측 라인부를 각각 포함하는 제1 스페이서 패턴 및 제2 스페이서 패턴을 식각 대상 구조 상에 형성하는 단계;
    상기 제1 스페이서 패턴의 연결부의 제1 단과 이에 대각선 방향으로 이웃한 상기 제2 스페이서 패턴의 연결부의 제2 단 사이의 제1 영역을 차단하는 패드 마스크 패턴을 상기 식각 대상 구조 상에 형성하는 단계;
    상기 제1 스페이서 패턴의 제3 사이드측 라인부와 이에 나란한 상기 제2 스페이서 패턴의 제3 사이드측 라인부 사이의 제2 영역에 대응하는 제1 트렌치와, 상기 제1 스페이서 패턴의 제4 사이드측 라인부와 이에 나란한 상기 제2 스페이서 패턴의 제4 사이드측 라인부 사이의 제3 영역에 대응하는 제2 트렌치가 상기 식각 대상 구조 내에 정의되도록 상기 식각 대상 구조를 식각하는 단계; 및
    상기 제1 트렌치 및 상기 제2 트렌치를 패턴용 물질막으로 채워서, 제1 라인 패턴 및 제2 라인 패턴을 형성하는 단계를 포함하고,
    서로 연결된 상기 제1 내지 제3 영역들을 포함하는 갭이 상기 제1 및 제2 스페이서 패턴들을 형성하는 동안 정의되고,
    상기 갭의 상기 제2 영역은 상기 패드 마스크 패턴에 의해 상기 제3 영역으로부터 분리되는 반도체 소자의 패턴 형성방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 스페이서 패턴 및 상기 제2 스페이서 패턴을 형성하는 단계는,
    상기 식각 대상 구조 상에, 제1 공간을 사이에 두고 서로 이격된 희생 패턴들을 형성하는 단계;
    상기 희생 패턴들의 측벽들 상에 스페이서막을 형성하는 단계;
    서로 이웃한 상기 희생 패턴들 사이에서 상기 스페이서막이 상기 제1 스페이서 패턴 및 상기 제2 스페이서 패턴으로 분리될 수 있도록, 상기 스페이서막의 일부를 식각하는 단계; 및
    상기 희생 패턴들을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 스페이서막을 식각하는 단계에서, 상기 제1 공간 내에 상기 갭을 사이에 두고 마주하는 상기 제1 스페이서 패턴 및 상기 제2 스페이서 패턴이 정렬되는 반도체 소자의 패턴 형성방법.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 희생 패턴들이 제거된 영역에 상기 갭이 정의되는 반도체 소자의 패턴 형성방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 희생 패턴들 중 적어도 하나는, 상기 제1 내지 제4 사이드들을 향하여 연장된 확장부, 상기 제1 사이드를 향하는 상기 확장부의 제1 단으로부터 상기 제3 사이드를 향하여 연장된 제1 라인부 및 상기 제2 사이드를 향하는 상기 확장부의 제2 단으로부터 상기 제4 사이드를 향하여 연장된 제2 라인부를 포함하는 반도체 소자의 패턴 형성방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 및 제2 사이드들을 향하는 제1 축을 따라 정의된 상기 제3 사이드측 라인부의 폭 및 상기 제4 사이드측 라인부의 폭은 F로 동일하고,
    상기 제1 축을 따라 정의된 상기 갭의 상기 제1 영역의 폭은 3F인 반도체 소자의 패턴 형성방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제3 및 제4 사이드들을 향하는 제2 축을 따라 정의된 상기 갭의 상기 제1 영역의 길이는 상기 제1 및 제2 사이드들을 향하는 제1 축을 따라 정의된 상기 제3 사이드측 라인부의 폭 또는 상기 제4 사이드측 라인부의 폭 보다 크게 형성된 반도체 소자의 패턴 형성방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 패드 마스크 패턴을 형성하는 단계는,
    상기 제1 스페이서 패턴 및 상기 제2 스페이서 패턴 사이를 채우도록 포토레지스트막을 형성하는 단계; 및
    상기 포토레지스트막을 노광 및 현상하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 식각 대상 구조는 절연막 및 상기 절연막 상에 형성된 마스크막을 포함하는 반도체 소자의 패턴 형성방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 단계는
    상기 제1 스페이서 패턴, 상기 제2 스페이서 패턴 및 상기 패드 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 마스크막을 식각하여 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 절연막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 패턴용 물질막은 금속을 포함하는 도전물인 반도체 소자의 패턴 형성방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 라인 패턴의 중심축과 상기 제2 라인 패턴의 중심축은 상기 제3 및 제4 사이드들을 향하는 서로 다른 선들상에 배치되는 반도체 소자의 패턴 형성방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 라인 패턴은 메모리 셀 어레이로부터 연장되고, 상기 제2 라인 패턴은 주변 회로로부터 연장된 반도체 소자의 패턴 형성방법.
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