KR20170018245A - 반도체 장치 - Google Patents

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KR20170018245A
KR20170018245A KR1020150111749A KR20150111749A KR20170018245A KR 20170018245 A KR20170018245 A KR 20170018245A KR 1020150111749 A KR1020150111749 A KR 1020150111749A KR 20150111749 A KR20150111749 A KR 20150111749A KR 20170018245 A KR20170018245 A KR 20170018245A
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이재덕
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Abstract

본 발명은 반도체 장치에 관한 것으로, 회로 영역 및 상기 회로 영역의 서로 마주하는 양측에 각각 배치된 제1 및 제2 연결 영역들을 포함하는 기판, 상기 회로 영역에 배치되는 로직 회로 및 상기 로직 회로를 덮는 하부 절연막을 포함하는 로직 구조체 및 상기 로직 구조체 상의 메모리 구조체를 포함하고, 상기 로직 회로는 상기 제1 연결 영역에 인접하게 배치되는 제1 페이지 버퍼, 및 상기 제2 연결 영역에 인접하게 배치되는 제2 페이지 버퍼를 포함하고, 상기 메모리 구조체는 상기 제1 및 제2 연결 영역들 중 적어도 하나로 연장되는 비트라인들을 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{Semiconductor Device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 반도체 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 보다 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 장치는, 회로 영역 및 상기 회로 영역의 서로 마주하는 양측에 각각 배치된 제1 및 제2 연결 영역들을 포함하는 기판; 상기 회로 영역에 배치되는 로직 회로 및 상기 로직 회로를 덮는 하부 절연막을 포함하는 로직 구조체; 및 상기 로직 구조체 상의 메모리 구조체를 포함하고, 상기 로직 회로는 상기 제1 연결 영역에 인접하게 배치되는 제1 페이지 버퍼, 및 상기 제2 연결 영역에 인접하게 배치되는 제2 페이지 버퍼를 포함하고, 상기 메모리 구조체는 상기 제1 및 2 연결 영역들 중 적어도 어느 하나로 연장되는 비트라인들을 포함하되, 상기 비트라인들은, 상기 제1 페이지 버퍼와 전기적으로 연결되는 제1 비트라인들; 및 상기 제2 페이지 버퍼와 전기적으로 연결되는 제2 비트라인들을 포함하고, 상기 제1 및 제2 비트라인들은 그의 길이 방향과 교차하는 방향을 따라 교대로 반복 배치된다. .
일 실시예에 따르면, 상기 로직 구조체는, 상기 제1 페이지 버퍼 및 상기 제1 비트라인들과 전기적으로 연결되며, 상기 제1 연결 영역 상으로 연장되는 제1 연결 도전 라인들; 및 상기 제2 페이지 버퍼 및 상기 제2 비트라인들과 전기적으로 연결되며, 상기 제2 연결 영역 상으로 연장되는 제2 연결 도전 라인들을 포함하되, 평면적 관점에서, 상기 제1 연결 도전 라인들은 상기 제1 비트라인들과 중첩되고, 상기 제2 연결 도전 라인들은 상기 제2 비트라인들과 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 연결 도전 라인들 사이의 이격 거리, 및 상기 제2 연결 도전 라인들 사이의 이격 거리는 서로 이웃하는 상기 제1 및 제2 비트라인들 사이의 이격 거리보다 클 수 있다.
일 실시예에 따르면, 상기 제1 연결 도전 라인들의 폭은 상기 제1 비트라인들의 폭보다 크고, 상기 제2 연결 도전 라인들의 폭은 상기 제2 비트라인들의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제1 연결 영역 상에서, 상기 제1 비트라인들 각각의 일 단부는 상기 제1 연결 영역 상으로 연장되되, 타 단부는 상기 제2 연결 영역 상으로 연장되지 않고, 상기 제2 연결 영역 상에서, 상기 제2 비트라인들 각각의 일 단부는 상기 제2 연결 영역 상으로 연장되되, 타 단부는 상기 제1 연결 영역 상으로 연장되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 비트라인들 각각의 일 단부는 그들 각각의 라인부보다 넓은 폭을 가지고, 상기 제2 비트라인들 각각의 일 단부는 그들 각각의 라인부보다 넓은 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 연결 영역 상에서, 상기 제1 연결 도전 라인들 각각의 일 단부는 그들 각각의 라인부보다 넓은 폭을 가지고, 상기 제2 연결 영역 상에서, 상기 제2 연결 도전 라인들 각각의 일 단부는 그들 각각의 라인부보다 넓은 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 연결 영역 상에서, 상기 제1 비트 라인들 중 하나의 제1 비트 라인은 이에 인접한 다른 제1 비트 라인 보다 옆으로 돌출되고, 상기 제2 연결 영역 상에서, 상기 제2 비트 라인들 중 하나의 제2 비트 라인은 이에 인접한 다른 제2 비트 라인 보다 옆으로 돌출될 수 있다.
일 실시예에 따르면, 상기 제1 연결 영역 상에서, 상기 제1 연결 도전 라인들 중 하나의 제1 연결 도전 라인은 이에 인접한 다른 제1 연결 도전 라인 보다 옆으로 돌출되고, 상기 제2 연결 영역 상에서, 상기 제2 연결 도전 라인들 중 하나의 제2 연결 도전 라인은 이에 인접한 다른 제2 연결 도전 라인 보다 옆으로 돌출될 수 있다.
일 실시예에 따르면, 상기 메모리 구조체는: 반도체막; 상기 반도체막 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 복수 개의 활성 기둥들을 포함하고, 상기 제1 및 제2 비트라인들은 상기 활성 기둥들의 상단과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 메모리 구조체는: 상기 활성 기둥들과 상기 전극들 사이에 개재된 데이터 저장 요소를 더 포함할 수 있다.
일 실시예에 따르면, 상기 적층 구조체는 복수 개로 제공되어, 상기 제1 및 제2 비트라인들이 연장하는 방향을 따라 서로 이격되고, 상기 반도체 장치는, 상기 복수 개의 적층 구조체들 중 최외각의 적층 구조체들의 측면을 덮으며 상기 제1 및 제2 연결 영역들 상으로 연장되는 상부 절연막; 상기 제1 연결 영역의 상부 절연막 내에 배치되고, 상기 제1 비트 라인들과 상기 제1 연결 도전 라인들을 연결하는 제1 연결 콘택들; 및 상기 제2 연결 영역의 상부 절연막 내에 배치되고, 상기 제2 비트 라인들과 상기 제2 연결 도전 라인들을 연결하는 제2 연결 콘택들을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 절연막은 상기 제1 및 제2 연결 영역들로 연장되고, 상기 반도체 장치는, 상기 제1 연결 영역의 하부 절연막 내에 배치되고, 상기 제1 연결 콘택들의 일단들과 접하는 제1 연결 도전 패드들; 및 상기 제2 연결 영역의 하부 절연막 내에 배치되고, 상기 제2 연결 콘택들의 일단들과 접하는 제2 연결 도전 패드들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 연결 도전 패드들의 폭은 상기 제1 연결 도전 라인들의 폭보다 크고, 상기 제2 연결 도전 패드들의 폭은 상기 제2 연결 도전 라인들의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 활성 기둥들의 각각은 상기 적층 구조체를 관통하는 수직 부분들, 및 상기 적층 구조체 아래에서 상기 수직 부분들을 연결하는 수평 부분을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 비트라인들의 각각은 제1 도전 물질을 포함하고, 상기 제1 및 제2 연결 도전 라인들의 각각은 상기 제1 도전 물질보다 용융점이 높은 제2 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 도전 물질은 구리(Cu) 또는 알루미늄(Al)을 포함하고, 상기 제2 도전 물질은 텅스텐(W)을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 장치는 기판 상에 차례로 적층된 로직 구조체 및 메모리 구조체를 포함하되, 상기 로직 구조체는: 상기 메모리 구조체의 일측에 인접하여 배치되는 제1 페이지 버퍼; 및 상기 일측에 대향하는 상기 메모리 구조체의 타측에 인접하여 배치되는 제2 페이지 버퍼를 포함하고, 상기 메모리 구조체는: 상기 제1 페이지 버퍼와 전기적으로 연결되는 제1 비트라인들; 및 상기 제2 페이지 버퍼와 전기적으로 연결되는 제2 비트라인들을 포함하되, 상기 제1 및 제2 비트라인들은 상기 제1 및 제2 페이지 버퍼들이 마주하는 방향을 따라 연장하고, 그들의 연장 방향과 교차하는 방향을 따라 교대로 반복 배치된다.
일 실시예에 따르면, 상기 로직 구조체는 상기 제1 페이지 버퍼를 구성하는 제1 로직 트랜지스터들과 전기적으로 연결되는 제1 연결 도전 라인들; 및 상기 제2 페이지 버퍼를 구성하는 제2 로직 트랜지스터들과 전기적으로 연결되는 제2 연결 도전 라인들을 더 포함하되, 평면적 관점에서, 상기 제1 연결 도전 라인들은 상기 제1 비트라인들과 중첩되고, 상기 제2 연결 도전 라인들은 상기 제2 비트라인들과 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 비트라인들은 제1 피치를 가지며 교대로 반복 배치되되, 상기 제1 연결 도전 라인들은 상기 제1 피치보다 큰 제2 피치를 갖고, 상기 제2 연결 도전 라인들은 상기 제1 피치보다 큰 제3 피치를 가질 수 있다.
일 실시예에 따르면, 상기 제1 비트라인들 각각의 일 단부는 상기 메모리 구조체의 상기 일측으로부터 옆으로 돌출되되, 타 단부는 상기 메모리 구조체의 상기 타측으로부터 옆으로 돌출되지 않고, 상기 제2 비트라인들 각각의 일 단부는 상기 메모리 구조체의 상기 타측으로부터 옆으로 돌출되고, 타 단부는 상기 메모리 구조체의 상기 일측으로부터 옆으로 돌출되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 비트라인들 각각의 상기 일 단부는 그들 각각의 라인부보다 넓은 폭을 가지고, 상기 제2 비트라인들 각각의 상기 일 단부는 그들 각각의 라인부보다 넓은 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 비트 라인들 중 하나의 제1 비트 라인의 단부는 이에 인접한 다른 제1 비트 라인의 단부 보다 상기 메모리 구조체의 상기 일측으로부터 옆으로 더 돌출되고, 상기 제2 비트 라인들 중 하나의 제2 비트 라인의 단부은 이에 인접한 다른 제2 비트 라인의 단부 보다 상기 메모리 구조체의 상기 타측으로부터 옆으로 더 돌출될 수 있다.
일 실시예에 따르면, 상기 메모리 구조체는: 반도체막; 상기 반도체막 상에 수직적으로 적층된 복수 개의 전극들을 각각 포함하는 적층 구조체들; 및 상기 적층 구조체들을 각각 관통하는 복수 개의 활성 기둥들을 포함하고, 상기 적층 구조체들은 상기 제1 및 제2 비트라인들이 연장되는 방향을 따라 서로 이격되고, 상기 제1 및 제2 비트라인들은 상기 활성 기둥들의 상단과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 메모리 구조체는: 상기 활성 기둥들과 상기 전극들 사이에 개재된 정보저장 요소를 더 포함할 수 있다.
일 실시예에 따르면, 상기 적층 구조체들 중 최외각의 적층 구조체들의 측면을 덮는 상부 절연막, 상기 최외각의 적층 구조체들 중 하나는 상기 제1 페이지 버퍼에 인접하고, 다른 하나는 상기 제2 페이지 버퍼에 인접하되; 상기 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통하고, 상기 제1 비트라인들과 상기 제1 연결 도전 라인들을 연결하는 제1 연결 콘택들; 및 상기 다른 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통하고, 상기 제2 비트 라인들과 상기 제2 연결 도전 라인들을 연결하는 제2 연결 콘택들을 포함할 수 있다.
일 실시예에 따르면, 상기 적층 구조체들 중 최외각의 적층 구조체들의 측면을 덮는 상부 절연막; 상기 최외각의 적층 구조체들 중 어느 하나의 측면을 덮는 상부 절연막을 관통하는 제1 콘택들; 및 서로 인접한 상기 적층 구조체들 사이에 배치되는 제2 콘택들을 포함하되, 상기 제1 비트라인들과 제1 연결 도전 라인들은 상기 제1 및 제2 콘택 들 중 어느 한 쪽의 콘택들을 통해 서로 연결되고, 상기 제2 비트라인들과 상기 제2 연결 도전 라인들은 상기 제1 및 제2 콘택 들 중 다른 한 쪽의 콘택들을 통해 서로 연결될 수 있다.
일 실시예에 따르면, 상기 최외각의 적층 구조체들 중 하나는 상기 제1 페이지 버퍼에 인접하고, 다른 하나는 상기 제2 페이지 버퍼에 인접하되, 상기 제1 비트라인들과 상기 제1 연결 도전 라인들이 상기 제1 연결 콘택들을 통해 서로 연결되는 경우, 상기 제1 연결 콘택들은 상기 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통하고, 상기 제2 비트라인들과 상기 제2 연결 도전 라인들이 상기 제1 연결 콘택들을 통해 서로 연결되는 경우, 상기 제1 연결 콘택들은 상기 다른 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통할 수 있다.
본 발명에 따른 반도체 장치에서는 메모리 구조체 아래에 이를 구동시키는 로직 구조체가 배치되어 집적도를 향상시킬 수 있다. 또한, 본 발명의 실시예들에 따르면, 페이지 버퍼를 메모리 구조체의 양 측에 인접하도록 나누어 배치함으로써, 비트라인들과 페이지 버퍼를 연결하는 연결 도전 라인들 선폭을 증가시킬 수 있다. 이에 따라, 연결 도전 라인들의 저항 특성이 개선되어 반도체 장치의 전기적 특성이 향상될 수 있다.
더하여, 연결 도전 라인들의 선폭이 증가됨에 따라, 비트라인들과 연결 도전 라인들을 연결하는 연결 콘택들의 배치 및 형성이 용이할 수 있다. 따라서, 고집적화된 반도체 장치를 구현하기가 더욱 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 개념에 따른 반도체 장치의 개략적인 배치관계를 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 배치관계를 나타내는 평면도들이다.
도 4은 본 발명의 실시예들에 따른 메모리 구조체의 일 예를 나타내는 회로도이다.
도 5a는 본 발명의 실시예들에 따른 반도체 장치의 일 예를 나타내는 평면도이다.
도 5b는 도 5a의 A-A' 선에 대응하는 단면도이다.
도 5c 일 예에 따른 반도체 장치의 변형예를 나타내는 도면으로, 도 5a의 A-A' 선에 대응하는 단면도이다.
도 6a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 12b는 각각 도 6a 내지 도 12a의 A-A' 선에 대응하는 단면도들이다.
도 13a 내지 도 13d는 비트라인들의 형성 방법을 설명하기 위한 도면들로서, 비트라인들을 가로지르는 방향으로 자른 단면들을 도시한다.
도 14a는 본 발명의 실시예들에 따른 반도체 장치의 다른 예를 나타내는 평면도이다.
도 14b는 도 14a의 A-A' 선에 대응하는 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 또 다른 예를 나타내는 평면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치의 또 다른 예를 나타내는 평면도이다.
도 17은 본 발명의 실시예들에 따른 메모리 구조체 다른 예를 나타내는 회로도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치의 또 다른 예의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치는 제어 로직(10) 및 메모리 셀 어레이(20)를 포함할 수 있다. 제어 로직(10)은 로우 디코더(12), 페이지 버퍼(14), 컬럼 디코더(16) 및 제어 회로(18)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수개의 워드라인들 및 비트라인들을 포함한다.
로우 디코더(12)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 로우 디코더(12)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로(18)의 제어에 응답하여 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다. 로우 디코더(12)는 복수개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공할 수 있다.
페이지 버퍼(14)는 비트라인들을 통해 메모리 셀 어레이(20)와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(14)는 컬럼 디코더(16)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다. 페이지 버퍼(14)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 페이지 버퍼(14)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(14)는 제어 회로(18)로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트라인에 이를 제공한다.
컬럼 디코더(16)는 페이지 버퍼(14)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(16)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 컬럼 디코더(16)는 복수개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트라인들에 데이터 정보를 제공한다.
제어 회로(18)는 반도체 장치의 전반적인 동작을 제어한다. 제어 회로(18)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로(18)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 제어 회로(18)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 개념에 따른 반도체 장치의 개략적인 배치관계를 나타내는 단면도이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 배치관계를 나타내는 평면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체 장치는 기판(100) 상에 배치된 로직 구조체(10), 및 로직 구조체(10) 상의 메모리 구조체(20)를 포함할 수 있다. 로직 구조체(10)는 도 1의 제어 로직(10)에 대응되고, 메모리 구조체(20)는 도 1의 메모리 셀 어레이(20)에 대응될 수 있다.
기판(100)은 회로 영역(CR) 및 회로 영역(CR)의 가장자리들에 인접하여 배치된 연결 영역(ER)을 포함할 수 있다. 연결 영역(ER)은 제1 방향(D1)에 평행한 제1 연결 영역(ER1) 및 제2 연결 영역(ER2), 그리고 제1 방향(D)에 수직한 제3 연결 영역(ER3) 및 제4 연결 영역(ER4)을 포함할 수 있다. 다시 말해, 제3 및 제4 연결 영역들(ER3, ER4)은 제1 및 제2 연결 영역들(ER1, ER2)에 수직할 수 있다. 또한, 제1 및 제2 연결 영역들(ER1, ER2)은 제2 방향(D2)으로 마주하는 회로 영역(CR)의 양측에 각각 배치되고, 제3 및 제4 연결 영역들(ER3, ER4)은 제1 방향(D1)으로 마주하는 회로 영역(CR)의 다른 양측에 각각 배치될 수 있다. 여기서, 제1 방향(D1)은 후술할 워드라인들(도 4의 WL0~WL3 참조)의 연장 방향에 해당하고, 제2 방향(D2)은 워드라인들(WL0~WL3)과 교차하는 비트라인들(도 4의 BL 참조)의 연장 방향에 해당할 수 있다.
회로 영역(CR) 상에 로직 구조체(10) 및 메모리 구조체(20)가 적층되어 배치될 수 있다. 더하여, 로직 구조체(10)는 연결 영역(ER)으로 연장할 수 있다. 즉, 로직 구조체(10)를 구성하는 로우 및 칼럼 디코더들(12, 16), 페이지 버퍼(14), 및 제어 회로(18) 중의 일부는 회로 영역(CR) 상에 배치되고, 다른 일부는 연결 영역(ER) 상에 배치될 수 있다. 혹은, 로직 구조체 중의 일부는 회로 영역(CR) 및 연결 영역(ER) 모두에 배치될 수 있다.
본 발명의 개념에 따르면, 페이지 버퍼(도 1의 14 참조)는 두 부분으로 나누어질 수 있다. 페이지 버퍼(14)의 두 부분들은 각각 제2 방향(D2)으로 마주하는 회로 영역(CR)의 양 측에 인접하게 배치되어 메모리 구조체(20)와 중첩될 수 있다. 즉, 페이지 버퍼(14)는 제1 연결 영역(ER1)에 인접한 제1 페이지 버퍼(14_1)와, 제2 연결 영역(ER2)에 인접한 제2 페이지 버퍼(14_2)를 포함할 수 있다. 도 3a 및 도 3b에서, 제1 및 제2 페이지 버퍼들(14_1, 14_2)이 회로 영역(CR) 상에만 배치되는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제1 페이지 버퍼(14_1)의 일부는 제1 연결 영역(ER1)으로 연장할 수 있고, 제2 페이지 버퍼(14_2)의 일부는 제2 연결 영역(ER2)으로 연장할 수 있다.
그 외 다른 구성들도 필요에 따라 다양하게 배치될 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 제어 회로(18)가 회로 영역(CR) 상에 배치되어 메모리 구조체(20)와 중첩될 수 있다. 또한, 로우 및 컬럼 디코더들(12, 16)은, 평면적 관점에서, 메모리 구조체(20)의 둘레에 배치될 수 있다. 일 예로, 로우 디코더(12)는 제3 연결 영역(ER3) 및 제4 연결 영역(ER4)에 나누어 배치되고, 컬럼 디코더(16)는 제1 연결 영역(ER1) 및 제2 연결 영역(ER2)에 나누어 배치될 수 있다. 다른 예로, 도 3b에 도시된 바와 같이, 페이지 버퍼(14), 컬럼 디코더(16), 및 제어 회로(18)의 일부가 회로 영역(CR) 상에 배치되어 메모리 구조체(20)와 중첩될 수 있다. 그리고, 로우 디코더(12) 및 제어 회로(18)의 다른 일부가 제1 내지 제4 연결 영역들(ER1~ER4)에 배치될 수 있다. 한편, 연결 영역(ER)에서, 로직 구조체(10) 상에 연결 구조체(30)가 배치될 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 회로 영역(CR)에 연결 구조체(30)가 배치될 수도 있다.
본 발명의 실시예들에 따르면, 메모리 구조체(20)의 메모리 셀들과 연결되는 비트라인들은 상술한 제1 및 제2 페이지 버퍼들과 전기적으로 연결되되, 서로 이웃하는 2개의 비트라인들 중 하나는 제1 페이지 버퍼와 연결되고, 다른 하나는 제2 페이지 버퍼와 연결될 수 있다. 그리고, 비트라인들은 서로 이웃하는 2개의 비트라인들이 상술한 연결 관계를 만족하도록 반복 배치될 수 있다. 결과적으로, 페이지 버퍼와 비트라인들이 상술한 바와 같은 배치 및 연결 관계를 가짐에 따라, 페이지 버퍼와 비트라인들을 연결하는 로직 구조체의 연결 도전 라인들의 디자인 룰이 증대될 수 있다. 이는 연결 도전 라인들을 페이지 버퍼의 배치에 상응하여 나누어 형성될 수 있기 때문이다. 이에 대해서는 본 발명의 실시예들에 따른 반도체 장치의 예들을 통해 상세히 설명한다.
더하여, 상술한 페이지 버퍼, 비트라인들 및 이들을 연결하는 연결 도전 라인들의 관계는 메모리 구조체의 다른 구성(예를 들면, 워드라인들 또는 메모리 구조체(20)의 상부에 형성되는 상부 배선들), 이에 연결되는 다른 로직 회로(예를 들면, 디코더들, 제어 회로, 또는 외부 장치와의 인터페이스를 위한 입출력 회로) 및 이들을 연결하는 다른 연결 도전 라인들 사이에도 적용될 수 있다.
한편, 메모리 구조체(20)의 메모리 셀들은 플래시 메모리 소자의 경우에서와 같이 전하 저장형 메모리 요소이거나 피램(PRAM), 알램(ReRAM) 및 엠램(MRAM)의 경우에서와 같이 가변 저항형 메모리 요소일 수 있다. 일 실시예들에 따르면, 메모리 셀들은 낸드형 어레이 구조를 구성하도록 배열될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 메모리 셀들은 다른 어레이 구조들(예를 들면, 노어(NOR) 또는 앤드(AND))을 구성하도록 배열될 수도 있다.
도 4은 본 발명의 실시예들에 따른 메모리 구조체의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 반도체 장치의 메모리 구조체는 공통 소스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소스 라인(CSL)은 복수개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 5a는 본 발명의 실시예들에 따른 반도체 장치의 일 예를 나타내는 평면도이다. 도 5b는 도 5a의 A-A' 선에 대응하는 단면도이다. 도 5c 일 예에 따른 반도체 장치의 변형예를 나타내는 도면으로, 도 5a의 A-A' 선에 대응하는 단면도이다.
도 5a 및 도 5b를 참조하면, 회로 영역(CR) 및 이의 가장자리들에 배치되는 연결 영역을 포함하는 기판(100)이 제공된다. 연결 영역은, 도 4를 참조하여 설명한 제1 연결 영역(ER1) 및 제2 연결 영역(ER2)을 포함할 수 있다. 즉, 제1 및 제2 연결 영역들(ER1, ER2)은 제2 방향(D2)으로 마주하는 회로 영역(CR)의 양측에 각각 배치될 수 있다. 설명의 간소화를 위해, 도 3a 및 도 3b에서 설명한 제3 및 제4 연결 영역들(ER3, ER4)의 도시는 생략한다. 기판(100)은 제1 도전형, 예를 들면 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(100) 상에 로직 구조체(10) 및 메모리 구조체(20)가 차례로 적층되어 배치될 수 있다. 로직 구조체(10)는 로우 및 칼럼 디코더들(도 1의 12, 16 참조), 페이지 버퍼(도 1의 14 참조), 및 제어 회로(도 1의 18 참조)와 같은 로직 회로들을 포함할 수 있다. 로직 회로들은 기판(100)의 전면(즉, 회로 영역(CR) 및 연결 영역) 상에 집적될 수 있다. 일 실시예에 있어서, 로직 회로들 중 적어도 페이지 버퍼(14)는 회로 영역(CR) 상에 배치될 수 있다. 페이지 버퍼(14)는, 도 3a 및 도 3b에서 참조하여 설명한 바와 같이, 제1 연결 영역(ER1)에 인접한 제1 페이지 버퍼(14_1) 및 제2 연결 영역(ER2)에 인접한 제2 페이지 버퍼(14_2)를 포함할 수 있다. 즉, 로직 구조체(10)는 적어도 제1 페이지 버퍼(14_1)를 구성하는 복수개의 제1 로직 트랜지스터들(TR1), 및 제2 페이지 버퍼(14_2)를 구성하는 복수개의 제2 로직 트랜지스터들(TR2)을 포함할 수 있다. 제1 및 제2 로직 트랜지스터들(TR1, TR2)은 소자 분리막(102)에 의하여 정의된 활성영역 내에 배치될 수 있다. 더하여, 로직 구조체(10)는 제1 로직 트랜지스터들(TR1)과 연결되고, 제1 연결 영역(ER1) 상으로 연장되는 복수개의 제1 연결 도전 라인들(L1), 및 제2 로직 트랜지스터들(TR2)과 연결되고, 제2 연결 영역(ER2) 상으로 연장되는 복수개의 제2 연결 도전 라인들(L2)을 더 포함할 수 있다. 제1 및 제2 연결 도전 라인들(L1, L2)에 대해서는 뒤에서 다시 설명한다.
나아가, 로직 구조체(10)는 로직 회로들(예를 들어, 제1 및 제2 로직 트랜지스터들(TR1, TR2))과 전기적으로 연결되는 하부 배선들(120)과 하부 콘택들(122), 그리고 이들을 덮는 하부 절연막을 포함할 수 있다. 하부 절연막은 제1 내지 제3 하부 절연막들(112, 114, 116)을 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 내지 제3 하부 절연막들(112, 114, 116)의 각각은 일 예로, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
회로 영역(CR)에서, 메모리 구조체(20)가 제3 하부 절연막(116) 상에 배치될 수 있다. 메모리 구조체(20)는 반도체막(130), 반도체막(130) 상의 적층 구조체(ST), 및 적층 구조체(ST)를 관통하는 활성 기둥들(AP)을 포함할 수 있다.
반도체막(130)은 연결 영역에는 배치되지 않을 수 있다. 즉, 반도체막(130)은 제1 및 제2 연결 영역들(ER1, ER2) 상의 제3 하부 절연막(116)을 노출할 수 있다. 반도체막(130)은 단결정 실리콘막 또는 폴리실리콘막을 포함할 수 있다. 반도체막(130)은 제1 도전형(예를 들어, P형)일 수 있다. 반도체막(130)과 적층 구조체(ST) 사이에 버퍼 절연막(152)이 제공될 수 있다. 버퍼 절연막(152)은 실리콘 산화막일 수 있다.
적층 구조체(ST)는 절연 패턴들(155), 및 절연 패턴들(155) 사이의 전극들을 포함할 수 있다. 전극들은 반도체막(130) 상에 순차적으로 적층된 접지 선택라인(GSL), 워드라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 절연 패턴들(155)은 실리콘 산화막일 수 있다. 전극들(GSL, WL, SSL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 접지 선택라인(GSL), 워드라인들(WL) 및 스트링 선택 라인(SSL)은 도 1에서 설명한 로우 디코더(12)에 전기적으로 연결될 수 있다. 로우 디코더(12)는 선택라인(GSL), 워드라인들(WL) 및 스트링 선택 라인(SSL)의 각각에 전압을 인가할 수 있다. 도면에는 워드라인들(WL)이 9개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
활성 기둥들(AP)의 일단은 반도체막(130)에 연결될 수 있다. 일 실시예에 따르면, 활성 기둥들(AP)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수 있다. 이와 달리, 활성 기둥들(AP)은 평면적 관점에서 일 방향으로 배열될 수 있다. 활성 기둥들(AP)의 각각은 반도체 패턴을 포함할 수 있다. 반도체 패턴은 제1 도전형의 불순물 이온이 도핑된 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 활성 기둥들(AP)의 각각은 속이 빈 실린더 형(예를 들면, 마카로니(macaroni)으로, 내부 홀을 가질 수 있다. 활성 기둥들(AP)의 내부 홀들은 충진 절연막(158)으로 채워질 수 있다. 충진 절연막(158)은 실리콘 산화막으로 형성될 수 있다. 활성 기둥(AP) 상단에는 도전 패드(D)가 제공될 수 있다. 도전 패드(D)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
메모리 구조체(20)는 활성 기둥들(AP)과 전극들(SSL, GSL, WL) 사이에 개재된 데이터 저장 요소(DS)를 더 포함할 수 있다. 데이터 저장 요소(DS)는 전극들(SSL, GSL, WL)에 인접한 블로킹 절연막, 활성 기둥들(AP)에 인접한 터널 절연막, 및 이들 사이의 전하 저장막을 포함할 수 있다.
블로킹 절연막은 하프늄 산화막, 알루미늄 산화막 및/또는 실리콘 산화막을 포함할 수 있으며, 하프늄 산화막, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 터널 절연막은 실리콘 산화막일 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 활성 기둥(AP)과 전극들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
적층 구조체(ST)는 복수개로 제공될 수 있다. 복수개의 적층 구조체들(ST)은 제1 방향(D1)으로 연장하고, 제1 방향(D1)에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 적층 구조체들(ST) 사이의 반도체막(130)에 공통 소스 영역(170)이 제공될 수 있다. 공통 소스 영역(170)은 제1 방향(D1)으로 연장할 수 있다. 공통 소스 영역(170)은 제2 도전형(예를 들면, N형)일 수 있다. 공통 소스 플러그(173)가 적층 구조체들(ST) 사이에 배치되어 공통 소스 영역(170)에 접속될 수 있다. 그리고, 공통 소스 플러그(173)와 적층 구조체들(ST) 사이에 분리 절연막(175)이 개재될 수 있다. 반도체 장치의 읽기 또는 프로그램 동작시 공통 소스 플러그(173)를 통해 공통 소스 영역들(170)에 접지 전압이 인가될 수 있다. 일 실시예에 따르면, 공통 소스 플러그(173)는 실질적으로 균일한 상부 폭을 가지며, 제1 방향(D1)으로 나란히 연장될 수 있다. 분리 절연막(175)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 다른 실시예에 따르면, 분리 절연막(175)은 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 기둥 형태의 공통 소스 플러그(173)가 분리 절연막(175)을 관통하여 공통 소스 영역(170)과 국소적으로 접속될 수 있다.
제1 및 제2 연결 영역들(ER1, ER2)에서, 제1 상부 절연막(140)이 배치되어 반도체막(130)의 측면과 제3 하부 절연막(116)의 상면을 덮을 수 있다. 제1 상부 절연막(140) 상에 제2 상부 절연막(160)이 배치되어 적층 구조체(ST)의 측면을 덮을 수 있다. 도시하지는 않았지만, 적층 구조체(ST)의 전극들(SSL, GSL, WL)의 단부들은 계단형 구조를 가질 수 있다.
제3 상부 절연막(180)이 적층 구조체(ST) 및 제2 상부 절연막(160) 상에 배치될 수 있고, 제3 상부 절연막(180) 상에 제4 상부 절연막(190)이 배치될 수 있다. 제3 상부 절연막(180) 내에는 비트라인 콘택들(185)이 배치될 수 있다. 제4 상부 절연막(190) 내에는 비트라인들(BL)이 배치될 수 있다. 비트라인들(BL)은 비트라인 콘택들(185) 및 도전 패드들(D)을 통해 활성 기둥들(AP)과 연결될 수 있다. 제1 내지 제4 상부 절연막들(140, 160, 180, 190)의 각각은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
본 발명의 개념에 따르면, 서로 인접한 비트라인들(BL) 중의 어느 하나는 제1 페이지 버퍼(14_1)와 전기적으로 연결되고, 다른 하나는 제2 페이지 버퍼(14_2)와 전기적으로 연결될 수 있다. 즉, 비트라인들(BL)은 제1 페이지 버퍼(14_1)와 전기적으로 연결되는 제1 비트라인들(BL1), 및 제2 페이지 버퍼(14_2)와 전기적으로 연결되는 제2 비트라인들(BL2)을 포함할 수 있다. 비트라인들(BL)은 제1 비트라인들(BL1)과 제2 비트라인들(BL2)이 제1 방향(D1)을 따라 교대로 그리고 반복적으로 배치되도록 구성될 수 있다.
구체적으로, 제1 비트라인들(BL1)의 단부들은 적어도 제1 연결 영역(ER1) 상으로 연장될 수 있다. 그리고, 제1 비트라인들(BL1)은 제1 연결 콘택들(C1) 및 제1 연결 도전 라인들(L1)을 통하여 제1 페이지 버퍼(14_1)를 구성하는 제1 로직 트랜지스터들(TR1)과 전기적으로 연결될 수 있다. 제1 연결 영역(ER1) 상에서, 제1 연결 도전 라인들(L1)의 각각은 상응하는 제1 비트라인(BL1)과 서로 수직적으로 중첩될 수 있다. 제1 연결 콘택들(C1)은 제1 연결 영역(ER1)에 배치되고, 제1 내지 제3 상부 절연막들(140, 170, 180)과, 제2 및 제3 하부 절연막들(114, 116)을 관통할 수 있다. 제1 연결 콘택들(C1)의 일단은 제1 비트라인들(BL1)과 접하고, 타단은 제1 연결 도전 라인들(L1)과 접할 수 있다.
마찬가지로, 제2 비트라인들(BL2)의 단부들은 적어도 제2 연결 영역(ER2) 상으로 연장될 수 있고, 제2 연결 콘택들(C2) 및 제2 연결 도전 라인들(L2)을 통하여 제2 페이지 버퍼(14_2)를 구성하는 제2 로직 트랜지스터들(TR2)과 전기적으로 연결될 수 있다. 제2 연결 영역(ER2) 상에서 제2 연결 도전 라인들(L2)의 각각은 상응하는 제2 비트라인(BL2)과 서로 수직적으로 중첩될 수 있다. 제2 연결 콘택들(C2)은 제2 연결 영역(ER2)에 배치되고, 제1 내지 제3 상부 절연막들(140, 160, 180)과, 제2 및 제3 하부 절연막들(114, 116)을 관통할 수 있다. 제2 연결 콘택들(C2)의 일단은 제2 비트라인들(BL2)과 접하고, 타단은 제2 연결 도전 라인들(L2)과 접할 수 있다. 한편, 도 2, 도 3a 및 도 3b를 참조하여 설명한 연결 구조체(30)는 제1 및 제2 연결 콘택들(C1, C2)을 포함할 수 있다.
비트라인들(BL)은 실질적으로 서로 동일한 폭을 가질 수 있고, 실질적으로 서로 동일한 거리로 서로 이격될 수 있다. 일 예로, 비트라인들(BL)의 각각은 제1 폭(w1)을 가질 수 있고, 서로 인접한 비트라인들(BL)은 제1 이격 거리(d1)만큼 이격될 수 있다. 즉, 비트라인들(BL)은 제1 폭(w1) 및 제1 이격 거리(d1)의 합으로 정의되는 제1 피치를 가질 수 있다. 제1 및 제2 연결 영역들(ER1, ER2) 상에서 비트라인들(BL)의 단부들의 위치는 실질적으로 동일할 수 있다. 즉, 제1 연결 영역(ER1) 상에서, 비트라인들(BL)의 일 단부들은 제1 방향(D1)을 따라 정렬될 수 있고, 제2 연결 영역(ER2) 상에서 비트라인들(BL)의 타 단부들은 제1 방향(D1)을 따라 정렬될 수 있다. 한편, 본 실시예에서 각각의 비트라인들(BL)의 양 단부들이 각각 제1 및 제2 연결 영역들(ER1, ER2)로 연장되는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제1 비트라인들(BL1)의 일 단부들이 제1 연결 영역(ER1) 상으로 연장되지 않거나, 제2 비트라인들(BL2)의 일 단부들이 제2 연결 영역(ER2) 상으로 연장되지 않을 수 있다. 일 예로, 도 5c에 도시된 바와 같이, 제1 비트라인들(BL1)의 일 단부들은 제1 연결 영역(ER1)으로 연장되나, 제2 비트라인들(BL2)의 일 단부들은 제2 연결 영역(ER2)으로 연장되지 않을 수 있다. 이 경우, 제2 연결 도전 라인들(L2)은 제2 연결 영역(ER2) 연장되지 않을 수 있다. 더하여, 제2 비트라인들(BL2)과 제2 연결 도전 라인들(L2)은 적층 구조체들(ST) 사이의 분리 절연막(175)을 관통하는 제2 연결 콘택들(C2)을 통하여 서로 연결될 수 있다. 즉, 제2 연결 콘택들(C2)은, 회로 영역(CR)에서 제3 상부 절연막(180), 분리 절연막(175), 반도체막(130), 제3 하부 절연막(116), 및 제2 하부 절연막(114)을 관통할 수 있다. 반대의 경우(즉, 제2 비트라인들(BL2)의 일 단부들은 제2 연결 영역(ER2)으로 연장되나, 제1 비트라인들(BL1)의 일 단부들은 제1 연결 영역(ER1)으로 연장되지 않는 경우), 도시하지는 않았으나, 제1 비트라인들(BL1) 및 제1 연결 도전 라인들(L1)은 서로 인접한 적층 구조체들(ST) 사이에 배치되는 제1 연결 콘택들(C1)을 통하여 서로 연결될 수 있다.
다시 도 5a 및 도 5b를 참조하여, 본 발명의 실시예들에 따르면, 서로 인접한 제1 연결 도전 라인들(L1) 사이의 제2 이격 거리(d2)는 서로 인접한 비트라인들(BL) 사이의 제1 이격 거리(d1)보다 클 수 있다. 마찬가지로, 서로 인접한 제2 연결 도전 라인들(L2) 사이의 제3 이격 거리(d3)는 서로 인접한 비트라인들(BL) 사이의 제1 이격 거리(d1)보다 클 수 있다. 일 예로, 제2 및 제3 이격 거리들(d2, d3)의 각각은 제1 이격 거리(d1)의 2배일 수 있다. 일 실시예에 있어서, 제2 이격 거리(d2)와 제3 이격 거리(d3)는 실질적으로 서로 동일할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
더하여, 제1 및 제2 연결 도전 라인들(L1, L2) 각각의 폭은 비트라인들(BL)의 제1 폭(w1)보다 클 수 있다. 즉, 제1 연결 도전 라인들(L1)은 제1 폭(w1)보다 큰 제2 폭(w2)을 가질 수 있고, 제2 연결 도전 라인들(L2)은 제1 폭(w1) 보다 큰 제3 폭(w3)을 가질 수 있다. 일 예로, 제2 및 제3 폭들(w2, w3)의 각각은 제1 폭(w1)의 2배 일 수 있다. 다른 예로, 제2 및 제3 폭들(w2, w3)의 각각은 제1 폭(w1)의 2배 보다 크고 3배 보다 작을 수 있다. 일 실시예에 있어서, 제2 폭(w2)과 제3 폭(w3)은 실질적으로 서로 동일할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 결론적으로, 제1 연결 도전 라인들(L1)의 제2 피치는 비트라인들(BL)의 제1 피치보다 클 수 있고, 제2 연결 도전 라인들(L2)의 제3 피치는 비트라인들(BL)의 제1 피치보다 클 수 있다. 더하여, 제2 피치와 제3 피치는 실질적으로 동일할 수 있다. 여기서, 제1 연결 도전 라인들(L1)의 제2 피치는 제2 폭(W2)과 제2 이격 거리(d2)의 합으로 정의될 수 있고, 제2 연결 도전 라인들(L2)의 제3 피치는 제3 폭(W3)과 제3 이격 거리(d3)의 합으로 정의될 수 있다.
한편, 연결 도전 라인들(L1, L2)은 메모리 구조체(20) 또는 비트라인들(BL)의 형성하는 공정에서의 최대 온도(이하, 공정 임계 온도)에서 공정 불량(예를 들면, 힐락)을 나타내지 않을 수 있는 물성을 갖도록 구성될 수 있다. 다시 말해, 연결 도전 라인들(L1, L2)은 상기 공정 임계 온도에서 내열 특성을 나타내는 도전 물질들로 형성될 수 있다. 예를 들면, 연결 도전 라인들(L1, L2)은 상기 공정 임계 온도보다 높은 용융점들을 갖는 물질(예를 들면, 텅스텐)을 포함할 수 있다. 한편, 비트라인들(BL)을 구성하는 도전 물질은 연결 도전 라인들(L1, L2)를 구성하는 도전 물질보다 낮은 비저항을 갖는 물질을 포함할 수 있다. 예를 들면, 비트라인들(BL)을 구성하는 물질은 구리 또는 알루미늄과 같이 상기 공정 임계 온도보다 낮은 온도에서는 공정 불량을 유발할 수 있지만 낮은 비저항을 갖는 물질을 포함할 수 있다. 비트라인들(BL)은 메모리 구조체(20)를 형성한 이후에 형성되기 때문에, 낮은 용융점 및 낮은 비저항을 갖는 물질이 비트라인들(BL)을 구성하는 도전 물질로 사용될 수 있다. 상술한 바와 같은 제조 공정 상의 제약으로 인해, 연결 도전 라인들(L1, L2)의 비저항은 비트라인들(BL) 보다 상대적으로 큰 값을 가질 수 있다. 이는 반도체 장치의 전기적 특성을 저하시키는 원인이 될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 페이지 버퍼(14)를 메모리 구조체(20)의 양 측에 인접하도록 나누어 배치함으로써, 비트라인들(BL)과 페이지 버퍼(14)를 연결하는 연결 도전 라인들(L1, L2)의 선폭을 증가시킬 수 있다. 이에 따라, 연결 도전 라인들(L1, L2)의 저항 특성이 개선되어 반도체 장치의 전기적 특성이 향상될 수 있다.
더하여, 연결 도전 라인들(L1, L2)의 선폭이 증가됨에 따라, 비트라인들(BL)과 연결 도전 라인들(L1, L2)을 연결하는 연결 콘택들(C1, C2)의 배치 및 형성이 용이할 수 있다. 따라서, 고집적화된 반도체 장치를 구현하기가 더욱 용이할 수 있다.
이하 본 발명의 실시예들에 따른 반도체 장치를 제조하는 방법의 일 예가 설명된다. 도 6a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 6b 내지 도 12b는 각각 도 6a 내지 도 12a의 A-A' 선에 대응하는 단면도들이다.
도 6a 및 도 6b를 참조하면, 회로 영역(CR)과 연결 영역을 포함하는 기판(100)이 제공될 수 있다. 연결 영역은, 제2 방향(D2)으로 마주하는 회로 영역(CR)의 양측에 각각 배치되는 제1 연결 영역(ER1) 및 제2 연결 영역(ER2)을 포함할 있다. 기판(100)은 제1 도전형, 예를 들면 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(100) 상에 로직 구조체(10)가 형성될 수 있다. 로직 구조체(10)는 로직 회로를 구성하는 복수개의 로직 트랜지스터들을 포함할 수 있다. 로직 트랜지스터들은 소자 분리막(102)에 의하여 정의된 활성 영역 내에 형성될 수 있다. 회로 영역(CR)에서, 로직 트랜지스터들은 제1 페이지 버퍼(14_1)를 구성하는 제1 로직 트랜지스터들(TR1), 및 제2 페이지 버퍼(14_2)를 구성하는 제2 로직 트랜지스터들(TR2)을 포함할 수 있다. 이 때, 제1 로직 트랜지스터들(TR1)은 제1 연결 영역(ER1)에 인접할 수 있고, 제2 로직 트랜지스터들(TR2)은 제2 연결 영역(ER2)에 인접할 수 있다. 기판(100) 상에 하부 절연막이 형성되어 로직 트랜지스터들을 덮을 수 있다. 하부 절연막은 제1 내지 제3 하부 절연막들(112, 114, 116)을 포함할 수 있다. 제1 내지 제3 하부 절연막들(112, 114, 116)의 각각은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
하부 절연막 내에 로직 트랜지스터들과 연결되는 하부 배선들(120) 및 하부 콘택들(122)이 형성될 수 있다. 더하여, 하부 절연막 내에 제1 로직 트랜지스터들(TR1)과 전기적으로 연결되는 제1 연결 도전 라인들(L1), 및 제2 로직 트랜지스터들(TR2)과 전기적으로 연결되는 제2 연결 도전 라인들(L2)이 형성될 수 있다. 제1 연결 도전 라인들(L1)은 제1 연결 영역(ER1) 상으로 연장하고, 제2 연결 도전 라인들(L2)은 제2 연결 영역(ER2) 상으로 연장할 수 있다. 제1 연결 도전 라인들은(L1)은 제2 폭(w2)을 가지며, 서로 간에 제2 이격 거리(d2)로 이격되어 형성될 수 있다. 제2 연결 도전 라인들은(L2)은 제3 폭(w3)을 가지며, 서로 간에 제3 이격 거리(d3)로 이격될 수 있다. 이와 같은 제1 연결 도전 라인들(L1) 및 제2 연결 도전 라인들(L2)은 포토리소그래피 공정의 해상도 한계 내에서의 피치를 가지도록 형성될 수 있다. 즉, 제1 및 제2 연결 도전 라인들(L1, L2)은 싱글 패터닝 기술을 이용하여 형성될 수 있다. 일 예로, 제1 및 제2 연결 도전 라인들(L1, L2)은 제1 하부 절연막(112) 상에 도전막을 형성하고, 이를 패터닝 하여 형성될 수 있다. 도전막은 일 예로, 텅스텐을 포함할 수 있다. 본 실시예에서, 제1 및 제2 연결 도전 라인들(L1, L2)이 제1 하부 절연막(112) 상에 형성된 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 7a 및 도 7b를 참조하면, 제3 하부 절연막(116) 상에 반도체막(130)이 형성될 수 있다. 일 예로, 반도체막(130)은 실리콘 에피택시얼 층일 수 있으며 실리콘 단결정 구조를 가질 수 있다. 이 경우, 도시하지는 않았지만, 반도체막(130)을 형성하기 위해 제1 내지 제3 하부 절연막들(112, 114, 116)을 일부 관통하여 기판(100)을 노출시키는 콘택홀(미도시)이 형성될 수 있다. 그리고, SEG(Selective epitaxial growth) 또는 SPE(Solid phase epitaxial) 방법을 이용하여 콘택홀을 채우면서 제3 하부 절연막(116)을 덮는 반도체막(130)을 형성할 수 있다. 그리고, 콘택홀 안의 반도체막(130)을 제거하고 콘택홀을 절연막으로 채울 수 있다. 다른 예로, 반도체막(130)은 폴리실리콘막으로 형성될 수 있다. 제1 및 제2 연결 영역들(ER1, ER2)에서, 반도체막(130)이 제거되어 제3 하부 절연막(116)이 노출될 수 있다. 그리고, 제1 및 제2 연결 영역들(ER1, ER2)에서, 제3 하부 절연막(116) 상에 제1 상부 절연막(140)이 형성되어 반도체막(130)의 측면을 덮을 수 있다.
도 8a 및 도 8b를 참조하면, 버퍼 절연막(152)이 반도체막(130) 상에 형성될 수 있다. 버퍼 절연막(152)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 절연막(152)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 박막 구조체(150)가 버퍼 절연막(152) 상에 형성될 수 있다. 박막 구조체(150)는 버퍼 절연막(152) 상에 교대로 적층된 희생막들(153) 및 절연막들(154)을 포함할 수 있다. 절연막들(154)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(153)은 버퍼 절연막(152) 및 절연막들(154)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(153)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘 게르마늄막을 포함할 수 있다. 희생막들(153) 및 절연막들(154)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 회로 영역(CR)에서, 박막 구조체(150)를 관통하여 반도체막(130)을 노출하는 수직 홀들이 형성될 수 있다. 그리고, 수직 홀들 내에 활성 기둥들(AP)이 형성될 수 있다. 활성 기둥들(AP)의 일단은 반도체막(130)에 연결될 수 있다. 활성 기둥들(AP)의 각각은 반도체 패턴을 포함할 수 있다. 반도체 패턴은 제1 도전형의 불순물 이온이 도핑된 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 제1 및 제2 연결 영역들(ER1, ER2)에서, 절연막들(154)과 희생막들(153)이 제거될 수 있다. 이때 도면들에서 편의상, 제1 및 제2 연결 영역들(ER1, ER2)에 인접한 절연막들(154)과 희생막들(153)의 측면들이 정렬되는 것으로 도시하였지만, 절연막들(154)과 희생막들(153)의 단부들은 계단 형태를 이루도록 형성될 수 있다. 제1 및 제2 연결 영역들(ER1, ER2)에서, 절연막들(154)과 희생막들(153)의 측면들을 덮는 제2 상부 절연막(160)이 형성될 수 있다.
반도체막(130)은 도 7a 및 도 7b의 단계에서 미리 식각되었으나, 제1 및 제2 연결 영역들(ER1, ER2)에서 절연막들(154)과 희생막들(153)을 식각할 때 반도체막(130)도 식각될 수 있다. 이 경우, 제1 상부 절연막(140)은 형성되지 않고 제2 상부 절연막(160)이 반도체막(130)의 측면들을 덮을 수 있다.
도 10a 및 도 10b를 참조하여, 박막 구조체(150)이 패터닝되어 제1 방향(D1)으로 연장하는 트렌치(165)가 형성될 수 있다. 트렌치(165)는 반도체막(130)을 노출할 수 있다. 트렌치(165)는 박막 구조체(150)를 제2 방향(D2)으로 분리할 수 있다. 패터닝된 절연막들(154)은 절연 패턴들(155)로 지칭될 수 있다.
트렌치(165)에 노출된 희생막들(153)을 선택적으로 제거하여 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)은 희생막들(153)이 제거된 영역에 해당되고, 활성 기둥들(AP) 및 절연 패턴들(155)에 의하여 한정될 수 있다. 희생막들(153)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들(153)의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
도 11a 및 도 11b를 참조하여, 트렌치(165)를 통하여, 리세스 영역들(RS) 내에 데이터 저장 요소(DS)가 형성될 있다. 데이터 저장 요소(DS)는 블로킹 절연막, 터널 절연막, 및 이들 사이의 전하 저장막을 포함할 수 있다. 데이터 저장 요소(DS)가 형성된 리세스 영역들(RS) 내에 도전막(미도시)이 형성될 수 있다. 도전막은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나로 형성될 수 있다. 도전막은, 예를들어 금속 질화막, 및 금속 질화막 상의 금속막을 포함할 수 있다. 도전막은 원자층 증착 방법에 의하여 형성될 수 있다. 데이터 저장 요소(DS)의 적어도 일부는, 도 9a 및 도 9b의 단계에서 활성 기둥(AP)을 형성하기 전에 수직 홀들의 측벽에 미리 형성될 수도 있다.
이어서, 리세스 영역들(RS)의 외부(즉, 트렌치(165))에 형성된 도전막이 제거된다. 이에 따라, 리세스 영역(RS)의 내에 전극들(GSL, WL, SSL)이 형성될 수 있다. 절연 패턴들(155) 및 전극들(GSL, WL, SSL)은 적층 구조체(ST)로 정의될 수 있다. 트렌치(165)에 형성된 도전막이 제거되어 반도체막(130)이 노출될 수 있다. 노출된 반도체막(130)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역(170)이 형성될 수 있다. 그리고, 활성 기둥들(AP)의 상단에는 도전 패드들(D)이 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 트렌치(165) 내에 공통 소스 플러그(173)가 형성될 수 있다. 공통 소스 플러그(173)는 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 공통 소스 플러그(173)는 공통 소스 영역들(170)에 전기적으로 연결될 수 있다. 트렌치(165)와 공통 소스 플러그(173) 사이에 분리 절연막(175)이 형성될 수 있다.
적층 구조체(ST) 및 제2 상부 절연막(160)상에 제3 상부 절연막(180)이 형성될 수 있다. 회로 영역(CR)에서, 제3 상부 절연막(180)을 관통하여 활성 기둥들(AP)과 연결되는 비트라인 콘택들(185)이 형성될 수 있다.
제1 연결 영역(ER1)에서, 제3 상부 절연막(180), 제2 상부 절연막(160), 제1 상부 절연막(140), 제3 하부 절연막(116), 및 제2 하부 절연막(114)을 관통하여 제1 연결 도전 라인들(L1)과 접하는 제1 연결 콘택들(C1)이 형성될 수 있다. 그리고, 제2 연결 영역(ER2)에서, 제3 상부 절연막(180), 제2 상부 절연막(160), 제1 상부 절연막(140), 제3 하부 절연막(116), 및 제2 하부 절연막(114)을 관통하여 제2 연결 도전 라인들(L2)과 접하는 제2 연결 콘택들(C2)이 형성될 수 있다.
다시 도 5a 및 도 5b를 참조하면, 제3 상부 절연막(180) 상에 제4 상부 절연막(190)이 형성될 수 있다. 제4 상부 절연막(190) 내에 비트라인들(BL)이 형성될 수 있다. 비트라인들(BL)의 양 단부들은 제1 및 제2 연결 영역들(ER1, ER2)로 연장될 수 있다. 서로 인접하는 비트라인들(BL) 중의 어느 하나는 제1 연결 콘택(C1)과 연결되고, 다른 하나는 제2 연결 콘택(C2)과 연결될 수 있다. 즉, 비트라인들(BL)은 제1 연결 콘택들(C1) 및 제1 연결 도전 라인들(L1)을 통하여 제1 페이지 버퍼(14_1)와 연결되는 제1 비트라인들(BL)과, 제2 연결 콘택들(C2) 및 제2 연결 도전 라인들(L2)을 통하여 제2 페이지 버퍼(14_2)와 연결되는 제2 비트라인들(BL)을 포함할 수 있다. 비트라인들(BL)은 제1 폭(w1)을 가지며, 서로 간에 제1 이격 거리(d1)로 이격될 수 있다. 이와 같은 비트라인들(BL)은 포토리소그래피 공정의 해상도 한계 이상의 피치를 가지도록 형성될 수 있다. 이를 위해, 비트라인들(BL)은 더블 패터닝 기술을 이용하여 형성될 수 있다. 일 예로, 비트라인들(BL)은 제4 상부 절연막(190) 내에 그루브들을 형성하고, 그루브들 내에 도전 물질을 채워 형성될 수 있다. 이 때, 제4 상부 절연막(190) 내의 그루브들은 더블 패터닝 기술을 이용하여 형성될 수 있다. 도전 물질은 일 예로, 구리 또는 알루미늄을 포함할 수 있다.
이하 도 13a 내지 도 13d를 참조하여, 비트라인들(BL)의 형성 방법에 대해 상세히 설명한다. 도 13a 내지 도 13d는 비트라인들의 형성 방법을 설명하기 위한 도면들로서, 비트라인들을 가로지르는 방향으로 자른 단면들을 도시한다.
도 13a를 참조하면, 제3 상부 절연막(180) 상에 제4 상부 절연막(190)이 형성되고, 제4 상부 절연막(190) 상에 하드 마스크막이 형성될 수 있다. 일 실시예에 있어서, 하드 마스크막은 제4 상부 절연막(190) 상의 제1 마스크막(60), 및 제4 상부 절연막(190)과 제1 마스크막(60) 사이의 제2 마스크막(50)을 포함할 수 있다. 제2 마스크막(50)은 제4 상부 절연막(190)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제2 마스크막(50)은 폴리 실리콘을 포함할 수 있다. 제1 마스크막(60)은 제2 마스크막(50)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제1 마스크 막(60)은 비정질 탄소막(ACL; amorphous carbon layer)을 포함할 수 있다. 도시되지 않았지만, 제1 마스크 막(60)은 SiON 등과 같은 실리콘 함유 물질을 더 포함할 수 있다. 본 실시예에서, 하드 마스크막이 2개층의 적층 구조로 도시되었으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
제1 마스크막(60) 상에 희생 패턴들(70)이 형성될 수 있다. 일 실시예에 따르면, 희생 패턴들(70)은 제1 마스크막(60) 상에 희생막을 형성하고, 이를 패터닝하여 형성될 수 있다. 희생 패턴들(70)은 일 예로, 에스오에이치막(SOH; spin on hardmask)을 포함할 수 있다. 희생 패턴들(70)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)과 교차하는 제1 방향(D1)으로 상호 이격될 수 있다. 희생 패턴들(70)은 실질적으로 서로 동일한 폭(a1)을 가질 수 있고, 실질적으로 서로 동일한 이격 거리(a2)로 이격될 수 있다. 즉, 희생 패턴들(70)은 희생 패턴들의 폭(a1) 및 이격 거리(a2)의 합으로 정의되는 피치를 가질 수 있다. 여기서, 희생 패턴들(70) 간의 간격(a2)은 희생 패턴들(70)의 폭(a1) 보다 클 수 있다. 희생 패턴들(70)의 피치는 포토리소그라피 공정에서 구현될 수 있는 최소의 피치에 해당될 수 있다.
희생 패턴들(70)의 측벽을 덮는 스페이서들(75)이 형성될 수 있다. 스페이서들(75)은 제4 상부 절연막(190) 상에 희생 패턴들(70)을 콘포말하게 덮는 스페이서막을 형성한 후, 제1 마스크막(60)이 노출될 때까지 스페이서막에 대한 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 스페이서막은 일 예로, 실리콘 산화물을 포함할 수 있다. 스페이서막은 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 일 실시예에 있어서, 스페이서들(75)의 폭(a3)은 희생 패턴들(70) 간의 간격(a2)의 약 1/3에 해당할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 13b를 참조하면, 희생 패턴들(70)이 제거될 수 있다. 일 실시예에 따르면, 희생 패턴들(70)은 스페이서들(75) 및 제1 마스크막(60)에 대해 식각 선택성을 갖는 식각 조건을 이용하는 식각 공정을 수행하여 제거될 수 있다. 이어서, 스페이서들(75)을 식각 마스크로 이용하여 제1 마스크막(60)을 식각하여 제1 마스크 패턴들(60a)이 형성될 수 있다. 이때 제1 마스크 패턴들(60a) 간의 간격은 희생 패턴들(70)의 폭(a1)과 거의 동일할 수 있다.
도 13c를 참조하면, 제1 마스크 패턴들(60a)을 식각 마스크로 하는 식각 공정으로 제2 마스크막(50)을 식각하여 제2 마스크 패턴들(50a)이 형성될 수 있다. 평면적 관점에서, 제2 마스크 패턴들(50a)은 제1 마스크 패턴들(60a)과 실질적으로 동일한 형상을 가질 수 있다. 스페이서들(75)은 제2 마스크 패턴들(50a)의 형성을 위한 식각 공정이 진행되는 동안 제거되거나, 제2 마스크 패턴들(50a)의 형성 전에 제거될 수 있다. 제1 및 제2 마스크 패턴들(60a, 50a)은 제4 상부 절연막(190)을 노출할 수 있다.
도 13d를 참조하면, 제1 및 제2 마스크 패턴들(60a, 50a)을 식각 마스크로 이용하여 제4 상부 절연막(190)을 식각하여 제4 상부 절연막(190) 내에 그루브들(192)이 형성될 수 있다. 이 후, 제1 및 제2 마스크 패턴들(60a, 50a)이 제거될 수 있다. 그리고, 그루브들(192) 내에 구리 또는 알루미늄과 같은 도전 물질을 채워 비트라인들(BL)이 형성될 수 있다. 이로써 포토리소그라피 공정으로 구현할 수 있는 최소 피치보다 더 작은 피치의 패턴을 형성할 수 있다.
상술한 바와 같이 비트라인들(BL)이 더블 패터닝 기술을 이용하여 형성됨에 따라 제조 공정이 복잡해질 수 있다. 이에 반해, 비트라인들(BL)과 연결되는 연결 도전 라인들이 제1 연결 도전 라인들(L1) 및 제2 연결 도전 라인들(L2)로 나누어 형성됨에 따라, 그의 형성을 위한 디자인 룰을 증대시킬 수 있다. 이에 따라, 고가의 포토리소그래피 공정 장비나, 복잡한 더블 패터닝 기술의 이용 없이 연결 도전 라인들(L1, L2)이 용이하게 형성할 수 있다. 결과적으로, 반도체 제조 공정이 보다 단순화되고 제조 비용이 절감될 수 있다.
도 14a는 본 발명의 실시예들에 따른 반도체 장치의 다른 예를 나타내는 평면도이다. 도 14b는 도 14a의 A-A' 선에 대응하는 단면도이다. 전술한 일 예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 14a 및 도 14b를 참조하면, 본 예에 따른 반도체 장치는 제2 하부 절연막(114) 상에 배치되는 연결 도전 패드들을 더 포함할 수 있다. 연결 도전 패드들은 제1 연결 영역(ER1)에 제공되는 제1 연결 도전 패드들(P1)과, 제2 연결 영역(ER2)에 제공되는 제2 연결 도전 패드들(P2)을 포함할 수 있다. 제1 연결 콘택들(C1)은 제1 연결 도전 패드들(P1)과 접할 수 있고, 제2 연결 콘택들(C2)은 제2 연결 도전 패드들(P2)과 접할 수 있다. 제1 및 제2 연결 도전 패드들(P1, P2)의 폭(w4)은 비트라인들(BL)의 폭(w1) 및 연결 도전 라인들(L1, L2)의 폭(w2, w3)보다 클 수 있다. 비트라인들(BL)과 연결 도전 라인들(L1, L2) 사이에, 이들보다 큰 폭을 갖는 연결 도전 패드들(P1, P2)을 형성함으로써, 연결 콘택들(C1, C2)의 형성 공정의 공정 마진을 향상시켜 오정렬에 따른 브릿지 등을 최소화할 수 있다.
제1 연결 영역(ER1)에서, 제2 하부 절연막(114) 내에 제1 하부 연결 콘택들(124a)이 배치되어 제1 연결 도전 패드들(P1)과 제1 연결 도전 라인들(L1)을 연결시킬 수 있다. 제2 연결 영역(ER2)에서, 제2 하부 절연막(114) 내에 제2 하부 연결 콘택들(124b)이 배치되어 제2 연결 도전 패드들(P2)와 제2 연결 도전 라인들(L2)을 연결시킬 수 있다. 그 외의 구성은 도 5a 및 도 5b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 또 다른 예를 나타내는 평면도이다. 도시하지는 않았지만, 도 15의 A-A' 선에 대응하는 단면은 도 5b와 동일/유사할 수 있다. 전술한 일 예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 15를 참조하면, 제1 비트라인들(BL)의 일 단부들은 제1 연결 영역(ER1) 상으로 연장되고, 타 단부들은 제2 연결 영역(ER2) 상으로 연장되지 않을 수 있다. 더하여, 제1 연결 영역(ER1)에서, 제1 비트라인들(BL1)의 단부들의 폭은 라인부들의 제1 폭(w1)보다 더 클 수 있다. 마찬가지로, 제2 비트라인들(BL2)의 일 단부들은 제2 연결 영역(ER2) 상으로 연장되고, 타 단부들은 제1 연결 영역(ER1) 상으로 연장되지 않을 수 있다. 더하여, 제2 연결 영역(ER2)에서, 제2 비트라인들(BL)의 단부들의 폭은 라인부들의 제1 폭(w1)보다 더 클 수 있다.
제1 연결 영역(ER1)에서, 제1 연결 도전 라인들(L1)의 형상은 제1 비트라인들(BL1)에 형상에 상응할 수 있다. 즉, 제1 연결 도전 라인들(L1)의 단부들의 폭은 라인부들의 제2 폭(w2)보다 클 수 있다. 마찬가지로, 제2 연결 영역(ER2)에서, 제2 연결 도전 라인들(L2)의 형상은 제2 비트라인들(BL2)에 형상에 상응할 수 있다. 즉, 제2 연결 도전 라인들(L2)의 단부들의 폭은 라인부들의 제3 폭(w3)보다 클 수 있다. 이로써, 별도의 연결 도전 패드들(P1, P2) 없이도 연결 콘택들(C1, C2)의 형성이 보다 용이할 수 있다. 그 외의 구성은 도 5a 및 도 5b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치의 또 다른 예를 나타내는 평면도이다. 도시하지는 않았지만, 도 16의 A-A' 선에 대응하는 단면은 도 5b와 동일/유사할 수 있다. 도 16의 반도체 장치는 각 연결 영역에서 비트라인들의 단부들의 위치가 다른 점을 제외하면 도 15의 반도체 장치와 실질적으로 동일, 유사할 수 있다. 설명의 간소화를 위해, 중복되는 설명은 생략될 수 있다.
도 16을 참조하면, 제1 연결 영역(ER1)에서, 서로 인접하는 제1 비트라인들(BL1)의 단부들의 위치는 다를 수 있다. 평면적 관점에서, 제1 비트라인들(BL1)의 단부들은 회로 영역(CR)으로부터 제 2 방향(D2)의 반대 방향으로 돌출되되, 서로 인접하는 제1 비트라인들(BL1)의 단부들의 돌출 길이는 서로 다를 수 있다. 즉, 서로 인접하는 제1 비트라인들(BL1) 중 어느 하나의 단부의 돌출 길이는 다른 단부의 돌출 길이보다 더 클 수 있다. 그리고, 2개의 이웃하는 제1 비트라인들(BL1) 상술한 단부들의 위치 관계를 만족시키면서 반복적으로 배치될 수 있다.
마찬가지로, 제2 연결 영역(ER2)에서, 서로 인접하는 제2 비트라인들(BL2)의 단부들의 위치는 다를 수 있다. 평면적 관점에서, 제2 비트라인들(BL2)의 단부들은 회로 영역(CR)으로부터 제 2 방향(D2)으로 돌출되되, 서로 인접하는 제2 비트라인들(BL2)의 단부들의 돌출 길이는 서로 다를 수 있다. 서로 인접하는 제2 비트라인들(BL1) 중 어느 하나의 단부의 돌출 길이는 다른 단부의 돌출 길이보다 더 클 수 있다. 그리고, 및 2개의 이웃하는 제2 비트라인들(BL2)이 상술한 단부들의 위치 관계를 만족시키면서 반복적으로 배치될 수 있다. 제1 및 제2 비트라인들(BL1, BL2)이 상술한 배치관계를 가짐에 따라, 각 연결 영역들(ER1, ER2)에서 이웃하는 제1 비트라인들(BL1)의 단부들 사이의 간격, 및 이웃하는 제2 비트라인들(BL2)의 단부들 사이의 간격이 멀어질 수 있다. 이에 따라, 제1 및 제2 비트라인들(BL1, BL2)의 단부들의 폭은 더 크게 형성될 수 있고, 결과적으로 연결 콘택들(C1, C2)의 형성이 더욱 용이할 수 있다. 제1 연결 영역(ER1)에서, 제1 연결 도전 라인들(L1)의 형상은 제1 비트라인들(BL1)에 형상에 상응할 수 있다. 즉, 이웃하는 제1 연결 도전 라인들(L1)의 돌출 길이는 서로 다를 수 있다. 마찬가지로, 제2 연결 영역(ER2)에서, 제2 연결 도전 라인들(L2)의 형상은 제2 비트라인들(BL2)에 형상에 상응할 수 있다. 즉, 이웃하는 제2 연결 도전 라인들(L2)의 돌출 길이는 서로 다를 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 구조체 다른 예를 나타내는 회로도이다.
도 17을 참조하면, 본 예에 따른 메모리 구조체(20)는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 비트 라인들(BL)은 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.
셀 스트링(CSTR)은 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 복수 개의 상부 스트링들(CSTR1)은 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)에 연결된 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.
상부 스트링들(CSTR1)의 각각은 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 스트링 선택 트랜지스터(SST)와 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)을 포함할 수 있다. 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 하부 스트링(CSTR2)은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 접지 선택 트랜지스터(GST)와 스위칭 소자들(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)을 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다.
비트 라인들(BL)과 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))은, 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)의 게이트 전극들로 각각 이용될 수 있다. 공통 소스 라인(CSL)과 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))은, 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)의 게이트 전극들로 각각 이용될 수 있다. 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 데이터 저장 요소를 포함할 수 있다.
비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1)이 공통 소스 라인에 연결된 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 이에 따라, 비트 라인들(BL)에 각각 접속하는 스트링 선택 트랜지스터들(SST)을 포함하는 상부 스트링들(CSTR1)은, 단일의 하부 스트링(CSTR2)에 포함된 접지 선택 트랜지스터(GST)를 공유할 수 있다. 즉, 서로 다른 비트 라인들에 연결되어 독립적으로 동작하는 상부 스트링들(CSTR1)이 단일의 하부 스트링(CSTR2)에 공통적으로 연결되어 접지 선택 트랜지스터(GST)를 공유하도록 구성됨에 따라, 고집적화에 최적화된 반도체 소자가 제공될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치의 또 다른 예의 단면도이다. 본 발명의 일 예에 따른 반도체 장치의 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 18을 참조하면, 메모리 구조체(20)는 반도체막(130), 반도체막(130) 상의 적층 구조체(ST), 및 적층 구조체(ST)을 관통하는 복수 개의 활성 기둥들(AP)을 포함할 수 있다. 적층 구조체(ST)은 절연 패턴들(155), 및 절연 패턴들(155) 사이의 전극들을 포함할 수 있다.
전극들이 반도체막(130) 상에 차례로 수직적으로(제3 방향, D3) 적층될 수 있다. 전극들은 스트링 선택 라인(SSL), 워드 라인들, 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들과 비트 라인들(BL) 사이에 배치된다. 접지 선택 라인(GSL)은 워드 라인들과 공통 소스 라인(CSL) 사이에 배치된다. 워드 라인들은 반도체막(130) 상에 순차적으로 적층된다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 트렌치(165)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다. 워드 라인들은 반도체막(130)과 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1), 및 반도체막(130)과 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2)은 트렌치(165)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이, 및 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2) 사이에 소자 분리 패턴(177)이 제공될 수 있다. 소자 분리 패턴(177)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 소자 분리 패턴(177)은 트렌치(165)를 채우는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
활성 기둥들(AP)은 평면적 관점에서 제1 방향(D1)을 따라 배열될 수 있다. 활성 기둥들(AP)의 각각은 적층 구조체(ST)을 관통하는 수직 부분들(VP) 및 적층 구조체(ST) 아래에서 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 부분들(VP)은 적층 구조체(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 부분(HP)은 반도체막(130) 상부의 수평 리세스부 내에 제공될 수 있다. 수직 부분들(VP) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 수직 부분들(VP) 중의 다른 하나는 비트 라인들(BL) 중의 어느 하나에 연결될 수 있다. 수평 부분(HP)은 반도체막(130)과 적층 구조체(ST) 사이에 제공되어 수직 부분들(VP)을 연결할 수 있다.
보다 구체적으로, 활성 기둥들(AP)의 각각에 있어서, 수직 부분들(VP)은 상부 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제1 수직 부분(VP1), 및 하부 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 제1 수직 부분(VP1)은 패드(PAD) 및 비트라인 콘택(185)를 통해 비트라인들(BL) 중 어느 하나에 연결되고, 제2 수직 부분(VP2)은 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HP)은 상부 워드 라인들(WL1)의 아래에서 하부 워드 라인들(WL2)의 아래로 연장되어 제1 수직 부분(VP1) 및 제2 수직 부분(VP2)을 연결할 수 있다.
활성 기둥들(AP)의 각각은 적층 구조체(ST)을 관통하여 반도체막(130)에 전기적으로 연결되는 반도체 패턴을 포함할 수 있다. 수직 부분(VP)에서 반도체 패턴은 수직 홀들의 내벽을 덮을 수 있다. 수평 부분(HP)에서 반도체 패턴은 수평 리세스부의 내벽을 덮을 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다. 그 외의 구성은 도 5a 및 도 5b를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 회로 영역 및 상기 회로 영역의 서로 마주하는 양측에 각각 배치된 제1 및 제2 연결 영역들을 포함하는 기판;
    상기 회로 영역에 배치되는 로직 회로 및 상기 로직 회로를 덮는 하부 절연막을 포함하는 로직 구조체; 및
    상기 로직 구조체 상의 메모리 구조체를 포함하되,
    상기 로직 회로는 상기 제1 연결 영역에 인접하게 배치되는 제1 페이지 버퍼, 및 상기 제2 연결 영역에 인접하게 배치되는 제2 페이지 버퍼를 포함하고,
    상기 메모리 구조체는 상기 제1 및 제2 연결 영역들 중 적어도 하나로 연장되는 비트라인들을 포함하되, 상기 비트라인들은,
    상기 제1 페이지 버퍼와 전기적으로 연결되는 제1 비트라인들; 및
    상기 제2 페이지 버퍼와 전기적으로 연결되는 제2 비트라인들을 포함하고,
    상기 제1 및 제2 비트라인들은 그의 길이 방향과 교차하는 방향을 따라 교대로 반복 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 로직 구조체는:
    상기 제1 페이지 버퍼 및 상기 제1 비트라인들과 전기적으로 연결되며, 상기 제1 연결 영역 상으로 연장되는 제1 연결 도전 라인들; 및
    상기 제2 페이지 버퍼 및 상기 제2 비트라인들과 전기적으로 연결되며, 상기 제2 연결 영역 상으로 연장되는 제2 연결 도전 라인들을 더 포함하되,
    평면적 관점에서, 상기 제1 연결 도전 라인들은 상기 제1 비트라인들과 중첩되고, 상기 제2 연결 도전 라인들은 상기 제2 비트라인들과 중첩되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 연결 도전 라인들 사이의 이격 거리, 및 상기 제2 연결 도전 라인들 사이의 이격 거리는 서로 이웃하는 상기 제1 및 제2 비트라인들 사이의 이격 거리보다 큰 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제1 연결 도전 라인들의 폭은 상기 제1 비트라인들의 폭보다 크고,
    상기 제2 연결 도전 라인들의 폭은 상기 제2 비트라인들의 폭보다 큰 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제1 비트라인들 각각의 일 단부는 상기 제1 연결 영역 상으로 연장되되, 타 단부는 상기 제2 연결 영역 상으로 연장되지 않고,
    상기 제2 비트라인들 각각의 일 단부는 상기 제2 연결 영역 상으로 연장되되, 타 단부는 상기 제1 연결 영역 상으로 연장되지 않는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 제1 연결 영역 상에서, 상기 제1 비트라인들 각각의 일 단부는 그들 각각의 라인부보다 넓은 폭을 가지고,
    상기 제2 연결 영역 상에서, 상기 제2 비트라인들 각각의 일 단부는 그들 각각의 라인부보다 넓은 폭을 갖는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 제1 연결 영역 상에서, 상기 제1 비트 라인들 중 하나의 제1 비트 라인은 이에 인접한 다른 제1 비트 라인 보다 옆으로 돌출되고,
    상기 제2 연결 영역 상에서, 상기 제2 비트 라인들 중 하나의 제2 비트 라인은 이에 인접한 다른 제2 비트 라인 보다 옆으로 돌출되는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 메모리 구조체는:
    반도체막;
    상기 반도체막 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 복수 개의 활성 기둥들을 더 포함하고,
    상기 제1 및 제2 비트라인들은 상기 활성 기둥들의 상단과 전기적으로 연결되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 메모리 구조체는:
    상기 활성 기둥들과 상기 전극들 사이에 개재된 데이터 저장 요소를 더 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 적층 구조체는 복수 개로 제공되어, 상기 제1 및 제2 비트라인들이 연장하는 방향을 따라 서로 이격되고,
    상기 반도체 장치는,
    상기 복수 개의 적층 구조체들 중 최외각의 적층 구조체들의 측면을 덮으며 상기 제1 및 제2 연결 영역들 상으로 연장되는 상부 절연막;
    상기 제1 연결 영역의 상부 절연막 내에 배치되고, 상기 제1 비트 라인들과 상기 제1 연결 도전 라인들을 연결하는 제1 연결 콘택들; 및
    상기 제2 연결 영역의 상부 절연막 내에 배치되고, 상기 제2 비트 라인들과 상기 제2 연결 도전 라인들을 연결하는 제2 연결 콘택들을 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 하부 절연막은 상기 제1 및 제2 연결 영역들로 연장되고,
    상기 반도체 장치는,
    상기 제1 연결 영역의 하부 절연막 내에 배치되고, 상기 제1 연결 콘택들의 일단들과 접하는 제1 연결 도전 패드들; 및
    상기 제2 연결 영역의 하부 절연막 내에 배치되고, 상기 제2 연결 콘택들의 일단들과 접하는 제2 연결 도전 패드들을 더 포함하는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 활성 기둥들의 각각은 상기 적층 구조체를 관통하는 수직 부분들, 및 상기 적층 구조체 아래에서 상기 수직 부분들을 연결하는 수평 부분을 포함하는 반도체 장치.
  13. 제 2 항에 있어서,
    상기 제1 및 제2 비트라인들의 각각은 구리(Cu) 또는 알루미늄(Al)을 포함하고,
    상기 제1 및 제2 연결 도전 라인들의 각각은 텅스텐(W)을 포함하는 반도체 장치.
  14. 기판 상에 차례로 적층된 로직 구조체 및 메모리 구조체를 포함하되,
    상기 로직 구조체는:
    상기 메모리 구조체의 일측에 인접하여 배치되는 제1 페이지 버퍼; 및
    상기 일측에 대향하는 상기 메모리 구조체의 타측에 인접하여 배치되는 제2 페이지 버퍼를 포함하고,
    상기 메모리 구조체는:
    상기 제1 페이지 버퍼와 전기적으로 연결되는 제1 비트라인들; 및
    상기 제2 페이지 버퍼와 전기적으로 연결되는 제2 비트라인들을 포함하되,
    상기 제1 및 제2 비트라인들은 상기 제1 및 제2 페이지 버퍼들이 마주하는 방향을 따라 연장하고, 그들의 연장 방향과 교차하는 방향을 따라 교대로 반복 배치되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 로직 구조체는:
    상기 제1 페이지 버퍼를 구성하는 제1 로직 트랜지스터들과 전기적으로 연결되는 제1 연결 도전 라인들; 및
    상기 제2 페이지 버퍼를 구성하는 제2 로직 트랜지스터들과 전기적으로 연결되는 제2 연결 도전 라인들을 더 포함하되,
    평면적 관점에서, 상기 제1 연결 도전 라인들은 상기 제1 비트라인들과 중첩되고, 상기 제2 연결 도전 라인들은 상기 제2 비트라인들과 중첩되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 비트라인들은 제1 피치를 가지며 교대로 반복 배치되되,
    상기 제1 연결 도전 라인들은 상기 제1 피치보다 큰 제2 피치를 갖고, 상기 제2 연결 도전 라인들은 상기 제1 피치보다 큰 제3 피치를 갖는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 메모리 구조체는:
    반도체막;
    상기 반도체막 상에 수직적으로 적층된 복수 개의 전극들을 각각 포함하는 적층 구조체들; 및
    상기 적층 구조체들의 각각을 관통하는 복수 개의 활성 기둥들을 더 포함하고,
    상기 적층 구조체들은 상기 제1 및 제2 비트라인들이 연장되는 방향을 따라 서로 이격되고,
    상기 제1 및 제2 비트라인들은 상기 활성 기둥들의 상단과 전기적으로 연결되는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 적층 구조체들 중 최외각의 적층 구조체들의 측면을 덮는 상부 절연막, 상기 최외각의 적층 구조체들 중 하나는 상기 제1 페이지 버퍼에 인접하고, 다른 하나는 상기 제2 페이지 버퍼에 인접하되;
    상기 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통하고, 상기 제1 비트라인들과 상기 제1 연결 도전 라인들을 연결하는 제1 연결 콘택들; 및
    상기 다른 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통하고, 상기 제2 비트 라인들과 상기 제2 연결 도전 라인들을 연결하는 제2 연결 콘택들을 더 포함하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 적층 구조체들 중 최외각의 적층 구조체들의 측면을 덮는 상부 절연막;
    상기 최외각의 적층 구조체들 중 어느 하나의 측면을 덮는 상부 절연막을 관통하는 제1 연결 콘택들; 및
    서로 인접한 상기 적층 구조체들 사이에 배치되는 제2 연결 콘택들을 더 포함하되,
    상기 제1 비트라인들과 상기 제1 연결 도전 라인들은 상기 제1 및 제2 콘택 들 중 어느 한 쪽의 콘택들을 통해 서로 연결되고,
    상기 제2 비트라인들과 상기 제2 연결 도전 라인들은 상기 제1 및 제2 콘택 들 중 다른 한 쪽의 콘택들을 통해 서로 연결되는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 최외각의 적층 구조체들 중 하나는 상기 제1 페이지 버퍼에 인접하고, 다른 하나는 상기 제2 페이지 버퍼에 인접하되,
    상기 제1 비트라인들과 상기 제1 연결 도전 라인들이 상기 제1 연결 콘택들을 통해 서로 연결되는 경우, 상기 제1 연결 콘택들은 상기 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통하고,
    상기 제2 비트라인들과 상기 제2 연결 도전 라인들이 상기 제1 연결 콘택들을 통해 서로 연결되는 경우, 상기 제1 연결 콘택들은 상기 다른 하나의 최외각의 적층 구조체의 측면을 덮는 상부 절연막을 관통하는 반도체 장치.
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