KR20210124631A - 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 메모리 장치 - Google Patents

웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 메모리 장치 Download PDF

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KR20210124631A
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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 셀 웨이퍼의 일면에 마련되며 상기 셀 웨이퍼의 메모리 셀 어레이와 연결된 복수의 제1 칼럼 라인 패드들; 상기 셀 웨이퍼의 상기 일면과 본딩되는 페리 웨이퍼의 일측면에 마련되며 상기 페리 웨이퍼의 페이지 버퍼 회로와 연결되고 상기 복수의 제1 칼럼 라인 패드들과 본딩되는 복수의 제2 칼럼 라인 패드들; 상기 셀 웨이퍼의 일면에 마련되며 상기 메모리 셀 어레이와 연결된 복수의 제1 로우 라인 패드들;및 상기 페리 웨이퍼의 상기 일측면에 마련되며 상기 페리 웨이퍼의 로우 디코더와 연결되고 상기 복수의 제1 로우 라인 패드들과 본딩되는 복수의 제2 로우 라인 패드들;을 포함할 수 있다. 상기 제1,제2 칼럼 라인 패드들의 긴 폭 방향과 상기 제1,제2 로우 라인 패드들의 긴 폭 방향이 서로 동일할 수 있다.

Description

웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING WAFER TO WAFER BONDING STRUCTURE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 메모리 장치에 관한 것이다.
휴대 전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서 이러한 제품들의 메모리 장치로 주로 사용되고 있는 불휘발성 메모리 장치의 수요가 증가하고 있다. 불휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 데이터 저장 장치로 많이 사용되고 있다.
최근, 반도체 메모리 장치의 대용량화 및 고성능화를 위한 일환으로 반도체 메모리 장치에 포함된 구성 요소들을 단일 웨이퍼 상에 제작하지 않고 둘 이상의 웨이퍼 상에 제작한 후에 웨이퍼들을 서로 본딩하여 구성 요소들 간을 연결하는 구조가 제안되었다.
본 발명의 실시예들은 수율 향상에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 웨이퍼의 일면에 마련되며 상기 셀 웨이퍼의 메모리 셀 어레이와 연결된 복수의 제1 칼럼 라인 패드들; 상기 셀 웨이퍼의 상기 일면과 본딩되는 페리 웨이퍼의 일측면에 마련되며 상기 페리 웨이퍼의 페이지 버퍼 회로와 연결되고 상기 복수의 제1 칼럼 라인 패드들과 본딩되는 복수의 제2 칼럼 라인 패드들; 상기 셀 웨이퍼의 일면에 마련되며 상기 메모리 셀 어레이와 연결된 복수의 제1 로우 라인 패드들;및 상기 페리 웨이퍼의 상기 일측면에 마련되며 상기 페리 웨이퍼의 로우 디코더와 연결되고 상기 복수의 제1 로우 라인 패드들과 본딩되는 복수의 제2 로우 라인 패드들;을 포함할 수 있다. 상기 제1, 제2 칼럼 라인 패드들의 긴 폭 방향과 상기 제1,제2 로우 라인 패드들의 긴 폭 방향이 서로 동일할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결된 복수의 패스 트랜지스터 그룹들을 포함하는 셀 웨이퍼의 일면에 마련되며 상기 메모리 셀 어레이와 연결된 복수의 제1 칼럼 라인 패드들; 상기 셀 웨이퍼의 상기 일면과 본딩되는 페리 웨이퍼의 일측면에 마련되며 상기 복수의 제1 칼럼 라인 패드들과 본딩되는 복수의 제2 칼럼 라인 패드들; 상기 셀 웨이퍼의 상기 일면에 마련되며 상기 복수의 패스 트랜지스터 그룹들에 공통으로 연결되는 복수의 제1 글로벌 라인 패드들; 상기 페리 웨이퍼의 상기 일측면에 마련되고 상기 제1 글로벌 라인 패드들과 본딩되는 복수의 제2 글로벌 라인 패드들; 상기 셀 웨이퍼의 상기 일면에 마련되며 상기 복수의 패스 트랜지스터 그룹들에 각각 연결되는 복수의 제1 블록 라인 패드들;및 상기 페리 웨이퍼의 상기 일측면에 마련되고 상기 제1 블록 라인 패드들과 본딩되는 복수의 제2 블록 라인 패드들;을 포함할 수 있다. 상기 제1,제2 블록 라인 패드들은 상기 제1,제2 칼럼 라인 패드들 및 상기 제1,제2 글로벌 라인 패드들보다 큰 사이즈를 가질 수 있다. 상기 제1,제2 칼럼 라인 패드들 및 상기 제1,제2 글로벌 라인 패드들은 제1 방향을 따라서 배열되고, 상기 제1,제2 블록 라인 패드들은 상기 제1 방향과 다른 제2 방향을 따라서 배열될 수 있다.
본 발명의 실시예들에 의하면, 셀 웨이퍼와 페리 웨이퍼 간 본딩시 패드 연결 불량을 억제하여 수율 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 4a는 본 발명과 관련된 셀 웨이퍼의 개략적인 평면도이다.
도 4b는 본 발명과 관련된 페리 웨이퍼의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상세 단면도이다.
도 6은 본 발명의 일 실시예에 따른 셀 웨이퍼의 연결 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 7은 본 발명의 일 실시예에 따른 페리 웨이퍼의 연결 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 8은 본 발명의 일 실시예에 따른 페리 웨이퍼의 셀 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 9는 본 발명의 일 실시예에 따른 셀 웨이퍼의 셀 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 셀 웨이퍼의 연결 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 페리 웨이퍼의 연결 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 페리 웨이퍼의 셀 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 셀 웨이퍼의 셀 영역의 패드 배치를 나타낸 예시적인 평면도이다.
도 14는 본 발명의 다른 실시예에 따른 페리 웨이퍼의 셀 영역 패드 배치의 다른 예시를 나타낸 평면도이다.
도 15는 본 발명과 관련된 로우 디코더의 블록도이다.
도 16은 도 15의 패스 트랜지스터 그룹들의 하나 및 이에 대응하는 블록 스위치의 블록도이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타낸 개략적인 단면도이다.
도 18은 도 17의 셀 웨이퍼의 연결 영역을 개략적으로 나타낸 도면이다.
도 19는 도 18의 셀 웨이퍼의 연결 영역을 나타낸 예시적인 단면도이다.
도 20은 도 17의 셀 웨이퍼의 패드 배치를 나타낸 예시적인 평면도이다.
도 21은 도 17의 페리 웨이퍼의 패드 배치를 나타낸 예시적인 평면도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 블록들(BLK) 각각은 복수의 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)를 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 주면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 주면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향 및/혹은 비트 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 및/혹은 워드 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'을 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지(PG)를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 한 개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR)에는 두 개 이상의 드레인 선택 트랜지스터들 및/혹은 두 개 이상의 소스 선택 트랜지스터들이 제공될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 페리 웨이퍼(PW) 및 페리 웨이퍼(PW) 상에 스택된 셀 웨이퍼(CW)를 포함할 수 있다. 도 3은 페리 웨이퍼(PW) 상에 1개의 셀 웨이퍼(CW)가 스택되는 경우를 나타내나, 페리 웨이퍼(PW) 상에 스택되는 셀 웨이퍼(CW)의 개수는 2개 이상일 수도 있다.
셀 웨이퍼(CW)는 메모리 셀 어레이(110)를 포함할 수 있다. 셀 웨이퍼(CW)는 페리 웨이퍼(PW)와 본딩되는 일면에 복수의 제1 칼럼 라인 패드들(PAD1_Col) 및 복수의 제1 로우 라인 패드들(PAD1_Row)을 포함할 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)은 메모리 셀 어레이(110)의 비트 라인들(미도시)에 각각 연결될 수 있다. 제1 로우 라인 패드들(PAD1_Row)은 메모리 셀 어레이(110)의 로우 라인들(미도시)에 각각 연결될 수 있다. 도 3에는 제1 로우 라인 패드(PAD1_Row)가 하나만 도시되어 있으나, 메모리 셀 어레이(110)의 복수의 로우 라인들에 각각 대응하는 복수의 제1 로우 라인 패드들(PAD1_Row)이 제공되는 것으로 이해되어야 할 것이다.
페리 웨이퍼(PW)는 로우 디코더(121) 및 페이지 버퍼 회로(122)를 포함할 수 있다. 도시하지 않았지만, 페리 웨이퍼(PW)는 주변 회로(도 1의 123)를 더 포함할 수 있다. 페리 웨이퍼(PW)는 셀 웨이퍼(CW)와 본딩되는 일측면에 복수의 제2 칼럼 라인 패드들(PAD2_Col) 및 복수의 제2 로우 라인 패드들(PAD2_Row)을 포함할 수 있다.
복수의 제2 칼럼 라인 패드들(PAD2_Col)은 페이지 버퍼 회로(122)와 연결될 수 있다. 복수의 제2 로우 라인 패드들(PAD2_Row)은 로우 디코더(121)와 연결될 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)과 제2 칼럼 라인 패드들(PAD2_Col)이 대응하는 것끼리 서로 연결되고 제1 로우 라인 패드들(PAD1_Row)과 제2 로우 라인 패드들(PAD2_Row)이 대응하는 것끼리 서로 연결되도록, 페리 웨이퍼(PW) 상에 셀 웨이퍼(CW)가 본딩될 수 있다.
도 4a는 본 발명과 관련된 셀 웨이퍼의 개략적인 평면도이고, 도 4b는 본 발명과 관련된 페리 웨이퍼의 개략적인 평면도이다.
도 4a를 참조하면, 반도체 메모리 장치 및/혹은 셀 웨이퍼(CW)는 셀 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 영역(CAR) 및 연결 영역(CNR)은 제1 방향(FD)을 따라서 배치될 수 있다. 자세히 도시하지 않았지만, 셀 웨이퍼(CW)는 복수의 메모리 셀들, 그리고 복수의 메모리 셀들에 연결된 복수의 로우 라인들(RL) 및 복수의 비트 라인들(BL)을 포함할 수 있다. 복수의 메모리 셀들은 셀 영역(CAR)에 배치될 수 있다. 로우 라인들(RL)은 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 배열될 수 있다.
도 4a 및 도 4b를 참조하면, 반도체 메모리 장치의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 로우 디코더(121)로부터 로우 라인들(RL)로 제공되는 신호의 지연(delay)을 줄이는 것이 요구되고 있다. 이에, 로우 디코더(121)를 구성하는 회로들을 연결 영역(CNR)에 배치하고, 로우 라인들(RL)이 배열된 방향인 제2 방향(SD)으로 연장되는 형상을 가지도록 배치하고 있다. 그리고, 로우 라인들(RL) 및 로우 디코더(121)와 연결되는 제1 로우 라인 패드들(PAD1_Row) 및 제2 로우 라인 패드들(PAD2_Row)을 연결 영역(CNR)에 배치하고, 로우 라인들(RL)이 배열된 방향인 제2 방향(SD)을 따라서 배열하고 있다.
반도체 메모리 장치의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 페이지 버퍼 회로(122)로부터 비트 라인들(BL)로 인가되는 신호 및/혹은 비트 라인들(BL)로부터 페이지 버퍼 회로(122)로 수신되는 신호의 지연을 줄이는 것이 요구되고 있다. 이에, 페이지 버퍼 회로(122)를 구성하는 회로들을 셀 영역(CAR)에 배치하고, 비트 라인들(BL)이 배열되는 방향인 제1 방향(FD)으로 연장되는 형상을 가지도록 배치하고 있다. 그리고, 비트 라인들(BL) 및 페이지 버퍼 회로(122)와 연결되는 제1 칼럼 라인 패드들(PAD1_Col) 및 제2 칼럼 라인 패드들(PAD2_Col)을 셀 영역(CAR)에 배치하고, 비트 라인들(BL)이 배열된 방향인 제1 방향(FD)을 따라서 배열하고 있다.
셀 웨이퍼(CW)와 페리 웨이퍼(PW) 간 본딩시에 제1 방향(FD)을 따라서 배열되는 제1 칼럼 라인 패드들(PAD1_Col)과 제2 칼럼 라인 패드들(PAD2_Col) 간 얼라인을 맞추면서, 동시에 제2 방향(SD)을 따라서 배열되는 제1 로우 라인 패드들(PAD1_Row)과 제2 로우 라인 패드들(PAD2_Row) 간 얼라인을 맞추는 것이 용이하지 않으며, 이로 인하여 웨이퍼 본딩시 패드 연결 불량이 발생할 가능성이 크다.
구체적으로, 셀 웨이퍼(CW)와 페리 웨이퍼(PW) 간 본딩시에 제1 방향(FD)을 기준으로 웨이퍼들을 얼라인시킬 경우, 제1 방향(FD)에서의 패드 얼라인 정확도를 높일 수 있을 것이다. 그러나, 제2 방향(SD)에서의 패드 얼라인 정확도를 보장할 수 없게 되어 제2 방향(SD)에서의 패드 얼라인 정확도가 낮아질 수 있다. 이러한 이유로, 제2 방향(SD)을 따라서 배열되는 제1 로우 라인 패드들(PAD1_Row)과 제2 로우 라인 패드들(PAD2_Row) 간에 연결 불량이 발생할 가능성이 크다. 반대로, 셀 웨이퍼(CW)와 페리 웨이퍼(PW) 간 본딩시에 제2 방향(SD)을 기준으로 웨이퍼들을 얼라인시킬 경우, 제2 방향(SD)에서의 패드 얼라인 정확도를 높일 수 있을 것이다. 그러나, 제1 방향(FD)에서의 패드 얼라인 정확도를 보장할 수 없으며 제1 방향(FD)에서의 패드 얼라인 정확도가 낮아질 수 있다. 이에 따라, 제1 방향(FD)을 따라서 배열되는 제1 칼럼 라인 패드들(PAD1_Col) 및 제2 칼럼 라인 패드들(PAD2_Col) 간에 연결 불량이 발생할 가능성이 크다. 본 실시예들은 패드 연결 불량을 줄여줄 수 있는 방안을 제시할 수 있다.
도 5는 본 발명에 따른 반도체 메모리 장치의 예시적인 단면도이다.
도 5를 참조하면, 셀 웨이퍼(CW)는 제1 기판(10) 및 제1 기판(10) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다. 제1 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator)막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다. 전극층들(20)은 로우 라인들을 구성할 수 있다. 전극층들(20) 중에서 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있다. 전극층들(20) 중에서 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(20)은 워드 라인들을 구성할 수 있다.
셀 영역(CAR)에 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 도시하지 않았지만, 수직 채널(CH)은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 셀 영역(CAR)은 메모리 셀들이 위치하는 영역으로 정의될 수 있다.
수직 채널들(CH) 상부에 비트 라인들(BL)이 마련될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고, 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 하부에 비트 라인 컨택들(BLC)이 마련되어 비트 라인들(BL)과 수직 채널들(CH) 간을 연결할 수 있다.
연결 영역(CNR)에서 전극층들(20) 각각은 그것의 상부에 위치하는 다른 전극층들에 의해 노출되는 패드 영역(PR)를 가질 수 있다. 각 전극층(20)의 패드 영역(PR)에 컨택(C11)이 연결될 수 있다. 연결 영역(CNR)에 전극층들(20)의 패드 영역들(PR)에 의해 제공되는 복수의 계단 구조들이 마련될 수 있다.
연결 영역(CNR)은 복수의 계단 영역들(SR) 및 복수의 버퍼 영역들(BR)로 구분될 수 있다. 복수의 계단 영역들(SR)은 제1 방향(FD)을 따라서 배열될 수 있다. 버퍼 영역(BR)은 이웃하는 계단 영역들(SR) 사이에 배치될 수 있다. 복수의 계단 영역들(SR) 및 복수의 버퍼 영역들(BR)이 제1 방향(FD)을 따라서 교대로 배치될 수 있다. 계단 구조들은 계단 영역들(SR)에 각각 배치될 수 있다.
제1 기판(10) 상에 절연층(ILD1)이 마련되어 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22), 그리고 복수의 수직 채널들(CH)을 덮을 수 있다. 절연층(ILD1)의 상부면은 페리 웨이퍼(PW)와 본딩되는 셀 웨이퍼(CW)의 일면을 구성할 수 있다. 셀 웨이퍼(CW)의 일면에 복수의 제1 로우 라인 패드들(PAD1_Row) 및 복수의 제1 칼럼 라인 패드들(PAD1_Col)이 마련될 수 있다. 복수의 제1 로우 라인 패드들(PAD1_Row) 각각은 컨택들(C11,C12) 및 배선(M11)을 통해서 전극층들(20)의 하나와 연결될 수 있다. 복수의 제1 칼럼 라인 패드들(PAD1_Col) 각각은 컨택(C13)을 통해서 비트 라인들(BL)의 하나와 연결될 수 있다. 도 5에는 복수의 전극층들(20)의 일부개와 연결되는 제1 로우 라인 패드들(PAD1_Row)만 나타내었으나, 복수의 전극층들(20)에 각각 대응하는 복수의 제1 로우 라인 패드들(PAD1_Row)이 구비되고 각 전극층(20)이 대응하는 제1 로우 라인 패드(PAD1_Row)와 연결되는 것으로 이해되어야 할 것이다.
페리 웨이퍼(PW)는 제2 기판(12) 및 제2 기판(12) 상에 마련된 로직 회로(30)를 포함할 수 있다. 로직 회로(30)는 복수의 패스 트랜지스터들(X_HVN) 및 복수의 비트 라인 선택 트랜지스터들(Y_HVN)을 포함할 수 있다. 복수의 패스 트랜지스터들(X_HVN)은 로우 디코더(도 3의 121)에 포함될 수 있고, 복수의 비트 라인 선택 트랜지스터들(Y_HVN)은 페이지 버퍼 회로(도 3의 122)에 포함될 수 있다. 도면부호 JC1은 패스 트랜지스터(X_HVN)의 접합 영역을 나타내고, 도면부호 JC2는 비트 라인 선택 트랜지스터(Y_HVN)의 접합 영역을 나타낸다.
제2 기판(12) 상에 절연층(ILD2)이 마련되어 로직 회로(30)를 덮을 수 있다. 절연층(ILD2)의 하부면은 셀 웨이퍼(CW)와 본딩되는 페리 웨이퍼(PW)의 일측면을 구성할 수 있다. 페리 웨이퍼(PW)의 일측면에 복수의 제2 로우 라인 패드들(PAD2_Row) 및 복수의 제2 칼럼 라인 패드들(PAD2_Col)이 마련될 수 있다. 복수의 제2 로우 라인 패드들(PAD2_Row) 각각은 컨택들(C21,C22,C23) 및 배선들(M21,M22)을 통해서 패스 트랜지스터들(X_HVN)의 하나와 연결될 수 있다. 복수의 제2 칼럼 라인 패드들(PAD2_Col) 각각은 컨택들(C24,C25,C26) 및 배선들(M23,M24)을 통해서 비트 라인 선택 트랜지스터들(Y_HVN)의 하나와 연결될 수 있다. 도 5에는 복수의 비트 라인 선택 트랜지스터들(Y_HVN)의 일부개와 연결되는 제2 칼럼 라인 패드들(PAD2_Col)만 나타내었으나, 복수의 비트 라인 선택 트랜지스터들(Y_HVN)에 각각 대응하는 복수의 제2 칼럼 라인 패드들(PAD2_Col)이 구비되고 각 비트 라인 선택 트랜지스터(Y_HVN)가 대응하는 제2 칼럼 라인 패드(PAD2_Col)와 연결되는 것으로 이해되어야 할 것이다.
제1 칼럼 라인 패드들(PAD1_Col)과 제2 칼럼 라인 패드들(PAD2_Col)이 대응하는 것끼리 서로 연결되고 제1 로우 라인 패드들(PAD1_Row)과 제2 로우 라인 패드들(PAD2_Row)이 대응하는 것끼리 서로 연결되도록, 페리 웨이퍼(PW) 상에 셀 웨이퍼(CW)가 본딩될 수 있다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 부분을 나타낸 평면도들이다.
구체적으로, 도 6은 본 발명의 일 실시예에 따른 셀 웨이퍼(CW)의 연결 영역(CNR)을 나타낸 예시적인 평면도이고, 도 7은 본 발명의 일 실시예에 따른 페리 웨이퍼(PW)의 연결 영역(CNR)을 나타낸 예시적인 평면도이고, 도 8은 본 발명의 일 실시예에 따른 페리 웨이퍼(PW)의 셀 영역(CAR)을 나타낸 예시적인 평면도이고, 도 9는 본 발명의 일 실시예에 따른 셀 웨이퍼(CW)의 셀 영역(CAR)을 나타낸 예시적인 평면도이다.
도 6을 참조하면, 셀 웨이퍼(CW)에 마련된 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 도 5에 도시된 복수의 전극층들(도 5의 20) 및 복수의 층간절연층들(도 5의 22)을 분할하는 복수의 슬릿들(SLT)이 마련될 수 있다. 복수의 슬릿들(SLT)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 제공될 수 있다. 메모리 블록(BLK)은 인접한 한 쌍의 슬릿들(SLT) 사이에 배치될 수 있다. 메모리 블록들(BLK)은 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 배열될 수 있다.
셀 웨이퍼(CW)의 연결 영역(CNR)에 복수의 제1 로우 라인 패드들(PAD1_Row)이 배치될 수 있다. 복수의 제1 로우 라인 패드들(PAD1_Row)은 제3 방향(TD)에서 메모리 블록들(BLK)과 중첩될 수 있다. 제1 로우 라인 패드들(PAD1_Row) 각각은 컨택들(C11,C12) 및 배선(M11)을 통해서 패드 영역(PR)과 연결될 수 있다. 하나의 계단 영역(SR)에 마련된 복수의 패드 영역들(PR)과 연결되는 복수의 제1 로우 라인 패드들(PAD1_Row)은 하나의 계단 영역(SR)과 이웃하는 한 쌍의 버퍼 영역들(BR)에 배치될 수 있다. 제1 로우 라인 패드들(PAD1_Row)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다.
제1 방향(FD)에서 제1 로우 라인 패드(PAD1_Row)의 폭은 W11일 수 있고, 제2 방향(SD)에서 제1 로우 라인 패드(PAD1_Row)의 폭은 W12일 수 있다. 본 실시예에서, W11은 W12보다 클 수 있다. 제1 로우 라인 패드들(PAD1_Row)은 제1 방향(FD)으로 긴 형태를 가질 수 있다. 제1 로우 라인 패드들(PAD1_Row)의 긴 폭 방향은 제1 방향(FD)일 수 있고, 제1 로우 라인 패드들(PAD1_Row)의 짧은 폭 방향은 제2 방향(SD)일 수 있다.
도 7을 참조하면, 페리 웨이퍼(PW)의 연결 영역(CNR)에 복수의 제2 로우 라인 패드들(PAD2_Row)이 배치될 수 있다. 제1 로우 라인 패드들(도 6의 PAD1_Row)과 유사하게, 제2 로우 라인 패드들(PAD2_Row)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다. 제1 방향(FD)에서 제2 로우 라인 패드(PAD2_Row)의 폭은 W21일 수 있고, 제2 방향(SD)에서 제2 로우 라인 패드(PAD2_Row)의 폭은 W22일 있다. 본 실시예에서, W21은 W22보다 클 수 있다. 제2 로우 라인 패드들(PAD2_Row)은 제1 방향(FD)으로 긴 형태를 가질 수 있다. 제2 로우 라인 패드들(PAD2_Row)의 긴 폭 방향은 제1 방향(FD)일 수 있고, 제2 로우 라인 패드들(PAD2_Row)의 짧은 폭 방향은 제2 방향(SD)일 수 있다.
도 8을 참조하면, 페리 웨이퍼(PW)의 셀 영역(CAR)에 페이지 버퍼 회로의 비트 라인 선택 트랜지스터들(Y_HVN)이 배치될 수 있다. 비트 라인 선택 트랜지스터들(Y_HVN)은 제1 방향(FD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다. 비트 라인 선택 트랜지스터들(Y_HVN)은 페이지 버퍼 고전압 회로를 구성할 수 있다.
도면 부호 Y_HVN로 표시된 박스는 단위 비트 라인 선택 트랜지스터가 배치되는 영역을 나타내는 것으로, 실제 비트 라인 선택 트랜지스터를 의미하는 것은 아니다. 이하에서는 편의상 비트 라인 선택 트랜지스터가 배치되는 영역을 비트 라인 선택 트랜지스터와 동일한 도면 부호를 사용하여 표시할 것이다. 도면 부호 Y_HVN로 표시된 박스의 제1 방향(FD)의 폭은 비트 라인 선택 트랜지스터의 제1 방향(FD) 피치에 해당할 수 있고, 도면 부호 Y_HVN로 표시된 박스의 제2 방향(SD)의 폭은 비트 라인 선택 트랜지스터의 제2 방향(SD) 피치에 해당할 수 있다.
비트 라인 선택 트랜지스터(Y_HVN)의 제1 방향(FD) 피치 내에 8개의 비트 라인들(BL)이 배치될 수 있다. 비트 라인 선택 트랜지스터(Y_HVN)의 제1 방향(FD) 피치는 비트 라인(BL) 피치의 8배에 해당할 수 있다. 이러한 경우, 8개의 비트 라인 선택 트랜지스터들(Y_HVN)이 제2 방향(SD)을 따라서 배열될 수 있고, 페이지 버퍼 고전압 회로는 8개의 행(row)으로 구성된 것으로 정의될 수 있다. 즉, 하나의 열에 배치되는 비트 라인 선택 트랜지스터들(Y_HVN)의 개수는 비트 라인 선택 트랜지스터(Y_HVN)의 제1 방향(FD) 피치 내에 배치되는 비트 라인(BL)의 개수와 동일할 수 있다. 따라서, 비트 라인 선택 트랜지스터(Y_HVN)의 제1 방향(FD) 피치가 달라질 경우, 하나의 열에 배치되는 비트 라인 선택 트랜지스터들(Y_HVN)의 개수도 달라질 수 있다. 다만, 본 실시예가 이로 한정되는 것은 아니고, 하나의 열에 배치되는 비트 라인 선택 트랜지스터들(Y_HVN)의 개수가 비트 라인 선택 트랜지스터(Y_HVN)의 제1 방향(FD) 피치 내에 배치되는 비트 라인들(BL)의 개수와 다른 경우에도 적용될 수 있다.
도 8에는 페이지 버퍼 고전압 회로가 4개의 열을 가지는 것으로 도시되어 있으나, 이는 설명의 편의를 위해 간략히 도시한 것이다. 페이지 버퍼 고전압 회로는 메모리 셀 어레이의 사이즈에 맞추어 많은 수의 열로 구성될 수 있다.
페리 웨이퍼(PW)의 셀 영역(CAR)에 복수의 제2 칼럼 라인 패드들(PAD2_Col)이 배치될 수 있다. 복수의 제2 칼럼 라인 패드들(PAD2_Col)은 제3 방향(TD)에서 비트 라인 선택 트랜지스터들(Y_HVN)과 중첩될 수 있다. 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열되는 비트 라인 선택 트랜지스터들(Y_HVN)과 유사하게, 제2 칼럼 라인 패드들(PAD2_Col)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다.
제1 방향(FD)에서 제2 칼럼 라인 패드(PAD2_Col)의 폭은 W31일 수 있고, 제2 방향(SD)에서 제2 칼럼 라인 패드(PAD2_Col)의 폭은 W32일 수 있다. 본 실시예에서, W31은 W32보다 클 수 있다. 제2 칼럼 라인 패드들(PAD2_Col)은 제1 방향(FD)으로 긴 형태를 가질 수 있다. 제2 칼럼 라인 패드들(PAD2_Col)의 긴 폭 방향은 제1 방향(FD)일 수 있고, 제2 칼럼 라인 패드들(PAD2_Col)의 짧은 폭 방향은 제2 방향(SD)일 수 있다.
제1 방향(FD)에서 제2 칼럼 라인 패드(PAD2_Col)의 폭은 제1 방향(FD)에서 비트 라인 선택 트랜지스터들(Y_HVN)의 피치보다 클 수 있다. 각 제2 칼럼 라인 패드(PAD2_Col)는 제1 방향(FD)으로 이웃하는 적어도 2개의 비트 라인 선택 트랜지스터들(Y_HVN)과 중첩될 수 있다. 제2 방향(SD)에서 제2 칼럼 라인 패드(PAD2_Col)의 폭은 제2 방향(SD)에서 비트 라인 선택 트랜지스터들(Y_HVN)의 피치보다 작을 수 있다. 예시적으로, 제2 방향(SD)에서 각 제2 칼럼 라인 패드(PAD2_Col)의 폭은 폭은 제2 방향(SD)에서 비트 라인 선택 트랜지스터들(Y_HVN)의 피치의 절반보다 작을 수 있다.
도 9를 참조하면, 셀 웨이퍼(CW)의 셀 영역(CAR)에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고, 제1 방향(FD)을 따라서 배열될 수 있다. 셀 웨이퍼(CW)의 셀 영역(CAR)에 복수의 제1 칼럼 라인 패드들(PAD1_Col)이 배치될 수 있다. 제1 칼럼 라인 패드들(PAD1_Col) 각각은 컨택(C13)을 통해서 비트 라인들(BL)의 하나와 연결될 수 있다.
제2 칼럼 라인 패드들(도 8의 PAD2_Col)과 유사하게, 제1 칼럼 라인 패드들(PAD1_Col)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다. 제1 방향(FD)에서 제1 칼럼 라인 패드(PAD1_Col)의 폭은 W41일 수 있고, 제2 방향(SD)에서 제1 칼럼 라인 패드(PAD1_Col)의 폭은 W42일 수 있다. 본 실시예에서, W41은 W42보다 클 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)은 제1 방향(FD)으로 긴 형태를 가질 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)의 긴 폭 방향은 제1 방향(FD)일 수 있고, 제1 칼럼 라인 패드들(PAD1_Col)의 짧은 폭 방향은 제2 방향(SD)일 수 있다.
도 6 내지 도 9를 다시 참조하면, 셀 웨이퍼(CW)와 페리 웨이퍼(PW) 간 본딩시에 제2 방향(SD)을 기준으로 웨이퍼들을 얼라인시킬 수 있다. 이러한 경우, 제2 방향(SD)에서의 패드 얼라인 정확도를 높일 수 있지만, 제1 방향(FD)에서의 패드 얼라인 정확도를 보장할 수 없게 되어 제1 방향(FD)에서의 패드 얼라인 정확도가 낮아질 수 있다. 도 6 내지 도 9를 참조로 설명한 바와 같이, 제1,제2 로우 라인 패드들(PAD1_Row,PAD2_Row)의 긴 폭 방향과 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col)의 긴 폭 방향이 제1 방향(FD)으로 모두 동일하므로, 제1 방향(FD)에서 제1 로우 라인 패드들(PAD1_Row)과 제2 로우 라인 패드들(PAD2_Row) 간 얼라인 마진, 그리고 제1 방향(FD)에서 제1 칼럼 라인 패드들(PAD1_Col)과 제2 칼럼 라인 패드들(PAD2_Col) 간 얼라인 마진은 충분히 클 것이다. 따라서, 제1 방향(FD)에서의 패드 얼라인 정확도가 낮더라도 패드 연결 불량이 억제되거나 또는 방지될 수 있을 것이다.
도 10 내지 도 14는 본 발명의 다른 실시에에 따른 반도체 메모리 장치의 주요 부분을 나타낸 평면도들이다.
구체적으로, 도 10은 본 발명의 다른 실시예에 따른 셀 웨이퍼(CW)의 연결 영역(CNR)을 나타낸 예시적인 평면도이고, 도 11은 본 발명의 다른 실시예에 따른 페리 웨이퍼(PW)의 연결 영역(CNR)을 나타낸 예시적인 평면도이고, 도 12는 본 발명의 다른 실시예에 따른 페리 웨이퍼(PW)의 셀 영역(CAR)을 나타낸 예시적인 평면도이고, 도 13은 본 발명의 다른 실시예에 따른 셀 웨이퍼(CW)의 셀 영역(CAR)을 나타낸 예시적인 평면도이고, 도 14는 본 발명의 다른 실시예에 따른 페리 웨이퍼(CW)의 셀 영역(CAR)의 다른 예시를 나타낸 평면도이다.
도 10을 참조하면, 셀 웨이퍼(CW)의 연결 영역(CNR)에 복수의 제1 로우 라인 패드들(PAD1_Row)이 배치될 수 있다. 복수의 제1 로우 라인 패드들(PAD1_Row)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다. 제1 방향(FD)에서 제1 로우 라인 패드(PAD1_Row)의 폭은 W11일 수 있고, 제2 방향(SD)에서 제1 로우 라인 패드(PAD1_Row)의 폭은 W12일 수 있다. 본 실시예에서, W12는 W11보다 클 수 있다. 제1 로우 라인 패드들(PAD1_Row)은 제2 방향(SD)으로 긴 형태를 가질 수 있다. 제1 로우 라인 패드들(PAD1_Row)의 긴 폭 방향은 제2 방향(SD)일 수 있고, 제1 로우 라인 패드들(PAD1_Row)의 짧은 폭 방향은 제1 방향(FD)일 수 있다.
도 11을 참조하면, 페리 웨이퍼(PW)의 연결 영역(CNR)에 복수의 제2 로우 라인 패드들(PAD2_Row)이 배치될 수 있다. 제1 로우 라인 패드들(PAD1_Row)과 유사하게, 제2 로우 라인 패드들(PAD2_Row)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다. 제1 방향(FD)에서 제2 로우 라인 패드(PAD2_Row)의 폭은 W21일 수 있고, 제2 방향(SD)에서 제2 로우 라인 패드(PAD2_Row)의 폭은 W22일 있다. 본 실시예에서, W22은 W21보다 클 수 있다. 제2 로우 라인 패드들(PAD2_Row)은 제2 방향(SD)으로 긴 형태를 가질 수 있다. 제2 로우 라인 패드들(PAD2_Row)의 긴 폭 방향은 제2 방향(SD)일 수 있고, 제2 로우 라인 패드들(PAD2_Row)의 짧은 폭 방향은 제1 방향(FD)일 수 있다.
도 12를 참조하면, 페리 웨이퍼(PW)의 셀 영역(CAR)에 복수의 제2 칼럼 라인 패드들(PAD2_Col)이 배치될 수 있다. 복수의 제2 칼럼 라인 패드들(PAD2_Col)은 제3 방향(TD)에서 비트 라인 선택 트랜지스터들(Y_HVN)과 중첩될 수 있다. 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열되는 비트 라인 선택 트랜지스터들(Y_HVN)과 유사하게, 제2 칼럼 라인 패드들(PAD2_Col)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다.
제1 방향(FD)에서 제2 칼럼 라인 패드(PAD2_Col)의 폭은 W31일 수 있고, 제2 방향(SD)에서 제2 칼럼 라인 패드(PAD2_Col)의 폭은 W32일 수 있다. 본 실시예에서, W32는 W31보다 클 수 있다. 제2 칼럼 라인 패드들(PAD2_Col)은 제2 방향(SD)으로 긴 형태를 가질 수 있다. 제2 칼럼 라인 패드들(PAD2_Col)의 긴 폭 방향은 제2 방향(SD)일 수 있고, 제2 칼럼 라인 패드들(PAD2_Col)의 짧은 폭 방향은 제1 방향(FD)일 수 있다.
제2 방향(SD)에서 각 제2 칼럼 라인 패드들(PAD2_Col)의 폭은 제2 방향(SD)에서 비트 라인 선택 트랜지스터들(Y_HVN)의 피치보다 클 수 있다. 각 제2 칼럼 라인 패드(PAD2_Col)는 제2 방향(SD)으로 이웃하는 적어도 2개의 비트 라인 선택 트랜지스터들(Y_HVN)과 중첩될 수 있다.
도 13을 참조하면, 셀 웨이퍼(CW)의 셀 영역(CAR)에 복수의 제1 칼럼 라인 패드들(PAD1_Col)이 배치될 수 있다. 제2 칼럼 라인 패드들(도 12의 PAD2_Col)과 유사하게, 제1 칼럼 라인 패드들(PAD1_Col)은 제1 방향(SD) 및 제2 방향(SD)으로 2차원적으로 배열될 수 있다. 제1 방향(FD)에서 제1 칼럼 라인 패드(PAD1_Col)의 폭은 W41일 수 있고, 제2 방향(SD)에서 제1 칼럼 라인 패드(PAD1_Col)의 폭은 W42일 수 있다. 본 실시예에서, W42는 W41보다 클 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)은 제2 방향(SD)으로 긴 형태를 가질 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)의 긴 폭 방향은 제2 방향(SD)일 수 있고, 제1 칼럼 라인 패드들(PAD1_Col)의 짧은 폭 방향은 제1 방향(FD)일 수 있다.
도 14를 참조하면, 셀 영역(CAR)은 복수의 페이지 버퍼 저전압 영역들(PBR_LVN) 및 복수의 페이지 버퍼 고전압 영역들(PBR_HVN)을 포함할 수 있다. 페이지 버퍼 저전압 영역들(PBR_LVN)은 제2 방향(SD)을 따라서 배열될 수 있다. 페이지 버퍼 고전압 영역들(PBR_HVN) 각각은 인접한 한 쌍의 저전압 페이지 버퍼 영역들(PBR_LVN) 사이에 배치될 수 있다. 페이지 버퍼 저전압 영역들(PBR_LVN)과 고전압 페이지 버퍼 영역들(PBR_HVN)은 제2 방향(SD)을 따라서 교대로 배치될 수 있다.
페이지 버퍼 고전압 영역들(PBR_HVN)에 페이지 버퍼들의 비트 라인 선택 트랜지스터들(Y_HVN)이 배치될 수 있다. 도시하지 않았지만, 페이지 버퍼 저전압 영역들(PBR_LVN)에는 페이지 버퍼들의 래치 회로들이 배치될 수 있다. 예시적으로, 4개의 페이지 버퍼 고전압 영역들(PBR_HVN)을 포함하고, 비트 라인 선택 트랜지스터들(Y_HVN)이 8개의 행으로 배치되는 경우, 페이지 버퍼 고전압 영역들(PBR_HVN) 각각에 비트 라인 선택 트랜지스터들(Y_HVN)이 2개의 행으로 배치될 수 있다.
페리 웨이퍼(PW)의 셀 영역(CAR)에 복수의 제2 칼럼 라인 패드들(PAD2_Col)이 배치될 수 있다. 제2 칼럼 라인 패드들(PAD2_Col)은 제3 방향(TD)에서 페이지 버퍼 고전압 영역들(PBR_HVN) 및 페이지 버퍼 저전압 영역들(PBR_LVN)과 중첩될 수 있다. 예시적으로, 제2 칼럼 라인 패드들(PAD2_Col) 각각은 적어도 하나의 페이지 버퍼 고전압 영역(PBR_HVN) 및 이와 이웃하는 적어도 하나의 페이지 버퍼 저전압 영역(PBR_LVN)과 중첩될 수 있다.
도 10 내지 도 14를 다시 참조하면, 셀 웨이퍼(CW)와 페리 웨이퍼(PW) 간 본딩시에 제1 방향(FD)을 기준으로 패드들을 얼라인시킬 수 있다. 이러한 경우, 제1 방향(FD)에서의 패드 얼라인 정확도를 높일 수 있지만, 제2 방향(SD)에서의 패드 얼라인 정확도를 보장할 수 없게 되어 제2 방향(SD)에서의 패드 얼라인 정확도가 낮아질 수 있다. 도 10 내지 도 14를 참조로 설명한 바와 같이, 제1,제2 로우 라인 패드들(PAD1_Row,PAD2_Row)의 긴 폭 방향과 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col)의 긴 폭 방향이 제2 방향(SD)으로 모두 동일하므로, 제2 방향(SD)에서 제1 로우 라인 패드들(PAD1_Row)과 제2 로우 라인 패드들(PAD2_Row) 간 얼라인 마진, 그리고 제2 방향(SD)에서 제1 칼럼 라인 패드들(PAD1_Col)과 제2 칼럼 라인 패드들(PAD2_Col)간 얼라인 마진은 충분히 클 것이다. 따라서, 제2 방향(SD)에서의 패드 얼라인 정확도가 낮더라도 패드 연결 불량이 억제되거나 또는 방지될 수 있을 것이다.
도 15는 본 발명과 관련된 로우 디코더의 블록도이고, 도 16은 도 15의 패스 트랜지스터 그룹들의 하나(PTG) 및 이에 대응하는 블록 스위치(SW)의 블록도이다.
도 15를 참조하면, 로우 디코더(121)는 패스 트랜지스터 회로(121A), 블록 디코더(121B) 및 글로벌 라인 디코더(121C)를 포함할 수 있다.
패스 트랜지스터 회로(121A)는 복수의 패스 트랜지스터 그룹들(PTG)을 포함할 수 있다. 복수의 패스 트랜지스터 그룹들(PTG)은 메모리 블록들(도 1의 BLK)에 각각 연결될 수 있다. 패스 트랜지스터 그룹들(PTG) 각각은 로컬 라인들(LRL)을 통해서 대응하는 메모리 블록과 연결될 수 있다. 패스 트랜지스터 그룹들(PTG)은 글로벌 라인들(GRL)에 공통으로 연결될 수 있고, 글로벌 라인들(GRL)을 통해서 글로벌 라인 디코더(121C)와 연결될 수 있다. 로컬 라인들(LRL)은 패스 트랜지스터 그룹마다 개별적으로 제공될 수 있다. 글로벌 라인들(GRL)은 패스 트랜지스터 그룹들(PTG)에 공통으로 제공될 수 있다. 복수의 패스 트랜지스터 그룹들(PTG)은 글로벌 라인들(GRL)을 공유할 수 있다.
블록 디코더(121B)는 주변 회로(도 1의 123)로부터 수신되는 로우 어드레스(X_A)에 응답하여 패스 트랜지스터 회로(121A)에 포함된 패스 트랜지스터 그룹들(PTG)의 하나를 선택할 수 있다. 블록 디코더(121B)는 패스 트랜지스터 그룹들(PTG)에 각각 연결된 복수의 블록 스위치들(SW)을 포함할 수 있다. 주변 회로로부터 로우 어드레스(X_A)가 수신되면 수신된 로우 어드레스(X_A)에 응답하여 블록 스위치들(SW) 중 어느 하나가 활성화될 수 있다. 활성화된 블록 스위치(SW)는 주변 회로로부터 제공되는 신호를 블록 라인(BLKWL)을 통해서 대응하는 패스 트랜지스터 그룹(PTG)에 전달할 수 있다.
블록 디코더(121B)에 의해 선택된, 즉 블록 디코더(121B)로부터 신호를 제공받은 패스 트랜지스터 그룹(PTG)은 대응하는 메모리 블록에 연결된 로컬 라인들(LRL)을 글로벌 라인들(GRL)에 연결할 수 있다.
도 16을 참조하면, 패스 트랜지스터 그룹(PTG)은 복수의 글로벌 라인들(GRL)과 복수의 로컬 라인들(LRL) 사이에 연결된 복수의 패스 트랜지스터들(X_HVN)을 포함할 수 있다. 복수의 글로벌 라인들(GRL)은 적어도 하나의 글로벌 드레인 선택 라인(GDSL), 복수의 글로벌 워드 라인들(GWL) 및 적어도 하나의 글로벌 소스 선택 라인(GSSL)을 포함할 수 있다. 복수의 로컬 라인들(LRL)은 적어도 하나의 로컬 드레인 선택 라인(LDSL), 복수의 로컬 워드 라인들(LWL) 및 적어도 하나의 로컬 소스 선택 라인(LSSL)을 포함할 수 있다.
패스 트랜지스터 그룹(PTG)에 포함된 패스 트랜지스터들(X_HVN)의 개수는 대응하는 메모리 블록에 포함된 로우 라인들(도 1의 RL)의 개수와 실질적으로 동일할 수 있다. 블록 스위치(SW)는 블록 라인(BLKWL)을 통해서 패스 트랜지스터 그룹(PTG)에 포함된 패스 트랜지스터들(X_HVN)의 게이트들에 공통으로 연결될 수 있다. 블록 스위치(SW)는 주변 회로(도 1의 123)로부터 신호를 제공받고, 로우 어드레스(X_A)에 응답하여 주변 회로(140)로부터 제공받은 신호를 블록 라인(BLKWL)에 전달할 수 있다.
패스 트랜지스터들(X_HVN)은 블록 라인(BLKWL)에 인가되는 신호에 응답하여 복수의 글로벌 라인들(GRL)과 복수의 로컬 라인들(LRL) 간을 연결할 수 있고, 글로벌 라인들(GRL)에 로딩되는 동작 전압을 로컬 라인들(LRL)에 전달할 수 있다.
도 17은 본 발명에 따른 반도체 메모리 장치의 다른 예시를 나타낸 개략적인 단면도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 페리 웨이퍼(PW) 및 페리 웨이퍼(PW) 상에 스택된 셀 웨이퍼(CW)를 포함할 수 있다. 도 17은 페리 웨이퍼(PW) 상에 1개의 셀 웨이퍼(CW)가 스택되는 경우를 나타내나, 페리 웨이퍼(PW) 상에 스택되는 셀 웨이퍼(CW)의 개수는 2개 이상일 수도 있다.
셀 웨이퍼(CW)는 메모리 셀 어레이(110) 및 패스 트랜지스터 회로(121A)를 포함할 수 있다. 패스 트랜지스터 회로(121A)에 포함된 복수의 패스 트랜지스터들(X_HVN)은 복수의 로컬 라인들(LRL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다.
셀 웨이퍼(CW)는 페리 웨이퍼(PW)와 본딩되는 일면에 복수의 제1 칼럼 라인 패드들(PAD1_Col), 복수의 제1 글로벌 라인 패드들(PAD1_GRL), 제1 블록 라인 패드(PAD1_BLK)를 포함할 수 있다.
도 17에는 하나의 패스 트랜지스터 그룹(PTG)만 도시되어 있으나, 메모리 셀 어레이(110)에 포함된 메모리 블록들의 개수와 같은 개수의 패스 트랜지스터 그룹들(PTG)이 패스 트랜지스터 회로(121A)에 포함되어 있는 것으로 이해되어야 할 것이다. 도 17에는 제1 블록 라인 패드(PAD1_BLK)가 하나만 도시되어 있으나, 메모리 셀 어레이(110)에 포함된 메모리 블록들의 개수와 같은 개수의 제1 블록 라인 패드(PAD1_BLK)가 셀 웨이퍼(CW)에 포함되어 있는 것으로 이해되어야 할 것이다.
복수의 제1 칼럼 라인 패드들(PAD1_Col)은 메모리 셀 어레이(110)의 비트 라인들(미도시)에 각각 연결될 수 있다. 복수의 제1 글로벌 라인 패드들(PAD1_GRL)은 패스 트랜지스터 그룹(PTG)에 포함된 복수의 패스 트랜지스터들(X_HVN)의 일측 단자들에 각각 연결될 수 있다. 제1 블록 라인 패드(PAD1_BLK)는 패스 트랜지스터 그룹(PTG)에 포함된 복수의 패스 트랜지스터들(X_HVN)의 게이트들에 공통으로 연결될 수 있다.
페리 웨이퍼(PW)는 블록 디코더(121B), 글로벌 라인 디코더(121C) 및 페이지 버퍼 회로(122)를 포함할 수 있다. 도시하지 않았지만, 페리 웨이퍼(PW)는 주변 회로(도 1의 123)를 더 포함할 수 있다. 페리 웨이퍼(PW)는 셀 웨이퍼(CW)와 본딩되는 일측면에 복수의 제2 칼럼 라인 패드들(PAD2_Col), 복수의 제2 글로벌 라인 패드들(PAD2_GRL) 및 제2 블록 라인 패드(PAD2_BLK)를 포함할 수 있다.
복수의 제2 칼럼 라인 패드들(PAD2_Col)은 페이지 버퍼 회로(122)와 연결될 수 있다. 복수의 제2 글로벌 라인 패드들(PAD2_GRL)은 글로벌 라인 디코더(121C)와 연결될 수 있다. 제2 블록 라인 패드(PAD2_BLK)는 블록 디코더(121B)와 연결될 수 있다. 도 17에는 제2 블록 라인 패드(PAD1_BLK)가 하나만 도시되어 있으나, 메모리 셀 어레이(110)에 포함된 메모리 블록들의 개수와 같은 개수의 제2 블록 라인 패드(PAD2_BLK)가 페리 웨이퍼(PW)에 포함되어 있는 것으로 이해되어야 할 것이다.
복수의 제1 칼럼 라인 패드들(PAD1_Col)과 복수의 제2 칼럼 라인 패드들(PAD2_Col)이 대응하는 것끼리 서로 연결되고, 복수의 제1 글로벌 라인 패드들(PAD1_GRL)과 복수의 제2 글로벌 라인 패드들(PAD2_GRL)이 대응하는 것끼리 서로 연결되고, 제1 블록 라인 패드(PAD1_BLK)와 제2 블록 라인 패드(PAD2_BLK)가 서로 연결되도록, 페리 웨이퍼(PW) 상에 셀 웨이퍼(CW)가 본딩될 수 있다.
도 18은 도 17의 셀 웨이퍼의 예시적인 도면이다.
도 18을 참조하면, 복수의 메모리 블록들(BLK) 각각에 복수의 패스 트랜지스터들(X_HVN)이 연결될 수 있다. 각 메모리 블록(BLK)에 연결된 복수의 패스 트랜지스터들(X_HVN)은 단일 패스 트랜지스터 그룹(도 15의 PTG)에 포함될 수 있다. 단일 메모리 블록(BLK)에 연결된 패스 트랜지스터들(X_HVN)의 게이트들은 하나의 제1 블록 라인 패드(PAD1_BLK)와 연결될 수 있다. 제1 블록 라인 패드(PAD1_BLK)는 메모리 블록(BLK) 마다 제공될 수 있다. 제1 블록 라인 패드(PAD1_BLK)의 개수는 메모리 블록들(BLK)의 개수와 실질적으로 동일할 수 있다.
각 제1 글로벌 라인 패드(PAD1_GRL)에 서로 다른 메모리 블록들(BLK)에 연결된 패스 트랜지스터들(X_HVN)의 일측 단자들이 공통으로 연결될 수 있다. 메모리 블록들(BLK)에 연결된 패스 트랜지스터들(X_HVN)의 개수가 서로 동일한 경우, 제1 글로벌 라인 패드들(PAD1_GRL)의 개수는 단일 메모리 블록(BLK)에 연결된 패스 트랜지스터들(X_HVN)의 개수와 실질적으로 동일할 수 있다.
도 19는 도 18의 셀 웨이퍼의 연결 영역의 예시적인 단면도이다.
도 19를 참조하면, 셀 웨이퍼(CW)는 제1 기판(10) 하부의 제3 기판(14) 상에 마련된 복수의 패스 트랜지스터들(X_HVN)을 포함할 수 있다. 복수의 패스 트랜지스터들(X_HVN)은 연결 영역(CNR)에 배치될 수 있고, 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)과 제3 방향(TD)으로 중첩될 수 있다.
제3 기판(14) 상에 절연층(ILD3)이 마련되어 복수의 패스 트랜지스터들(X_HVN)을 덮을 수 있다. 제1 기판(10)은 절연층(ILD3) 상에 배치될 수 있다. 절연층(ILD3) 내부에 복수의 배선들(M31)이 마련될 수 있다. 배선들(M31) 각각은 컨택(C31)을 통해서 패스 트랜지스터들(X_HVN)의 하나와 연결될 수 있다.
전극층들(20)의 패드 영역들(PR) 상에 컨택들(C11)이 각각 연결될 수 있다. 절연층(ILD2) 내부에 마련된 배선들(M11) 각각은 컨택(C11)을 통해서 전극층들(20)의 하나와 연결될 수 있다. 절연층(ILD1), 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22), 기판(10) 및 절연층(ILD3)을 관통하는 복수의 컨택들(C41)이 마련되어, 배선들(M11)과 배선들(M31) 사이를 연결할 수 있다.
도시하지 않았지만, 복수의 컨택들(C41)의 측면에는 측벽 절연막이 마련되어 컨택들(C41)과 전극층들(20) 간을 분리할 수 있다. 패스 트랜지스터(X_HVN)는 배선들(M11,M13) 및 컨택들(C11,C31,C41)을 통해서 대응하는 전극층(20)과 연결될 수 있다.
도 20은 도 17의 셀 웨이퍼의 예시적인 평면도이고, 도 21은 도 17의 페리 웨이퍼의 예시적인 평면도이다.
도 20 및 도 21을 참조하면, 셀 웨이퍼(CW)의 셀 영역(CAR)에 제1 칼럼 라인 패드들(PAD1_Col)이 배치될 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)은 메모리 셀 어레이(110)의 비트 라인들(미도시)에 각각 연결될 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)의 개수는 메모리 셀 어레이(110)의 비트 라인들의 개수와 실질적으로 동일할 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)은 비트 라인들이 배열되는 방향인 제1 방향(FD)을 따라서 배열될 수 있다.
페리 웨이퍼(PW)의 셀 영역(CAR)에 제2 칼럼 라인 패드들(PAD2_Col)이 배치될 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)과 유사하게, 제2 칼럼 라인 패드들(PAD2_Col)은 비트 라인들이 배열되는 방향인 제1 방향(FD)을 따라서 배열될 수 있다. 제1 칼럼 라인 패드들(PAD1_Col)과 마찬가지로, 제2 칼럼 라인 패드들(PAD2_Col)의 개수는 메모리 셀 어레이(110)의 비트 라인들의 개수와 실질적으로 동일할 수 있다. 도 20 및 도 21에 도시된 실시예는 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col)이 제1 방향(FD)을 따라서 지그재그 형태로 배열되는 경우를 나타낸다.
셀 웨이퍼(CW)의 연결 영역(CNR)에 제1 블록 라인 패드들(PAD1_BLK)이 배치될 수 있다. 제1 블록 라인 패드들(PAD1_BLK)의 개수는 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK)의 개수와 실질적으로 동일할 수 있다. 제1 블록 라인 패드들(PAD1_BLK)은 메모리 블록들(BLK)이 배열된 방향인 제2 방향(SD)을 따라서 배열될 수 있다. 제1 블록 라인 패드들(PAD1_BLK)은 2열 이상으로 배치될 수 있다. 도 20에 도시된 실시예는 제1 블록 라인 패드들(PAD1_BLK)이 2열로 배치되는 경우를 나타낸다. 이러한 경우, 제2 방향(SD)에서 제1 블록 라인 패드들(PAD1_BLK)의 피치는 메모리 블록(BLK)의 피치보다 클 수 있다.
페리 웨이퍼(PW)의 연결 영역(CNR)에 제2 블록 라인 패드들(PAD2_BLK)이 배치될 수 있다. 제1 블록 라인 패드들(PAD1_BLK)과 유사하게, 제2 블록 라인 패드들(PAD2_BLK)은 메모리 블록들(BLK)이 배열되는 방향인 제2 방향(SD)을 따라서 배열될 수 있다. 제1 블록 라인 패드들(PAD1_BLK)과 마찬가지로, 제2 블록 라인 패드들(PAD2_BLK)의 개수는 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK)의 개수와 실질적으로 동일할 수 있다.
셀 웨이퍼(CW)의 연결 영역(CNR)에 제1 글로벌 라인 패드들(PAD1_GRL)이 배치될 수 있다. 제1 글로벌 라인 패드들(PAD1_GRL)의 개수는 단일 메모리 블록(BLK)에 포함된 로우 라인들(도 1의 RL)의 개수와 실질적으로 동일할 수 있다. 제1 글로벌 라인 패드들(PAD1_GRL)은 연결 영역(CNR)의 가장자리에 제1 방향(FD)을 따라서 배열될 수 있다.
페리 웨이퍼(PW)의 연결 영역(CNR)에 제2 글로벌 라인 패드들(PAD2_GRL)이 배치될 수 있다. 제1 글로벌 라인 패드들(PAD1_GRL)과 마찬가지로, 제2 글로벌 라인 패드들(PAD2_GRL)은 연결 영역(CNR)의 가장자리에 제1 방향(FD)을 따라서 배열될 수 있다.
반도체 메모리 장치가 고집적화 및 고용량화됨에 따라서 반도체 메모리 장치에 포함된 비트 라인들의 개수 및 반도체 메모리 장치의 포함된 로우 라인들(전극층들)의 적층 개수가 증가하고 있다. 제1 칼럼 라인 패드들(PAD1_Col) 혹은 제2 칼럼 라인 패드들(PAD2_Col)의 개수는 비트 라인들의 개수와 실질적으로 동일하므로, 반도체 메모리 장치에 포함된 비트 라인들의 개수가 많아지게 되면 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col)의 개수도 많아질 것이다. 한정된 레이아웃 면적 내에 많은 수의 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col)을 배치하기 위하여 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col)을 작은 사이즈로 구성해야 할 것이다.
제1,제2 글로벌 라인 패드들(PAD1_GRL,PAD2_GRL)의 개수는 반도체 메모리 장치의 포함된 로우 라인들(전극층들)의 개수와 실질적으로 동일하므로, 반도체 메모리 장치에 포함된 로우 라인들(전극층들)의 개수가 많아지게 되면 제1,제2 글로벌 라인 패드들(PAD1_GRL,PAD2_GRL)의 개수도 많아지게 될 것이다. 한정된 레이아웃 면적 내에 많은 수의 제1,제2 글로벌 라인 패드들(PAD1_GRL,PAD2_GRL)을 배치하기 위해서는 제1,제2 글로벌 라인 패드들(PAD1_GRL,PAD2_GRL)을 작은 사이즈로 구성해야 할 것이다.
한편, 제1,제2 블록 라인 패드들(PAD1_BLK,PAD2_BLK)의 개수는 반도체 메모리 장치에 포함된 메모리 블록들의 개수와 실질적으로 동일하므로, 비트 라인들의 개수 및 로우 라인들의 개수가 늘어나더라도 제1,제2 블록 라인 패드들(PAD1_BLK,PAD2_BLK)의 개수는 늘어나지 않을 수 있다. 따라서, 제1,제2 블록 라인 패드들(PAD1_BLK,PAD2_BLK)은 큰 사이즈로 구성할 수 있다. 이러한 이유로, 제1,제2 블록 라인 패드들(PAD1_BLK,PAD2_BLK)은 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col) 및 제1,제2 글로벌 라인 패드들(PAD1_GRL,PAD2_GRL)보다 큰 사이즈를 가질 수 있다.
셀 웨이퍼(CW)와 페리 웨이퍼(PW) 간 본딩시 제1 방향(FD)을 기준으로 패드들을 얼라인시킬 수 있다. 이러한 경우, 제1 방향(FD)을 따라서 배열되는 패드들의 얼라인 정확도를 높일 수 있을 것이다. 따라서, 제1 칼럼 라인 패드들(PAD1_Col)과 제2 칼럼 라인 패드들(PAD2_Col) 간 연결 불량 및 제1 글로벌 라인 패드들(PAD1_GRL)과 제2 글로벌 라인 패드들(PAD2_GRL) 간 연결 불량을 억제하거나 방지할 수 있을 것이다.
한편, 셀 웨이퍼(CW)와 페리 웨이퍼(PW) 간 본딩시 제1 방향(FD)을 기준으로 패드들을 얼라인시키는 경우 제2 방향(SD)을 따라서 배열되는 패드들의 얼라인 정확도를 보장할 수 없게 되어 제2 방향(SD)을 따라서 배열되는 패드들의 얼라인 정확도가 낮아질 수 있다. 도 20 및 도 21을 참조로 하여 설명한 바와 같이, 제2 방향(SD)을 따라서 배열되는 제1,제2 블록 라인 패드들(PAD1_BLK, PAD2_BLK)의 사이즈가 제1 방향(FD)을 따라서 배열되는 제1,제2 칼럼 라인 패드들(PAD1_Col,PAD2_Col) 및 제1,제2 글로벌 라인 패드들(PAD1_GRL,PAD2_GRL)의 사이즈보다 크므로, 제1 블록 라인 패드들(PAD1_BLK)과 제2 블록 라인 패드들(PAD2_BLK) 간 얼라인 마진은, 제1 칼럼 라인 패드들(PAD1_Col)과 제2 칼럼 라인 패드들(PAD2_Col) 간 얼라인 마진 및 제1 글로벌 라인 패드들(PAD1_GRL)과 제2 글로벌 라인 패드들(PAD2_GRL) 간 얼라인 마진보다 클 것이다. 따라서, 제1 방향(FD)을 기준으로 웨이퍼들을 얼라인시키어 제2 방향(SD)에서의 패드 얼라인 정확도가 낮더라도 제1 블록 라인 패드들(PAD1_BLK)과 제2 블록 라인 패드들(PAD2_BLK) 간 연결 불량이 억제되거나 방지될 수 있을 것이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 셀 웨이퍼의 일면에 마련되며 상기 셀 웨이퍼의 메모리 셀 어레이와 연결된 복수의 제1 칼럼 라인 패드들;
    상기 셀 웨이퍼의 상기 일면과 본딩되는 페리 웨이퍼의 일측면에 마련되며 상기 페리 웨이퍼의 페이지 버퍼 회로와 연결되고 상기 복수의 제1 칼럼 라인 패드들과 본딩되는 복수의 제2 칼럼 라인 패드들;
    상기 셀 웨이퍼의 일면에 마련되며 상기 메모리 셀 어레이와 연결된 복수의 제1 로우 라인 패드들;및
    상기 페리 웨이퍼의 상기 일측면에 마련되며 상기 페리 웨이퍼의 로우 디코더와 연결되고 상기 복수의 제1 로우 라인 패드들과 본딩되는 복수의 제2 로우 라인 패드들;을 포함하며,
    상기 제1,제2 칼럼 라인 패드들의 긴 폭 방향과 상기 제1,제2 로우 라인 패드들의 긴 폭 방향이 서로 동일한 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 셀 웨이퍼 및 상기 페리 웨이퍼가 상기 제1,제2 칼럼 라인 패드들 및 상기 제1,제2 로우 라인 패드들의 긴 폭 방향을 기준으로 얼라인되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 메모리 셀 어레이는 복수의 비트 라인들을 통해서 상기 복수의 제1 칼럼 라인 패드들과 연결되고 복수의 로우 라인들을 통해서 상기 복수의 제1 로우 라인 패드들과 연결되는 복수의 메모리 셀들을 포함하며,
    상기 복수의 제1 칼럼 라인 패드들 및 상기 복수의 제1 로우 라인 패드들은 상기 셀 웨이퍼의 상기 일면에 상기 비트 라인들이 배열되는 방향인 제1 방향 및 상기 비트 라인들이 신장되는 방향인 제2 방향으로 2차원적으로 배열되고,
    상기 복수의 제2 칼럼 라인 패드들 및 상기 복수의 제2 로우 라인 패드들은 상기 페리 웨이퍼의 상기 일측면에 상기 제1 방향 및 상기 제2 방향으로 2차원적으로 배열되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제1 방향을 따라서 배치되는 셀 영역 및 연결 영역을 포함하며, 상기 복수의 제1 칼럼 라인 패드들은 상기 셀 영역에 배치되고, 상기 복수의 제1 로우 라인 패드들은 상기 연결 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 제1,제2 칼럼 라인 패드들 및 상기 제1,제2 로우 라인 패드들의 긴 폭 방향이 상기 제1 방향인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 페이지 버퍼 회로는 상기 복수의 비트 라인들에 각각 연결되고 상기 제1 방향 및 상기 제2 방향으로 2차원적으로 배치되는 복수의 비트 라인 선택 트랜지스터들을 포함하고,
    상기 제1 방향에서 상기 제1,제2 칼럼 라인 패드들 각각의 폭이 상기 제1 방향에서 상기 비트 라인 선택 트랜지스터들의 피치보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3 항에 있어서, 상기 제1,제2 칼럼 라인 패드들 및 상기 제1,제2 로우 라인 패드들의 긴 폭 방향이 상기 제2 방향인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 페이지 버퍼 회로는 상기 복수의 비트 라인들에 각각 연결되고 상기 제1 방향 및 상기 제2 방향으로 2차원적으로 배치되는 복수의 비트 라인 선택 트랜지스터들을 포함하고,
    상기 제2 방향에서 상기 제1,제2 칼럼 라인 패드들 각각의 폭이 상기 제2 방향에서 상기 비트 라인 선택 트랜지스터들의 피치보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 제2 방향을 따라서 교대로 배치되는 복수의 페이지 버퍼 고전압 영역들 및 복수의 페이지 버퍼 저전압 영역들을 포함하고,
    상기 페이지 버퍼 회로는 상기 복수의 비트 라인들에 각각 연결되고 상기 복수의 페이지 버퍼 고전압 영역들에 배치되는 복수의 비트 라인 선택 트랜지스터들을 포함하며,
    상기 제1,제2 칼럼 라인 패드들 각각은 상기 복수의 페이지 버퍼 고전압 영역들의 적어도 하나 및 상기 적어도 하나의 페이지 버퍼 고전압 영역과 이웃하는 적어도 하나의 페이지 버퍼 저전압 영역과 중첩되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제3 항에 있어서, 상기 셀 웨이퍼는 상기 제1 방향을 따라서 배치되는 셀 영역 및 연결 영역을 갖는 기판;
    상기 기판 상에 교대로 적층된 복수의 로우 라인들 및 복수의 층간절연층들; 및
    상기 셀 영역에서 상기 교대로 적층된 복수의 로우 라인들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 연결 영역은 상기 제1 방향을 따라서 배치되며 상기 로우 라인들의 패드 영역들을 노출하는 계단 구조들을 각각 포함하는 복수의 계단 영역들과 상기 제1 방향을 따라서 상기 계단 영역들과 번갈아 배치되는 복수의 버퍼 영역들을 포함하며,
    상기 제1,제2 로우 라인 패드들은 상기 버퍼 영역들에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결된 복수의 패스 트랜지스터 그룹들을 포함하는 셀 웨이퍼의 일면에 마련되며 상기 메모리 셀 어레이와 연결된 복수의 제1 칼럼 라인 패드들;
    상기 셀 웨이퍼의 상기 일면과 본딩되는 페리 웨이퍼의 일측면에 마련되며 상기 복수의 제1 칼럼 라인 패드들과 본딩되는 복수의 제2 칼럼 라인 패드들;
    상기 셀 웨이퍼의 상기 일면에 마련되며 상기 복수의 패스 트랜지스터 그룹들에 공통으로 연결되는 복수의 제1 글로벌 라인 패드들;
    상기 페리 웨이퍼의 상기 일측면에 마련되고 상기 제1 글로벌 라인 패드들과 본딩되는 복수의 제2 글로벌 라인 패드들;
    상기 셀 웨이퍼의 상기 일면에 마련되며 상기 복수의 패스 트랜지스터 그룹들에 각각 연결되는 복수의 제1 블록 라인 패드들;및
    상기 페리 웨이퍼의 상기 일측면에 마련되고 상기 제1 블록 라인 패드들과 본딩되는 복수의 제2 블록 라인 패드들;을 포함하며,
    상기 제1,제2 블록 라인 패드들은 상기 제1,제2 칼럼 라인 패드들 및 상기 제1,제2 글로벌 라인 패드들보다 큰 사이즈를 가지며,
    상기 제1,제2 칼럼 라인 패드들 및 상기 제1,제2 글로벌 라인 패드들은 제1 방향을 따라서 배열되고, 상기 제1,제2 블록 라인 패드들은 상기 제1 방향과 다른 제2 방향을 따라서 배열되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 셀 웨이퍼 및 상기 페리 웨이퍼가 상기 제1 방향을 기준으로 얼라인되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12 항에 있어서, 상기 메모리 셀 어레이는 복수의 비트 라인들을 통해서 상기 복수의 제1 칼럼 라인 패드들과 연결되고 복수의 로우 라인들을 통해서 상기 복수의 제1 로우 라인 패드들과 연결되는 복수의 메모리 셀들을 포함하며,
    상기 제1 방향은 상기 복수의 비트 라인들이 나열되는 방향이고, 상기 제2 방향은 상기 복수의 비트 라인들이 신장되는 방향인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12 항에 있어서, 상기 셀 웨이퍼는, 상기 제2 방향을 따라서 배열되고 상기 패스 트랜지스터 그룹들에 각각 연결된 복수의 메모리 블록들을 포함하며,
    상기 복수의 제1 블록 라인 패드들의 개수 또는 상기 복수의 제2 블록 라인 패드들의 개수는 상기 복수의 메모리 블록들의 개수와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12 항에 있어서, 상기 복수의 패스 트랜지스터 그룹들 각각은 복수의 패스 트랜지스터들을 포함하고,
    상기 복수의 제1 글로벌 라인 패드들의 개수 또는 상기 제2 글로벌 라인 패드들의 개수는 상기 복수의 패스 트랜지스터 그룹들의 하나에 포함된 패스 트랜지스터들의 개수와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  17. 제12 항에 있어서, 상기 일면과 수직한 방향에서 상기 복수의 패스 트랜지스터 그룹들이 상기 메모리 셀 어레이와 중첩되는 것을 특징으로 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 제1 방향을 따라서 배치되는 셀 영역 및 연결 영역을 포함하고,
    상기 셀 웨이퍼는
    제1 기판;
    상기 제1 기판 하부의 상기 제2 기판 상에 배치되는 상기 복수의 패스 트랜지스터 그룹들;
    상기 제1 기판 상에 교대로 적층된 복수의 로우 라인들 및 복수의 층간절연층들; 및
    상기 셀 영역에서 상기 교대로 적층된 복수의 로우 라인들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 복수의 제1,제2 칼럼 라인 패드들은 상기 셀 영역에 배치되고, 상기 제1,제2 글로벌 라인 패드들 및 상기 제1,제2 블록 라인 패드들은 상기 연결 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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