KR20210110995A - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 131
- 239000000872 buffer Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 20
- 238000003491 array Methods 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 81
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 14
- 101100309796 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SEC39 gene Proteins 0.000 description 14
- 101150013423 dsl-1 gene Proteins 0.000 description 14
- 101150064834 ssl1 gene Proteins 0.000 description 14
- 101150062870 ssl3 gene Proteins 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 6
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 6
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 6
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 5
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 5
- 101150092599 Padi2 gene Proteins 0.000 description 5
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 5
- 102100029329 Somatostatin receptor type 1 Human genes 0.000 description 4
- 108010082379 somatostatin receptor type 1 Proteins 0.000 description 4
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 3
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000631701 Homo sapiens Secretin receptor Proteins 0.000 description 1
- 102100028927 Secretin receptor Human genes 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C5/00—Details of stores covered by group G11C11/00
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치에 관한 기술이다. 본 실시예에 따른 반도체 장치는, 로직 회로를 포함하는 제 1기판층 및 제 1기판층에 적층되어 메모리 셀 어레이를 포함하는 복수의 제 2기판층들을 포함하고, 복수의 제 2기판층들 각각은 메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하며, 복수의 제 2기판층들 상에 각각 분산 배치되는 전달 회로를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치에 관한 기술이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴 미세화를 위해서는 초고가의 장비들이 필요하다. 그러므로, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 장치가 제안되었다.
본 실시예는 다수의 기판층을 적층하고 각각의 기판층에 패스 트랜지스터들을 분할 배치하여 스택이 증가하여도 패스 트랜지스터들의 개수를 줄일 수 있도록 하는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는, 로직 회로를 포함하는 제 1기판층; 및 제 1기판층에 적층되어 메모리 셀 어레이를 포함하는 복수의 제 2기판층들을 포함하고, 복수의 제 2기판층들 각각은 메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하며, 복수의 제 2기판층들 상에 각각 분산 배치되는 전달 회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 로직 회로를 포함하는 제 1기판층; 제 1기판층에 적층되어 제 1서브 셀 어레이와 제 1패스 트랜지스터 그룹을 포함하는 제 2기판층; 및 제 2기판층에 적층되어 제 2서브 셀 어레이와 제 2패스 트랜지스터 그룹을 포함하는 제 3기판층을 포함한다.
본 실시예에서는 스택의 단수가 증가하여도 패스 트랜지스터들의 개수를 줄일 수 있고 고속 동작에 따른 성능을 개선할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도.
도 2는 도 1에 도시된 메모리 셀 어레이의 하나의 등가 회로도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 도면.
도 4는 도 3의 메모리 셀 어레이의 상세 구성을 나타낸 도면.
도 5 및 도 6은 도 3 및 도 4의 실시예에 따른 기판층의 개략적인 단면도들.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 적층 구조를 나타낸 도면들.
도 9 및 도 10은 도 7 및 도 8에 따른 배치 구조를 나타낸 도면들.
도 2는 도 1에 도시된 메모리 셀 어레이의 하나의 등가 회로도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 도면.
도 4는 도 3의 메모리 셀 어레이의 상세 구성을 나타낸 도면.
도 5 및 도 6은 도 3 및 도 4의 실시예에 따른 기판층의 개략적인 단면도들.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 적층 구조를 나타낸 도면들.
도 9 및 도 10은 도 7 및 도 8에 따른 배치 구조를 나타낸 도면들.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시 예들에 대해 상세하게 설명한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1" 또는 "제2" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로오 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 서브 셀 어레이들(CA1~CAn)을 포함할 수 있다. 복수의 서브 셀 어레이들(CA1~CAn) 각각은 복수의 셀 스트링들(cell strings)을 포함할 수 있다.
셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 복수의 로오 라인들(RL)을 통해서 로오 디코더(121)에 연결될 수 있다. 복수의 로오 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로오 디코더(121)는 주변 회로(123)로부터 제공되는 로오 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 복수의 서브 셀 어레이들(CA1~CAn)의 로오 라인들(RL)을 선택할 수 있다. 로오 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 복수의 서브 셀 어레이들(CA1~CAn)의 로오 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 복수의 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있다. 페이지 버퍼 회로(122)는 데이터(DATA)를 주변 회로(123)와 입출력 할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 복수의 비트 라인들(BL)을 제어할 수 있다.
예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터(DATA)를 주변 회로(123)로 전달할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출 할 수 있다.
주변 회로(123)는 반도체 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입할 수 있다. 주변 회로(123)는 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대, 로오 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다.
예를 들어, 제1 방향(FD)은 로오(워드) 라인의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 셀 어레이(110)의 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
복수의 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 복수의 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
복수의 셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 복수의 드레인 선택 라인들(DSL)은 각각 대응하는 복수의 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 복수의 워드 라인들(WL)은 각각 대응하는 복수의 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 복수의 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 복수의 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 반도체 장치(100)는 메모리 칩(MC)과 회로 칩(PC)을 포함할 수 있다. 도 3의 실시예에서, 반도체 장치(100)는 메모리 칩(MC)이 회로 칩(PC)의 상부에 적층된 구조를 갖는다.
메모리 칩(MC)은 메모리 셀 어레이(110)와 전달 회로(115)를 포함할 수 있다. 메모리 칩(MC)은 복수의 기판층들(WF1~WFn)이 적층되며 각각의 기판층들(WF1~WFn)이 접합면을 통해 서로 접속될 수 있다. 메모리 칩(MC)은 각각의 기판층(WF1~WFn)에 메모리 셀 어레이(110)가 형성된다.
메모리 셀 어레이(110)는 제 1서브 셀 어레이(CA1), 제 2서브 셀 어레이(CAn-1), 제 3서브 셀 어레이(CAn)가 서로 다른 기판층(WF1~WFn)에 차례로 적층될 수 있다. 예를 들어, 제 1서브 셀 어레이(CA1)는 기판층(WF1)에 형성될 수 있다. 그리고, 제 2서브 셀 어레이(CAn-1)는 기판층(WFn-1)에 형성될 수 있다. 또한, 제 3서브 셀 어레이(CAn)는 기판층(WFn)에 형성될 수 있다.
본 발명의 실시예는 메모리 칩(MC) 상에 전달 회로(115)를 포함할 수 있다. 전달 회로(115)는 복수의 로오 라인들(RL1~RL3)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 전달 회로(115)는 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 메모리 셀 어레이(110)에 제공하는 복수의 패스 트랜지스터 그룹들(PTG1~PTG3)을 포함할 수 있다.
여기서, 복수의 패스 트랜지스터 그룹들(PTG1~PTG3)은 각각의 제 1서브 셀 어레이(CA1), 제 2서브 셀 어레이(CAn-1), 제 3서브 셀 어레이(CAn)와 일대일 대응되도록 배치될 수 있다. 즉, 해당하는 복수의 로오 라인들(RL1~RL3)에 매칭되는 패스 트랜지스터 그룹(PTG1~PTG3)이 기판층(WF1~WFn) 상에 일대일 대응하여 분산 배치될 수 있다.
예를 들어, 패스 트랜지스터 그룹(PTG1)은 제 1서브 셀 어레이(CA1)와 동일한 기판층(WF1)에 형성될 수 있다. 그리고, 패스 트랜지스터 그룹(PTG2)은 제 2서브 셀 어레이(CAn-1)와 동일한 기판층(WFn-1)에 형성될 수 있다. 또한, 패스 트랜지스터 그룹(PTG3)은 제 3셀 어레이(CAn)와 동일한 기판층(WFn)에 형성될 수 있다.
본 발명의 실시예는 패스 트랜지스터 그룹(PTG1~PTG3)이 기판층(WF1~WFn) 상에 일대일 대응하여 배치된다. 그러므로, 본 발명의 실시예는 각각의 로오 라인들(RL1~RL3)이 기판층(WF1~WFn) 별로 독립적으로 배치될 수 있다.
패스 트랜지스터 그룹(PTG1)은 제 1서브 셀 어레이(CA1)의 로오 라인(RL1)과 글로벌 로오 워드라인(GWL) 사이를 선택적으로 연결하기 위한 복수의 패스 트랜지스터들(TR1~TR3)을 포함할 수 있다. 패스 트랜지스터 그룹(PTG1)의 복수의 패스 트랜지스터들(TR1~TR3)은 로오 라인(RL1)의 개수와 동일한 개수로 형성될 수 있다. 복수의 패스 트랜지스터들(TR1~TR3)은 제 1서브 셀 어레이(CA1)의 로오 라인(RL1)과 글로벌 로오 워드라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오 선택신호(BLKWL)가 인가된다.
패스 트랜지스터 그룹(PTG2)은 제 2서브 셀 어레이(CAn-1)의 로오 라인(RL2)과 글로벌 로오 워드라인(GWL) 사이를 선택적으로 연결하기 위한 복수의 패스 트랜지스터들(TR4~TR6)을 포함할 수 있다. 패스 트랜지스터 그룹(PTG2)의 복수의 패스 트랜지스터들(TR4~TR6)은 로오 라인(RL2)의 개수와 동일한 개수로 형성될 수 있다. 복수의 패스 트랜지스터들(TR4~TR6)은 제 2서브 셀 어레이(CAn-1)의 로오 라인(RL2)과 글로벌 로오 워드라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오 선택신호(BLKWL)가 인가된다.
패스 트랜지스터 그룹(PTG3)은 제 3서브 셀 어레이(CAn)의 로오 라인(RL3)과 글로벌 로오 워드라인(GWL) 사이를 선택적으로 연결하기 위한 복수의 패스 트랜지스터들(TR7~TR9)을 포함할 수 있다. 패스 트랜지스터 그룹(PTG3)의 복수의 패스 트랜지스터들(TR7~TR9)은 로오 라인(RL3)의 개수와 동일한 개수로 형성될 수 있다. 복수의 패스 트랜지스터들(TR7~TR9)은 제 3서브 셀 어레이(CAn)의 로오 라인(RL3)과 글로벌 로오 워드라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오 선택신호(BLKWL)가 인가된다.
회로 칩(PC)은 기판층(WF0)에 로직 회로(120)를 포함할 수 있다. 앞서 도 1을 참조로 하여 설명한 바와 같이, 로직 회로(120)는 로오 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다.
로오 디코더(121)는 로오 선택 제어부(125)와 글로벌 디코더(126)를 포함할 수 있다. 실시예에 따라, 로오 선택 제어부(125) 및 글로벌 디코더(126)는 메모리 셀 어레이(110)에 공통으로 제공될 수 있다.
여기서, 로오 선택 제어부(125)는 전달 회로(115)의 복수의 패스 트랜지스터들(TR1~TR9)에 로오 선택신호(BLKWL)를 제공한다. 로오 선택 제어부(125)는 주변 회로(123)로부터 로오 제어신호(RCON)가 인가되면 메모리 셀 어레이(110)를 선택하기 위한 로오 선택신호(BLKWL)를 복수의 패스 트랜지스터들(TR1~TR9)에 전달할 수 있다.
글로벌 디코더(126)는 복수의 글로벌 로오 라인들(GWL)을 통해 전달 회로(115)에 연결될 수 있다. 글로벌 디코더(126)는 주변 회로(123)로부터 제공되는 동작 전압을 복수의 글로벌 로오 라인들(GWL)을 통해 전달 회로(115)에 제공할 수 있다.
반도체 장치(100)의 스택이 증가할 수록 패스 트랜지스터들의 개수도 증가하게 된다. 이에 따라, 로오 디코더의 면적이 증가하게 되며 고속 동작시 성능이 저하될 수 있다.
이에 따라, 본 발명의 실시예는 메모리 셀 어레이(110)의 스택을 기판층(WF1~WFn) 별로 구분하고, 각각의 기판층(WF1~WFn)에 일대일 대응되도록 전달 회로(115)를 분산 배치한다. 이러한 본 발명의 실시예는 스택의 증가에 대응하여 로오 디코더의 면적을 줄일 수 있고, 로오 라인(RL) 인터페이스의 균일도(uniformity)를 향상시킬 수 있도록 한다. 또한, 본 발명의 실시예는 비트라인 피치(Pitch)를 유지하는 것이 가능하고, 회로 칩(PC)에 복수의 패스 트랜지스터들을 배치할 필요가 없으므로 로직 회로(120)의 설계가 용이해질 수 있다.
도 4는 도 3의 메모리 셀 어레이(110)의 상세 구성을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 셀 어레이(110)는 복수의 기판층들(WF1~WFn)에 대응하는 서브 셀 스트링(SSTR1~SSTRn)이 하나의 셀 스트링(CSTR)으로 형성될 수 있다. 다시 말하면, 복수의 기판층들(WF1~WFn)이 한 개의 셀 스트링(CSTR)과 연결될 수 있다. 서브 셀 스트링(SSTR1)은 제 1서브 셀 어레이(CA1)와 대응될 수 있다. 그리고, 서브 셀 스트링(SSTRn-1)은 제 2서브 셀 어레이(CAn-1)와 대응될 수 있다. 서브 셀 스트링(SSTRn)은 제 3서브 셀 어레이(CAn)와 대응될 수 있다.
하나의 셀 스트링(CSTR)은 각각의 기판층(WF1~WFn)에서 접합면을 기준으로 형성된 패드(PAD)를 통해 서로 접속될 수 있다. 예를 들어, 각각의 기판층(WF1~WFn)은 접합면을 기준으로 하여 실리콘 기판과 패드(PAD)가 본딩되어 서로 접속될 수 있다.
하나의 셀 스트링(CSTR)은 각각의 기판층(WF1~WFn)을 관통하는 관통전극(TSV)을 통해 서로 전기적으로 연결될 수 있다. 각각의 기판층(WF1~WFn)의 제1 면(S1)에 제1 패드(PAD1)가 마련될 수 있다. 그리고, 각각의 기판층(WF1~WFn)의 제 2면(S2)에 제1 패드(PAD1)에 대응하는 제2 패드(PAD2)가 마련될 수 있다.
서로 대응하는 제1 패드(PAD1)와 제2 패드(PAD2)는 실질적으로 동일한 사이즈를 가질 수 있고, 서로 대칭적으로 배치될 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)는 접합면을 기준으로 미러(mirror) 대칭 구조를 가질 수 있다. 각각의 기판층(WF1~WFn)의 제1 면(S1) 상에 제2 면(S2)이 본딩되어 제1 패드(PAD1)와 제2 패드(PAD2)가 대응하는 것끼리 서로 연결될 수 있다.
제1 패드(PAD1)와 제2 패드(PAD2)는 관통전극(TSV)을 통해 관통될 수 있다. 관통전극(TSV)은 수직 채널(P)과 연결될 수 있다. 하나의 셀 스트링(CSTR)은 수직 채널(P)와 관통전극(TSV)에 의해 공통 소스 라인(CSL)과 비트 라인(BL) 사이를 전기적으로 연결할 수 있다.
하나의 셀 스트링(CSTR)은 하나의 공통 소스 라인(CSL)과 하나의 비트 라인(BL) 사이에 복수의 소스 선택 라인들(SSL1~SSL3), 복수의 워드 라인들(WL1~WL3) 및 복수의 드레인 선택 라인들(DSL1~DSL3)을 포함할 수 있다. 수직 채널(P)을 따라서 배치된 공통 소스 라인(CSL), 복수의 소스 선택 라인들(SSL1~SSL3), 복수의 워드 라인들(WL1~WL3), 복수의 드레인 선택 라인들(DSL1~DSL3) 및 비트 라인(BL)을 포함하는 셀 스트링(CSTR)이 구성될 수 있다.
즉, 하나의 셀 스트링(CSTR) 상에서 특정 개수의 소스 선택 라인들(SSL1~SSL3), 워드 라인들(WL1~WL3) 및 드레인 선택 라인들(DSL1~DSL3)이 각각의 기판층(WF1~WFn)에 형성된다. 셀 스트링(CSTR)에서 복수의 소스 선택 라인들(SSL1~SSL3), 복수의 워드 라인들(WL1~WL3) 및 복수의 드레인 선택 라인들(DSL1~DSL3)은 기판층(WF1~WFn)의 단위로 분리될 수 있다.
예를 들어, 기판층(WF1)에 형성된 서브 셀 어레이(CA1)는 소스 선택 라인(SSL1), 복수의 워드 라인들(WL1) 및 드레인 선택 라인(DSL1)을 포함할 수 있다. 그리고, 기판층(WFn-1)에 형성된 서브 셀 어레이(CAn-1)는 소스 선택 라인(SSL2), 워드 라인들(WL2) 및 드레인 선택 라인(DSL2)을 포함할 수 있다. 또한, 기판층(WFn)에 형성된 서브 셀 어레이(CAn)는 소스 선택 라인(SSL3), 복수의 워드 라인들(WL3) 및 드레인 선택 라인(DSL3)을 포함할 수 있다.
메모리 셀 어레이(110)는 로오 선택신호(BLKWL)에 대응하여 전달 회로(115)가 턴 온 되면, 복수의 워드 라인들(WL1~WL3)이 활성화되어 리드 또는 프로그램 동작이 수행될 수 있다. 여기서, 리드 또는 프로그램 동작시 셀 스트링(CSTR)의 각 서브 셀 어레이(CA1~CAn)의 복수의 소스 선택 라인들(SSL1~SSL3)과 복수의 드레인 선택 라인들(DSL1~DSL3)은 활성화 상태를 유지할 수 있다. 이에 따라, 각각의 기판층(WF1~WFn)에서 채널이 전기적으로 연결될 수 있다.
반면에, 메모리 셀 어레이(110)의 소거 동작시 각 서브 셀 어레이(CA1~CAn)의 소스 선택 라인들(SSL1~SSL3)과 드레인 선택 라인들(DSL1~DSL3)은 개별적으로 제어될 수 있다. 즉, 메모리 셀 어레이(110)의 소거 동작시 각각의 기판층(WF1~WFn) 별로 복수의 소스 선택 라인들(SSL1~SSL3)과 복수의 드레인 선택 라인들(DSL1~DSL3)에 소거 바이어스 전압을 인가할 수 있다.
이러한 본 발명의 실시예는 각 기판층(WF1~WFn) 별로 채널을 분리하여 서브 셀 스트링(SSTR1~SSTRn) 별로 서브 셀 어레이(CA1~CAn)의 소거 동작이 제어될 수 있다. 다시 말하면, 셀 스트링(CSTR)이 하나의 블록에 포함된다고 가정한다. 그리고, 복수의 서브 셀 스트링(SSTR1~SSTRn)이 서브 블록으로 구분된다고 가정한다. 그러면, 본 발명의 실시예는 하나의 블록 내에서 서브 블록 단위로 소거 동작이 제어될 수 있다.
도 5 및 도 6은 도 3 및 도 4의 실시예에 따른 메모리 칩의 개략적인 단면도들이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)의 메모리 칩(MC)은 각각의 기판층(WF1~WFn)이 적층된 구조를 갖는다. 각각의 기판층(WF1~WFn)은 기판(S1~S3) 상에 적어도 하나의 셀 스트링(CSTR), 복수의 패스 트랜지스터 그룹들(PTG1~PTG3)이 형성될 수 있다. 여기서, 기판(S1~S3)은 Si, Ge 또는 SiGe를 포함할 수 있다. 또한, 기판(S1~S3)은 폴리 실리콘 기판, SOI(Silicon On Insulator) 기판 또는 GeOI(Germanium-On-Insulator) 기판일 수 있다. 셀 스트링(SCTR)은 층간절연막(112) 상의 복수의 콘택들(113)을 통해 복수의 로오 라인들(RL1~RL3)과 연결될 수 있다. 콘택(114)은 층간절연막(112)을 관통하여 복수의 패스 트랜지스터 그룹들(PTG1~PTG3)의 일 영역(예를 들면, 소스 영역)과 복수의 로오 라인들(RL1~RL3)을 연결시킨다.
기판층(WF1)은 기판(S1)에 인접한 소스 선택 라인(SSL1), 특정 개수의 워드 라인들(WL1) 및 비트라인(BL)에 인접한 드레인 선택 라인(DSL1)을 포함할 수 있다. 비트라인(BL), 드레인 선택 라인(DSL1), 복수의 워드 라인들(WL1) 및 소스 선택 라인(SSL1)은 수직 방향을 따라서 순차적으로 배치될 수 있다. 그리고, 기판(S1) 상에 복수의 워드라인들(WL1)과 연결되는 패스 트랜지스터 그룹(PTG1)이 형성될 수 있다. 복수의 워드라인들(WL1)과 패스 트랜지스터 그룹(PTG1)은 복수의 로오 라인(RL1)을 통해 연결될 수 있다.
그리고, 기판층(WFn-1)은 기판(S2)에 인접한 소스 선택 라인(SSL2), 특정 개수의 워드 라인들(WL2) 및 비트라인(BL)에 인접한 드레인 선택 라인(DSL2)을 포함할 수 있다. 드레인 선택 라인(DSL2), 복수의 워드 라인들(WL2) 및 소스 선택 라인(SSL2)은 수직 방향을 따라서 순차적으로 배치될 수 있다. 그리고, 기판(S2) 상에 복수의 워드라인들(WL2)과 연결되는 패스 트랜지스터 그룹(PTG2)이 형성될 수 있다. 복수의 워드라인들(WL2)과 패스 트랜지스터 그룹(PTG2)은 복수의 로오 라인(RL2)을 통해 연결될 수 있다.
또한, 기판층(WFn)은 기판(S3)에 인접한 소스 선택 라인(SSL3), 특정 개수의 워드 라인들(WL3) 및 비트라인(BL)에 인접한 드레인 선택 라인(DSL3)을 포함할 수 있다. 드레인 선택 라인(DSL3), 복수의 워드 라인들(WL3), 소스 선택 라인(SSL3) 및 공통 소스 라인(CSL)은 수직 방향을 따라서 순차적으로 배치될 수 있다. 그리고, 기판(S3) 상에 복수의 워드라인들(WL3)과 연결되는 패스 트랜지스터 그룹(PTG3)이 형성될 수 있다. 복수의 워드라인들(WL3)과 패스 트랜지스터 그룹(PTG3)은 복수의 로오 라인(RL3)을 통해 연결될 수 있다.
기판(S1~S3) 상에 형성된 각각의 소스 선택 라인들(SSL1~SSL3), 워드 라인들(WL1~WL3) 및 드레인 선택 라인들(DSL1~DSL3)은 절연막(111)을 통해 서로 분리될 수 있다.
기판층(WF1~WFn)은 복수의 워드 라인들(WL1~WL3)의 콘택 플러그들이 접촉되는 복수의 패드들을 제공하기 위하여, 복수의 소스 선택 라인들(SSL1~SSL3), 복수의 워드 라인들(WL1~WL3) 및 복수의 드레인 선택 라인들(DSL1~DSL3)은 그 가장자리 부분이 계단 형태로 노출되도록 계단 형상 또는 피라미드 형상으로 적층될 수 있다. 즉, 복수의 소스 선택 라인들(SSL1~SSL3), 복수의 워드 라인들(WL1~WL3) 및 복수의 드레인 선택 라인들(DSL1~DSL3)은 기판(S1~S3)의 상면으로부터 수직 방향을 따라 길이가 감소하는 형상으로 적층될 수 있다. 이처럼, 복수의 소스 선택 라인들(SSL1~SSL3), 복수의 워드 라인들(WL1~WL3) 및 복수의 드레인 선택 라인들(DSL1~DSL3)의 가장자리 부분이 계단 형태로 노출되는 영역을 '슬리밍 영역'이라 한다.
그리고, 각각의 기판층(WF1~WFn)은 기판(S1~S3) 상에 수직 기립되어 비트라인(BL)과 전기적으로 연결된 수직 채널(P)을 포함할 수 있다. 여기서, 수직 채널(P)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다.
수직 채널(P)의 하단은 기판(S3)의 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다. 그리고, 수직 채널(P)의 상단은 비트라인 콘택(미도시)을 매개로 비트 라인(BL)에 전기적으로 연결될 수 있다. 메모리 칩(MC)은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결된 셀 스트링(CSTR)의 수직 채널(P)을 통해 셀 전류가 흐를 수 있다.
본 발명의 실시예에서 기판층(WF1~WFn)의 층수는 수직 채널(P)(예를 들어, 플러그)의 식각이 한번에 가능한 수준으로 구현하는 것이 바람직하다.
이상에서와 같이, 본 발명의 실시예는 복수의 패스 트랜지스터들을 각각의 기판층들(WF1~WFn)에 분산 배치하여 로오 디코더(121) 영역의 면적을 줄일 수 있다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)의 메모리 칩(MC)은 미러 구조의 기판층(WF1~WFn)이 적층된 구조를 나타낸다. 메모리 칩(MC)은 복수의 기판층들(WF1~WFn)이 쌍 별로 미러 구조로 접합될 수 있다. 예를 들면, 기판층(WFn)의 기판(S1) 하면과 기판층(WFn-1)의 기판(S2) 하면이 접합면을 기준으로 하여 서로 마주보는 형태로 본딩될 수 있다. 도 6의 실시예에서 나머지의 구성요소들을 도 5와 동일하므로, 그 중복되는 설명은 생략하기로 한다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 적층 구조를 나타낸 도면들이다. 제 3방향(Z)은 제 1방향(X) 및 제 2방향(Y)을 따라 연장된 수평면에 교차되는 방향으로서, 예를 들어, 제 1방향(X) 및 제 2방향(Y)에 수직교차될 수 있다.
도 7을 참조하면, 복수의 기판층들(WF1~WFn)은 기판층(WF0)의 상부에 차례로 적층될 수 있다. 즉, 복수의 기판층들(WF0~WFn)은 제 3방향(Z)을 따라 수직으로 적층될 수 있다.
기판층(WF0)은 페이지 버퍼 회로(122), 로오 선택 제어부(125) 및 글로벌 디코더(126)를 포함할 수 있다. 페이지 버퍼 회로(122)는 기판층(WF0)의 일측에 제 1방향(X)을 따라 배치될 수 있다. 그리고, 글로벌 디코더(126)는 기판층(WF0)의 타측에 제 1방향(X)을 따라 배치될 수 있다. 또한, 로오 선택 제어부(125)는 기판층(WF0)의 일측에 제 2방향(Y)을 따라 배치될 수 있다.
복수의 기판층들(WF1~WFn)은 서브 셀 어레이(CA1~CAn)와 전달 회로(115)를 포함할 수 있다. 즉, 전달 회로(115)는 각각의 기판층들(WF1~WFn)에 분산 배치될 수 있다. 전달 회로(115)는 기판층들(WF1~WFn)의 센터 영역에 배치될 수 있다.
전달 회로(115)는 복수의 패스 트랜지스터 그룹(PTG1~PTG3)을 통해 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 서브 셀 어레이(CA1~CAn)에 제공할 수 있다.
각각의 기판층들(WF1~WFn)은 동일한 배선의 글로벌 로오 라인(GWL)과 연결될 수 있다. 즉, 복수의 기판층들(WF1~WFn)은 동일한 글로벌 로오 라인(GWL)을 공유할 수 있다.
또한, 각각의 기판층들(WF1~WFn)에 서로 다른 로오 선택신호(BLKWL1, BLKWLn)가 제공될 수 있다. 즉, 각각의 기판층들(WF1~WFn)에 대응하는 로오 선택신호(BLKWL1, BLKWLn)의 배선이 분리될 수 있다.
반면에, 도 8을 참조하면, 각각의 기판층들(WF1~WFn)은 서로 분리된 배선의 글로벌 로오 라인(GWL)과 연결될 수 있다. 즉, 복수의 기판층들(WF1~WFn)에 대응하는 글로벌 로오 라인(GWL)의 배선이 분리될 수 있다.
또한, 각각의 기판층들(WF1~WFn)에 동일한 로오 선택신호(BLKWL)가 제공될 수 있다. 즉, 각각의 기판층들(WF1~WFn)은 동일한 로오 선택신호(BLKWL1, BLKWLn)를 공유할 수 있다. 도 8의 실시예에서, 도 7과 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 9 및 도 10은 는 도 7 및 도 8에 따른 배치 구조를 나타낸 실시예들이다. 도 9 및 도 10의 실시예는 도 7 및 도 8의 배치 구조를 제 3방향(Z)에서 바라 본 도면을 나타낼 수 있다.
도 9를 참조하면, 메모리 셀 어레이(110)의 하부에 페이지 버퍼 회로(122)가 배치될 수 있다. 그리고, 서브 셀 어레이(CAn)의 하부에 전달 회로(115)가 배치될 수 있다. 서브 셀 어레이(CAn)와 수직하는 방향(Z 방향)으로 전달 회로(115)가 중첩되어 배치될 수 있다. 즉, 각각의 기판층들(WF1~WFn)이 적층되는 제 3방향(Z)을 기준으로 서브 셀 어레이(CAn)의 하부에 전달 회로(115)의 패스 트랜지스터 그룹(PTG)이 배치될 수 있다.
그리고, 메모리 셀 어레이(110)와 수직하는 방향(Z 방향)으로 페이지 버퍼 회로(122)가 일부 중첩되어 배치될 수 있다. 또한, 로오 선택 제어부(125)는 메모리 셀 어레이(110)의 측면에 배치될 수 있다.
도 10의 실시예에서, 전달회로(115)는 서브 셀 어레이(CAn)의 슬림 영역(SLIM) 주변에 배치될 수 있다. 즉, 전달회로(115)는 서브 셀 어레이(CAn)의 슬림 영역(SLIM)을 따라 배치될 수 있다. 전달회로(115)에 포함된 패스 트랜지스터들(TR)은 슬림영역(SLIM)을 기준으로 양측 방향으로 분산하여 배치될 수 있다. 여기서, 슬림영역(SLIM)은 메모리 셀 어레이(110)에서 로오라인들(RL)(즉, 워드라인들)의 단부가 계단식으로 식각되어 콘택을 통해 로컬 워드라인과 연결되는 영역으로 정의될 수 있다.
메모리 셀 어레이(110)의 일측에 각각의 페이지 버퍼(PB)을 포함하는 페이지 버퍼 회로(122)가 배치될 수 있다. 메모리 셀 어레이(110)와 수직하는 방향(Z 방향)으로 페이지 버퍼(PB)가 일부 중첩되어 배치될 수 있다. 그리고, 로오 선택 제어부(125)는 메모리 셀 어레이(110)의 측면에 배치될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (22)
- 로직 회로를 포함하는 제 1기판층; 및
상기 제 1기판층에 적층되어 메모리 셀 어레이를 포함하는 복수의 제 2기판층들을 포함하고,
상기 복수의 제 2기판층들 각각은
상기 메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하며, 상기 복수의 제 2기판층들 상에 각각 분산 배치되는 전달 회로를 포함하는 반도체 장치. - 제 1항에 있어서, 상기 로직 회로는
로오 제어신호에 대응하여 로오 선택신호를 생성하는 로오 선택 제어부;
상기 글로벌 로오 라인을 통해 동작 전압을 제공하는 글로벌 디코더; 및
상기 로오 제어신호를 생성하는 주변회로를 포함하는 반도체 장치. - 제 1항에 있어서, 상기 로직 회로는
상기 메모리 셀 어레이의 비트라인과 연결되어 상기 메모리 셀 어레이의 동작을 제어하는 페이지 버퍼 회로를 더 포함하는 반도체 장치. - 제 1항에 있어서, 상기 복수의 제 2기판층들 각각은
상기 글로벌 로오 라인을 공유하는 반도체 장치. - 제 1항에 있어서, 상기 복수의 제 2기판층들 각각은
상기 로오 선택신호를 공유하는 반도체 장치. - 제 1항에 있어서, 상기 전달회로는
상기 복수의 제 2기판층에 매칭되도록 구비되며, 상기 글로벌 로오 라인과 상기 로오 라인 사이에 연결되며 게이트 단자를 통해 상기 로오 선택 신호가 인가되는 복수의 패스 트랜지스터 그룹들을 포함하는 반도체 장치. - 제 6항에 있어서, 상기 복수의 패스 트랜지스터 그룹들 각각은
특정 워드라인 단위로 구분되어 상기 복수의 제 2기판층들 중 서로 다른 기판층에 분산 배치되는 반도체 장치. - 제 6항에 있어서, 상기 메모리 셀 어레이는
복수의 서브 셀 어레이들을 포함하며, 상기 복수의 서브 셀 어레이들은 상기 복수의 제 2기판층들과 일대일 대응하여 배치되는 반도체 장치. - 제 8항에 있어서,
상기 복수의 서브 셀 어레이는 상기 복수의 패스 트랜지스터 그룹과 일대일 대응하여 배치되는 반도체 장치. - 제 9항에 있어서,
상기 복수의 패스 트랜지스터 그룹들에 포함되는 복수의 패스 트랜지스터들은 상기 로오 라인의 개수와 동일한 개수를 갖는 반도체 장치. - 제 10항에 있어서, 상기 복수의 패스 트랜지스터들은
상기 제 1기판층과 상기 제 2기판층이 적층되는 수직 방향을 기준으로 하여 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되는 반도체 장치. - 제 11항에 있어서, 상기 복수의 패스 트랜지스터들은
상기 복수의 서브 셀 어레이들의 슬림 영역을 따라 배치되는 반도체 장치. - 제 1항에 있어서, 상기 복수의 제 2기판층들은
접합면을 기준으로 하여 복수의 패드들을 통해 서로 본딩되며, 상기 접합면을 기준으로 하여 기판의 하면이 서로 마주보는 미러 형태로 본딩되는 반도체 장치. - 제 1항에 있어서,
상기 메모리 셀 어레이는 복수의 서브 셀 어레이들을 포함하며,
상기 복수의 서브 셀 어레이들은
상기 복수의 서브 셀 어레이들과 일대일 대응하는 복수의 서브 셀 스트링들을 포함하는 반도체 장치. - 제 14항에 있어서,
상기 복수의 서브 셀 스트링들은
상기 복수의 제 2기판층을 관통하는 관통전극과 수직 채널을 통해 서로 전기적으로 연결되어 공통 소스 라인과 비트라인 사이에서 하나의 셀 스트링으로 형성되는 반도체 장치. - 제 15항에 있어서,
하나의 블록에 포함된 상기 셀 스트링에서 상기 복수의 서브 셀 스트링 별로 개별적으로 소거 동작이 제어되는 반도체 장치. - 제 1항에 있어서,
상기 로오 라인은 소스 선택 라인, 복수의 워드라인 및 드레인 선택라인을 포함하는 반도체 장치. - 제 17항에 있어서,
상기 메모리 셀 어레이의 리드, 프로그램 중 어느 하나의 동작시,
상기 복수의 제 2기판층들에서 상기 소스 선택 라인, 상기 복수의 워드라인 및 상기 드레인 선택라인이 활성화되는 반도체 장치. - 제 17항에 있어서,
상기 메모리 셀 어레이의 소거 동작시,
상기 복수의 제 2기판층들에서 상기 소스 선택 라인과 상기 드레인 선택라인은 상기 복수의 제 2기판층들 별로 개별적으로 제어되는 반도체 장치. - 로직 회로를 포함하는 제 1기판층;
상기 제 1기판층에 적층되어 제 1서브 셀 어레이와 제 1패스 트랜지스터 그룹을 포함하는 제 2기판층; 및
상기 제 2기판층에 적층되어 제 2서브 셀 어레이와 제 2패스 트랜지스터 그룹을 포함하는 제 3기판층을 포함하는 반도체 장치. - 제 20항에 있어서, 상기 제 1기판층 내지 상기 제 3기판층은
접합면을 기준으로 하여 복수의 패드들을 통해 서로 본딩되는 반도체 장치. - 제 20항에 있어서,
상기 제 1서브 셀 어레이는 제 1서브 셀 스트링을 포함하고, 상기 제 2서브 셀 어레이는 제 2서브 셀 스트링을 포함하며,
상기 제 1서브 셀 스트링과 상기 제 2서브 셀 스트링은
상기 제 2기판층 및 상기 제 2기판층을 관통하는 관통전극과 수직 채널을 통해 전기적으로 연결되는 반도체 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200025960A KR20210110995A (ko) | 2020-03-02 | 2020-03-02 | 반도체 장치 |
| US17/030,266 US11488667B2 (en) | 2020-03-02 | 2020-09-23 | Semiconductor device |
| CN202011058876.3A CN113345482B (zh) | 2020-03-02 | 2020-09-30 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200025960A KR20210110995A (ko) | 2020-03-02 | 2020-03-02 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210110995A true KR20210110995A (ko) | 2021-09-10 |
Family
ID=77463729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200025960A KR20210110995A (ko) | 2020-03-02 | 2020-03-02 | 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11488667B2 (ko) |
| KR (1) | KR20210110995A (ko) |
| CN (1) | CN113345482B (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11315895B2 (en) | 2020-04-07 | 2022-04-26 | SK Hynix Inc. | Semiconductor memory device having wafer-to-wafer bonding structure |
| US11315639B2 (en) | 2020-06-08 | 2022-04-26 | SK Hynix Inc. | Memory device having vertical structure |
| US11398443B2 (en) | 2020-10-21 | 2022-07-26 | SK Hynix Inc. | Memory device having logic circuit distributed across two peripheral wafer |
| US11538820B2 (en) | 2020-05-29 | 2022-12-27 | SK Hynix Inc. | Memory device having vertical structure including a first wafer and a second wafer stacked on the first wafer |
| US11961552B2 (en) | 2021-10-13 | 2024-04-16 | SK Hynix Inc. | Memory device including partial pages in memory blocks |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101772117B1 (ko) * | 2010-09-03 | 2017-08-28 | 삼성전자 주식회사 | 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법 |
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2020
- 2020-03-02 KR KR1020200025960A patent/KR20210110995A/ko not_active Application Discontinuation
- 2020-09-23 US US17/030,266 patent/US11488667B2/en active Active
- 2020-09-30 CN CN202011058876.3A patent/CN113345482B/zh active Active
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| US11917818B2 (en) | 2020-05-29 | 2024-02-27 | SK Hynix Inc. | Memory device having vertical structure including a first wafer and a second wafer stacked on the first wafer |
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| US11961552B2 (en) | 2021-10-13 | 2024-04-16 | SK Hynix Inc. | Memory device including partial pages in memory blocks |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113345482A (zh) | 2021-09-03 |
| CN113345482B (zh) | 2024-05-17 |
| US20210272631A1 (en) | 2021-09-02 |
| US11488667B2 (en) | 2022-11-01 |
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| A201 | Request for examination | ||
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