KR20190111179A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 기판 상에 제1 방향을 따라서 배치되며 메모리 셀 어레이에 동작 전압을 전달하는 복수의 패스 트랜지스터들과, 상기 패스 트랜지스터들 상부의 제1 배선층에 형성되고 상기 제1 방향과 교차되는 제2 방향으로 연장되며 상기 패스 트랜지스터들에 각각 대응하고 각각 대응하는 패스 트랜지스터에 동작 전압을 전달하는 복수의 글로벌 라인들을 포함할 수 있다. 상기 글로벌 라인들은 상기 패스 트랜지스터들 중에서 일부 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMRY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치로, 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치로, 휘발성 메모리 장치에는 SRAM(Static Random Acess Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다. 한편, 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치로, 비휘발성 메모리 장치에는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM((Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase Change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다.
본 발명의 실시예들은 사이즈를 줄일 수 있고, 동작 특성 및 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 제1 방향을 따라서 배치되며 메모리 셀 어레이에 동작 전압을 전달하는 복수의 패스 트랜지스터들과, 상기 패스 트랜지스터들 상부의 제1 배선층에 형성되고 상기 제1 방향과 교차되는 제2 방향으로 연장되며 상기 패스 트랜지스터들에 각각 대응하고 각각 대응하는 패스 트랜지스터에 동작 전압을 전달하는 복수의 글로벌 라인들을 포함할 수 있다. 상기 글로벌 라인들은 상기 패스 트랜지스터들 중에서 일부 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 배치되며 메모리 셀 어레이 및 로우 디코더를 포함하는 플레인(Plane)과, 상기 기판 상에 제1 방향과 교차되는 제2 방향으로 상기 플레인과 인접하여 배치되는 주변 회로를 포함할 수 있다. 상기 로우 디코더는, 상기 제1 방향을 따라서 배치되며 상기 메모리 셀 어레이에 동작 전압을 전달하는 복수의 패스 트랜지스터들과, 상기 패스 트랜지스터들 상부의 제1 배선층에 형성되고 상기 제2 방향으로 연장되며 상기 패스 트랜지스터들에 각각 대응하고 각각 대응하는 패스 트랜지스터에 동작 전압을 전달하는 복수의 글로벌 라인들을 포함할 수 있다. 상기 글로벌 라인들은 상기 패스 트랜지스터들 중 일부 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치되고, 상기 일부 패스 트랜지스터들을 제외한 나머지 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치되지 않을 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 제1 방향을 따라서 배치되며 메모리 셀 어레이에 동작 전압을 전달하는 복수의 패스 트랜지스터들과, 상기 패스 트랜지스터들 상부의 제1 배선층에 형성되고 상기 제1 방향과 교차되는 제2 방향으로 연장되며 상기 패스 트랜지스터들에 각각 대응하고 각각 대응하는 트랜지스터에 동작 전압을 전달하는 복수의 글로벌 라인들을 포함할 수 있다. 상기 글로벌 라인들의 상기 제1 방향의 피치가 상기 패스 트랜지스터들의 상기 제1 방향의 피치보다 작을 수 있다.
본 발명의 실시예들에 의하면, 시그널 라인 및 파워 라인의 배치를 위해서 평면적을 늘리거나 배선층을 추가로 형성하지 않아도 되므로 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
또한, 글로벌 라인과 시그널 라인/파워 라인 사이의 간격을 늘리어 글로벌 라인과 시그널 라인/파워 라인간 커플링 캐패시턴스(coupling capacitance)를 줄일 수 있으므로 시그널 라인을 통해 전송되는 신호의 왜곡을 방지하고, 글로벌 라인을 통해 전송되는 동작 전압의 레벨이 원치 않게 변화되는 현상을 억제시키어 반도체 메모리 장치의 동작 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이 및 로우 디코더의 개략 구성을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃도이다.
도 4는 본 발명의 일 실시예에 따른 로우 디코더의 일부분을 나타내는 레이아웃도이다.
도 5는 도 4의 패스 트랜지스터들을 나타내는 평면도이다.
도 6은 도 4의 글로벌 라인들 및 메탈 라인들을 나타내는 평면도이다.
도 7은 도 4의 A-A' 라인에 따른 단면도이다.
도 8은 도 4의 B-B' 라인에 따른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 로우 디코더의 일부분을 나타내는 레이아웃도이다.
도 10은 도 9의 C-C' 라인에 따른 단면도이다.
도 11는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(10)는 복수의 플레인들(PLANE1-PLANE4) 및 주변 회로(200)를 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치(10)는 4 플레인(plane) 구조를 가질 수 있다.
비록, 도 1을 참조로 하는 실시예에서는 반도체 메모리 장치(10)가 4개의 플레인을 포함하는 것으로 도시하였으나, 반도체 메모리 장치(10)에 포함되는 플레인의 개수는 한정되는 것이 아니다. 반도체 메모리 장치(10)는 n(n은 자연수)개의 플레인을 포함할 수 있다.
플레인들(PLANE1-PLANE4) 각각은 메모리 셀 어레이(110), 로우 디코더(120) 및 페이지 버퍼 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKz, z는 2 이상의 자연수)을 포함할 수 있다. 메모리 블록들(BLK1-BLKz) 각각은 적어도 하나의 드레인 선택 라인(DSL), 복수의 워드 라인들(WL) 및 적어도 하나의 소스 선택 라인(SSL)을 통해서 로우 디코더(120)에 연결될 수 있다. 메모리 블록들(BLK1-BLKz)은 비트 라인들(BL)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다.
드레인 선택 라인(DSL), 워드 라인들(WL) 및 소스 선택 라인(SSL)은 메모리 블록들(BLK1-BLKz)마다 제공될 수 있고, 비트 라인들(BL)은 메모리 블록들(BLK1-BLKz)에 공통으로 제공될 수 있다.
메모리 블록들(BLK1-BLKz) 각각은 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들 각각은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 비휘발성 메모리 셀일 수 있다.
로우 디코더(120)는 주변 회로(200)로부터 제공되는 로우 어드레스에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1-BLKz) 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 주변 회로(200)로부터 제공되는 동작 전압을 선택된 메모리 블록에 연결된 드레인 선택 라인(DSL), 워드 라인들(WL) 및 소스 선택 라인(SSL)에 전달할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(미도시)를 포함할 수 있다. 페이지 버퍼 회로(130)는 칼럼 어드레스에 응답하여 비트 라인(BL)을 선택할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(200)를 통해 외부 장치, 예컨대 메모리 컨트롤러로부터 데이터를 입력받고, 입력되는 데이터를 메모리 셀 어레이(110)에 저장할 수 있다. 또한, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 주변 회로(200)를 통해 외부 장치로 출력할 수 있다.
주변 회로(200)는, 도시하지 않았지만 입출력 회로, 전압 발생기 및 제어 로직을 포함할 수 있다.
입출력 회로는 플레인들(PLANE1-PLANE4)의 로우 디코더들(120) 및 페이지 버퍼 회로들(130)과 연결될 수 있다. 입출력 회로는 외부 장치로부터 수신되는 커멘드(CMD), 어드레스(ADD) 및 데이터(DATA)를 임시로 저장하는 글로벌 버퍼를 포함할 수 있다. 복수의 플레인들(PLANE1-PLANE4)의 페이지 버퍼 회로들(130)은 입출력 회로에 포함된 하나의 글로벌 버퍼를 공유할 수 있다.
전압 발생기는 반도체 메모리 장치(10)에서 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생기는 프로그램 전압들, 패스 전압들, 선택 읽기 전압들, 비선택 읽기 전압들을 생성할 수 있다.
제어 로직은 플레인들(PLANE1-PLANE4)의 로우 디코더들(120) 및 페이지 버퍼 회로들(130), 그리고 전압 발생기 및 입출력 회로에 연결될 수 있다. 제어 로직은 반도체 메모리 장치(10)의 전반적인 동작(프로그램/읽기/소거 등)을 제어할 수 있다. 제어 로직은 외부 장치로부터 전달되는 커멘드(CMD)에 응답하여 동작할 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이 및 로우 디코더의 개략 구성을 나타낸 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz) 각각은 소거 단위에 해당될 수 있다. 메모리 블록들(BLK1~BLKz)은 서로 동일하게 구성될 수 있다.
메모리 블록들(BLK1-BLKz) 각각은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결되는 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되는 다수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 플로팅 게이트 및 컨트롤 게이트를 포함하는 구조일 수 있다.
메모리 블록들(BLK1-BLKz) 각각에 포함된 복수의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 셀 스트링들(CSTR) 각각은 대응하는 비트 라인(BL)에 연결될 수 있다.
드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있다. 드레인 선택 라인(DSL), 워드 라인들(WL) 및 소스 선택 라인(SSL)은 로컬 라인들(LWL)에 각각 연결될 수 있다.
로우 디코더(120)는 메모리 블록들(도 1의 BLK1-BLKz)에 각각 대응하는 복수의 패스 트랜지스터 그룹들(PTG1-PTGz)을 포함할 수 있다. 패스 트랜지스터 그룹들(PTG1-PTGz) 각각은 글로벌 라인들(GWL)과 로컬 라인들(LWL) 사이에 연결되는 복수의 패스 트랜지스터들(TR)을 포함할 수 있다. 패스 트랜지스터들(TR)은 블록 선택 신호(BLKSW)에 응답하여 글로벌 라인들(GWL)에 로딩되는 동작 전압을 로컬 라인들(LWL)을 통해서 대응하는 메모리 블록에 전달할 수 있다. 로컬 라인들(LWL)은 패스 트랜지스터 그룹들(PTG1-PTGz)마다 제공될 수 있고, 글로벌 라인들(GWL)은 패스 트랜지스터 그룹들(PTG1-PTGz)에 공통으로 제공될 수 있다. 패스 트랜지스터 그룹들(PTG1-PTGz)은 글로벌 라인들(GWL)을 공유할 수 있다. .
이하, 첨부된 도면들에서 기판의 상면과 직교하는 방향을 수직 방향(VD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 제1 방향(FD)과 제2 방향(SD)은 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 레이아웃도이다.
도 3을 참조하면, 기판(300) 상에 복수의 플레인들(PLANE1-PLANE4), 주변 회로(200) 및 입출력 패드들(PAD)이 마련될 수 있다.
입출력 패드들(PAD)은 외부 장치와의 전기적인 연결을 위한 반도체 메모리 장치(10)의 외부 접점으로, 예컨대 와이어들을 통해서 인쇄회로기판(Printed circuit board, 미도시)에 연결될 수 있다. 이러한 경우에, 도시하지 않았지만 와이어들의 일단들은 입출력 패드들(PAD)에 본딩되고, 와이어들의 타단들은 인쇄회로기판의 본드 핑거들(bond fingers)에 본딩될 수 있다.
입출력 패드들(PAD)은 기판(300)의 가장자리에 제1 방향(FD)을 따라서 배치될 수 있다. 입출력 패드들(PAD)이 기판(300)의 가장자리에 배치됨으로써 입출력 패드들(PAD)과 인쇄회로기판 사이를 연결하는 와이어의 길이가 최소화될 수 있다.
주변 회로(200)는 입출력 패드들(PAD)과 제2 방향(SD)으로 인접하여 배치될 수 있다. 도시하지 않았지만, 입출력 패드들(PAD)은 복수의 배선들을 통해서 주변 회로(200)에 전기적으로 연결될 수 있다.
플레인들(PLANE1-PLANE4)은 주변 회로(200)를 중심으로 입출력 패드들(PAD)의 반대편에 배치될 수 있다. 본 실시예에 따른 반도체 메모리 장치(10)는 4 플레인 구조를 가질 수 있다. 즉, 반도체 메모리 장치(10)는 제1 내지 제4 플레인(PLANE1-PLANE4)을 포함할 수 있다.
제1 내지 제4 플레인(PLANE1-PLANE4)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 2×2의 매트릭스 형태로 배치될 수 있다. 제1,제2 플레인(PLANE1,PLANE2)은 주변 회로(200)에 인접하여 배치될 수 있고, 제3,제4 플레인(PLANE3,PLANE4)은 제1,제2 플레인(PLANE1,PLANE2)을 중심으로 주변 회로(200)의 반대편에 배치될 수 있다.
제1 내지 제4 플레인(PLANE1-PLANE4) 각각은 메모리 셀 어레이(110), 로우 디코더(120) 및 페이지 버퍼 회로(130)를 포함할 수 있다.
로우 디코더(120)는 제1 방향(FD)으로 메모리 셀 어레이(110)의 양측 가장자리에 인접하여 배치될 수 있다. 도 3에 도시된 실시에에서는 로우 디코더(120)가 제1 방향(FD)으로 메모리 셀 어레이(110)의 양측에 분산하여 배치는 것으로 나타내었으나, 이에 한정되는 것은 아니다. 로우 디코더(120)는 제1 방향(FD)으로 메모리 셀 어레이(110)의 일측에만 배치될 수도 있다.
페이지 버퍼 회로(130)는 제2 방향(SD)으로 메모리 셀 어레이(110)의 가장자리에 인접하여 배치될 수 있다.
로우 디코더(120) 및 페이지 버퍼 회로(130)는 복수의 글로벌 라인들 및 복수의 메탈 라인들(400)을 통해서 주변 회로(200)에 연결될 수 있다.
로우 디코더(120)는 복수의 패스 트랜지스터 그룹들(도 2의 PTG1-PTGz)을 포함할 수 있다. 패스 트랜지스터 그룹들 각각은 복수의 패스 트랜지스터들(도 2의 TR)을 포함할 수 있다. 패스 트랜지스터들은 글로벌 라인들(도 2의 GWL)에 로딩되는 동작 전압을 메모리 셀 어레이(110)에 전달할 수 있다. 도시하지 않았지만, 글로벌 라인들은 제2 방향(SD)으로 연장되며 수직 방향(VD)으로 패스 트랜지스터들과 중첩될 수 있다.
글로벌 라인들은 로우 디코더(120)의 패스 트랜지스터들에 동작 전압을 전달하는 역할을 할 수 있다. 메탈 라인들(400)은 상기 동작 전압 이외의 다른 신호를 전달하는 역할을 할 수 있다.
메탈 라인들(400)은 전원 전압, 접지 전압 등의 파워를 전송하는 파워 라인과, 파워 이외의 신호, 예컨대 데이터, 커멘드, 어드레스 등의 신호를 전송하는 시그널 라인을 포함할 수 있다. 메탈 라인들(400)은 제2 방향(SD)으로 연장되며 수직 방향(VD)으로 로우 디코더들(120)의 패스 트랜지스터들과 중첩될 수 있다.
글로벌 라인들 및 메탈 라인들(400) 모두가 로우 디코더(120)의 패스 트랜지스터들과 중첩하여 배치되므로 글로벌 라인과 메탈 라인(파워 라인 및 시그널 라인) 사이의 간격이 좁을 수 있다.
이러한 경우에, 글로벌 라인과 메탈 라인 사이에 커플링 캐패시턴스(coupling capacitance)가 커지게 되어 글로벌 라인을 통해 전송되는 동작 전압의 영향을 받아 메탈 라인(시그널 라인)을 통해 전송되는 신호에 노이즈가 발생하여 신호가 왜곡되거나, 메탈 라인(파워 라인)을 통해 전송되는 파워의 영향을 받아 글로벌 라인을 통해 전송되는 동작 전압의 레벨이 원치 않게 변화되어 반도체 메모리 장치의 동작 특성 및 신뢰성이 저하될 수 있다.
이러한 문제를 방지하기 위해서는 글로벌 라인과 메탈 라인 사이의 간격을 늘릴 필요가 있다.
메탈 라인을 패스 트랜지스터들과 중첩하여 배치하지 않고, 메탈 라인의 배치를 위하여 평면적을 늘리거나, 배선층을 추가하게 되면 글로벌 라인과 메탈 라인 사이의 간격을 늘릴 수 있다. 그러나, 평면적을 늘리거나 배선층을 추가하게 되면 반도체 메모리 장치(10)의 사이즈가 커지는 문제점이 있다.
본 실시예들은 사이즈 증가없이 글로벌 라인과 메탈 라인 사이의 간격을 늘릴 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 4는 본 발명의 일 실시예에 따른 로우 디코더의 일부분을 나타내는 레이아웃도이고, 도 5는 도 4의 패스 트랜지스터들을 나타내는 평면도이고, 도 6은 도 4의 글로벌 라인들 및 메탈 라인들을 나타내는 평면도이다.
도 4 및 도 5를 참조하면, 기판(300) 상에 메모리 블록(BLKi)이 마련되고, 메모리 블록(BLKi) 일측의 기판(300)에 복수의 패스 트랜지스터들(TR1-TR4)이 마련될 수 있다. 패스 트랜지스터들(TR1-TR4)은 제1 방향(FD)을 따라서 배치될 수 있다.
패스 트랜지스터들(TR1-TR4)은 메모리 블록(BLKi)에 대응하는 패스 트랜지스터 그룹(도 2의 PTGi)을 구성하는 패스 트랜지스터들일 수 있다. 패스 트랜지스터들(TR1-TR4)은 메모리 블록(BLKi)에 동작 전압을 전달할 수 있다. 비록, 본 실시예에서는 패스 트랜지스터들(TR1-TR4)의 개수가 4개로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도시하지 않았지만, 메모리 셀 어레이(도 2의 110)를 구성하는 메모리 블록들(도 2의 BLK1-BLKz)이 제2 방향(SD)을 따라서 배치될 수 있고, 메모리 블록들(도 2의 BLK1-BLKz)에 대응하는 패스 트랜지스터 그룹들(도 2의 PTG1-PTGz)이 제2 방향(SD)을 따라서 배치될 수 있다.
제1 방향(FD)으로 서로 인접하는 패스 트랜지스터들 사이에 경계(CB)가 정의될 수 있다. 서로 인접한 패스 트랜지스터들은 그들 사이의 경계(CB)를 공유할 수 있다.
패스 트랜지스터들(TR1-TR4)들은 소자분리막들(도 7의 STI)에 의해 분리되는 액티브 영역들(ACT)을 포함할 수 있다. 액티브 영역들(ACT) 각각의 중앙을 지나도록 게이트(G)가 마련되고, 게이트(G) 양측의 액티브 영역들(ACT) 각각에 불순물이 주입되어 소스(S) 및 드레인(D)이 마련될 수 있다. 경계(CB)는 액티브 영역들(ACT)을 분리하는 소자분리막들의 중심선에 해당할 수 있다. 본 명세서에서, '중심선'은 제1 방향(FD)으로 구성 요소의 폭 중심을 따라서 연장되는 선 또는 구성 요소들 사이의 이격 거리의 중심을 따라서 연장되는 선을 의미할 수 있다.
제1 방향(FD)으로 서로 이웃하는 경계들(CB) 사이의 이격 거리는 패스 트랜지스터의 제1 방향 피치(pitch)로 정의될 수 있다. 패스 트랜지스터들 각각의 제1 방향 피치는 제1 방향(FD)으로 인접한 소자분리막들의 중심선들 사이의 이격 거리로 정의될 수 있다.
패스 트랜지스터의 제1 방향 피치는 액티브 영역(ACT)의 제1 방향(FD) 폭 및 액티브 영역(ACT) 좌,우 소자분리막들의 제1 방향(FD) 폭에 따라서 정해질 수 있다. 예컨대, 패스 트랜지스터의 제1 방향 피치는 액티브 영역(ACT)의 제1 방향(FD) 폭, 액티브 영역(ACT) 좌측 소자분리막의 제1 방향(FD) 폭의 절반, 그리고 액티브 영역(ACT) 우측 소자분리막의 제1 방향(FD) 폭의 절반의 합에 해당하는 크기를 가질 수 있다.
패스 트랜지스터들(TR1-TR4)의 제1 방향 피치는 각각 제1 내지 제4 피치(P1-P4)로 정의될 수 있다. 패스 트랜지스터들(TR1-TR4)의 제1 방향 피치는 서로 동일할 수 있다. 즉, 제1 내지 제4 피치(P1-P4)는 동일한 크기를 가질 수 있다. 제1 내지 제4 피치(P1-P4)는 필요에 따라 다양한 크기로 구현될 수도 있다.
비록, 본 실시예에서는 패스 트랜지스터 그룹(도 2의 PTGi)을 구성하는 패스 트랜지스터들(TR1-TR4)이 제1 방향(FD)을 따라서 일렬로 배치되는 경우를 나타내었으나, 본 발명은 한정되는 것은 아니다. 예컨대, 패스 트랜지스터 그룹(도 2의 PTGi)을 구성하는 패스 트랜지스터들이 제1 방향(FD)을 따라서 2열 이상으로 배치될 수도 있다.
도 4 내지 도 6을 참조하면, 패스 트랜지스터들(TR1-TR4) 상부에 제2 방향(SD)으로 연장되는 복수의 글로벌 라인들(GWL1-GWL4)이 배치될 수 있다. 글로벌 라인들(GWL1-GWL4)은 패스 트랜지스터들(TR1-TR4)에 각각 대응하며, 각각 대응하는 패스 트랜지스터(TR1-TR4의 하나)의 드레인(D)에 전기적으로 연결되어 대응하는 패스 트랜지스터(TR1-TR4의 하나)에 동작 전압을 전달할 수 있다.
글로벌 라인들(GWL1-GWL4)은 패스 트랜지스터들(TR1-TR4) 중에서 일부 패스 트랜지스터들(TR1,TR4)의 제1 방향 피치(P1,P4) 내에 배치될 수 있다. 일부 패스 트랜지스터들(TR1,TR4)을 제외한 나머지 패스 트랜지스터들(TR2,TR3)의 제1 방향 피치(P2,P3) 내에는 어떠한 글로벌 라인도 배치되지 않는다. 이에 따라, 일부 패스 트랜지스터들(TR1,TR4)은 수직 방향(VD)으로 글로벌 라인들(GWL1-GWL4)과 중첩되고, 나머지 패스 트랜지스터들(TR2,TR3)은 수직 방향(VD)으로 글로벌 라인들(GWL1-GWL4)과 중첩되지 않게 된다.
이하, 설명의 편의를 위하여 글로벌 라인들(GWL1-GWL4)과 중첩되는 패스 트랜지스터들(TR1,TR4)을 제1 패스 트랜지스터들로 정의하고, 글로벌 라인들(GWL1-GWL4)과 중첩되지 않는 패스 트랜지스터들(TR2,TR3)을 제2 패스 트랜지스터들로 정의할 것이다. 그리고, 제1 패스 트랜지스터들(TR1,TR4)에 대응하는 글로벌 라인들(GWL1,GWL4)을 제1 글로벌 라인들로 정의하고, 제2 패스 트랜지스터들(TR2,TR3)에 대응하는 글로벌 라인들(GWL2,GWL)을 제2 글로벌 라인들로 정의할 것이다.
글로벌 라인들(GWL1-GWL4)과 중첩되지 않는 패스 트랜지스터들, 즉 제2 패스 트랜지스터들(TR2,TR3)이 제1 방향(SD)을 따라서 연속하여 배치될 수 있다. 글로벌 라인들(GWL1-GWL4)과 중첩되는 패스 트랜지스터들, 즉 제1 패스 트랜지스터들(TR1,TR4)은 제2 패스 트랜지스터들(TR2,TR3)의 양측 가장자리에 배치될 수 있다.
비록, 본 실시예에서는 이웃하는 제1 패스 트랜지스터들(TR1,TR4) 사이에 2개의 제2 패스 트랜지스터들(TR2,TR3)이 제공되는 경우를 나타내었으나, 이에 한정되는 것은 아니다. 예컨대, 제1 패스 트랜지스터들 사이에 제2 패스 트랜지스터가 하나만 제공될 수도 있고, 3개 이상의 제2 패스 트랜지스터들이 제공될 수도 있다.
제1 글로벌 라인들(GWL1,GWL4) 각각은 대응하는 제1 패스 트랜지스터(TR1 또는 TR4)의 제1 방향 피치(P1 또는 P4) 내에 배치될 수 있다. 즉, 제1 글로벌 라인(GWL1)은 제1 패스 트랜지스터(TR1)의 제1 방향 피치(P1) 내에 배치되고, 제1 글로벌 라인(GWL4)은 제1 패스 트랜지스터(TR4)의 제1 방향 피치(P4) 내에 배치될 수 있다.
제2 글로벌 라인(GWL2)은 제1 패스 트랜지스터들(TR1)의 제1 방향 피치(P1) 내에 배치될 수 있고, 제2 글로벌 라인(GWL3)은 제1 패스 트랜지스터들(TR4)의 제1 방향 피치(P4) 내에 배치될 수 있다.
일 실시예에서, 제1 패스 트랜지스터들(TR1,TR4) 각각의 제1 방향 피치(P1 또는 P4) 내에는 하나의 제1 글로벌 라인(GWL1 또는 GWL4) 및 하나의 제2 글로벌 라인(GWL2 또는 GWL3)이 배치될 수 있다. 제1 패스 트랜지스터들(TR1,TR4) 각각은 하나의 제1 글로벌 라인(GWL1 또는 GWL4) 및 하나의 제2 글로벌 라인(GWL2 또는 GWL3)과 수직 방향(VD)으로 중첩될 수 있다. 제2 패스 트랜지스터들(TR2,TR3)의 제1 방향 피치(P2,P3) 내에는 어떠한 글로벌 라인도 배치되지 않으며, 제2 패스 트랜지스터들(TR2,TR3)은 어떠한 글로벌 라인과도 중첩되지 않는다.
비록, 본 실시예에서는 제2 패스 트랜지스터들(TR2,TR3)이 제1 패스 트랜지스터들(TR1,TR4)과 동일한 개수로 제공되고, 제1 패스 트랜지스터들(TR1,TR4) 각각의 제1 방향 피치(P1 또는 P4) 내에 하나의 제2 글로벌 라인이 제공되는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 예컨대, 제2 패스 트랜지스터들의 개수는 제1 패스 트랜지스터들의 개수보다 많을 수 있고, 제1 패스 트랜지스터들(TR1,TR4) 각각의 제1 방향 피치(P1 또는 P4) 내에 적어도 두 개 이상의 제2 글로벌 라인들이 제공될 수도 있다.
이러한 구조에 의하여, 제1 패스 트랜지스터들(TR1,TR4) 각각의 제1 방향 피치(P1 또는 P4) 내에는 복수의 글로벌 라인들(GWL1,GWL2 또는 GLW3,GWL4)이 배치될 수 있다.
글로벌 라인들(GWL1-GWL4)은 제1 방향(FD)으로 동일한 폭을 가질 수 있고, 인접 글로벌 라인들(GWL1,GWL2 또는 GLW3,GWL4)은 제1 방향(FD)으로 동일한 거리로 이격될 수 있다. 글로벌 라인들(GWL1-GWL4)의 제1 방향 피치(P10)는, 글로벌 라인의 폭 및 인접 글로벌 라인들 사이의 간격의 합에 해당하는 크기를 가질 수 있다. 글로벌 라인들(GWL1-GWL4)의 제1 방향 피치(P10)는 패스 트랜지스터(TR1-TR4의 하나)의 제1 방향 피치(P1-P4의 하나)보다 작은 크기를 갖는다. 글로벌 라인들(GWL1-GWL4)의 제1 방향 피치(P10)는 패스 트랜지스터(TR1-TR4의 하나)의 제1 방향 피치(P1-P4의 하나)의 2배 내지 6배에 해당될 수 있다.
도 7은 도 4의 A-A' 라인에 따른 단면도이고, 도 8은 도 4의 B-B' 라인에 따른 단면도이다.
도 4, 도 7 및 도 8을 참조하면, 패스 트랜지스터들(TR1-TR4) 상부에는 다층 배선 구조가 마련될 수 있다. 다층 배선 구조는 절연막들(ILD1,ILD2,ILD3)을 사이에 두고 분리되는 복수의 배선층들(L1,L2,L3)을 포함할 수 있다.
배선층들(L1-L3)은 제1 배선층(L1), 제1 배선층(L1) 하부의 제2 배선층(L2), 그리고 제2 배선층(L2) 하부의 제3 배선층(L3)을 포함할 수 있다. 절연막들(ILD1-ILD3)은 기판(300) 상에 순차로 형성되는 제1 절연막(ILD1), 제2 절연막(ILD2) 및 제3 절연막(ILD3)을 포함할 수 있다.
제1 절연막(ILD)은 패스 트랜지스터들(TR1-TR4) 및 기판(300)의 상면을 덮을 수 있다. 제3 배선층(L3)은 제1 절연막(ILD1) 상에 배치될 수 있다. 제2 절연막(ILD2)은 제1 절연막(ILD1)의 상면, 그리고 제3 배선층(L3)의 상면 및 측면을 덮을 수 있다. 제2 배선층(L2)은 제2 절연막(ILD2) 상에 배치될 수 있다. 제3 절연막(ILD3)은 제2 절연막(ILD2)의 상면, 그리고 제2 배선층(L2)의 상면 및 측면을 덮을 수 있다. 제1 배선층(L1)은 제3 절연막(ILD3) 상에 배치될 수 있다.
글로벌 라인들(GWL1-GWL4)은 제1 배선층(L1)에 형성될 수 있다.
제2 배선층(L2)에는 제1 패스 트랜지스터들(TR1,TR4)에 각각 대응하는 제1 연결 라인들(T1) 및 제2 패스 트랜지스터들(TR2,TR3)에 각각 대응하는 제2 연결 라인들(T2)이 형성될 수 있다.
제1 연결 라인들(T1)은 제1 방향(FD)을 길이 방향으로 하며, 각각 대응하는 제1 패스 트랜지스터(TR1 또는 TR4)의 제1 방향 피치(P1 또는 P4) 내에 배치될 수 있다. 제1 연결 라인들(T1) 각각은 대응하는 제1 패스 트랜지스터(TR1 또는 TR4)의 드레인(D)과 수직 방향(VD)으로 중첩될 수 있다.
제1 연결 라인들(T1) 각각은 제1 글로벌 라인들(GWL1,GWL4)의 하나와 교차될 수 있다. 각각의 제1 연결 라인들(T1)과 제1 글로벌 라인(GWL1 또는 GWL4)간 교차 부분에는 제3 절연막(ILD3)을 관통하는 제1 컨택(C31)이 형성될 수 있다. 제1 연결 라인들(T1) 각각은 제1 컨택(C31)을 통해서 제1 글로벌 라인(GWL1 또는 GWL4)에 연결될 수 있다.
제2 연결 라인들(T2)은 제1 방향(FD)을 길이 방향으로 하며, 각각 대응하는 제2 패스 트랜지스터(TR2 또는 TR3)의 제1 방향 피치(P2 또는 P3) 내부로부터 제1 패스 트랜지스터들(TR1,TR4)의 하나의 제1 방향 피치(P1 또는 P4) 내부로 연장될 수 있다. 제2 연결 라인들(T2) 각각의 일단부는 대응하는 제2 패스 트랜지스터(TR2 또는 TR3)의 드레인(D)과 수직 방향(VD)으로 중첩되고, 각각의 타단부는 제1 패스 트랜지스터들(TR1,TR4)의 하나의 드레인(D)과 수직 방향(VD)으로 중첩될 수 있다.
제2 연결 라인들(T2) 각각은 제2 글로벌 라인들(GWL2,GWL3)의 하나와 교차될 수 있다. 각각의 제2 연결 라인들(T2)과 제2 글로벌 라인(GWL2 또는 GWL3)간 교차 부분에는 제3 절연막(ILD3)을 관통하는 제2 컨택(C32)이 형성될 수 있다. 제2 연결 라인들(T2) 각각은 제2 컨택(C32)을 통해서 제2 글로벌 라인(GWL2또는 GWL3)에 연결될 수 있다.
제3 배선층(L3)에는 제1 패스 트랜지스터들(TR1,TR4)에 각각 대응하는 제3 연결 라인들(S1) 및 제2 패스 트랜지스터들(TR2,TR3)에 각각 대응하는 제4 연결 라인들(S2)이 형성될 수 있다.
제3 연결 라인들(S1)은 제1 방향(FD)을 길이 방향으로 하며, 각각 대응하는 제1 패스 트랜지스터(TR1 또는 TR4)의 제1 방향 피치(P1 또는 P4) 내에 배치될 수 있다. 제3 연결 라인들(S1) 각각은 제1 연결 라인들(T1)의 하나와 수직 방향(VD)으로 중첩될 수 있다. 제3 연결 라인들(S1)과 제1 연결 라인들(T1)간 중첩 부분들 각각에는 제2 절연막(ILD2)을 관통하는 적어도 하나의 제3 컨택(C21)이 형성될 수 있다. 제3 연결 라인들(S1) 각각은 제3 컨택(C21)을 통해서 제1 연결 라인들(T1)의 하나에 연결될 수 있다.
제3 연결 라인들(S1) 각각은 대응하는 제1 패스 트랜지스터(TR1 또는 TR4)의 드레인(D)과 수직 방향(VD)으로 중첩될 수 있다. 각각의 제3 연결 라인들(S1)과 제1 패스 트랜지스터(TR1 또는 TR4)의 드레인(D)간 중첩 부분에는 제1 절연막(ILD1)을 관통하는 적어도 하나의 제4 컨택(C11)이 형성될 수 있다. 제3 연결 라인들(S1) 각각은 제4 컨택(C11)을 통해서 제1 패스 트랜지스터(TR1 또는 TR4)의 드레인(D)에 접속될 수 있다.
제4 연결 라인들(S2)은 제1 방향(FD)을 길이 방향으로 하며, 각각 대응하는 제2 패스 트랜지스터(TR2 또는 TR3)의 제1 방향 피치(P2 또는 P3) 내에 배치될 수 있다. 제4 연결 라인들(S2) 각각은 제2 연결 라인들(T2)의 하나와 수직 방향(VD)으로 중첩될 수 있다. 제4 연결 라인들(S2)과 제2 연결 라인들(T2)간 중첩 부분들 각각에는 제2 절연막(ILD2)을 관통하는 적어도 하나의 제5 컨택(C22)이 형성될 수 있다. 제4 연결 라인들(S2) 각각은 제5 컨택(C22)을 통해서 제2 연결 라인들(T2)의 하나에 연결될 수 있다.
제4 연결 라인들(S2) 각각은 대응하는 제2 패스 트랜지스터(TR2 또는 TR3)의 드레인(D)과 수직 방향(VD)으로 중첩될 수 있다. 각각의 제4 연결 라인들(S2)과 제2 패스 트랜지스터(TR2 또는 TR3)의 드레인(D)간 중첩 부분에는 제1 절연막(ILD1)을 관통하는 적어도 하나의 제6 컨택(C12)이 형성될 수 있다. 제4 연결 라인들(S2) 각각은 제6 컨택(C12)을 통해서 제2 패스 트랜지스터(TR2 또는 TR3)의 드레인(D)에 접속될 수 있다.
도 4, 도 6, 도 7 및 도 8을 참조하면, 제1 배선층(L1)에는 메탈 라인들(400)이 배치될 수 있다. 메탈 라인들(400)은 주변 회로(도 3의 200) 및 플레인들(도 3의 PLANE1-PLANE4)과 전기적으로 연결되어, 주변 회로와 플레인들간에 신호를 전달하는 역할을 할 수 있다.
메탈 라인들(400)은 제2 패스 트랜지스터들(TR2,TR3)의 제1 방향 피치(P2,P3) 내에 배치될 수 있다. 메탈 라인들(400)은 제2 패스 트랜지스터들(TR2,TR3)과 수직 방향(VD)으로 중첩될 수 있다. 제1 패스 트랜지스터들(TR1,TR4)의 제1 방향(FD)의 피치 내에는 어떠한 메탈 라인도 배치되지 않으며, 메탈 라인들(400)은 제1 패스 트랜지스터들(TR1,TR4)과 수직 방향(VD)으로 중첩되지 않는다.
요컨대, 단일 패스 트랜지스터(TR1-TR4의 하나)의 제1 방향 피치(P1-P4의 하나) 내에는 글로벌 라인들 또는 메탈 라인들 중에서 어느 하나의 종류만 배치된다. 따라서, 글로벌 라인들 및 메탈 라인들이 단일 패스 트랜지스터의 제1 방향 피치 내에 혼재되는 경우와 비교해서, 메탈 라인과 글로벌 라인 사이의 간격을 늘리는 것이 가능하다. 특히, 인접 제1 패스 트랜지스터들 사이에 2개 이상 복수의 제2 패스 트랜지스터들이 제1 방향(FD)을 따라서 연속 배치되는 경우, 인접 제1 패스 트랜지스터들 사이에 하나의 제2 패스 트랜지스터만 배치되는 경우와 비교해서 메탈 라인과 글로벌 라인 사이의 간격을 보다 더 늘릴 수 있다.
메탈 라인들(400)은 시그널 라인들(410) 및 파워 라인들(420)을 포함할 수 있다. 파워 라인들(420)은 전원 전압, 접지 전압 등의 파워 신호를 전송할 수 있다. 시그널 라인들(410)은 파워 이외의 신호, 예컨대 데이터, 커멘드, 어드레스 등의 신호를 전송할 수 있다. 시그널 라인들(410)을 통해 전송되는 신호는 글로벌 라인들(GWL1-GWL4)을 통해 전송되는 동작 전압보다 커플링 캐패시턴스에 민감하게 영향을 받을 수 있다. 파워 라인들(420)을 통해 전송되는 파워는 글로벌 라인들(GWL1-GWL4)을 통해 전송되는 동작 전압보다 커플링 캐패시턴스의 영향에 둔감할 수 있다.
서로 이웃하는 시그널 라인(410)과 파워 라인(420) 사이의 간격(도 8의 F1)은 서로 이웃하는 글로벌 라인(GWL3)과 파워 라인(420) 사이의 간격(도 8의 F2)보다 크게 구성될 수 있다.
시그널 라인들(410)과 글로벌 라인들(GWL1-GWL4) 사이의 간격이 좁은 경우에 글로벌 라인들(GWL1-GWL4)과 시그널 라인들(410)간 커플링 캐패시턴스가 커지게 되고, 글로벌 라인을 통해 전송되는 동작 전압의 영향을 받아 시그널 라인들(410)을 통해 전송되는 신호에 노이즈가 발생하여 신호가 왜곡되고 신호 전달 속도가 저하될 수 있다. 파워 라인들(420)과 글로벌 라인들(GWL1-GWL4)간 간격이 좁은 경우에는 글로벌 라인들(GWL1-GWL4)과 파워 라인들(420)간 커플링 캐패시턴스가 커지게 되고, 파워 라인들(420)을 통해 전송되는 파워의 영향을 받아 글로벌 라인을 통해 전송되는 동작 전압의 레벨이 원치 않게 변화될 수 있다.
한편, 서로 이웃하는 시그널 라인(410)과 파워 라인(420) 사이의 간격이 좁은 경우에, 시그널 라인(410)과 파워 라인(420)간 커플링 캐패시턴스가 커지게 되고, 파워 라인들(420)을 통해 전송되는 파워의 영향을 받아 시그널 라인(410)에 로딩되는 신호에 노이즈가 발생하여 신호가 왜곡되고 신호 전달 속도가 저하될 수 있다.
본 실시예에 의하면, 글로벌 라인들(GWL1-GWL4)과 시그널 라인(410) 사이의 간격을 늘릴 수 있으므로 글로벌 라인들(GWL1-GWL4)과 시그널 라인(410)간 커플링 캐패시턴스를 줄이어 시그널 라인들(410)에 로딩되는 신호의 왜곡을 방지하고 신호 전달 속도를 향상시킬 수 있다. 그리고, 글로벌 라인들(GWL1-GWL4)과 파워 라인들(420) 사이의 간격을 늘릴 수 있으므로 글로벌 라인들(GWL1-GWL4)과 파워 라인들(420)간 커플링 캐패시턴스를 줄이어 글로벌 라인에 로딩되는 동작 전압의 원치 않는 레벨 변화를 억제하여 동작 전압의 레벨을 안정화시킬 수 있다.
또한, 서로 이웃하는 시그널 라인(410)과 파워 라인(420) 사이의 간격을 서로 이웃하는 글로벌 라인(GWL3)과 파워 라인(420) 사이의 간격보다 크므로 인접 시그널 라인(410)과 파워 라인(420)간 커플링 캐패시턴스를 낮추어 시그널 라인(410)에 로딩되는 신호의 왜곡을 방지하고 신호 전달 속도를 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 로우 디코더의 일부분을 나타낸 레이아웃도이고, 도 10은 도 9의 C-C' 라인에 따른 단면도이다.
이하, 도 9 내지 도 10을 참조로 하여 설명되는 실시예에서는 앞서 도 4 내지 도 8을 참조로 하여 설명된 실시예의 구성 요소와 실질적으로 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하고, 동일한 부분에 대한 중복된 설명을 생략하기로 한다.
도 9 및 도 10을 참조하면, 글로벌 라인들(GWL1-GWL4), 시그널 라인들(410)및 파워 라인들(420)과 동일한 배선층, 즉 제1 배선층(L1)에 적어도 하나의 쉴딩 라인(500)이 형성될 수 있다. 쉴딩 라인(500)은 시그널 라인들(410)에 인접하여 배치되며 제2 방향(SD)으로 연장될 수 있다.
시그널 라인(410)과 글로벌 라인(GWL)이 서로 이웃하는 경우에, 쉴딩 라인(500)은 서로 이웃하는 시그널 라인(410)과 글로벌 라인(GWL) 사이에 배치될 수 있다. 쉴딩 라인(500)과 인접 시그널 라인(410) 사이의 간격은 최소 디자인 룰에 따른 스페이스를 가질 수 있다. 쉴딩 라인(500)에는 접지 전압을 인가할 수 있다.
쉴딩 라인(500)이 서로 이웃하는 시그널 라인(410)과 글로벌 라인(GWL) 사이에 배치되므로, 시그널 라인(410)과 글로벌 라인(GWL)간 커플링 현상을 억제시키어 시그널 라인(410)에 로딩되는 신호의 왜곡을 방지할 수 있다.
이상, 본 실시예에 의하면 메탈 라인들이 글로벌 라인들과 동일한 배선층에 패스 트랜지스터들과 중첩하여 배치되므로 메탈 라인들의 배치를 위해서 평면적을 늘리거나 별도의 배선층을 추가할 필요가 없으므로 반도체 메모리 장치의 사이즈를 축소시킬 수 있다. 또한, 글로벌 라인들과 메탈 라인들 사이의 간격을 늘릴 수 있으므로 글로벌 라인들과 메탈 라인들간 커플링 캐패시턴스를 줄이어 메탈 라인들 및 글로벌 라인들을 통해서 전송되는 신호의 왜곡을 방지하여 반도체 메모리 장치의 동작 특성 및 신뢰성을 향상시킬 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에 제1 방향을 따라서 배치되며 메모리 셀 어레이에 동작 전압을 전달하는 복수의 패스 트랜지스터들;및
    상기 패스 트랜지스터들 상부의 제1 배선층에 형성되고 상기 제1 방향과 교차되는 제2 방향으로 연장되며 상기 패스 트랜지스터들에 각각 대응하고 각각 대응하는 패스 트랜지스터에 동작 전압을 전달하는 복수의 글로벌 라인들;을 포함하며,
    상기 글로벌 라인들은 상기 패스 트랜지스터들 중에서 일부 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 글로벌 라인들은 상기 기판의 상면과 직교하는 수직 방향으로 상기 일부 패스 트랜지스터들과 중첩되고, 상기 일부 패스 트랜지스터들을 제외한 나머지 패스 트랜지스터들과 중첩되지 않는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 나머지 패스 트랜지스터들의 적어도 두 개 이상이 상기 제1 방향을 따라서 연속하여 배치되는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 제2 방향으로 연장되며 상기 동작 전압과 다른 신호를 전송하는 메탈 라인들을 더 포함하며,
    상기 메탈 라인은 상기 일부 패스 트랜지스터들을 제외한 나머지 패스 트랜지스터들의 상기 제1 방향 피치 내에 배치되는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 메탈 라인들은 상기 기판의 상면과 직교하는 수직 방향으로 상기 나머지 패스 트랜지스터들과 중첩되고 상기 일부 패스 트랜지스터들과 중첩되지 않는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 글로벌 라인들은,
    상기 일부 패스 트랜지스터들에 각각 대응하는 제1 글로벌 라인들;및
    상기 일부 패스 트랜지스터들을 제외한 나머지 패스 트랜지스터들에 각각 대응하는 제2 글로벌 라인들;을 포함하며,
    상기 제1 글로벌 라인들 각각은 대응하는 패스 트랜지스터의 상기 제1 방향의 피치 내에 배치되는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 패스 트랜지스터들과 상기 제1 배선층 사이의 제2 배선층에 형성되며 각각 상기 일부 패스 트랜지스터들의 하나 및 상기 제1 글로벌 라인들의 하나와 전기적으로 연결되는 제1 연결 라인들;및
    상기 제2 배선층에 형성되며 각각 상기 나머지 패스 트랜지스터들의 하나 및 상기 제2 글로벌 라인들의 하나와 전기적으로 연결되는 제2 연결 라인들;을 더 포함하며,
    상기 제2 연결 라인들 각각은 상기 나머지 패스 트랜지스터들의 하나의 상기 제1 방향의 피치 내부에서부터 상기 일부 패스 트랜지스터들의 하나의 상기 제1 방향의 피치 내부로 연장되는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제1 연결 라인들 각각은 상기 일부 패스 트랜지스터들의 하나의 상기 제1 방향의 피치 내에 배치되는 반도체 메모리 장치.
  9. 제5 항에 있어서, 상기 메탈 라인들은,
    파워를 전송하는 파워 라인들; 및
    파워 이외의 신호를 전송하는 시그널 라인들;을 포함하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 제1 배선층에 형성되며 상기 시그널 라인들에 인접하여 배치되는 쉴딩 라인;을 더 포함하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 쉴딩 라인은 상기 제1 방향으로 서로 이웃하는 시그널 라인과 글로벌 라인 사이에 배치되는 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 쉴딩 라인에 접지 전압을 제공하는 반도체 메모리 장치.
  13. 기판 상에 배치되며 메모리 셀 어레이 및 로우 디코더를 포함하는 플레인(Plane);
    상기 기판 상에 제1 방향과 교차되는 제2 방향으로 상기 플레인과 인접하여 배치되는 주변 회로;를 포함하고,
    상기 로우 디코더는,
    상기 제1 방향을 따라서 배치되며 상기 메모리 셀 어레이에 동작 전압을 전달하는 복수의 패스 트랜지스터들;및
    상기 패스 트랜지스터들 상부의 제1 배선층에 형성되고 상기 제2 방향으로 연장되며 상기 패스 트랜지스터들에 각각 대응하고 각각 대응하는 패스 트랜지스터에 동작 전압을 전달하는 복수의 글로벌 라인들;을 포함하며,
    상기 글로벌 라인들은 상기 패스 트랜지스터들 중 일부 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치되고, 상기 일부 패스 트랜지스터들을 제외한 나머지 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치되지 않는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 제1 배선층에 형성되고 상기 제2 방향으로 연장되며 상기 플레인과 상기 주변 회로 사이를 전기적으로 연결하는 복수의 메탈 라인들을 더 포함하며,
    상기 메탈 라인들은 상기 나머지 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치되고, 상기 일부 패스 트랜지스터들의 상기 제1 방향의 피치 내에 배치되지 않는 반도체 메모리 장치.
  15. 제13 항에 있어서, 상기 나머지 패스 트랜지스터들의 적어도 두 개 이상이 상기 제1 방향을 따라서 연속하여 배치되는 반도체 메모리 장치.
  16. 제13 항에 있어서, 상기 글로벌 라인들은,
    상기 일부 패스 트랜지스터들에 각각 대응하는 제1 글로벌 라인들;및
    상기 일부 패스 트랜지스터들을 제외한 나머지 패스 트랜지스터들에 각각 대응하는 제2 글로벌 라인들;을 포함하며,
    상기 제1 글로벌 라인들 각각은 대응하는 패스 트랜지스터의 상기 제1 방향의 피치 내에 배치되는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 패스 트랜지스터들과 상기 제1 배선층 사이의 제2 배선층에 형성되며 각각 상기 일부 패스 트랜지스터들의 하나 및 상기 제1 글로벌 라인들의 하나와 전기적으로 연결되는 제1 연결 라인들;및
    상기 제2 배선층에 형성되며 각각 상기 나머지 패스 트랜지스터들의 하나 및 상기 제2 글로벌 라인들의 하나와 전기적으로 연결되는 제2 연결 라인들;을 더 포함하며,
    상기 제2 연결 라인들 각각은 상기 나머지 패스 트랜지스터들의 하나의 상기 제1 방향의 피치 내부에서부터 상기 일부 패스 트랜지스터들의 하나의 상기 제1 방향의 피치 내부로 연장되는 반도체 메모리 장치.
  18. 제13 항에 있어서, 상기 플레인을 n(n은 자연수)개 구비하는 반도체 메모리 장치.
  19. 기판 상에 제1 방향을 따라서 배치되며 메모리 셀 어레이에 동작 전압을 전달하는 복수의 패스 트랜지스터들;및
    상기 패스 트랜지스터들 상부의 제1 배선층에 형성되고 상기 제1 방향과 교차되는 제2 방향으로 연장되며 상기 패스 트랜지스터들에 각각 대응하고 각각 대응하는 트랜지스터에 동작 전압을 전달하는 복수의 글로벌 라인들;을 포함하되,
    상기 글로벌 라인들의 상기 제1 방향의 피치가 상기 패스 트랜지스터들의 상기 제1 방향의 피치보다 작은 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 제1 배선층에 형성되고 상기 제2 방향으로 연장되는 복수의 메탈 라인들을 더 포함하며,
    상기 글로벌 라인들 및 상기 메탈 라인들은 상기 기판의 상면과 직교하는 수직 방향으로 상기 패스 트랜지스터들과 중첩되되, 상기 패스 트랜지스터들 각각의 상기 제1 방향의 피치 내에 상기 글로벌 라인들 또는 상기 메탈 라인들 중에서 어느 하나의 종류만 배치되는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380668B2 (en) 2020-08-03 2022-07-05 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037626B2 (en) * 2018-11-28 2021-06-15 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same
US11657858B2 (en) 2018-11-28 2023-05-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same
KR102608578B1 (ko) * 2019-07-05 2023-12-04 에스케이하이닉스 주식회사 반도체 메모리 장치
CN114078488A (zh) * 2020-08-21 2022-02-22 长鑫存储技术(上海)有限公司 存储器
US20230317191A1 (en) * 2022-03-29 2023-10-05 Micron Technology, Inc. Techniques for determining an interface connection status

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120257452A1 (en) * 2011-04-08 2012-10-11 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of driving the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101083680B1 (ko) 2010-05-31 2011-11-16 주식회사 하이닉스반도체 면적을 줄일 수 있는 반도체 집적 회로 장치
JP5562995B2 (ja) * 2012-03-22 2014-07-30 株式会社東芝 半導体記憶装置
KR102056893B1 (ko) * 2012-08-24 2019-12-17 에스케이하이닉스 주식회사 반도체 장치
US9025382B2 (en) * 2013-03-14 2015-05-05 Conversant Intellectual Property Management Inc. Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof
KR102017172B1 (ko) 2013-04-23 2019-09-03 에스케이하이닉스 주식회사 반도체 장치
KR20160011027A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 반도체 장치
KR20160036143A (ko) * 2014-09-24 2016-04-04 에스케이하이닉스 주식회사 전압 강하 현상이 개선된 비휘발성 메모리 장치 및 그 구동방법
KR102309566B1 (ko) * 2015-03-20 2021-10-07 에스케이하이닉스 주식회사 반도체 소자
KR20170045553A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 재배선 라인을 구비하는 반도체 장치
KR102381046B1 (ko) * 2015-10-26 2022-03-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20170127783A (ko) * 2016-05-12 2017-11-22 에스케이하이닉스 주식회사 반도체 장치
KR20190020897A (ko) * 2017-08-22 2019-03-05 에스케이하이닉스 주식회사 3차원 구조의 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120257452A1 (en) * 2011-04-08 2012-10-11 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of driving the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380668B2 (en) 2020-08-03 2022-07-05 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device
US11784178B2 (en) 2020-08-03 2023-10-10 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device

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