CN108461097B - 具有电力网结构的半导体存储器件 - Google Patents

具有电力网结构的半导体存储器件 Download PDF

Info

Publication number
CN108461097B
CN108461097B CN201710811379.8A CN201710811379A CN108461097B CN 108461097 B CN108461097 B CN 108461097B CN 201710811379 A CN201710811379 A CN 201710811379A CN 108461097 B CN108461097 B CN 108461097B
Authority
CN
China
Prior art keywords
power line
power
unit circuit
circuit block
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710811379.8A
Other languages
English (en)
Other versions
CN108461097A (zh
Inventor
张南海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN108461097A publication Critical patent/CN108461097A/zh
Application granted granted Critical
Publication of CN108461097B publication Critical patent/CN108461097B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种具有电力网结构的半导体存储器件，其包括：外围电路，其包括分别设置第二区域和第三区域中的第一单元电路块和第二单元电路块，第二区域和第三区域在第一方向上彼此相邻且第一区域位于第二区域和第三区域之间；第一金属层，其设置在外围电路上方；第二金属层，其设置在第一金属层上方；第一电力线，其设置在第一金属层中并且适于将操作电压传送到第一单元电路块；第二电力线，其设置在第一金属层中并适于将操作电压传送到第二单元电路块；和桥接电力线，其设置在第一区域中的第二金属层中，并且沿与第一方向相交的第二方向延伸。

Description

具有电力网结构的半导体存储器件
技术领域
各实施方式通常涉及半导体存储器件，并且更具体地，涉及具有电力网结构(power mesh structure)的半导体存储器件。
背景技术
半导体存储器件需要诸如外部电源电压、内部电源电压、接地电压和基准电压的操作电压。操作电压经由电力线传输。
发明内容
在一个实施方式中，一种半导体存储器件可以包括：外围电路，所述外围电路包括分别设置第二区域和第三区域中的第一单元电路块和第二单元电路块，所述第二区域和所述第三区域在第一方向上彼此相邻且第一区域位于所述第二区域和第三区域之间；第一金属层，所述第一金属层设置在所述外围电路上方；第二金属层，所述第二金属层设置在所述第一金属层上方。第一电力线设置在所述第一金属层中并且适于将操作电压传送到所述第一单元电路块。第二电力线设置在所述第一金属层中并适于将所述操作电压传送到所述第二单元电路块。桥接电力线设置在所述第一区域中的所述第二金属层中，并且沿与所述第一方向相交的第二方向延伸。所述第一电力线具有从所述第二区域延伸到所述第一区域的长度，并且所述第二电力线具有从所述第三区域延伸到所述第一区域的长度。所述第一电力线和所述桥接电力线接合，并且所述第二电力线和所述桥接电力线接合。
在一个实施方式中，一种半导体存储器件可以包括：外围电路，所述外围电路包括沿第一方向彼此相邻地设置的第一单元电路块和第二单元电路块；存储单元阵列，所述存储单元阵列设置在所述外围电路上方；第一电力线，所述第一电力线设置在所述外围电路与所述存储单元阵列之间的第一金属层中，并且经由第一通孔联接至所述第一单元电路块；第二电力线，所述第二电力线设置在所述第一金属层中，并经由第二通孔联接到所述第二单元电路块；第三电力线，所述第三电力线设置在所述第一金属层和所述存储单元阵列之间的第二金属层中，在与所述第一方向相交的第二方向上与所述第一单元电路块交叉，并且与所述第一电力线接合；第四电力线，所述第四电力线设置在所述第二金属层中，沿所述第二方向与所述第二单元电路块交叉，并且与所述第二电力线接合；以及桥接电力线，所述桥接电力线设置在所述第二金属层中，并且在所述第一单元电路块和所述第二单元电路块之间的间隔区域中沿所述第二方向延伸。所述第一电力线与所述第一单元电路块交叠，延伸到所述间隔区域而不与所述第二单元电路块交叠，并且所述第二电力线与所述第二单元电路块交叠，延伸到所述间隔区域而不与所述第一单元电路块交叠。所述第一电力线和所述桥接电力线接合，并且所述第二电力线和所述桥接电力线接合。
在一个实施方式中，一种半导体存储器件可以包括：外围电路，所述外围电路包括分别设置在第二区域和第三区域中的第一单元电路块和第二单元电路块，所述第二区域和第三区域沿第一方向彼此相邻且第一区域位于所述第二区域和所述第三区域之间；第一金属层，所述第一金属层设置在所述外围电路上方；第二金属层，所述第二金属层设置在所述第一金属层上方；存储单元阵列，所述存储单元阵列设置在所述第二金属层上方；第一电力线，所述第一电力线设置在所述第一金属层中，经由第一通孔联接到所述第一单元电路块，并且沿所述第一方向延伸；第二电力线，所述第二电力线设置在所述第一金属层中，经由第二通孔联接到所述第二单元电路块，并且沿所述第一方向延伸；第三电力线，所述第三电力线设置在所述第二区域中的所述第二金属层中，并沿与所述第一方向相交的第二方向延伸；第四电力线，所述第四电力线设置在所述第三区域中的所述第二金属层中并沿所述第二方向延伸；桥接电力线，所述桥接电力线设置在所述第一区域中的所述第二金属层中，并沿所述第二方向延伸。通过将所述第一电力线联接到具有相同电压电平的所述第三电力线和所述桥接电力线并将所述第二电力线联接到具有相同电压电平的所述第四电力线和所述桥接电力线来形成网。
附图说明
图1是示出根据本发明的实施方式的半导体存储器件的框图。
图2是示出包括在图1所示的存储单元阵列中的一个存储块的等效电路图。
图3是示出根据本发明的实施方式的半导体存储器件的电力线结构的布局图。
图4是沿图3的线A-A’截取的截面图。
图5是沿图3的线B-B’截取的截面图。
图6是沿图3的线C-C’截取的截面图。
图7是示出外围电路的电力节点和信号节点的布局图。
图8是示出形成在第一金属层中形成的电力线和信号线以及将外围电路与形成在第一金属层中的电力线和信号线联接的通孔的布局图。
图9是示出根据本发明的实施方式的表示半导体存储器件的电源电压的电力线的电阻部件的图。
图10是示出根据本发明的实施方式的表示半导体存储器件的接地电压的电力线的电阻部件的图。
图11是示意性地示出根据本发明的实施方式的包括半导体存储器件的存储系统的框图。
图12是示意性地示出根据本发明的实施方式的包括半导体存储器件的计算系统的框图。
具体实施方式
下文将参照附图通过各实施方式的示例来描述具有电力网结构的半导体存储器件。
图1是示出根据本发明的实施方式的半导体存储器件的框图。
参照图1，根据实施方式的半导体存储器件可以包括存储单元阵列100和外围电路200。外围电路200可以对存储单元阵列100执行写入操作、读取操作和擦除操作，并且可以包括多个功能电路块。例如，功能电路块可以包括行解码器210、页面缓冲器220、控制逻辑230、电压产生器240和输入/输出缓冲器250。
存储单元阵列100可以经由字线WL和选择线DSL和SSL电联接到行解码器210。选择线DSL和SSL可以包括至少一个漏极选择线DSL和至少一个源极选择线SSL。存储单元阵列100可以经由位线BL电联接到页面缓冲器220。
存储单元阵列100可以包括多个存储块BLK1、BLK2、...、BLKn。多个存储块BLK1、BLK2、...、BLKn中的每一个可以与擦除单元相对应。存储块BLK1、BLK2、...、BLKn中的每一个可以包括多个单元串。单元串可以由串联联接的存储单元构成。包含在一个单元串中的存储单元可以由相同的选择晶体管来选择。
图2是示出包括在图1的存储单元阵列100中的存储块BLK1至BLKn当中的任一个存储块BLK1的电路图。
由于存储块BLK1至BLKn以彼此相同的方式配置，因此将仅对第一存储块BLK1进行描述。
参照图2，第一存储块BLK1可以包括在高度方向上延伸并排列在字线方向和位线方向上的多个单元串CS11、CS21、CS12、CS22、CS13和CS23。
单元串CS11、CS21、CS12、CS22、CS13和CS23可以分别联接在与其相关联的位线BL1、BL2和BL3与公共源极线CSL之间，并且可以以彼此相同的方式配置。单元串CS11、CS21、CS12、CS22、CS13和CS23中的每一个可以包括联接到公共源极线CSL的源极选择晶体管SST、联接到位线BL的漏极选择晶体管DST和联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储单元MC1至MC8。源极选择晶体管SST的栅极可以联接到源极选择线SSL。漏极选择晶体管DST的栅极可以联接到相应的漏极选择线DSL1或DSL2。存储单元MC1至MC8的栅极可以分别联接到对应的字线WL1至WL8。
联接到相同字线并被一起编程的一组存储单元被称为页面。第一存储块BLK1可以由多个页面构成。而且，多个页面可以联接到每条字线。在图2所示的实施方式中，每条字线共同地联接到相同高度的两个页面。
再来参照图1，行解码器210可以响应于从输入/输出缓冲器250传送的地址ADD，选择存储单元阵列100的存储块BLK1至BLKn当中的任一个。行解码器210可以响应于地址ADD选择所选存储块的字线WL。行解码器210可以将来自电压产生器240的操作电压传送到所选存储块的相应字线WL和选择线DSL和SSL。
根据操作模式，页面缓冲器220作为写入驱动器或感测放大器操作。在编程操作中，页面缓冲器220可以将与要编程的数据相对应的电压传送到存储单元阵列100的位线BL。在读取操作中，页面缓冲器220可以经由位线BL感测存储在所选存储单元中的数据，并将感测到的数据传送到输入/输出缓冲器250。在擦除操作中，页面缓冲器220可以浮置存储单元阵列100的位线BL。
响应于从输入/输出缓冲器250传送的命令CMD，控制逻辑230可以控制页面缓冲器220和电压产生器240访问所选存储单元。
电压产生器240可以根据控制逻辑230的控制产生各种操作电压。操作电压可以包括要提供给各字线WL的字线电压S和要提供给大块(bulk)(例如，形成存储单元的阱区)的电压。提供给各字线WL的字线电压S可以包括编程电压(Vpgm)、通过电压(Vpass)以及所选读取电压和未选读取电压(Vrd和Vread)。电压产生器240可以产生在读取操作和编程操作中提供给选择线DSL和SSL的选择信号DS和SS。选择信号DS是用于选择单元串的控制信号，选择信号SS是用于选择地的控制信号。
在编程操作中，输入/输出缓冲器250可以将从外部输入的写入数据传送到页面缓冲器220。在读取操作中，输入/输出缓冲器250可以将从页面缓冲器220提供的数据输出到外部。输入/输出缓冲器250可以将地址ADD或命令CMD传送到行解码器210或控制逻辑230。
图3是示出根据本发明的实施方式的半导体存储器件的电力线结构的布局图，图4是沿图3的线A-A’截取的截面图，图5是沿图3的线B-B’截取的截面图，图6是沿图3的线C-C’截取的截面图，图7是示出外围电路的电力节点PN1_VCC、PN1_VSS、PN2_VCC和PN2_VSS以及信号节点SN1和SN2的布局图，并且图8是示出形成在第一金属层UM1中的电力线40、42、44和46以及信号线50和52的布局图，以及将外围电路与电力线40、42、44和46联接的通孔PV1、PV2、SV1和SV2以及形成在第一金属层UM1中的信号线50和52。
为了简化图示，在图3至图6中，省略了信号线50和52以及将外围电路200联接到信号线50和52的通孔SV1和SV2的图示。
参见图3至图6，根据本实施方式的半导体存储器件可以具有盒下外围电路(periunder cell,PUC)结构，在该PUC结构中外围电路200设置在存储单元阵列100下方。外围电路200的至少一部分和存储单元阵列100的至少一部分可以上下交叠。
为了便于说明，下面将例如对外围电路200的整体和存储单元阵列100的整体上下交叠的示例进行描述，但是本发明不受限制于此。根据本实施方式，由于外围电路200被设置为与存储单元阵列100交叠，所以可以最大限度地利用基板10的面积，从而可以减小半导体存储器件的尺寸。
外围电路200可以形成在基板10上。半导体层20可以设置在外围电路200上方。半导体层20可以例如被构造为多晶硅层。在半导体层20中，可以形成掺杂有P型杂质或N型杂质的阱区(未示出)。
存储单元阵列100可以设置在半导体层20上。存储单元阵列100可以包括多条导线30和多个层间介电层32，所述多条导线30和所述多个层间介电层32交替堆叠在半导体层20上。在多条导线30当中，可以使用来自最下层的至少一层作为源极选择线，可以使用来自最上层的至少一层作为漏极选择线，并且源极选择线和漏极之间的导线30可用作字线。
在半导体层20上，可以形成垂直穿过导线30和层间介电层32并且电联接到半导体层20的垂直沟道层CH。垂直沟道层CH可以包括掺杂有杂质的多晶硅或未掺杂的多晶硅。
源极选择晶体管可以形成在源极选择线和垂直沟道层CH彼此相交的区域处，漏极选择晶体管可以形成在漏极选择线和垂直沟道层CH彼此相交的区域处，并且可以在字线和垂直沟道层CH彼此相交的区域处形成存储单元。通过这样的结构，可以将单元串构造为通过垂直沟道层CH串联联接的源极选择晶体管、存储单元和漏极选择晶体管。
围绕垂直沟道层CH的外壁的栅极介电层(未示出)可以形成在导线30和垂直沟道层CH之间。栅极介电层可以包括隧穿介电层、电荷存储层和阻挡介电层。隧穿介电层可以包括硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷存储层可以包括硅氮化物、硼氮化物、或硅硼氮化物或掺杂有杂质的多晶硅。阻挡介电层可以包括硅氧化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或堆叠层。
虽然没有示出，但可以在存储单元阵列100上方设置多条位线。位线可以经由位线触头电联接到垂直沟道层CH。
外围电路200可以对存储单元阵列100执行写入操作、读取操作和擦除操作，并且可以由诸如晶体管、电阻器和电容器的半导体元件构成。
外围电路200可以包括多个单元电路块。单元电路块可以起不同作用，诸如行解码器、页面缓冲器、控制逻辑、电压产生器和输入/输出缓冲器。每个单元电路块可以是起特定作用的功能单元。因此，包含在不同单元电路块中的半导体元件的种类、尺寸和位置可以彼此不同。
设置在存储单元阵列100下方的外围电路200的设计被连续地改变，以减小半导体存储器件的尺寸并提高其操作特性。此外，为了确保设计工作的专业性和效率，包括在外围电路200中的所有单元电路块可以不由一个设计者设计，但是不同的设计者可以分别设计单元电路块。每个单元电路块可以用作由不同设计者进行设计的单元。因此，为了方便设计工作，有必要确保单元电路块之间的设计独立性。
在下文中，将描述外围电路200包括两个单元电路块的示例。然而，应当注意，本实施方式不限于外围电路200包括两个单元电路块的情况。
根据实施方式的半导体存储器件可以包括第一区域FR、第二区域SR和第三区域TR。第二区域SR和第三区域TR可以沿着第一方向FD彼此相邻地设置，且第一区域FR位于第二区域SR和第三区域TR之间。
外围电路200可以包括设置在第二区域SR中的第一单元电路块UNIT1和设置在第三区域TR中的第二单元电路块UNIT2。第一单元电路块UNIT1和第二单元电路块UNIT2可以在第一方向FD上彼此相邻地设置，且第一区域FR位于第一单元电路块UNIT1和第二单元电路块UNIT2之间。第一区域FR可以被定义为位于第一单元电路块UNIT1和第二单元电路块UNIT2之间的间隔区域。
第一单元电路块UNIT1和第二单元电路块UNIT2中的每一个可以包括多个半导体元件(未示出)。包括在第一单元电路块UNIT1中的半导体元件和包括在第二单元电路块UNIT2中的半导体元件可以由诸如电源电压(VCC)和接地电压(VSS)的操作电压驱动。可以将控制信号、地址信号和数据信号输入到包括在第一单元电路块UNIT1中的半导体元件和包括在第二单元电路块UNIT2中的半导体元件中和/或从包括在第一单元电路块UNIT1中的半导体元件和包括在第二单元电路块UNIT2中的半导体元件输出控制信号、地址信号和数据信号。
参照图7，第一单元电路块UNIT1可以包括用于接收操作电压的第一电力节点PN1_VCC和PN1_VSS。第一电力节点PN1_VCC和PN1_VSS可以包括用于电源电压的第一电力节点PN1_VCC和用于接地电压的第一电力节点PN1_VSS。第一单元电路块UNIT1可以包括用于接收和/或输出控制信号、地址信号和数据信号的第一信号节点SN1。
类似于第一单元电路块UNIT1，第二单元电路块UNIT2可以包括用于接收操作电压的第二电力节点PN2_VCC和PN2_VSS。第二电力节点PN2_VCC和PN2_VSS可以包括用于电源电压的第二电力节点PN2_VCC和用于接地电压的第二电力节点PN2_VSS。第二单元电路块UNIT2可以包括用于接收和/或输出控制信号、地址信号和数据信号的第二信号节点SN2。
第一单元电路块UNIT1和第二单元电路块UNIT2可以执行不同的功能。例如，第一单元电路块UNIT1可以是页面缓冲器，第二单元电路块UNIT2可以是输入/输出缓冲器。第一单元电路块UNIT1和第二单元电路块UNIT2可以由不同的设计者设计。
如图7中的附图标记D所示，第一单元电路块UNIT1的第一信号节点SN1和第二单元电路块UNIT2的第二电力节点PN2_VCC可以设置在同一线路上。相反，虽然没有示出，但是第一单元电路块UNIT1的第一电力节点PN1_VCC和第二单元电路块UNIT2的第二信号节点SN2可以设置在同一线路上。
再来参照图3至图6，第一金属层UM1和第二金属层UM2可以形成在外围电路200和存储单元阵列100之间。第二金属层UM2可以设置在第一金属层UM1上方。
至少一个第一层间介电层ILD1可以形成在基板10上以覆盖外围电路200，即，第一单元电路块UNIT1和第二单元电路块UNIT2。第一金属层UM1可以设置在第一层间介电层ILD1上。
参照图8，在第一金属层UM1中，可以设置第一电力线40和42、第二电力线44和46、第一信号线50和第二信号线52以及电力传输线60和62。第一电力线40和42、第二电力线44和46、第一信号线50和第二信号线52以及电力传输线60和62可沿第一方向FD延伸。
第一电力线40和42可以包括用于电源电压的第一电力线40以将电源电压传送到第一单元电路块UNIT1的第一电力节点PN1_VCC(参见图7)，以及用于接地电压的第一电力线42以将接地电压传送到第一单元电路块UNIT1的第一电力节点PN1_VSS(参见图7)。
用于电源电压的第一电力线40可以被设置为分别与图7所示的用于电源电压的第一电力节点PN1_VCC交叠。用于接地电压的第一电力线42可以被设置为分别与图7所示的用于接地电压的第一电力节点PN1_VSS交叠。
第一通孔PV1可以分别设置在图7所示的第一电力节点PN1_VCC和PN1_VSS上。第一通孔PV1可以通过垂直穿透第一电力节点PN1_VCC和PN1_VSS上的第一层间介电层ILD1将第一电力节点PN1_VCC和PN1_VSS电联接到第一电力线40和42。第一电力线40和42可以分别通过第一通孔PV1电联接到具有与第一电力线40和42相同的电压电平的第一电力节点PN1_VCC和PN1_VSS。
类似于第一电力线40和42，第二电力线44和46可以包括用于电源电压的第二电力线44以将电源电压传送到第二单元电路块UNIT2的第二电力节点PN2_VCC(参见图7)和用于接地电压的第二电力线46以将接地电压传送到第二单元电路块UNIT2的第二电力节点PN2_VSS(参见图7)。
用于电源电压的第二电力线44可以被设置为分别与图7所示的电源电压的第二电力节点PN2_VCC交叠。用于接地电压的第二电力线46可以分别设置成与用于接地电压的第二电力节点PN2_VSS交叠。
第二通孔PV2可以分别设置在图7中示出的第二电力节点PN2_VCC和PN2_VSS上。第二通孔PV2可以通过垂直地穿透第二电力节点PN2_VCC和PN2_VSS上的第一层间介电层ILD1将第二电力节点PN2_VCC和PN2_VSS电联接到第二电力线44和46。第二电力线44和46可以经由第二通孔PV2分别电联接到与第二电力线44和46具有相同电压电平的第二电源节点PN2_VCC和PN2_VSS。
第一信号线50可以设置在与图7中示出的第一信号节点SN1交叠的位置处。通孔SV1可以分别设置在第一信号节点SN1上。通孔SV1可以通过垂直穿透第一信号节点SN1上的第一层间介电层ILD1将第一信号节点SN1电联接到第一信号线50。第一信号线50可以经由通孔SV1电联接到第一信号节点SN1。
第二信号线52可以设置在与图7中示出的第二信号节点SN2交叠的位置处。通孔SV2可以分别设置在第二信号节点SN2上。通孔SV2可以通过垂直穿透第二信号节点SN2上的第一层间介电层ILD1将第二信号节点SN2电联接到第二信号线52。第二信号线52可以经由通孔SV2电联接到第二信号节点SN2。
当第一单元电路块UNIT1的第一信号节点SN1和第二单元电路块UNIT2的第二电力节点PN2_VCC被设置在同一线路上时，第一信号线50和第二电力线44将被设置在与图8中的附图标记E所示的相同的行上。虽然没有示出，但是当第二单元电路块UNIT2的第二信号节点SN2和第一单元电路块UNIT1的第一电力节点PN1_VCC设置在同一线路上时，第二信号线52和第一电力线40将设置在同一线路上。
第一电力线40和42可以形成为与第一单元电路块UNIT1部分地交叠，并且具有从第一单元电路块UNIT1所在的第二区域SR延伸到第一区域FR并且没有到达第三地区TR的长度。第二电力线44和46可以形成为与第二单元电路块UNIT2部分地交叠，并且具有从第二单元电路块UNIT2所在的第三区域TR延伸到第一区域FR并且没有达到第二区域SR的长度。
电力传输线60和62可以被设置为跨过第一单元电路块UNIT1和第二单元电路块UNIT2的两侧上的第二区域SR、第一区域FR和第三区域TR。电力传输线60和62可以包括用于电源电压的电力传输线60和用于接地电压的电力传输线62。
再来参照图3至图6，可以在第一层间介电层ILD1上形成至少一个第二层间介电层ILD2以覆盖第一金属层UM1。第二金属层UM2可以设置在第二层间介电层ILD2上。
在第二金属层UM2中，可以设置第三电力线70和72、第四电力线80和82以及桥接电力线90和92。
第三电力线70和72、第四电力线80和82以及桥接电力线90和92可以在与第一方向FD相交的第二方向SD上延伸。第二方向SD可以是垂直于第一方向FD的方向。
第三电力线70和72可以包括用于电源电压的第三电力线70以将电源电压传送到用于电源电压的第一电力线40，以及用于接地电压的第三电力线72以将接地电压传送到用于接地电压的第一电力线42。
用于电源电压的第三电力线70和用于接地电压的第三电力线72可以设置成在第二区域SR中沿第二方向SD跨过第一单元电路块UNIT1。用于电源电压的第三电力线70可以在第一单元电路块UNIT1上方与第一电力线40相交。用于接地电压的第三电力线72可以在第一单元电路块UNIT1上方与第一电力线42相交。
第三通孔PV3可以分别设置在第三电力线70和72与第一电力线40和42之间的交叉处。第三通孔PV3可以通过垂直穿透第二层间介电层ILD2将第三电力线70和72电联接到具有相同电压电平的第一电力线40和42。第三电力线70和72可以经由第三通孔PV3电联接到具有与第三电力线70和72相同的电压电平的第一电力线40和42。也就是说，第一电力线40和42以及第三电力线70和72可以接合。
第四电力线80和82可以包括用于电源电压的第四电力线80以将电源电压传送到用于电源电压的第二电力线44，以及用于接地电压的第四电力线82以将接地电压传送到用于接地电压的第二电力线46。
用于电源电压的第四电力线80和用于接地电压的第四电力线82可以设置成在第三区域TR中沿第二方向SD跨过第二单元电路块UNIT2。用于电源电压的第四电力线80可以在第二单元电路块UNIT2上与用于电源电压的第二电力线44相交。用于接地电压的第四电力线82可以在第二单元电路块UNIT2上方与用于接地电压的第二电力线46相交。
第四通孔PV4可以分别设置在第四电力线80和82与第二电力线44和46之间的交叉处。第四通孔PV4可以通过垂直穿透第二层间介电层ILD2将第二电力线44和46电联接到具有相同电压电平的第四电力线80和82。第四电力线80和82可以经由第四通孔PV4电联接到具有与第四电力线80和82相同的电压电平的第二电力线44和46。也就是说，第二电力线44和46以及第四电力线80和82可以接合。
桥接电力线90和92可以包括用于电源电压的桥接电力线90和用于接地电压的桥接电力线92。用于电源电压的桥接电力线90和用于接地电压的桥接电力线92可以设置成在第一区域FR中沿第二方向SD延伸。
用于电源电压的桥接电力线90可以与从第二区域SR和第三区域TR中的任一个延伸到第一区域FR的用于电源电压的第一电力线40和用于电源电压的第二电力线44相交。用于接地电压的桥接电力线92可以与从第二区域SR和第三区域TR中的任一个延伸到第一区域FR区域TR的用于接地电压的第一电力线42和用于接地电压的第二电力线46相交。
第五通孔PV5可以设置在用于电源电压的第一电力线40和用于电源电压的桥接电力线90之间的交叉点处、用于电源电压的第二电力线44与用于电源电压的桥接电力线90之间的交叉点处、用于接地电压的第一电力线42与用于接地电压的桥接电力线92之间的交点以及用于接地电压的第二电力线46与用于接地电压的桥接电力线92之间的交叉点处。第五通孔PV5可以通过垂直穿透第二层间介电层ILD2将用于电源电压的第一电力线40与用于电源电压的桥接电力线90电连接，将用于电源电压的第二电力线44与用于电源电压的桥接电力线90电连接，将用于接地电压的第一电力线42与用于接地电压的桥接电力线92电连接以及将用于接地电压的第二电力线46与用于接地电压的桥接电力线92电连接。桥接电力线90和92可以经由第五通孔PV5电联接到具有与桥接电力线90和92相同的电压电平的第一电力线40和42以及第二电力线44和46。也就是说，第一电力线40和42以及桥接电力线90和92可以接合，并且第二电力线44和46以及桥接电力线90和92可以接合。
用于电源电压的第三电力线70可以在第一单元电路块UNIT1的两侧上与用于电源电压的电力传输线60相交。用于接地电压的第三电力线72可以在第一单元电路块UNIT1的两侧上与用于接地电压的电力传输线62相交。
第六通孔PV6可以设置在用于电源电压的第三电力线70和用于电源电压的电力传输线60之间的交点处以及用于接地电压的第三电力线72与用于接地电压的电力传输线62之间的交叉点处。第六通孔PV6通过垂直穿透第二层间介电层ILD2可以将用于电源电压的电力传输线60与用于电源电压的第三电力线70电连接并且将用于接地电压的电力传输线与用于接地电压的第三电力线72电连接。第三电力线70和72可以经由第六通孔与具有和第三电力线70和72相同电压电平的电力传输线60和62电联接。也就是说，第三电力线70和72以及电力传输线60和62可以接合。
用于电源电压的第四电力线80可以在第二单元电路块UNIT2两侧上与用于电源电压的电力传输线60相交。用于接地电压的第四电力线82可以在第二单元电路块UNIT2上与用于接地电压的电力传输线62相交。
第七通孔PV7可以设置在用于电源电压的第四电力线80和用于电源电压的电力传输线60之间的交点处以及用于接地电压的第四电力线82与用于接地电压的电力传输线62之间的交叉点处。第七通孔PV7通过垂直穿透第二层间介电层ILD2可以将用于电源电压的电力传输线60与用于电源电压的第四电力线80电连接，并且将用于接地电压的电力传输线62与用于接地电压的第四电力线82电连接。第四电力线80和82可以经由第七通孔PV7与具有和第四电力线80和82相同电压电平的电力传输线60和62电联接。也就是说，第四电力线80和82以及电力传输线60和62可以接合。
桥接电力线90和92可分别与电力传输线60和62相交。
第八通孔PV8可以分别设置在桥接电力线90和92与电力传输线60和62之间的交点处。第八通孔PV8可以通过垂直穿透第二层间介电层ILD2将电力传输线60和62电联接到具有相同电压电平的桥接电力线90和92。桥接电力线90和92可以经由第八通孔PV8电联接到具有与桥接电力线90和92相同的电压电平的电力传输线60和62。也就是说，桥接电力线90和92以及电力传输线60和62可以接合。
可以在第二层间介电层ILD2上形成至少一个第三层间介电层ILD3以覆盖第二金属层UM2。半导体层20可以设置在第三层间介电层ILD3上。
存储单元阵列100可以设置在半导体层20上。存储单元阵列100可以包括在第三方向VD上交替地堆叠在半导体层20上的导线30和层间介电层32，以及在第三方向VD上垂直穿透导线30和层间介电层32的垂直沟道层CH。这里，第三方向VD可以与第一方向FD和第二方向SD相交。第三方向VD可以是与第一方向FD和第二方向SD垂直的方向。
图9是示出根据本发明的实施方式的表示半导体存储器件的电源电压(VCC)的电力线的电阻分量的图，图10是示出根据本发明的实施方式的表示半导体存储器件的接地电压(VSS)的电力线的电阻分量的图。
参照图9，用于电源电压的第一电力线40和用于电源电压的第三电力线70在第一单元电路块UNIT1上方彼此联接为网状类型，并且用于电源的第二电力线44和用于电源电压的第四电力线80在第二单元电路块UNIT2上方彼此联接为网状类型。此外，在第一单元电路块UNIT1和第二单元电路块UNIT2之间，用于电源电压的第一电力线40和用于电源电压的桥接电力线90彼此联接为网状类型，并且用于电源电压的第二电力线44和用于电源电压的桥接电力线90彼此联接为网状类型。
参照图10，用于接地电压的第一电力线42和用于接地电压的第三电力线72在第一单元电路块UNIT1上方彼此联接为网状类型，并且用于接地电压的第二电力线46和用于接地电压的第四电力线82在第二单元电路块UNIT2上方彼此联接为网状类型。此外，在第一单元电路块UNIT1和第二单元电路块UNIT2之间，用于接地电压的第一电力线42和用于接地电压的桥接电力线92彼此联接为网状类型，并且用于接地电压的第二电力线46和用于接地电压的桥接电力线92彼此联接为网状类型。
因此，作为在外周电路200的整个区域上方的第一方向FD和第二方向SD上设置的高密度网状类型的电力网，可以将操作电压稳定地提供给外围电路200。
与本实施方式不同，当没有设置桥接电力线90和92时，第一电力线40和42在第一单元电路块UNIT1上方仅接合到第三电力线70和72，并且第二电力线44和46在第二单元电路块UNIT2上方仅接合到第四电力线80和82。因此，在第一单元电路块UNIT1和第二单元电路块UNIT2之间，可能由于电力网的不足而发生大的电压下降。
为了在第一单元电路块UNIT1和第二单元电路块UNIT2之间构造电力网，第一电力线40和42可以延伸到第三区域TR，以便与设置在第三区域TR中的第四电力线80和82相交，第二电力线44和46可以延伸到第二区域SR，以便与设置在第二区域SR中的第三电力线70和72相交，并且可以在第一电力线40和42以及第四电力线80和82之间的交叉点处以及第二电力线44和46与第三电力线70和72之间的交叉点处形成通孔。
然而，如上文参照图8所述，多条第一信号线50分散地设置在第二区域SR中的第一单元电路块UNIT1上方，并且多条第二信号线52分散地设置在第三区域TR中的第二单元电路块UNIT2上方。当第一电力线40和42被延伸到第三区域TR或第二电力线44和46延伸到第二区域SR时，第一电力线40和42以及第二信号线52可能短路或第二电力线44和46以及第一信号线50可能短路。
为了解决这个问题，第二信号线52不设置在与第一电力线40和42相同的线路上，并且第一信号线50不设置在与第二电力线44和46相同的线路上。因此，可以防止第一电力线40和42以及第二信号线52短路或第二电力线44和46以及第一信号线50短路。
然而，根据第一单元电路块UNIT1和第二单元电路块UNIT2的设计来确定第一电力线40、42和第二电力线44、46以及第一信号线50和第二信号线52的位置。因此，为了防止第二信号线52被设置在与第一电力线40和42相同的线路上，在设计第二单元电路块UNIT2时必须考虑第一单元电路块UNIT1的设计，并且防止第一信号线50设置在与第二电力线44和46相同的线路上，在设计第一单元电路块UNIT1时必须考虑第二单元电路块UNIT2的设计。这意味着单元电路块之间的独立设计变得不可能。单元电路块之间的设计的这种依赖将成为设计时的限制因素。
根据本实施方式，由于通过将第一电力线40和42延伸到不是第三区域TR而仅是第一区域FR并且将第二电力线44和46延伸到不是第二区域SR而仅是第一区域FR，在第一单元电路块UNIT1和第二单元电路块UNIT2之间的一个区域(即，第一区域FR)中设置桥接电力线90和92，因此可以在第一单元电路块UNIT1和第二单元电路块UNIT2之间构造电力网。因此，与上述比较例不同，可以防止第一电力线40和42与第二信号线52短路以及第二电力线44和46与第一信号线50短路。
因此，第二信号线52可以设置在与第一电力线40和42相同的线路上，并且第一信号线50可以设置在与第二电力线44和46相同的线路上。在上述比较例中，在设计第二单元电路块UNIT2时必须考虑第一单元电路块UNIT1的设计，以防止第二信号线52设置在与第一电力线40和42相同的线路上，并且在设计第一单元电路块UNIT1时必须考虑第二单元电路块UNIT2的设计，以防止第一信号线50设置在与第二电力线44和46相同的线路上。相反，在本发明的实施方式中，在设计第二单元电路块UNIT2时不需要考虑第一单元电路块UNIT1的设计，并且在设计第一单元电路块UNIT1时不需要考虑第二单元电路块UNIT2的设计。也就是说，可以独立地设计单元电路块，并且可以充分地确保设计自由度。
图11是示意性地示出根据本发明的实施方式的包括半导体存储器件620的存储系统600的框图。
参照图11，存储系统600可以包括存储控制器610和半导体存储器件620。根据如上所述的本发明的实施方式，半导体存储器件620可以包括半导体存储器。存储控制器610可以控制半导体存储器件620。半导体存储器件620和存储控制器610的组合可以被配置为存储卡或固态盘(SSD)。
存储控制器610可以包括经由内部总线电联接的SRAM 611、中央处理单元(CPU)612、主机接口613、误差校正码(ECC)块614和存储接口615。SRAM 611可以用作CPU 612的工作存储器。主机接口613可以包括可以与存储系统600联接的主机的数据交换协议。所有这些组件在本领域中是公知的，因此，将不再进行详细描述。
ECC块614可以检测并校正从半导体存储器件620读出的数据中包括的误差。
存储接口615可以与半导体存储器件620交互(interface)。CPU 612可执行用于存储控制器610的数据交换的一般控制操作。
尽管没有示出，但是对于本领域技术人员来说应当显而易见的是，存储系统600还可以设置有ROM，其存储用于与主机交互的代码数据。半导体存储器件620可以通过多个闪存芯片被构造为多芯片封装。
存储系统600可以用作具有低错误发生概率的高可靠性的存储介质。上述非易失性存储器件可以设置在作为固态盘(SSD)的存储系统中。存储控制器610可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、快速外围部件互连(PCI-E)协议，串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成设备电子(IDE)协议等的各种接口协议中的一种与外部设备通信。
图12是示意性地示出根据本发明的实施方式的包括半导体存储器件的计算系统700的框图。
参照图12，根据实施方式的计算系统700可以包括电联接到系统总线760的微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组的调制解调器750和存储系统710。在一个实施方式中，计算系统700可以是移动设备，在该移动设备中可以额外设置用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中没有示出，但是对于本领域技术人员来说应显而易见的是，计算系统700还可以包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。存储系统710例如可以被配置为使用非易失性存储器来存储数据的固态硬盘/盘(SSD)。另外，作为一个示例，存储系统710可以被设置为例如NAND或NOR闪存的融合闪存。
上述实施方式不仅通过设备和方法实现，而且还可以通过执行与每个实施方式的配置相对应的功能的程序或其上记录有程序的记录介质来实现。这种实现可以由实施方式所属领域的技术人员从上述实施方式的描述中容易地得出。
虽然已经出于例示的目的描述了各实施方式，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年2月17日在韩国知识产权局提交的韩国专利申请No.10-2017-0021326的优先权，其全部内容通过引用并入本文。

Claims (20)

1.一种半导体存储器件，该半导体存储器件包括：
外围电路，所述外围电路包括分别设置在第二区域和第三区域中的第一单元电路块和第二单元电路块，所述第二区域和所述第三区域在第一方向上彼此相邻且第一区域位于所述第二区域和所述第三区域之间；
第一金属层，所述第一金属层设置在所述外围电路上方；
第二金属层，所述第二金属层设置在所述第一金属层上方；
第一电力线，所述第一电力线设置在所述第一金属层中并且适于将操作电压传送到所述第一单元电路块；
第二电力线，所述第二电力线设置在所述第一金属层中并且适于将所述操作电压传送到所述第二单元电路块；以及
桥接电力线，所述桥接电力线设置在所述第一区域中的所述第二金属层中，并且沿与所述第一方向相交的第二方向延伸，
其中，所述第一电力线具有从所述第二区域延伸到所述第一区域的长度，并且所述第二电力线具有从所述第三区域延伸到所述第一区域的长度，并且
其中，所述第一电力线与所述桥接电力线接合，并且所述第二电力线与所述桥接电力线接合。
2.根据权利要求1所述的半导体存储器件，该半导体存储器件还包括：
存储单元阵列，所述存储单元阵列设置在所述第二金属层上方。
3.根据权利要求1所述的半导体存储器件，其中，所述第一单元电路块和所述第二单元电路块执行不同的功能。
4.根据权利要求1所述的半导体存储器件，其中，通过经由通孔将所述第一电力线联接到具有相同电压电平的所述桥接电力线并且将所述第二电力线联接到具有相同电压电平的所述桥接电力线来形成网。
5.根据权利要求1所述的半导体存储器件，其中，所述第一电力线和所述第二电力线沿所述第一方向延伸。
6.根据权利要求1所述的半导体存储器件，该半导体存储器件还包括：
第三电力线，所述第三电力线设置在所述第二区域中的所述第二金属层中，沿所述第二方向延伸，并且与所述第一电力线接合；以及
第四电力线，所述第四电力线设置在所述第三区域中的所述第二金属层中，沿所述第二方向延伸，并且与所述第二电力线接合。
7.根据权利要求6所述的半导体存储器件，该半导体存储器件还包括：
电力传输线，所述电力传输线在所述第一单元电路块和所述第二单元电路块的两侧上与所述第三电力线、所述桥接电力线和所述第四电力线接合。
8.根据权利要求7所述的半导体存储器件，其中，所述电力传输线设置在所述第一金属层中，并且沿所述第一方向延伸。
9.根据权利要求1所述的半导体存储器件，
其中，所述第一单元电路块和所述第二单元电路块中的每一个包括用于接收所述操作电压的多个电力节点，并且
其中，所述第一电力线设置在与所述第一单元电路块的所述电力节点交叠的位置处，并且所述第二电力线设置在与所述第二单元电路块的所述电力节点交叠的位置处。
10.根据权利要求9所述的半导体存储器件，
其中，所述第一电力线经由垂直设置在所述第一单元电路块的所述电力节点上的第一通孔电联接到所述第一单元电路块的所述电力节点，并且
其中，所述第二电力线经由垂直设置在所述第二单元电路块的所述电力节点上的第二通孔电联接到所述第二单元电路块的所述电力节点。
11.一种半导体存储器件，该半导体存储器件包括：
外围电路，所述外围电路包括沿第一方向彼此相邻地设置的第一单元电路块和第二单元电路块；
存储单元阵列，所述存储单元阵列设置在所述外围电路上方；
第一电力线，所述第一电力线设置在所述外围电路与所述存储单元阵列之间的第一金属层中，并且经由第一通孔联接至所述第一单元电路块；
第二电力线，所述第二电力线设置在所述第一金属层中，并经由第二通孔联接到所述第二单元电路块；
第三电力线，所述第三电力线设置在所述第一金属层和所述存储单元阵列之间的第二金属层中，在与所述第一方向相交的第二方向上与所述第一单元电路块交叉，并且与所述第一电力线接合；
第四电力线，所述第四电力线设置在所述第二金属层中，沿所述第二方向与所述第二单元电路块交叉，并且与所述第二电力线接合；以及
桥接电力线，所述桥接电力线设置在所述第二金属层中，并且在所述第一单元电路块和所述第二单元电路块之间的间隔区域中沿所述第二方向延伸，
其中，所述第一电力线与所述第一单元电路块交叠，延伸到所述间隔区域而不与所述第二单元电路块交叠，并且所述第二电力线与所述第二单元电路块交叠，延伸到所述间隔区域而不与所述第一单元电路块交叠，并且
其中，所述第一电力线与所述桥接电力线接合，并且所述第二电力线与所述桥接电力线接合。
12.根据权利要求11所述的半导体存储器件，其中，所述第一电力线和所述第二电力线中的每一条电力线与所述桥接电力线中的至少一条桥接电力线相交。
13.根据权利要求11所述的半导体存储器件，其中，通过经由通孔将所述第一电力线联接到具有相同电压电平的所述第三电力线、将所述第二电力线联接到具有相同电压电平的所述第四电力线、将所述第一电力线联接到具有相同电压电平的所述桥接电力线以及将所述第二电力线联接到具有相同电压电平的所述桥接电力线来形成网。
14.根据权利要求13所述的半导体存储器件，其中，所述通孔设置在具有相同电压电平的所述第一电力线与所述第三电力线之间的交叉点处、具有相同电压电平的所述第二电力线与所述第四电力线之间的交叉点处、具有相同电压电平的所述第一电力线和所述桥接电力线之间的交叉点处以及具有相同电压电平的所述第二电力线和所述桥接电力线之间的交叉点处。
15.根据权利要求11所述的半导体存储器件，该半导体存储器件还包括：
电力传输线，所述电力传输线在所述第一单元电路块和所述第二单元电路块的两侧上沿第一方向延伸，并且与所述第三电力线、所述桥接电力线和所述第四电力线接合。
16.根据权利要求15所述的半导体存储器件，其中，所述电力传输线设置在所述第一金属层中。
17.一种半导体存储器件，该半导体存储器件包括：
外围电路，所述外围电路包括分别设置在第二区域和第三区域中的第一单元电路块和第二单元电路块，所述第二区域和所述第三区域在第一方向上彼此相邻且第一区域位于所述第二区域和所述第三区域之间；
第一金属层，所述第一金属层设置在所述外围电路上方；
第二金属层，所述第二金属层设置在所述第一金属层上方；
存储单元阵列，所述存储单元阵列设置在所述第二金属层上方；
第一电力线，所述第一电力线设置在所述第一金属层中，经由第一通孔联接到所述第一单元电路块，并且沿所述第一方向延伸；
第二电力线，所述第二电力线设置在所述第一金属层中，经由第二通孔联接到所述第二单元电路块，并且沿所述第一方向延伸；
第三电力线，所述第三电力线设置在所述第二区域中的所述第二金属层中，并且沿与所述第一方向相交的第二方向延伸；
第四电力线，所述第四电力线设置在所述第三区域中的所述第二金属层中，并且沿所述第二方向延伸；
桥接电力线，所述桥接电力线设置在所述第一区域中的所述第二金属层中，并且沿所述第二方向延伸，
其中，通过将所述第一电力线联接到具有相同电压电平的所述第三电力线和所述桥接电力线并且将所述第二电力线联接到具有相同电压电平的所述第四电力线和所述桥接电力线来形成网。
18.根据权利要求17所述的半导体存储器件，其中，所述第一电力线具有从所述第二区域延伸到所述第一区域并且不到达所述第三区域的长度，并且所述第二电力线具有从所述第三区域延伸到所述第一区域并且不到达所述第二区域的长度。
19.根据权利要求17所述的半导体存储器件，该半导体存储器件还包括：
电力传输线，所述电力传输线在所述第一单元电路块和所述第二单元电路块的两侧上沿所述第一方向延伸，并且与所述第三电力线、所述桥接电力线和所述第四电力线接合。
20.根据权利要求19所述的半导体存储器件，其中，所述电力传输线设置在所述第一金属层中。
CN201710811379.8A 2017-02-17 2017-09-11 具有电力网结构的半导体存储器件 Active CN108461097B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170021326A KR20180095173A (ko) 2017-02-17 2017-02-17 파워 메쉬 구조를 갖는 반도체 메모리 장치
KR10-2017-0021326 2017-02-17

Publications (2)

Publication Number Publication Date
CN108461097A CN108461097A (zh) 2018-08-28
CN108461097B true CN108461097B (zh) 2022-01-04

Family

ID=63167869

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710811379.8A Active CN108461097B (zh) 2017-02-17 2017-09-11 具有电力网结构的半导体存储器件

Country Status (3)

Country Link
US (1) US10134450B2 (zh)
KR (1) KR20180095173A (zh)
CN (1) CN108461097B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102472376B1 (ko) 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102601866B1 (ko) * 2019-01-16 2023-11-15 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6898110B2 (en) * 2001-01-31 2005-05-24 Hitachi, Ltd. Semiconductor integrated circuit device
JP4970760B2 (ja) * 2004-09-15 2012-07-11 三星電子株式会社 半導体メモリ装置のライン配置構造
KR100885920B1 (ko) 2006-11-10 2009-02-26 삼성전자주식회사 반도체 장치의 파워라인 배치 구조
JP2008276826A (ja) * 2007-04-26 2008-11-13 Hitachi Ulsi Systems Co Ltd 半導体装置
JP5265898B2 (ja) * 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
US8406075B2 (en) * 2009-04-03 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-low leakage memory architecture
JP5706635B2 (ja) * 2010-06-24 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置及びその内部回路の制御方法
JP2012059830A (ja) 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
US8675420B2 (en) * 2011-05-26 2014-03-18 Micron Technology, Inc. Devices and systems including enabling circuits
KR20150037055A (ko) 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 장치
US9570117B2 (en) * 2014-10-06 2017-02-14 Macronix International Co., Ltd. Integrated circuit with independent programmability
KR102275497B1 (ko) * 2014-10-20 2021-07-09 삼성전자주식회사 전원 경로 제어기를 포함하는 시스템 온 칩 및 전자 기기
US9646974B1 (en) * 2016-03-25 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port static random access memory

Also Published As

Publication number Publication date
CN108461097A (zh) 2018-08-28
US20180240504A1 (en) 2018-08-23
KR20180095173A (ko) 2018-08-27
US10134450B2 (en) 2018-11-20

Similar Documents

Publication Publication Date Title
CN108962909B (zh) 包括电容器的半导体存储装置
CN109427814B (zh) 半导体存储装置
US10566343B2 (en) Semiconductor memory device including 3-dimensional structure and method for manufacturing the same
CN109427813B (zh) 三维结构的存储装置
US10062765B2 (en) Nonvolatile memory device including multiple planes
CN108055873B (zh) 半导体存储装置
CN110544497B (zh) 半导体存储器装置
US8891306B2 (en) Semiconductor memory device
CN107358973B (zh) 包括子共源极的非易失性存储器装置
CN110299160B (zh) 半导体存储装置
CN106611616B (zh) 非易失性存储器件
KR20170022477A (ko) 반도체 메모리 장치
CN106558331B (zh) 包括三维阵列结构的半导体存储器件和包括其的存储系统
CN110970062A (zh) 半导体存储器装置
CN109817629B (zh) 包括电容器的半导体存储器件
CN111968690A (zh) 半导体存储器装置
CN109785888B (zh) 存储器装置
CN113129948B (zh) 包括页缓冲器的半导体存储器装置
CN108461097B (zh) 具有电力网结构的半导体存储器件
US9965221B2 (en) Memory system for controlling input command priority and operation method therefor
CN112420106B (zh) 具有芯片到芯片接合结构的半导体存储器装置
CN115206991A (zh) 半导体存储器装置及其制造方法
CN112992861A (zh) 三维半导体存储器装置
US11532361B2 (en) Non-volatile memory device, storage device including the same, and read method thereof
US11742052B2 (en) Nonvolatile memory device and storage device including nonvolatile memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant