CN108962909B - 包括电容器的半导体存储装置 - Google Patents

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Abstract

包括电容器的半导体存储装置。一种半导体存储装置包括：半导体层，该半导体层包括存储单元区域；存储单元阵列，该存储单元阵列包括层叠在所述半导体层上的多个第一栅极层，并且被设置在所述存储单元区域中；以及电容器电路，该电容器电路被设置在所述存储单元区域外侧的所述半导体层上。所述电容器电路包括：多个栅极结构体，该多个栅极结构体各自包括层叠在所述半导体层上的第二栅极层，并且在第一方向上布置；多个电极，该多个电极被设置在所述栅极结构体之间；以及介电层，所述介电层被插置在所述栅极结构体与所述电极之间。

Description

包括电容器的半导体存储装置
技术领域
各种实施方式总体上涉及半导体存储装置，更具体地，涉及一种包括电容器的半导体存储装置。
背景技术
电容器用于半导体存储装置的操作。例如，正在使用用于保持预定电源电压的电源去耦电容器和用于抽运电压并由此产生其电平比电源电压高的电压的抽运电容器。
发明内容
在实施方式中，一种半导体存储装置可包括：半导体层，该半导体层包括存储单元区域；存储单元阵列，该存储单元阵列包括层叠在所述半导体层上的多个第一栅极层，并且被设置在所述存储单元区域中；以及电容器电路，该电容器电路被设置在所述存储单元区域外侧的所述半导体层上。所述电容器电路包括：多个栅极结构体，该多个栅极结构体各自包括层叠在所述半导体层上的第二栅极层，并且在第一方向上布置；多个电极，该多个电极被设置在所述栅极结构体之间；以及介电层，所述介电层被插置在所述栅极结构体与所述电极之间。
在实施方式中，一种半导体存储装置可包括：外围电路，该外围电路被设置在基板上方的第一水平处；以及存储单元阵列和电容器电路，该存储单元阵列和该电容器电路被设置在所述基板上方的第二水平处。所述电容器电路包括：多个栅极结构体，该多个栅极结构体各自包括在与所述基板正交的垂直方向上层叠的栅极层，并且在第一方向上布置；多个电极，该多个电极被设置在所述栅极结构体之间的开口中；以及介电层，所述介电层被形成在所述栅极结构体与所述电极之间。
在实施方式中，一种半导体存储装置可包括：多个栅极结构体，该多个栅极结构体各自包括层叠在半导体层上的栅极层，并且在第一方向上布置；多个电极，该多个电极被设置在所述栅极结构体之间；以及介电层，所述介电层被插置在所述栅极结构体与所述电极之间。
附图说明
图1是例示了根据本发明的实施方式的半导体存储装置的框图。
图2是例示了图1中示出的存储单元阵列的配置图。
图3是例示了图2中示出的存储块中的一个的等效电路图。
图4是例示了根据本发明的实施方式的半导体存储装置的俯视图。
图5是沿着图4的线A-A’截取的截面图。
图6A、图6B、图6C和图6D是例示了图4中示出的半导体存储装置的各种修改的俯视图。
图7是例示了根据本发明的实施方式的半导体存储装置的截面图。
图8是例示了根据本发明的实施方式的电容器电路的截面图。
图9是例示了图8的电容器电路的等效电路图。
图10是示意性例示了根据本发明的实施方式的包括存储装置的存储系统的框图。
图11是示意性例示了根据本发明的实施方式的包括存储系统的计算系统的框图。
具体实施方式
在下文中，将通过实施方式的各种示例参照附图来描述包括电容器的半导体存储装置。
图1是例示了根据本发明的实施方式的半导体存储装置的框图。
参照图1，根据实施方式的半导体存储装置可包括存储单元阵列100和外围电路200。
存储单元阵列100可通过字线WL和选择线DSL和SSL与外围电路200中包括的行解码器210电联接。存储单元阵列100可通过位线BL与外围电路200中包括的页缓冲器220电联接。
图2是例示了图1中示出的存储单元阵列100的配置图。
参照图2，存储单元阵列100可包括多个存储块BLK1至BLKn。存储块BLK1至BLKn中的每一个可对应于擦除单元。
存储块BLK1至BLKn可按彼此相同的方式配置。存储块BLK1至BLKn中的每一个可包括多个单元串。单元串可以是串联联接的存储单元的单元。包括在一个单元串中的存储单元可由相同选择晶体管来选择。
图3是例示了图2中示出的存储块BLK1至BLKn之中的一个存储块的等效电路图。
由于存储块BLK1至BLKn按彼此相同的方式配置，因此将仅对第一存储块BLK1进行描述。
参照图3，第一存储块BLK1可包括多个单元串CSTR。单元串CSTR中的每一个可联接在与其关联的位线BL与公共源线CSL之间。单元串CSTR中的每一个可包括与公共源线CSL联接的源选择晶体管SST、与位线BL联接的漏选择晶体管DST以及联接在源选择晶体管SST与漏选择晶体管DST之间的多个存储单元MC。源选择晶体管SST的栅极可与源选择线SSL联接。漏选择晶体管DST的栅极可与对应的漏选择线DSL联接。存储单元MC的栅极可分别联接到对应的字线WL。
与同一字线联接并且被同时编程的存储单元的集合被称为页。第一存储块BLK1可由多个页构成。另外，多个页可与各字线联接。在图3中例示的实施方式中，每个字线与两个页共同联接。
再次参照图1，外围电路200可包括行解码器210、页缓冲器220、控制逻辑230、电压发生器240、输入/输出缓冲器250和电容器电路260。
行解码器210可通过字线WL和选择线DSL和SSL与存储单元阵列100联接。行解码器210可被配置成响应于控制逻辑230的控制而进行操作。行解码器210可从控制逻辑230接收行地址RADD。
行解码器210可被配置成对接收到的行地址RADD进行解码。行解码器210可响应于解码后的行地址RADD来选择存储单元阵列100中包括的存储块之中的任一个。行解码器210可响应于解码后的行地址RADD，通过施加从电压发生器240所提供的操作电压来选择被选存储块的一条字线。
页缓冲器220可通过位线BL与存储单元阵列100联接。页缓冲器220可根据操作模式，作为写入驱动器或感测放大器进行操作。在编程操作中，页缓冲器220可将与待编程数据对应的电压传送到存储单元阵列100的位线BL。在读取操作中，页缓冲器220可通过位线BL感测存储在被选存储单元中的数据，并且将感测到的数据传送到输入/输出缓冲器250。在擦除操作中，页缓冲器220可将存储单元阵列100的位线BL浮置。
控制逻辑230可与行解码器210、页缓冲器220、电压发生器240和输入/输出缓冲器250联接。控制逻辑230可从控制器(未示出)通过输入/输出缓冲器250接收命令CMD和地址ADD。控制逻辑230可被配置成响应于命令CMD来控制行解码器210、页缓冲器220、电压发生器240和输入/输出缓冲器250。控制逻辑230可响应于通过输入/输出缓冲器250输入的地址ADD来输出行地址RADD和列地址CADD。
电压发生器240可被配置成根据控制逻辑230的控制，产生各种类型的要提供到相应字线WL的字线电压S和要提供到其中形成有存储单源的本体(例如，阱区)的电压。要提供到相应字线WL的字线电压S可包括编程电压(Vpgm)、通过电压(Vpass)以及被选和未选读取电压(Vrd和Vread)。电压发生器240可产生要提供到选择线DSL和SSL的选择信号DS和SS。选择信号DS是用于选择单元串的控制信号，并且选择信号SS是地选择信号。
输入/输出缓冲器250可通过数据线DL与页缓冲器220联接。输入/输出缓冲器250可响应于控制逻辑230的控制来进行操作。在编程操作中，输入/输出缓冲器250可将从外部装置(未示出)输入的写入数据传送到页缓冲器220。在读取操作中，输入/输出缓冲器250可将从页缓冲器220提供的数据输出到外部装置。
电容器电路260可与存储单元阵列100联接。电容器电路260可与外围电路200中包括的组件(即，行解码器210、页缓冲器220、控制逻辑230、电压发生器240和输入/输出缓冲器250)联接。
电容器电路260可包括多个电容器。电容器可包括电源去耦电容器、抽运电容器等。电源去耦电容器可用于在提供半导体存储装置的操作所需要的电源电压(VCC)时降低电源噪声。电源去耦电容器可抑制电源电压(VCC)的突变，并由此防止芯片发生故障。抽运电容器可抽运电压并且产生其电平比电源电压(VCC)高的电压。
随着半导体存储装置的尺寸减小并且集成度提高，电容器电路260的基板面积逐渐减小，而所需电容的幅值逐渐增大。结果，确保电容变得困难。本公开的实施方式可提供能够在有限区域内确保高电容的半导体存储装置。
图4是例示了根据本发明的实施方式的半导体存储装置的俯视图，并且图5是沿着图4的线A-A’截取的截面图。在图4中，图1的存储单元阵列100和电容器电路260作为示例被示出。
参照图4和图5，存储单元阵列100和电容器电路260可设置在半导体层10上。
半导体层10可具有在第一方向FD和第二方向SD上延伸的主表面。第二方向SD指示与第一方向FD交叉的方向。在图4和图5中示出的实施方式中，第二方向SD指示与第一方向FD垂直的方向。半导体层10可包含掺杂有杂质的多晶硅。半导体层10可包含硅(Si)、锗(Ge)或硅-锗(SiGe)。半导体层10可包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。可在半导体层10中形成阱区域11。阱区域11可包括掺杂P型杂质的P型阱。阱区域11可包括N型阱。阱区域11可被实施为彼此交叠的P型阱和N型阱。
半导体层10可包括存储单元区域MCR和周边区域SRR。存储单元区域MCR可以是其中形成有存储单元阵列100的区域。周边区域SRR可以是与存储单元区域MCR的四个侧表面之中的至少一个侧表面相邻的区域，并且可与存储单元区域MCR并排设置。
存储单元阵列100可形成在存储单元区域MCR中，电容器电路260可形成在周边区域SRR中。在本实施方式中，存储单元阵列100和电容器电路260可在第一方向FD上设置。
存储单元阵列100可包括第一栅极结构体G1和多个沟道层CH。
第一栅极结构体G1可包括多个第一栅极层SSL、WL1至WL4和DSL。第一栅极层SSL、WL1至WL4和DSL可层叠在半导体层10上。第一栅极层SSL、WL1至WL4和DSL可包括源选择线SSL、字线WL1至WL4和漏选择线DSL。源选择线SSL、字线WL1至WL4和漏选择线DSL可在垂直方向VD上依次设置。垂直方向VD指示与半导体层10的主表面正交的层叠方向。介电层20可设置在相应的第一栅极层SSL、WL1至WL4和DSL的上面和下面。
第一栅极层SSL、WL1至WL4和DSL可通过在第一方向FD上延伸的字线切割区域WLC划分成存储块单元。存储块BLK1至BLKn可通过插置于其间的字线切割区域WLC彼此分离。存储块BLK1至BLKn可在第一方向FD上延伸，并且在与第一方向FD交叉的第二方向SD上布置。在第一栅极层SSL、WL1至WL4和DSL之中，漏选择线DSL可通过在第一方向FD上延伸的选择线切割区域SLC来划分。
由于第一栅极层SSL、WL1至WL4和DSL的面积可随着与半导体层10的距离增大而减小，因此第一栅极结构体G1的边缘区域可具有第一方向FD上的台阶形状，如图4和图5中例示。虽然未示出，但是可在第一栅极结构体G1的边缘区域中形成多个接触件。第一栅极层SSL、WL1至WL4和DSL可通过接触件与布线联接，并且从外围电路(例如，行解码器210(参见图1))提供电信号。
虽然在图4和图5的实施方式中例示了层叠四条字线，但是要注意，字线的层叠数目不限于此。例如，可在源选择线SSL与漏选择线DSL之间在垂直方向VD上层叠8条、16条、32条或64条字线。虽然在图4和图5的实施方式中例示了在垂直方向VD上设置一条源选择线SSL和一条漏选择线DSL，但是要注意，可在垂直方向上设置至少两条源选择线或至少两条漏选择线。
沟道层CH可在垂直方向VD上穿过第一栅极层SSL、WL1至WL4和DSL以及介电层20。沟道层CH的底表面可与半导体层10的顶表面接触。沟道层CH可被布置成在第一方向FD和第二方向SD上彼此分隔开预定间隔。沟道层CH可包含掺杂有杂质的多晶硅。沟道层CH可包含不掺杂杂质的多晶硅。沟道层CH中的每一个可具有其中底部封闭且中心区域敞开的管形状，并且掩埋介电层30可填充在每个沟道层CH的敞开的中心区域中。在实施方式中，沟道层CH中的每一个可具有其中中心区域不敞开的柱形状，并且在这种情况下，可省略掩埋介电层30。
源选择晶体管可形成在源选择线SSL和沟道层CH的交叉处。存储单元可形成在字线WL1至WL4和沟道层CH的交叉处。漏选择晶体管可形成在漏选择线SSL和沟道层CH的交叉处。通过这样的结构，可将单元串配置为源选择晶体管、多个存储单元和漏选择晶体管通过沟道层CH串联联接。
围绕沟道层CH的外壁的栅极介电层40可形成在第一栅极层SSL、WL1至WL4和DSL与沟道层CH之间。栅极介电层40可包括隧道介电层、电荷储存层和阻挡介电层。隧道介电层可包含硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷储存层可包含硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡介电层可包含硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或层叠层。
焊盘50可形成在沟道层CH、掩埋介电层30和栅极介电层40上。焊盘50可包含多晶硅或单晶硅，并且还包含诸如磷(P)和砷(As)的N型杂质。可在焊盘50上分别形成位线接触件60。位线BL可形成在位线接触件60上。位线BL可在第二方向SD上延伸。在第二方向SD上布置的多个沟道层CH可与单条位线BL联接。虽然为了简化例示在图4中仅示出了一条位线BL，但是要理解，可在第一方向FD上布置多条位线BL。
电容器电路260可形成在存储单元阵列100外部。当在第一方向FD上观察时，电容器电路260可设置在位于存储单元区域MCR的一侧的周边区域SRR中。当在第一方向FD上观察时，电容器电路260可与存储单元阵列100并排设置。电容器电路260可包括多个第二栅极结构体G2、多个电极E1和E2以及介电层72。
第二栅极结构体G2可在与存储块BLK1至BLKn的延伸方向相同的方向上布置。例如，存储块BLK1至BLKn可在第一方向FD上延伸，第二栅极结构体G2可在第一方向FD上布置。第二栅极结构体G2中的每一个可具有在与第一方向FD交叉的第二方向SD上延伸的线形状。
第二栅极结构体G2中的每一个可包括在周边区域SRR中的半导体层10上层叠的多个第二栅极层SSL#、WL1#至WL4#和DSL#。第二栅极层SSL#、WL1#至WL4#和DSL#可在垂直方向VD上依次设置在半导体层10上。介电层22可设置在相应的第二栅极层SSL#、WL1#至WL4#和DSL#的上面和下面。
第二栅极结构体G2中的每一个中包括的第二栅极层SSL#、WL1#至WL4#和DSL#的数目可与第一栅极结构体G1中包括的第一栅极层SSL、WL1至WL4和DSL的数目基本相同。
第二栅极层SSL#、WL1#至WL4#和DSL#可分别与第一栅极层SSL、WL1至WL4和DSL设置在同一层上。设置在同一层的第一栅极层SSL、WL1至WL4和DSL与第二栅极层SSL#、WL1#至WL4#和DSL#可通过相同的处理步骤来形成。例如，可通过相同的处理步骤来形成第一栅极层WL1和第二栅极层WL1#。由于该事实，使得设置在同一层的第一栅极层和第二栅极层的高度和材料可彼此相同。
第二栅极结构体G2中的每一个中包括的第二栅极层SSL#、WL1#至WL4#和DSL#的侧表面可彼此对齐。根据该事实，第二栅极结构体G2的侧表面可具有垂直轮廓。
可在第二栅极结构体G2之间形成开口70。开口70可在与第二栅极结构体G2的延伸方向相同的方向(即，第二方向SD)上延伸。开口70可使半导体层10暴露。
电极E1和E2可设置在开口70中。电极E1和E2中的每一个可具有在第二方向SD上延伸的线形状。电极E1和E2中的每一个可包括在钛层与钛氮化物层之间选择的任一个。
电极E1和E2可被形成为与包括在第二栅极结构体G2中的第二栅极层SSL#、WL1#至WL4#和DSL#的侧表面面对。电极E1和E2可在垂直方向VD上从半导体层10的表面延伸。电极E1和E2在垂直方向VD上的高度可高于或等于第二栅极结构体G2的高度。
电极E1和E2可包括一个或更多个第一电极E1和一个或更多个第二电极E2。在本实施方式中，作为示例例示了包括两个第一电极E1和两个第二电极E2的情况。第一电极E1和第二电极E2可在第一方向FD上交替设置。可向第一电极E1和第二电极E2施加预定电压。施加到第二电极E2的电压可具有比施加到第一电极E1的电压低的电平。例如，可向第一电极E1施加电源电压(VCC)，并且可向第二电极E2施加地电压(VSS)。
可在第二栅极结构体G2与第一电极E1和第二电极E2之间插置介电层72。第一电极E1和第二电极E2可通过介电层72与第二栅极结构体G2绝缘。介电层72可包含高介电常数材料。高介电常数材料可被形成为选自氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化钽(TA2O5)和氧化锶钛(STO(SrTiO3))或其层叠层中的任一个的单层。例如，介电层72可包含氧化锆(ZrO2)。
可在相应的第一电极E1上形成一个或更多个第一接触件CNT1。可在第一接触件CNT1上形成第一布线80。第一布线80可与第一电极E1交叉。例如，第一布线80可在与作为第一电极E1的延伸方向的第二方向SD交叉的第一方向FD上延伸。第一布线80可通过第一接触件CNT1与第一电极E1电联接。第一布线80可通过第一接触件CNT1将预定电压传送到第一电极E1。例如，第一布线80可与图1中示出的电压发生器240电联接，从电压发生器240向其提供电源电压(VCC)，并且通过第一接触件CNT1将电压发生器240提供的电源电压(VCC)传送到第一电极E1。
可在相应的第二电极E2上形成一个或更多个第二接触件CNT2。可在第二接触件CNT2上形成第二布线82。第二布线82可与第二电极E2交叉。例如，第二布线82可在与作为第二电极E2的延伸方向的第二方向SD交叉的第一方向FD上延伸。第二布线82可通过第二接触件CNT2与第二电极E2电联接。第二布线82可通过第二接触件CNT2将预定电压传送到第二电极E2。例如，第二布线82与图1中示出的电压发生器240电联接，从电压发生器240向其提供地电压(VSS)，并且通过第二接触件CNT2将电压发生器240提供的地电压(VSS)传送到第二电极E2。
图6A至图6D是例示了图4的半导体存储装置的各种修改的俯视图。
在参照图6A至图6D描述的以下实施方式中，将使用相同的技术术语和相同的参考标号来表示与以上参照图4和图5描述的实施方式的组件基本相同的组件，并且在本文中将省略重复的描述。
参照图6A，当在第二方向SD上观察时，电容器电路260A在位于存储单元区域MCR一侧的周边区域SRR中与存储单元阵列100并排设置。电容器电路260A可包括设置在周边区域SRR中的半导体层10上的多个第二栅极结构体G2、第一电极E1、第二电极E2和介电层72。
第二栅极结构体G2可在与存储块BLK1至BLKn的延伸方向交叉的方向上布置。例如，存储块BLK1至BLKn可在第二方向SD上延伸，并且第二栅极结构体G2可在与第二方向SD交叉的第一方向FD上布置。第二栅极结构体G2中的每一个可具有在第二方向SD上延伸的线形状。可在第二栅极结构体G2之间形成开口70。开口70可在第二方向SD上延伸。第一电极E1或第二电极E2可设置在相应开口70中。第一电极E1和第二电极E2可在第二方向SD上延伸，并且在第一方向FD上交替设置。
可在第二栅极结构体G2与第一电极E1和第二电极E2之间插置介电层72。第一电极E1和第二电极E2可通过介电层72与第二栅极结构体G2绝缘。
可在相应的第一电极E1上形成一个或更多个第一接触件CNT1。可在第一接触件CNT1上形成第一布线80。第一布线80可与第一电极E1交叉。例如，第一布线80可在与作为第一电极E1的延伸方向的第二方向SD交叉的第一方向FD上延伸。第一布线80可通过第一接触件CNT1与第一电极E1电联接。
可在相应的第二电极E2上形成一个或更多个第二接触件CNT2。可在第二接触件CNT2上形成第二布线82。第二布线82可与第二电极E2交叉。例如，第二布线82可在与作为第二电极E2的延伸方向的第二方向SD交叉的第一方向FD上延伸。第二布线82可通过第二接触件CNT2与第二电极E2电联接。
参照图6B，当在第一方向FD上观察时，电容器电路260B可设置在存储单元区域MCR的两侧。当在第一方向FD上观察时，电容器电路260B可通过被分布在位于存储单元区域MCR两侧的两个周边区域SRR中来进行设置。
参照图6C，当在第一方向FD上观察时，电容器电路260C可在存储单元区域MCR的一侧与存储单元阵列100并排设置。
电容器电路260C的第二栅极结构体G2可在与存储块BLK1至BLKn的延伸方向相同的方向上延伸。例如，存储块BLK1至BLKn可在第二方向SD上延伸，并且第二栅极结构体G2可在与第二方向SD上延伸。第二栅极结构体G2在第二方向SD上的长度可与存储单元阵列100中包括的第一栅极结构体G1的长度基本相同。
尽管在以上参照图4至图6C描述的实施方式中例示了电容器电路260、260A、260B和260C仅在第一方向FD和第二方向SD中的任一方向上与存储单元阵列100并排设置，但是要注意，本公开不限于此。例如，如图6D中所示，当在第一方向FD和第二方向SD上观察时，电容器电路260D可与存储单元阵列100并排设置。
图7是例示了根据本发明的实施方式的半导体存储装置的截面图。图7是示意性例示了与图4的线A-A’对应截取的截面图的另一个示例的视图。根据本实施方式的半导体存储装置的布图与图4中例示的布图相同。因此，以上参照图4进行的描述也可应用于本实施方式。
参照图7，外围电路PERI可设置在基板90上的第一水平处，并且存储单元阵列100和电容器电路260可设置在基板90上的外围电路PERI上方(即，第二水平处)。如本文中使用的，术语“水平”意指在垂直方向VD上距离基板90的高度。基板90可具有在第一方向FD和第二方向SD上延伸的主表面。垂直方向VD指示与半导体层10的主表面正交的方向。在基板90上，第一水平可在垂直方向VD上比第二水平更接近基板90。
外围电路PERI的至少一部分可在垂直方向VD上与存储单元阵列100和电容器电路260交叠。根据本实施方式，由于外围电路PERI被设置成与存储单元阵列100和电容器电路260垂直交叠，因此可最大限度地利用基板90的面积，由此可减小半导体存储装置的尺寸。
半导体存储装置可包括：外围电路PERI，该外围电路PERI形成在基板90上的第一水平处；半导体层10，该半导体层10形成在外围电路PERI上方；以及存储单元阵列100和电容器电路260，该存储单元阵列100和该电容器电路260形成在基板90上的第二水平处。半导体存储装置还可包括：布线层92，该布线层92配置外围电路PERI的布线结构；以及介电层94，该介电层94覆盖外围电路PERI和布线层92。
基板90可包含Si、Ge或SiGe。基板90可包括多晶硅基板、SOI基板或GeOI基板。
外围电路PERI可形成在基板90上。外围电路PERI可包括图1中示出的行解码器210、图1中示出的页缓冲器220、图1中示出的控制逻辑230、图1中示出的电压发生器240和图1中示出的输入/输出缓冲器250等。
配置外围电路PERI的布线结构的布线层92可形成在外围电路PERI上方，并且介电层94可形成在外围电路PERI和布线层92上，以覆盖外围电路PERI和布线层92。
半导体层10可设置在介电层94上。半导体层10可用作形成在第二水平处的存储单元阵列100和电容器电路260的基本层。半导体10可包含多晶硅。可在半导体层10中形成阱区域11。阱区域11可包括掺杂P型杂质的P型阱。阱区域11可包括N型阱。阱区域11可被实施为彼此交叠的P型阱和N型阱。
如以上参照图4和图5描述的，半导体层10可包括存储单元区域MCR和周边区域SRR。存储单元区域MCR是其中设置有存储单元阵列100的区域。在存储单元区域MCR中，可设置构成存储单元阵列100的第一栅极结构体G1和多个沟道层CH。周边区域SRR是其中设置有电容器电路260的区域。在周边区域SRR中，可设置构成电容器电路260的多个第二栅极结构体G2、第一电极E1、第二电极E2和介电层72。
图8是例示了根据本发明的实施方式的电容器电路260的截面图，并且图9是例示了图8的电容器电路260的等效电路图。
参照图8，其每一个包括垂直层叠的多个第二栅极层SSL#、WL1#至WL4#和DSL#的多个第二栅极结构体G2在第一方向FD上布置，并且第一电极E1和第二电极E2交替设置在第二栅极结构体G2之间。介电层72形成在第二栅极结构体G2与第一电极E1之间以及第二栅极结构体G2与第二电极E2之间。
参照图8和图9，可向第一电极E1和第二电极E2施加预定电压。例如，可向第一电极E1施加电源电压VCC，并且可向第二电极E2施加地电压VSS。在这种情况下，第二栅极结构体G2的第二栅极层SSL#、WL1#至WL4#和DSL#的电势在浮置状态下变成VCC/2。由于该事实，在相应的第二栅极结构体G2的第二栅极层SSL#、WL1#至WL4#和DSL#与相邻的第一电极E1之间出现电势差VCC/2，并且在相应的第二栅极结构体G2的第二栅极层SSL#、WL1#至WL4#和DSL#与相邻的第二电极E2之间出现电势差VCC/2。
由于这种电势差，使得相应的第二栅极结构体G2的第二栅极层SSL#、WL1#至WL4#和DSL#、与其相邻的第一电极E1以及形成在第二栅极结构体G2与第一电极E1之间的介电层72用作第一电容器C1。另外，相应的第二栅极结构体G2的第二栅极层SSL#、WL1#至WL4#和DSL#、与其相邻的第二电极E2以及形成在第二栅极结构体G2与第二电极E2之间的介电层72用作第二电容器C2。
由于第二栅极结构体G2的第二栅极层SSL#、WL1#至WL4#和DSL#中的每一个用作第一电容器C1的一个电极和第二电容器C2的一个电极，因此第一电容器C1的所述一个电极可与第二电容器C2的所述一个电极电联接。结果，形成了在其每一个中第一电容器C1和第二电容器C2串联联接的多个单元电容器结构UCAP。单元电容器结构UCAP按照每个第二栅极结构体G2中包括的第二栅极层SSL#、WL1#至WL4#和DSL#的层叠数目并联联接在彼此相邻设置的第一电极E1与第二电极E2之间，在第一电极E1与第二电极E2之间插置有一个第二栅极结构体G2。
由于设置在第二电极E2与位于其左侧的第一电极E1之间的第二栅极结构体G2中包括的第二栅极层SSL#、WL1#至WL4#和DSL#的层叠数目是6，因此六个单元电容器结构UCAP并联联接在第二电极E2与位于其左侧的第一电极E1之间。类似地，由于设置在第二电极E2与位于其右侧的第一电极E1之间的第二栅极结构体G2中包括的第二栅极层SSL#、WL1#至WL4#和DSL#的层叠数目是6，因此六个单元电容器结构UCAP并联联接在第二电极E2与位于其右侧的第一电极E1之间。
作为示例，第一电容器C1和第二电容器C2的电容值与C相同。由于单元电容器结构UCAP被配置为第一电容器C1和第二电容器C2串联联接，因此单元电容器结构UCAP的电容变成C/2。如图9所示，由于12个单元电容器结构UCAP并联联接在第一电极E1与第二电极E2之间，因此电容器电路260的电容变成C/2×12，也就是说，6C。
如从以上描述中可容易地看出的，根据本实施方式的电容器电路260的电容与单元电容器结构UCAP的数目成正比，并且电容器电路260中包括的单元电容器结构UCAP的数目与第二栅极结构体G2中包括的第二栅极层的层叠数目成正比。
第二栅极结构体G2中包括的第二栅极层的层叠数目与存储单元阵列100中包括的第一栅极层的层叠数目基本相同。如本领域所公知的，为了提高集成度，应该增加存储单元阵列100中包括的第一栅极层的层叠数目。如果存储单元阵列100中包括的第一栅极层的层叠数目增加，则第二栅极结构体G2中包括的第二栅极层的层叠数目也增加，因此能够提高电容器电路260的电容。总之，根据本公开的实施方式，能够提供其电容与存储单元阵列100的集成度的增加成正比增加的电容器电路260。
图10是示意性例示了根据本发明的实施方式的包括存储装置610的存储系统600的框图。
参照图10，存储系统600可包括存储装置610和存储控制器620。
存储装置610可包括如上所述的根据本发明的实施方式的半导体存储装置，并且可按上述方式操作。存储控制器620可控制存储装置610。例如，存储装置610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。存储控制器620可包括静态随机存取存储器(SRAM)621、中央处理单元(CPU)622、主机接口623、纠错码(ECC)块624和存储器接口625。
SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储系统600联接的主机的数据交换协议。
ECC块624可检测并纠正从存储装置610读出的数据中包括的错误。
存储器接口625可与存储装置610进行接口联接。CPU 622可执行用于存储控制器620的数据交换的总体控制操作。
虽然未示出，但是对于本领域的技术人员来说应该变得显而易见的是，存储系统600还可设置有存储用于与主机进行接口联接的代码数据的ROM。存储装置610可被设置为由多个闪速存储芯片构成的多芯片封装。
存储系统600可被用作具有低概率错误发生的高可靠性存储介质。以上提到的非易失性存储装置可被设置用于诸如固态盘(SSD)的存储系统。存储控制器620可通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件快速互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成装置电子器件)协议等的各种接口协议中的一种与外部装置(例如，主机)进行通信。
图11是示意性例示了根据本发明的实施方式的包括存储系统710的计算系统700的框图。
参照图11，根据实施方式的计算系统700可包括与系统总线760电联接的存储系统710、微处理器或CPU 720、RAM 730、用户接口740、诸如基带芯片组这样的调制解调器750。在实施方式中，计算系统700可以是移动装置，在这种情况下，可另外设置用于提供计算系统700的操作电压的电池(未示出)。虽然在附图中未示出，但是对于本领域的技术人员而言应该变得显而易见的是，计算系统700还可包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。存储系统710可被配置为例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，作为示例，存储系统710可被设置为融合闪速存储器(例如，NAND或NOR闪速存储器)。
要注意，上述实施方式仅通过装置和方法来实现，然而，它们也可通过执行与每个实施方式的配置对应的功能的程序或者其上记录有该程序的记录介质来实现。实施方式所属领域技术人员可从上述实施方式中容易地获得这样的实现方式。
虽然已经出于例示性目的描述了各种实施方式，但是本领域的技术人员应该清楚的是，在不脱离随附权利要求书限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年5月19日提交的韩国专利申请No.10-2017-0061990的优先权，该韩国专利申请的全部内容通过引用并入本文中。

Claims (18)

1.一种半导体存储装置，该半导体存储装置包括：
半导体层，该半导体层包括存储单元区域；
存储单元阵列，该存储单元阵列包括层叠在所述半导体层上的多个第一栅极层，并且被设置在所述存储单元区域中；以及
电容器电路，该电容器电路被设置在所述存储单元区域外侧的所述半导体层上，
所述电容器电路包括：
多个栅极结构体，该多个栅极结构体各自包括层叠在所述半导体层上的第二栅极层，并且在第一方向上布置；
多个电极，该多个电极被设置在所述栅极结构体之间；以及
介电层，所述介电层被插置在所述栅极结构体与所述电极之间，
其中，所述电极包括被施加有第一电压的一个或更多个第一电极和被施加有第二电压的一个或更多个第二电极，所述第二电压低于所述第一电压。
2.根据权利要求1所述的半导体存储装置，其中，所述栅极结构体和所述电极具有在与所述第一方向交叉的第二方向上延伸的线形状。
3.根据权利要求1所述的半导体存储装置，其中，所述电极被形成为与所述栅极结构体中包括的所述第二栅极层的侧表面面对。
4.根据权利要求1所述的半导体存储装置，其中，所述电极在所述第二栅极层的层叠方向上从所述半导体层的表面起延伸。
5.根据权利要求1所述的半导体存储装置，其中，所述第一电极和所述第二电极在所述第一方向上被交替设置。
6.根据权利要求1所述的半导体存储装置，其中，所述第一电压包括电源电压，所述第二电压包括地电压。
7.根据权利要求1所述的半导体存储装置，所述半导体存储装置还包括：
一个或更多个第一接触件，该一个或更多个第一接触件被设置在所述第一电极上；
一个或更多个第二接触件，该一个或更多个第二接触件被设置在所述第二电极上；
第一布线，所述第一布线被设置在所述第一接触件上，并且通过所述第一接触件与所述第一电极电联接；以及
第二布线，所述第二布线被设置在所述第二接触件上，并且通过所述第二接触件与所述第二电极电联接。
8.根据权利要求7所述的半导体存储装置，其中，所述第一布线和所述第二布线在与所述第一电极和所述第二电极的延伸方向交叉的方向上延伸。
9.根据权利要求1所述的半导体存储装置，其中，所述第一栅极层的层叠数目和所述第二栅极层的层叠数目相同。
10.根据权利要求1所述的半导体存储装置，其中，所述第二栅极层分别与所述第一栅极层设置在同一层。
11.根据权利要求10所述的半导体存储装置，其中，设置在同一层的第一栅极层和第二栅极层由相同材料形成。
12.根据权利要求1所述的半导体存储装置，所述半导体存储装置还包括：
外围电路，该外围电路被形成在基板与所述半导体层之间。
13.根据权利要求1所述的半导体存储装置，其中，包括在相应的栅极结构体中的所述第二栅极层的侧表面彼此对齐。
14. 一种半导体存储装置，该半导体存储装置包括：
外围电路，该外围电路被设置在基板上方的第一水平处；以及
存储单元阵列和电容器电路，该存储单元阵列和该电容器电路被设置在所述基板上方的第二水平处，
所述电容器电路包括：
多个栅极结构体，该多个栅极结构体各自包括在与所述基板正交的垂直方向上层叠的栅极层，并且在第一方向上布置；
多个电极，该多个电极被设置在所述栅极结构体之间的开口中；以及
介电层，所述介电层被形成在所述栅极结构体与所述电极之间，
其中，所述电极包括被施加有第一电压的一个或更多个第一电极和被施加有第二电压的一个或更多个第二电极，所述第二电压低于所述第一电压。
15.根据权利要求14所述的半导体存储装置，其中，所述外围电路的至少一部分在所述垂直方向上与所述存储单元阵列和所述电容器电路交叠。
16.根据权利要求14所述的半导体存储装置，其中，所述第一水平在所述垂直方向上比所述第二水平更接近所述基板。
17. 根据权利要求16所述的半导体存储装置，所述半导体存储装置还包括：
另一介电层，该另一介电层被形成在所述基板上，以覆盖所述外围电路；以及
半导体层，该半导体层被设置在所述另一介电层上，并且用作所述存储单元阵列和所述电容器电路的基本层。
18.一种半导体存储装置，该半导体存储装置包括：
多个栅极结构体，该多个栅极结构体各自包括层叠在半导体层上的栅极层，并且在第一方向上布置；
多个电极，该多个电极被设置在所述栅极结构体之间；以及
介电层，所述介电层被插置在所述栅极结构体与所述电极之间，
其中，所述电极包括被施加有第一电压的一个或更多个第一电极和被施加有第二电压的一个或更多个第二电极，所述第二电压低于所述第一电压。
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