CN113130502B - 利用虚设存储块作为池电容器的非易失性存储器件 - Google Patents

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Abstract

本发明涉及利用虚设存储块作为池电容器的非易失性存储器件。非易失性存储器件包括分组到页面中的多个存储块，与多个存储块的页面对应的页面缓冲区域；以及用于支持多个存储块的页面的操作的外围电路区域。外围电路区域包括多个池电容器。至少一个存储块是虚设块。虚设块被配置为形成用于抑制功率噪声的补充池电容器。

Description

利用虚设存储块作为池电容器的非易失性存储器件
本申请是申请日为2019年9月3日、发明名称为“利用虚设存储块作为池电容器的非易失性存储器件”的专利申请201980001956.4的分案申请。
技术领域
本公开涉及非易失性存储器技术领域。更具体地，本公开涉及利用虚设存储块作为池电容器(pool capacitor)的三维(3D)NAND存储器件。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储器阵列和用于控制来往于存储器阵列的信号的外围设备。
众所周知，外围电路中的电容器抑制了电源噪声，使得存储器件可以在稳定的功率条件下工作。还已知池电容器占据传统3D NAND存储器件的外围电路区域内的栅极或金属层中的大间隔物。然而，随着管芯尺寸的缩小，当在外围电路区域中部署电容器以保持稳定的内部功率电平和低噪声时，变得具有挑战性。为NAND存储器件的感测放大器和页面寄存器的操作提供稳定的功率是重要的。
发明内容
本公开的一个目的是提供一种改进的非易失性存储器件，其利用虚设存储块作为池电容器，以解决上述现有技术的问题或缺点。
根据本公开的一个方面，一种非易失性存储器件包括：分组到页面中的多个存储块；与多个存储块的页面对应的页面缓冲区域；以及用于支持多个存储块的页面的操作的外围电路区域。外围电路区域包括多个池电容器。至少一个存储块是虚设块。虚设块被配置为形成用于抑制功率噪声的补充池电容器。
根据一些实施例，虚设块包括衬底和衬底上的交替层堆叠体。
根据一些实施例，交替层堆叠体包括交替层叠在彼此上的多个导电层和多个电介质层。
根据一些实施例，虚设块还包括：在虚设块的两个相对端处的阶梯结构；以及设置在阶梯结构上并与多个导电层电连接的触点。
根据一些实施例，多个导电层经由设置在阶梯结构上的触点依次且交替地偏置到电源和地电位，从而在多个导电层之间形成电容器，其中，多个电介质层用作电容器电介质。
根据一些实施例，电源包括内部电源或外部电源。
根据一些实施例，多个导电层中的至少两个相邻的导电层经由设置在阶梯结构上的触点被偏置到相同的电源。
根据一些实施例，虚设块设置在多个存储块的每个页面的边缘处。
根据一些实施例，虚设块被分成多个子块。
在阅读了在各个图和图样中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将对本领域普通技术人员变得显而易见。
附图说明
结合在此并形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使得本领域技术人员能够实现和使用本公开。
图1是示出具有用于电源的池电容器的示例性NAND架构的示意图，其中省略了存储器阵列。
图2是示出具有用于电源的池电容器的示例性NAND架构的示意图，其中以叠置方式示出了存储器阵列。
图3是图2的放大透视图，其示意性地示出了存储器阵列的同一页中的虚设块和存储块。
图4是示出根据本发明的一个实施例的用作池电容器的示例性虚设块的示意性横截面图。
图5是示出根据本发明的另一实施例的用作池电容器的示例性虚设块的示意性横截面图。
图6是示出根据本发明的又一实施例的用作池电容器的示例性虚设块的示意性横截面图。
将参考附图描述本公开的实施例。
具体实施方式
现在将详细参考本发明的示例性实施例，其在附图中示出以便理解和实施本公开并实现技术效果。可以理解，以下描述仅通过示例的方式进行，而不是限制本公开。本公开的各种实施例和实施例中的彼此不冲突的各种特征可以以各种方式组合和重新布置。在不脱离本公开的精神和范围的情况下，本公开的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本公开的范围内。
应注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用表明所描述的实施例可包括特定特征、结构或特性，但是每个实施例可以不必包括特定的特征、结构或特性。而且，这些短语不一定指的是同一实施例。
此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这种特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，如本文所使用的术语“一个或多个”，至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一个”、“一”或“该”之类的术语可以再次被理解为至少部分地基于上下文来传达单数用法或传达复数用法。
将易于理解的是，本公开中的“在……上”、“在……上方”、以及“在……之上”的意思应当被以最宽的方式解释，使得“在……上”不仅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其间具有中间特征或层的意思，并且“在……上方”或“在……之上”不仅意指“在……(某物)上方”或“在……(某物)之上”的意思，而且也能够包括“在……(某物)上方”或“在……(某物)之上”，而其间没有中间特征或层(即，直接在某物上)的意思。
此外，空间上的相对术语，诸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等于此可以用于易于描述，以描述如图中示例的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。除图中描绘的取向之外，空间上的相对术语还意图涵盖使用或操作中器件的不同取向。装置可以另外地取向(旋转90度或处于其它取向)并且可以同样地相应解释于此使用的空间上的相对描述符。术语“垂直”指垂直于半导体衬底的表面的方向，术语“水平”指平行于半导体衬底的表面的任何方向。
如本文所使用的，术语“3D存储器件”指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND串)，使得存储器串相对于衬底在垂直方向上延伸，的半导体器件。
3D NAND是一种闪存技术，其垂直堆叠存储单元来提高容量，以实现更高的存储密度和更低的每千兆字节成本。在3D NAND技术中，存储单元在高电压下操作，并且需要电容器(例如，池电容器)来实现升压。通常，MOS电容器、MOM电容器或多晶硅-多晶硅电容器用于3D NAND芯片电路中。随着3D NAND技术向高密度和高容量发展，特别是从64层到128层方案，器件数量和迹线数量显著增大，而芯片面积不断缩小。结果，用于硅晶片和后端布线的空间越来越小。传统的MOS电容器或MOM电容器通常在后端级需要大的芯片面积或金属迹线区域。
图1是示出具有用于电源的池电容器的示例性NAND架构的示意图，其中为了清楚起见省略了存储器阵列。如图1所示，NAND存储器件10包括用于电源的池电容器101，其设置在外围电路区域100内。外围电路区域100可以设置在页面缓冲区域110和输入/输出(I/O)功率焊盘区域20之间。页面缓冲区域110可以在将数据写入存储器阵列的相关部分之前存储从外部设备(例如，主机)接收的数据，或者在数据被传输到外部设备之前存储从存储器阵列读取的数据。页面缓冲区域110可以耦合到串驱动器电路130，用于驱动到字线(未示出)的电压。串驱动器电路130可以设置在页面缓冲区域110之间。图1所示的布局可以是位于存储器阵列之下的单元(PUC)空间之下的外围的一部分，该存储器阵列未示出以便不使图形模糊。
如前所述，管芯尺寸继续缩小，并且用于池电容器101的可用面积减小。这导致外围电路中的池电容器面积不足以抑制功率噪声。本公开通过在存储器阵列中引入虚设块来解决该问题，该虚设块用作补充池电容器以改善噪声抑制，使得存储器件可在稳定的功率条件下操作。因此，可以提高存储器件的可靠性和器件性能。
图2是示出根据本发明一个实施例的具有用于电源的池电容器的示例性NAND架构的示意图，其中存储器阵列以叠置方式示出。相似区域、层或元件由相似的数字标号表示。图3是示出存储器阵列的同一页面中的虚设块和存储块的放大示意性视图。
如图2和图3所示，NAND存储器件10的多个存储块200可以被分组到对应于在下页面缓冲区域110的页面中。存储块200可以包括存储单元MC的串，以便形成3D存储结构。例如，半导体柱可以形成在垂直穿透导体-电介质对堆叠体S的沟道孔CH中。3D存储结构还可以包括在每个存储块200的两个相对端处的阶梯结构SS，用于形成触点CT，诸如贯穿阵列触点(TAC)。
在闪存NAND存储元件中，可以对每个存储块执行擦除操作，并且可以对每个存储页面执行读/写操作。阵列块是存储器件中执行存储功能的核心区。为了实现更高的存储密度，垂直3D存储器堆叠层的数量大大增大，从而增大了制造复杂性和成本。NAND存储器件10的外围电路区域100为存储器阵列提供支持。应当理解，外围电路区域100可以包括数字信号电路、模拟信号电路和/或混合信号电路，诸如行解码器和列解码器、驱动器、页面缓冲器、感测放大器、定时和控制等。外围电路区100可以包括有源和/或无源半导体部件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域技术人员来说是显而易见的。
在3D存储架构中，用于存储数据的存储单元垂直堆叠以形成堆叠存储结构。3D存储元件可以包括形成在堆叠存储结构的一侧或多侧上的台阶结构，用于例如字线扇出。堆叠存储结构包括多个半导体沟道，其中半导体沟道可以垂直于半导体衬底的主表面。随着对更高存储容量的需求继续增大，堆叠存储结构的垂直层级(level)的数量也增大。
根据一个实施例，NAND存储器件10还在存储器阵列中包括多个虚设块200d。根据一个实施例，虚设块200d设置在存储器阵列的每个页面的边缘(或最外面的行或列)处。这些虚设块200d具有与存储器阵列中的存储块200类似的结构，但是这些虚设块200d不用于存储数据。相反，这些虚设块200d用作存储器阵列内的补充池电容器。应当理解，尽管虚设块200d被示出位于存储器阵列的每个页面的边缘处，但是虚设块的位置可取决于设计要求。在一些实施例中，虚设块200d可以设置在存储器阵列的每个页面中的其他位置。尽管如此，将存储器阵列的边缘处的块用作虚设块是有益的，因为这些最外面的块通常遭受工艺变化的影响并且具有较小的均匀性。
应当理解，图2中的存储器阵列的每个页面中的虚设块200d的尺寸和数量仅用于说明目的。在一些实施例中，在存储器阵列的每个页面中可以仅有一个虚设块用作补充池电容器，而在一些其他实施例中，在存储器阵列的每个页面中可以存在多于两个虚设块用作补充池电容器。此外，应当理解，虚设块不必紧邻页面缓冲器设置或仅用于页面缓冲器。
图4是示出根据本发明的一个实施例的用作池电容器的示例性虚设块的示意性横截面图。如图4所示，虚设块200d制造在半导体衬底201上，半导体衬底201包括但不限于硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、玻璃衬底、或任何合适的基材。在衬底201上形成交替层堆叠体S。根据一个实施例，交替层堆叠体S可以包括多个导电层/电介质层对。
为简单起见，图4中仅示出了电介质层211-215和导电层221-224。应当理解的是，图4中的交替层堆叠体S的层的数量仅用于说明目的。例如，导电层/电介质层对的数量可以是8、16、32或64，但不限于此。交替层堆叠体S中的导电层用作存储块200中的字线带。在虚设块200d中，这些导电层221-224用作电容器电极板，并且电介质层211-214用作电容器电介质。
根据一个实施例，导电层221和223可以电耦合到诸如VDD或VDD_PB的电源(VDD_PB是仅用于页面缓冲器的功率，一种内部电源)，且导电层222和224可以电耦合到诸如地电位的参考电压VSS。通过提供这样的配置，在导电层221-224之间形成电容器。应当理解，上述电源不限于内部电源。在一些实施例中，前述电源可以包括外部电源，诸如由用户或系统提供的电压。术语“内部电源”是指由诸如调节器的电路产生的电压。
图5是示出根据本发明的另一实施例的用作池电容器的示例性虚设块的示意性横截面图，其中相似的层、区域或元件由相似的数字标号表示。如图5所示，同样地，在衬底201上形成交替层堆叠体S。根据一个实施例，交替层堆叠体S可以包括多个导电层/电介质层对。为简单起见，图5中仅示出了电介质层211-215和导电层221-224。应当理解，图5中的交替层堆叠体S的层的数量仅用于说明目的。例如，导电层/电介质层对的数量可以是8、16、32或64，但不限于此。交替层堆叠体S中的导电层用作存储块200中的字线带。在虚设块200d中，这些导电层221-224用作电容器电极板，并且电介质层211-214用作电容器电介质。
根据一个实施例，导电层221和222可以电耦合到诸如VDD或VDD_PB的电源，并且导电层223和224可以电耦合到诸如地电位的参考电压VSS。通过提供这样的配置，在导电层222和导电层223之间形成电容器。通过将两个或更多个邻近或相邻的导电层耦合到一个电压源，可以减小电阻。
图6是示出根据本发明又一实施例的用作池电容器的示例性虚设块的示意性横截面图，其中相似的层、区域或元件由相似的数字标号表示。如图6所示，同样地，在衬底201上形成交替层堆叠体S。根据一个实施例，交替层堆叠体S可以包括多个导电层/电介质层对。为简单起见，图6中仅示出了电介质层211-215和导电层221-224。应当理解，图6中的交替层堆叠体S的层的数量仅用于说明目的。例如，导电层/电介质层对的数量可以是8、16、32或64，但不限于此。交替层堆叠体S中的导电层用作存储块200中的字线带。在虚设块200d中，这些导电层221-224用作电容器电极板，并且电介质层211-214用作电容器电介质。
图4中的虚设块和图6中的虚设块之间的差异是图6中的虚设块被分成几个子块200d-1、200d-2、200d-3和200d-4。尽管子块200d-1、200d-2、200d-3和200d-4在图6中具有大致相同的尺寸和长度，但是在其他实施例中，形成具有不同尺寸或长度的子块是可能的。
根据一个实施例，每个子块200d-1、200d-2、200d-3和200d-4的导电层221和223可以电耦合到诸如VDD或VDD_PB的电源(VDD_PB是仅用于页面缓冲器的功率，一种内部电源)并且每个子块200d-1、200d-2、200d-3和200d-4的导电层222和224可以电耦合到诸如地电位的参考电压VSS。通过提供这样的配置，在导电层221-224之间形成电容器。应当理解，上述电源不限于内部电源。在一些实施例中，前述电源可以包括外部电源，诸如由用户或系统提供的电压。术语“内部电源”是指由诸如调节器的电路产生的电压。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对装置和方法进行多种修改和更改。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (15)

1.一种非易失性存储器件，包括：
多个存储块；
与所述多个存储块相邻的至少一个虚设块，其中，所述多个存储块中的每一个存储块包括：在衬底上的交替层堆叠体、在所述交替层堆叠体中的多个沟道孔、以及沿所述多个沟道孔设置的存储单元串，其中，所述至少一个虚设块包括在所述衬底上的交替虚设层堆叠体，并且其中，所述交替虚设层堆叠体包括交替层叠在彼此上的多个导电层和多个电介质层；以及
外围电路区域，用于支持所述多个存储块的操作，其中，所述外围电路区域包括用于抑制功率噪声的多个池电容器，其中，所述虚设块被配置为形成用于抑制功率噪声的补充池电容器，
其中，所述多个存储块和所述至少一个虚设块均位于存储器阵列中。
2.根据权利要求1所述的非易失性存储器件，其中，所述多个存储块和所述至少一个虚设块被分组到页面中。
3.根据权利要求2所述的非易失性存储器件，还包括页面缓冲区域，所述页面缓冲区域对应于所述页面。
4.根据权利要求1-3中任一项所述的非易失性存储器件，其中，所述虚设块和所述存储块具有相同的结构。
5.根据权利要求1所述的非易失性存储器件，其中，所述虚设块还包括：
在所述虚设块的两个相对端处的阶梯结构；以及
设置在所述阶梯结构上并电连接到所述多个导电层的触点。
6.根据权利要求5所述的非易失性存储器件，其中，所述多个导电层经由设置在所述阶梯结构上的所述触点依次且交替地偏置到电源和地电位，从而在所述多个导电层之间形成电容器，其中，所述多个电介质层用作电容器电介质。
7.根据权利要求6所述的非易失性存储器件，其中，所述电源包括内部电源或外部电源。
8.根据权利要求5所述的非易失性存储器件，其中，所述多个导电层中的至少两个相邻的导电层经由设置在所述阶梯结构上的所述触点被偏置到相同的电源。
9.根据权利要求1所述的非易失性存储器件，其中，所述虚设块设置在所述多个存储块的页面中的每个页面的边缘处。
10.根据权利要求1所述的非易失性存储器件，其中，所述虚设块被分成多个子块。
11.一种非易失性存储器件，包括：
多个存储块；以及
至少一个虚设块，其被配置为形成用于抑制功率噪声的池电容器，其中，所述至少一个虚设块包括：衬底、在所述衬底上的导体区域、以及在所述导体区域上的交替虚设层堆叠体，并且其中，所述交替虚设层堆叠体包括交替层叠在彼此上的多个导电层和多个电介质层，
其中，所述多个存储块和所述至少一个虚设块均位于存储器阵列中。
12.根据权利要求11所述的非易失性存储器件，还包括外围电路区域，用于支持所述多个存储块的操作。
13.根据权利要求12所述的非易失性存储器件，其中，所述外围电路区域包括用于抑制功率噪声的多个池电容器。
14.根据权利要求11或12所述的非易失性存储器件，其中，所述虚设块和所述存储块具有相同的结构。
15.根据权利要求11或12所述的非易失性存储器件，其中，所述至少一个虚设块与所述多个存储块相邻。
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