JP2023531030A

JP2023531030A - ３次元メモリデバイスの読出し時間の改善

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Publication number: JP2023531030A
Application number: JP2022578911A
Authority: JP
Inventors: シユアン・ワン; ジン・ヨン・オ; ユ・ワン; イェ・ティアン; ジチャオ・デュ; ジェイソン・グオ
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2021-02-09
Filing date: 2021-02-09
Publication date: 2023-07-20
Anticipated expiration: 2041-02-09
Also published as: CN112997253A; WO2022170480A1; KR20230009509A; JP2024052883A; US20220254417A1; CN116052743A; JP7447317B2; CN112997253B; US20230154548A1; US11594284B2

Abstract

3次元(3D)メモリデバイスを動作させるための方法は、第1のトランジスタ列の第1のメモリセルを検知するため第1の読出し動作を実施するステップと、第2のトランジスタ列の第2のメモリセルを検知するための後続の第2の読出し動作を実施するステップとを含む。第1の読出し動作を実施するステップは、第1のビットラインに第1のビットライン電圧を印加するステップと、第1のメモリセルのデータ状態が検出された後に第1のビットラインを基本的に未放電に維持するステップとを含む。

Description

本出願は、半導体技術の分野に関し、具体的には、3次元(3D)メモリデバイスおよび読出し時間改善の方法に関する。

Not-AND(NAND)メモリは、記憶したデータを保持するのに電力を必要としない不揮発性タイプのメモリである。家庭用電子機器、クラウドコンピューティング、およびビッグデータの需要が増えることによって、より大きい容量でより良い性能のNANDメモリの、一定の必要性が生じている。従来型の2次元(2D)NANDメモリは、その物理的な限界に達したので、今や3次元(3D)NANDメモリが重要な役割を果たしている。3D NANDメモリは、単一ダイ上で複数のスタック層を使用して、より高い密度、より高い容量、よい速い性能、より低い電力消費、およびより良好な費用効果を達成する。

NANDメモリセルが読出し動作期間中にメモリデバイスにおいて読まれる前、ビットラインはある電圧まで充電される。充電プロセスは、寄生容量によって影響される場合がある。たとえば、寄生容量によって、ビットラインの電圧レベルにより長い整定時間がかかるようになる場合がある。より長い整定時間によって、読出し動作が遅れ、メモリデバイスの性能低下がもたらされる。開示される方法は、上で記載した1つまたは複数の問題および他の問題を解決することを対象とする。

本開示の一態様では、3次元(3D)メモリデバイスを動作させるための方法は、3Dメモリ配列の第1のトランジスタ列の第1のメモリセルを検知するための第1の読出し動作を実施するステップと、3Dメモリ配列の第2のトランジスタ列の第2のメモリセルを検知するための後続の第2の読出し動作を実施するステップとを含む。第1の読出し動作を実施するステップは、第1のビットラインに第1のビットライン電圧を印加するステップと、第1のメモリセルのデータ状態が検出された後に、第1のビットラインを基本的に未放電に維持する、または、第1のビットラインを第1のビットライン電圧からある電圧まで部分的に放電するステップとを含む。ある電圧は、第1のビットライン電圧の半分の電圧レベルより高い。

本開示の他の態様では、3Dメモリデバイスは、3Dメモリ配列中のメモリセルと、メモリ配列のメモリセルのデータ状態を検知するためのページバッファと、メモリセルにアクセスするためのコントローラとを含む。コントローラは、3Dメモリ配列の第1のトランジスタ列の第1のメモリセルを検知するための第1の読出し動作を実施し、3Dメモリ配列の第2のトランジスタ列の第2のメモリセルを検知するための後続の第2の読出し動作を実施するように構成される。第1の読出し動作の実施は、第1のビットラインに第1のビットライン電圧を印加することと、第1のメモリセルのデータ状態が検出された後に、第1のビットラインを基本的に未放電に維持する、または、第1のビットラインを第1のビットライン電圧からある電圧まで部分的に放電することとを含む。ある電圧は、第1のビットライン電圧の半分の電圧レベルより高い。

本開示の他の態様は、本開示の記載、請求項、および図面に照らして、当業者が理解することができる。

本開示の様々な実施形態にしたがった、例示的な3次元(3D)メモリデバイスを図示する断面図である。本開示の様々な実施形態にしたがった、3Dメモリデバイスを図示するブロック図である。本開示の様々な実施形態にしたがった例示的な製造プロセスにおけるあるステージの、3D配列デバイスを図示する上面図である。本開示の様々な実施形態にしたがった例示的な製造プロセスにおけるあるステージの、3D配列デバイスを図示する断面図である。本開示の様々な実施形態にしたがった例示的な製造プロセスにおけるあるステージの、図3および図4に示された3D配列デバイスを図示する断面図である。本開示の様々な実施形態にしたがった例示的な製造プロセスにおけるあるステージの、図3および図4に示された3D配列デバイスを図示する断面図である。本開示の様々な実施形態にしたがった例示的な周辺デバイスを図示する断面図である。本開示の様々な実施形態にしたがった図7に示される周辺デバイスと結合される、図5および図6に示される3D配列デバイス後の、例示的な3Dメモリデバイスを図示する断面図である。本開示の様々な実施形態にしたがった図6に示される3Dメモリデバイスのメモリブロックを図示する回路図である。本開示の様々な実施形態にしたがった図5および図6に示される例示的な3Dメモリデバイスを図示する断面図である。本開示の様々な実施形態にしたがった3Dメモリデバイスについての例示的な読出し動作を図示するタイミング図である。本開示の様々な実施形態にしたがった3Dメモリデバイスで読出し動作を実施する方法を図示する概略フローチャートである。本開示の様々な実施形態にしたがった3Dメモリデバイスの例示的なビットライン配置を図示する図である。図13に示したビットライン配置に基づいた例示的な読出し動作を図示するタイミング図である。図13に示したビットライン配置に基づいた例示的な読出し動作を図示するタイミング図である。本開示の様々な実施形態にしたがった図13に示されるビットライン配置に基づいた例示的な読出し動作を図示するタイミング図である。本開示の様々な実施形態にしたがった図13に示されるビットライン配置に基づいた例示的な読出し動作を図示するタイミング図である。本開示の様々な実施形態にしたがった図14および図16に示される2つの例示的な読出し動作を図示するタイミング図である。

以下は、添付図面を参照して本開示の実施形態における技術的解決策を記載する。可能な場合には、同じまたは同様の部分を参照するために、同じ参照番号が図面の全体を通して使用される。明らかに、記載される実施形態は、本開示の実施形態の単なる一部であって、全部ではない。様々な実施形態中の特徴を交換および/または組み合わせることができる。創造的な努力なしで、本開示の実施形態に基づいて当業者によって得られる他の実施形態は、本開示の範囲に入るものとする。

図1は、本開示の実施形態にしたがった、例示的な3Dメモリデバイス100の断面図を概略的に示す。3Dメモリデバイス100は、個別に機能するディスクリートメモリデバイスでありうる。3Dメモリデバイス100は、複数のメモリデバイス100を有するメモリ構造の一部であってもよい。3Dメモリデバイス100は、メモリ配列デバイス110および周辺デバイス120を含みうる。メモリ配列デバイス110は、1つまたは複数の3D配列を形成するメモリセルを含みうる。周辺デバイス120は、3Dメモリデバイス100の動作を制御するコントローラとしての回路を含みうる。いくつかの実施形態では、メモリ配列デバイス110および周辺デバイス120は、図1に示されるように、スタック状構造を形成するために、別個に製造し次いで一緒に結合しうる。あるいは、メモリ配列デバイス110および周辺デバイス120は、1つのデバイスに集積され得る。たとえば、周辺デバイス120を最初に製造してもよく、次いで、メモリ配列デバイス110を周辺デバイス120の上に作り、周辺デバイス120を基板として使用しうる。いくつかの他の実施形態では、メモリ配列デバイス110および周辺デバイス120を別に製造し、次いで、印刷回路板(PCB)上に並べて取り付けてもよい。

図2は、本開示の実施形態にしたがった、3Dメモリデバイス200のブロック図を示す。3Dメモリデバイス200は、メモリ配列210および回路220を含みうる。メモリ配列210は、メモリセルの3D配列を含みうる(図示せず)。回路220は、制御回路222、入出力(I/O)インターフェース224、ページバッファ226、行デコーダ228、列デコーダ230を含みうる。制御回路222は、3Dメモリデバイス200の様々な機能を実施するコントローラと呼ばれ得る。たとえば、制御回路222は、読出し動作、書込み動作、および消去動作を実施しうる。I/Oインターフェース224は、3Dメモリデバイス200へのコマンド、アドレス、およびデータの入力を処理し、3Dメモリデバイス200から他のデバイスへデータおよびステータス情報を送信するためのI/O回路を含みうる。行デコーダ228および列デコーダ230は、メモリ配列210にアクセスするため、それぞれ、行アドレス信号および列アドレス信号をデコードしうる。行デコーダ228および列デコーダ230は、電圧生成回路(図示せず)から異なる電圧をやはり受け取って、受け取った電圧をワードラインまたはビットラインなどといった目標物に伝達しうる。ページバッファ226は、データが、書込み動作または読出し動作で、I/Oインターフェース224とメモリ配列210の間で伝達されるとき、入ってくるまたは出て行くデータを一時的に記憶しうる。任意選択で、ページバッファ226は、ある種の検知デバイスまたは検知増幅器(図示せず)を含みうる。制御回路222は、メモリ配列210のメモリセルのデータ状態を検知するために、検知デバイスまたは検知増幅器を使用しうる。メモリセルのデータ状態は、メモリセルに接続されるビットラインの状態を検知することによって検出され得る。本明細書で使用する「接続される」という用語は、電気的に接続されることを示す。本明細書で使用する「接続する」という動詞は、電気的に接続することを示す。

図3および図4は、本開示の実施形態にしたがった例示的な製造プロセスにおけるあるステージの、3D配列デバイス300の概略上面図および概略断面図を示す。3D配列デバイス300は、メモリデバイスの一部である。上面図がXY平面におけるものであり、断面図がYZ平面におけるものである。図4に示される断面図は、図3の線AA'に沿って取られている。図4に示されるように、3D配列デバイス300は、基板310、ドープ領域320、および半導体層330を含みうる。基板310は、単結晶シリコンなどといった半導体材料を含みうる。いくつかの実施形態では、基板310の頂部は、ドープ領域320を形成するために、イオン注入および/または、拡散を介したn型ドーパントによってドープされ得る。半導体層330は、ドープ領域320上に形成されてもよく、たとえば、n型ドープした多結晶シリコン(ポリシリコン)を含みうる。半導体層330の上に、層スタック340が製造され得る。層スタック340は、互いの上に交互にスタックされる誘電体層341と導体層342を含みうる。誘電体層341は誘電体(たとえば、シリコン酸化物)を含んでもよく、導体層342は導電性材料(たとえば、タングステン(W))を含みうる。本明細書で使用する「導電性」という用語は、電気的に伝導性であることを示す。層スタックは、誘電体層341と導体層342の、64対、128対、または128対よりも多くを含みうる。

図3および図4を参照して、チャネルホール350は、Z方向に延びるように配置され、XY平面中の予め規定されたパターンの配列を形成する。チャネルホール350は、層スタック340、半導体層330を通って延び、ドープ領域320に部分的に貫入する、円筒形または柱形状を有し得る。本開示中の図3、図4、および他の図に示されるチャネルホール350の量、寸法、および配置は、例示であって説明の目的であるが、本開示の様々な実施形態にしたがった開示される3D配列デバイス300に、任意の好適な量、寸法、および配置が使用されうる。

チャネルホール350の内側に、機能層351が堆積され得る。機能層351は、電荷の流出をブロックするための、チャネルホールの側壁および底のブロック層352、3D配列デバイス300の動作期間に電荷を格納するための、ブロック層352の表面上の電荷トラップ層353、ならびに、電荷トラップ層353の表面上のトンネル絶縁層354を含みうる。いくつかの実施形態では、機能層351は、酸化物-窒化物-酸化物(ONO)構造を有し得る。すなわち、ブロック層352がチャネルホール350の側壁に堆積されるシリコン酸化物層であってもよく、電荷トラップ層353がブロック層352上に堆積されるシリコン窒化物層であってもよく、トンネル絶縁層354が電荷トラップ層353上に堆積される他のシリコン酸化物層であってもよい。

トンネル絶縁層354の上に、チャネル層355が堆積され得る。チャネル層355は「半導体チャネル」とも呼ばれ、いくつかの実施形態では、ポリシリコンを含みうる。チャネルホールのように、チャネル層355は、層スタック340を通ってドープ領域320の中にやはり延びる。半導体層330は、ドープ領域320上およびチャネル層355のある側壁または側部上に形成されて、ドープ領域320およびチャネル層355に接続され得る。いくつかの実施形態では、半導体層330は、配列共通ソースとして使用されうる。チャネルホール350は、チャネル層355が形成された後、酸化物材料356によって満たされ得る。チャネルホール350中に形成される機能層351およびチャネル層355が、チャネル構造と考えられてよい。

図4に示されるように、チャネルホール350中の各機能層351の一部は、導体層342の一部とチャネル層355の一部との間にあってもよい。各導体層342が、XY平面中のNANDセルを接続して、3D配列デバイス300のワードラインとして構成され得る。チャネルホール350中に形成されるチャネル層355は、Z方向に沿って、NANDメモリセルの列を接続するように構成され得る。チャネル層355の一端が3D配列デバイス300のビットラインに接続され得る。そのため、XY平面中のチャネルホール350の機能層351の一部は、NANDメモリセルの一部として、導体層342とチャネル層355の間、すなわち、ワードラインと、ビットラインに接続されるチャネル層との間に配置され得る。チャネルホール350の一部の周りにある導体層342の一部を含むNANDメモリセルは、制御ゲート、ソース、およびドレインを有する電界効果トランジスタと考えられうる。チャネルホール350の一部の周りにある導体層342の一部は、トランジスタの制御ゲートとして機能しうる。3D配列デバイス300は、NANDメモリセルの列の2D配列を含むと考えられてよい(そのような列も「NAND列」と呼ばれる)。各NAND列は、複数のNANDメモリセルを含み、基板310に向けて垂直に延びうる。NAND列がNANDメモリセルの3D配列を形成しうる。NAND列は、Z方向にチャネル層355に沿って直列に接続される複数の電界効果トランジスタを含むトランジスタ列に対応しうる。そのため、トランジスタ列が、電界効果トランジスタの3D配列を形成しうる。

図5および図6は、本開示の実施形態にしたがった例示的な製造プロセスにおけるあるステージの、3D配列デバイス300の概略断面図を示す。図5に示されるように、誘電体層357は、層スタック340およびチャネルホール350の上に堆積され得る。さらに、誘電体層357中に相互接続のため、ビア360および361ならびに導電性層362が形成され得る。たとえば、ビア360のうちのいくつかがチャネル層355に接続され得る。その後、誘電体層357をより厚くするため、誘電体材料が堆積されてもよく、接続パッド363がビア361の上に形成され、ビア361に接続され得る。いくつかの接続パッド363が、ビア361～362および導電性層363を通してチャネル層355と接続され得る。ビア360～361、導電性層362、および接続パッド363を製造するために、導電性材料(たとえば、W)が使用されうる。

図5中の断面図に示されるようなチャネル構造および導体層342が、3D配列デバイス300のメモリブロック380を表していてよい。メモリブロック380は、その境界が図中で点線で描かれるが、複数のNAND列またはトランジスタ列を含みうる。メモリブロック380の電界効果トランジスタおよび電気回路は、図6で概略的に図示されており、回路図が、チャネル構造および層スタック340の図を置き換えている。図6に示されるように、各NANDメモリセルが電界効果トランジスタによって置き換えられる。チャネル層355は、それぞれ、ビットラインBL1～BL8(たとえば、ビア360)に接続される。ドレインがビットラインに接続される電界効果トランジスタが、選択トランジスタとして構成されて、トップセレクトゲート(TSG)と呼ばれ得る。ソースが配列共通ソースに接続される電界効果トランジスタが、選択トランジスタとしてやはり構成されて、ボトムセレクトゲート(BSG)と呼ばれ得る。TSGの制御ゲートが選択ライン(たとえば、導体層342)に接続され得る一方で、BSGの制御ゲートが他の選択ライン(たとえば、他の導体層342)に接続され得る。ワードラインWL1～WLnは、TSGとBSGの間の導体層342に対応しうる。

3D配列デバイス300は、NANDメモリセルの行および列を含みうる。その制御ゲートが導体層342(すなわち、ワードライン)に接続されるNANDメモリセル(または電界効果トランジスタ)が行を形成しうる。ビットラインと接続されるチャネル層355に接続されるNANDメモリセル(または電界効果トランジスタ)が列を形成しうる。こうして、図5または図6に示されるように、その制御ゲートが導体層342(またはワードライン)に接続されるNANDメモリセルは、単に、行に属するNANDメモリセルの一部を表す。

図7は、本開示の実施形態にしたがった周辺デバイス370の概略断面図を示す。周辺デバイス370は、単結晶シリコンなどといった半導体基板371を含みうる。制御回路(たとえば、図2を参照して、制御回路222)は、基板371上に製造され、3Dメモリデバイスの動作を容易にするために使用されうる。誘電体層372は、基板371および制御回路の上に堆積され得る。接続パッド373などの接続パッドおよびビアは、誘電体層372中に形成され得る。接続パッド363は、3D配列デバイス300との接続のために構成されて、Wなどといった導電性材料を含みうる。

図8は、本開示の実施形態にしたがった、ある製造ステージにおける例示的な3Dメモリデバイス390を概略的に示す。3Dメモリデバイス390は、図5に示される3D配列デバイス300および図7に示される周辺デバイス370を含みうる。周辺デバイス370は、配列デバイス300または3Dメモリデバイス390を制御するように構成される。

3D配列デバイス300および周辺デバイス370は、図8に示されるように、3Dメモリデバイス390を形成するため、フリップチップボンディング法によって結合され得る。3D配列デバイス300および周辺デバイス370では、基板310または371の底側が背面側と呼ばれてもよく、接続パッド363または373を有する側が前面側または表側と呼ばれ得る。フリップチップボンディングプロセス後に、接続パッド363は、それぞれ接続パッド373と結合される。すなわち、3D配列デバイス300と周辺デバイス370は、向かい合って電気通信で結合される。

その後、3Dメモリデバイス390の製造を完了させるため、他の製造ステップまたはプロセスが実施され得る。簡単にするため、他の製造ステップまたはプロセスの詳細は省略される。

図9は、本開示の実施形態にしたがった、より詳細なメモリブロック380の回路図を概略的に示す。トランジスタ列S1～S8は、それぞれ、ビットラインBL1～BL8に対応すると仮定する。トランジスタ列S5が電界効果トランジスタ(すなわち、NANDメモリセル)M1～Mnを含みうる。電界効果トランジスタM11およびM12が、それぞれ、トランジスタ列S6およびS7と一緒にある。メモリブロック380のTSGが選択ライン1と接続され得る一方で、メモリブロック380のBSGが選択ライン2と接続され得る。各トランジスタ列は、Z方向に列に沿って直列に接続される電界効果トランジスタ(すなわちNANDメモリセル)を含みうる。たとえば、トランジスタ列S5が、直列に接続される電界効果トランジスタ(すなわち、NANDメモリセル)M1～Mnを含みうる。ある電圧が選択ライン1に印加されるとき、メモリブロック380のTSGがオンにされ得る。ある電圧が選択ライン2に印加されるとき、メモリブロック380のBSGがオンにされ得る。ワードライン、ビットライン、選択ライン1、および選択ライン2に印加される電圧レベルが、読出し動作または書込み(すなわち、プログラミング)動作においてNANDメモリセルを選択するために使用されうる。ビットラインの電圧レベルが、読出し動作においてNANDメモリセルを検出するために使用され得る。読出し動作および書込み動作は、図2を参照して、制御回路222などのコントローラによって実装され得る。

たとえば、読出し動作において、ビットラインBL5の電圧は、メモリセルM1のデータ状態を決定するために検知され得る。いくつかの場合に、ビットラインBL5が最初に充電される。ビットラインBL5の電圧が整定した後に、メモリセルM1に結合されるワードラインWL1の電圧は、メモリセルM1のデータ状態に基づいてメモリセルM1に電流を発生させるために上昇される。ビットラインBL5の電圧を引き下げる比較的大きい電流は、メモリセルM1がプログラムされないことを示す。ビットラインBL5の電圧に著しい影響を与えない比較的小さい電流は、メモリセルM1がプログラムされることを示す。

ビットラインは寄生容量を有するので、ビットラインの整定時間が影響を受け、合計読出し時間が増加する可能性がある。加えて、ビットラインの容量特性は製造プロセスおよび回路構成に依存するので、異なるメモリセルが必要な整定時間は異なる場合がある。結果として、読出し動作において検知精度を確保するために最悪の場合の整定時間が印加されることが多く、読出し時間がさらに影響を受ける場合がある。

NANDメモリセルM1が読出し動作で読み出されるとき、たとえば、ビットラインBL5およびワードラインWL1にある電圧が印加され得る。BL5は選択ビットライン、WL1は選択ワードラインと呼ばれ得る一方で、それぞれ、残りのビットライン(たとえば、BL1～BL4およびBL6～BL8)は非選択ビットライン、残りのワードライン(たとえば、WL2～WLn)は非選択ワードラインと呼ばれ得る。さらに、それぞれ、TSG T1およびBSG B1をオンにするために、ある電圧が選択ライン1および2にやはり印加され得る。そのため、列S5の2つの端部は、それぞれ、ビットラインBL5および配列共通ソースに接続される。NANDメモリセルM1に格納されるデータは、検知デバイス、または、検知回路を含むことができる検知構成要素を介してビットラインBL5のデータ状態を検知することによって、検出することができる。

同様に、NANDメモリセルM12が読出し動作で読み出されるとき、ある電圧が、ビットラインBL7およびワードラインWL1、すなわち選択ビットラインおよび選択ワードラインに印加され得る。さらに、それぞれ、TSG T2およびBSG B2をオンにするために、ある電圧が選択ライン1および2にやはり印加され得る。そのため、列S7の2つの端部は、それぞれ、ビットラインBL7および配列共通ソースに接続される。NANDメモリセルM12に格納されるデータは、検知デバイスまたは検知構成要素を介してビットラインBL7のデータ状態を検知することによって、検出することができる。

いくつかの実施形態では、選択ビットラインの電圧レベルは、読出し動作における非選択ビットラインのものより低い。NANDメモリセルM1が読出し動作でアクセスされるとき、たとえば、ビットラインBL5の電圧レベルは、ビットラインBL1～BL4およびBL6～BL8のものより低く配置され得る。いくつかの場合に、ビットラインBL5が放電されてもよく、ビットラインBL5の電圧レベルは、NANDメモリセルM1が読み出された後にグランド電圧まで低下してもよく、次いで、NANDメモリセルM11が後続の読出し動作でアクセスされる場合にビットラインBL6の電圧レベルがある値まで下がってもよい。

しかし、いくつかの実施形態では、NANDメモリセルM1が読み出された後、ビットラインBL5が放電されず、または基本的に非放電でありうる。そのため、ビットラインBL5の電圧レベルが同じ値で維持され得る。あるいは、NANDメモリセルM1が読み出された後、ビットラインBL5の電圧レベルは、同様の値で維持され得る。すなわち、NANDメモリセルM1が読み出された後、ビットラインBL5の電圧レベルの変化がかなり小さく維持され、たとえば10パーセント以内でありうる。任意選択で、NANDメモリセルM1が読み出された後、ビットラインBL5の電圧レベルは、部分的に放電され得る。たとえば、NANDメモリセルM1が読み出された後、ビットラインBL5の電圧レベルが第1の電圧値から第2の電圧値まで部分的に放電されてもよく、ここで第2の電圧値は第1の電圧値の半分より大きい。

NANDメモリセルM1とM11が連続して読み出されると仮定する。第1の読出し動作でNANDメモリセルM1が読み出されるとき、ビットラインBL5に第1の電圧が印加され、ビットラインBL6に第1の電圧より高い第2の電圧が印加され得る。NANDメモリセルM1が検知デバイスによって読み出された後、第1の電圧がビットラインBL5で維持され、同時に、ビットラインBL6の電圧レベルが第2の読出し動作で第2の電圧からある電圧(たとえば、第1の電圧)まで低下され得る。次いで、NANDメモリセルM11が検知デバイスによって読み出され得る。

第1のシナリオで、第1の読出し動作の後にビットラインBL5がグランド電圧に放電された場合、ビットラインBL6の電圧が第2の電圧からある電圧(たとえば、第1の電圧)まで下がったときにビットラインBL5とBL6の間には第1の寄生容量が存在すると仮定する。第2のシナリオで、第1の読出し動作の後にビットラインBL5が放電されず第1の電圧を維持する場合、ビットラインBL6の電圧が第2の電圧からある電圧(たとえば、第1の電圧)まで下がったときにビットラインBL5とBL6の間には第2の寄生容量が存在すると仮定する。第2のシナリオ中のビットラインBL5とBL6間の電圧差が第1のシナリオ中のものより小さいために、第2の寄生容量は第1の寄生容量より小さくてよい。したがって、第1の動作後にビットラインBL5が放電されず第1の電圧を維持するために、寄生容量が低減され、ある値の電圧レベルに達するときのビットラインBL6の整定時間を改善することができる。そのため、最悪の場合の読出し時間とこの場合のNANDメモリセルの読出し時間を改善することができる。

さらに、NANDメモリセルM1とM12が連続して読み出されるとき、NANDメモリセルM1が第1の読出し動作で読み出され、NANDメモリセルM12が第2の読出し動作で読み出される。NANDメモリセルM1とM12はNANDメモリセルM11によって分離され、トランジスタ列S5とS7はトランジスタ列S6によって分離される。第1の電圧がビットラインBL5に印加され、第2の電圧がビットラインBL7に印加され得る。NANDメモリセルM1が検知デバイスによって読み出された後、ビットラインBL5で第1の電圧が維持され得る。同時に、ビットラインBL7の電圧レベルが、第2の読出し動作において第2の電圧からある電圧(たとえば、第1の電圧または第1の電圧にかなり近い値)まで低下され得る。次いで、NANDメモリセルM12が検知デバイスによって読み出され得る。ビットラインBL5が放電されず第1の電圧を維持するときは、ビットラインBL5がグランド電圧に放電されるときよりも、ビットラインBL5とBL7間の電圧差が小さいために、ビットラインBL5とBL7の間の寄生容量が低減され、ビットラインBL7の整定時間を改善することができる。したがって、最悪の場合の読出し時間とこの場合のNANDメモリセルの読出し時間を改善することができる。

図10は、本開示の様々な実施形態にしたがった図5および図6に示される3D配列デバイス300の断面図を示す。図10に示される断面図は、XY平面におけるものであって図6の線BB'に沿って取られている。トランジスタ列またはNAND列の配列が、図10に概略的に示される。トランジスタ列は、列S1～S8、列S11、および列S12を含みうる。トランジスタ列S4、S6、およびS11は、トランジスタ列S5に隣接しトランジスタ列S5を囲む。トランジスタ列S3、S7、およびS12は、トランジスタ列S4、S6、およびS11に隣接しトランジスタ列S4、S6、およびS11を囲む。トランジスタ列S5間に配設されるトランジスタ列S4、S6、およびS11、ならびにトランジスタ列S3、S7、およびS12は、それぞれ、中間列と呼ばれ得る。上で説明したようにトランジスタ列S5上にあるNANDメモリセルM1が第1の読出し動作で読み出された後、トランジスタ列S5に接続されるビットラインBL5は、ある電圧に維持され、放電されなくてよい。トランジスタ列S6上にあるNANDメモリセルM11を感知するために第2の読出し動作が始まると、ビットラインBL5は、ある電圧近くに電圧レベルを保つことができる。トランジスタ列S7上にあるNANDメモリセルM12を感知するために第2の読出し動作が始まると、ビットラインBL5は、やはりある電圧近くに電圧レベルを保つことができる。上で説明したように、ある電圧近くにビットラインBL5の電圧レベルを保つことの利点としては、最悪の場合の整定時間の改善および読出し動作における読出し時間の短縮が挙げられる。

さらに、いくつかの実施形態では、トランジスタ列S5のNANDメモリセルM1が第1の読出し動作で読み出された後、ビットラインBL5がある電圧を維持し、第2の読出し動作が開始する前後に放電されなくてよい。第2の読出し動作が、トランジスタ列S6～S7、S3～S4、S11、およびS12のうちの1つにある選択NANDメモリセルを検知しうる。したがって、第1のビットラインに接続される第1のトランジスタ列の第1のNANDメモリセルが第1の読出し動作で読み出された後、第1のビットラインの電圧レベルは、同じ値または同様の値のままとなり、第2の読出し動作が開始する前後に放電によってグランド電圧へと低下されなくてよい。第2の読出し動作が第2のトランジスタ列の第2のNANDメモリセルを検知してもよく、ここで、第2のトランジスタ列が第1のトランジスタ列に隣接してもよく、または第2のトランジスタ列が、第1のトランジスタ列に隣接する中間トランジスタ列に隣接してもよい。

任意選択で、第1のビットラインに接続される第1のトランジスタ列の第1のNANDメモリセルが第1の読出し動作で読み出された後、第1のビットラインの第1の電圧レベルは、同じ値または同様の値のままとなり、第2の読出し動作が開始する前後に放電によってグランド電圧へと低下されなくてよい。第1のNANDメモリセルが行からであると仮定する。第2の電圧レベルが行のビットラインに印加されるが、第1の読出し動作において第1のビットラインに印加され得る。第2の読出し動作は、第2のビットラインに接続される第2のトランジスタ列の第2のNANDメモリセルを検知してもよく、第2のトランジスタ列は、行の中に少なくとも1つのNANDメモリセルを有し得る。すなわち、第1のトランジスタ列と第2のトランジスタ列は各々が、行の中にある少なくとも1つのNANDメモリセルを有し得る。

いくつかの実施形態では、行のNANDメモリセルが、メモリセルのページへと分割され得る。たとえば、あるビットラインに接続される行のNANDメモリセルがページを形成する一方で、ある他のビットラインに接続される行のNANDメモリセルが他のページを形成しうる。任意選択で、第1のビットラインに接続される第1のトランジスタ列の第1のNANDメモリセルが第1の読出し動作で読み出された後、第1のビットラインの電圧レベルは、同じ値または同様の値のままとなり、第2の読出し動作が開始する前後に放電によってグランド電圧へと低下されなくてよい。第1のNANDメモリセルがページからであると仮定する。第2の電圧レベルがページのビットラインに印加されるが、第1の読出し動作において第1のビットラインに印加される。第2の読出し動作は、第2のビットラインに接続される第2のトランジスタ列の第2のNANDメモリセルを検知してもよく、第2のトランジスタ列は、ページからの少なくとも1つのNANDメモリセルを有し得る。すなわち、第1のトランジスタ列と第2のトランジスタ列は各々が、ページからの少なくとも1つのNANDメモリセルを有し得る。

図11は、本開示の様々な実施形態にしたがった3Dメモリデバイス390についての例示的な読出し動作のタイミング図を示す。NANDメモリセルM1およびM12は、図9を参照すると、3Dメモリデバイス390のコントローラ(たとえば、図2を参照して制御回路222)によって連続して第1の読出し動作および第2の読出し動作においてアクセスされると仮定する。コントローラは、ワードラインまたはビットラインに電圧を印加または放電するためのある種のコマンドを実装しうる。タイミング図は、第1の読出し動作期間のワードラインWL1およびWL2ならびにビットラインBL5およびBL7のトレースを概略的に表示する。時刻t0において、コントローラによってワードラインWL1に電圧V1が印加される。ワードラインWL1の電圧レベルは、V0からV1まで上昇する。V0は、基準電位(たとえば、グランド)でありうる。時刻t1において、ワードラインWL1の電圧レベルは、放電されてもよく、時刻t2においてV2に低下しうる。電圧V2は、グランド電圧、またはNANDメモリセルM1のデータ状態を読み出すために配置された読出し電圧でありうる。後者の場合、コントローラは、検知プロセスを実行しうる。NANDメモリセルM1が活性化された(たとえば、目標値が検出された)場合、データ状態は、V2のしきい値に対応するものでありうる。目標値が検知されない場合、データ状態は、V2よりも高いしきい値に対応するものでありうる。

時刻t3において、コントローラによってワードラインWL1に電圧V3が印加される。電圧V3は、NANDメモリセルM1のデータ状態を読み出すために配置された読出し電圧でありうる。ワードラインWL1の電圧レベルが時刻t3とt4との間でV3に達した後に、コントローラによって動作される検知プロセスが開始されうる。NANDメモリセルM1が活性化された(たとえば、目標値が検出された)場合、データ状態は、V3のしきい値に対応するものでありうる。目標値が検知されない場合、データ状態は、V3よりも高いしきい値に対応するものでありうる。

時刻t4において、コントローラによってワードラインWL1に電圧V4が印加される。電圧V4は、NANDメモリセルM1のデータ状態を読み出すために配置された読出し電圧でありうる。ワードラインWL1の電圧レベルが時刻t4とt5との間でV4に達した後に、検知プロセスが開始されうる。NANDメモリセルM1が活性化された(たとえば、目標値が検出された)場合、データ状態は、V4のしきい値に対応するものでありうる。時刻t5において、ワードラインWL1は、放電される。ワードラインWL1の電圧レベルは、V5(たとえば、基準レベルまたはグランド)に放電され得る。時刻t6において、第1の読出し動作は、終了してもよく、第2の読出し動作は、時刻t6または時刻t6の直後に開始されてもよい。

ワードラインWL2の電圧レベルのトレースは、時刻t0において充電プロセスが開始されることを示す。ワードラインWL2の電圧レベルは、電圧V1に充電され得る。時刻t5において、ワードラインWL2は、コントローラによってV5に放電され得る。時刻t6において、ワードラインWL2の電圧レベルは、V5のままでありうる。

ビットラインBL7の電圧レベルのトレースは、時刻t0において充電プロセスが開始されることを示す。BL7の電圧レベルは、予め規定された電圧V7に充電され得る。ビットラインBL7は、時刻t1とt6との間、第2の読出し動作が開始する前に、電圧V7を維持しうる。

NANDメモリセルM1が接続されたビットラインBL5の電圧レベルのトレースは、時刻t0において充電プロセスが開始されることを示す。ビットラインBL5の電圧レベルは、予め規定された電圧V6に充電され得る。いくつかの実施形態では、V6は、V7よりも小さくてよい。ビットラインBL5は、時刻t1とt6との間、第2の読出し動作が開始する前/後に、電圧V6を維持しうる。ビットラインBL5は、V5に放電されず、代わりに電圧V6を維持するので、NANDメモリセルM12が第2の読出し動作で読み出されるとき、ビットラインBL5とBL7との間の寄生容量が低減され、BL7の電圧レベルがV7からある値(たとえば、V6)まで低下するときのビットラインBL7の整定時間を改善することができる。そのため、最悪の場合の読出し時間とこの場合の3Dメモリデバイスの読出し時間を改善することができる。

図12は、本開示の様々な実施形態にしたがった3Dメモリデバイスで読出し動作を実施する方法を説明する概略フローチャート400を示す。読出し動作は、3Dメモリデバイスのコントローラ(たとえば、図2を参照して制御回路222)によって実行され得る。第1の読出し動作において、第1のトランジスタ列の第1の選択メモリセルがコントローラによって検知される。第2の読出し動作において、第2のトランジスタ列の第2の選択メモリセルがコントローラによって検知される。第1のトランジスタ列は、第1の選択ビットラインに対応する一方で、第2のトランジスタ列は、第2の選択ビットラインに対応する。

410において、コントローラによって、ビットライン電圧が第1の選択ビットラインに印加され、ビットライン電圧よりも高いある電圧が第2の選択ビットラインおよびある非選択ビットラインに印加される。いくつかの実装形態では、第2のトランジスタ列は、第1のトランジスタ列に隣接しうる。任意選択で、第2のトランジスタ列は、第1のトランジスタ列に隣接する中間トランジスタ列に隣接しうる。いくつかの他の実施形態では、第1および第2のトランジスタ列は各々が、同じページまたは同じ行からの少なくとも1つのメモリセルを有し得る。411において、コントローラによって、ある選択TSGをオンにするために、第1の選択電圧が第1の選択ラインに印加され、ある選択BSGをオンにするために、第2の選択電圧が第2の選択ラインに印加される。次いで、第1のトランジスタ列の一端が第1の選択ビットラインに接続される一方で、第1のトランジスタ列の他端が共通ソースに接続される。412において、コントローラによって、ワードライン電圧が選択ワードラインに印加される。すなわち、ワードライン電圧は、第1の選択メモリセルの制御ゲートに印加される。413において、検知動作において第1の選択メモリセルのデータ状態を検知するために、コントローラによって、第1の選択ビットラインに接続された検知増幅器などの検知デバイスが使用される。検知動作の後に、414において、第1の選択ビットラインは、グランドレベルに放電されず、たとえば、コントローラによって、ビットライン電圧は、第1の選択ビットラインにおいて維持される、またはビットライン電圧に近い電圧が第1の選択ビットラインにおいて維持される。415において、第1の読出し動作は、コントローラによって終了され、第2の読出し動作が416において開始する。いくつかの実施形態では、コントローラによって、ビットライン電圧は、第1の選択ビットラインにおいて依然として維持され、またはビットライン電圧に近い電圧が第1の選択ビットラインにおいて依然として維持される。次いで、第2の選択メモリセルは、検知デバイス介してコントローラによって検知される。

第1の選択ビットラインは、第2の読出し動作が開始する前後にグランドレベルに放電されないので、第1の選択ビットラインと第2の選択ビットラインとの間の寄生容量が低減され、第2の選択ビットラインの整定時間を改善することができる。したがって、この方法は、最悪の場合の読出し時間を短縮し、次いで3Dメモリデバイスの読出し時間を改善することができる。

図13は、本開示の様々な実施形態にしたがったビットライン配置500を概略的に示す。ビットライン配置500は、3Dメモリデバイスの構造の一部を反映して、ビットラインBLn、BLn±1、およびBLn±2を含みうる。隣接するビットラインの間には4つの寄生容量C、C2、C3、およびC4が存在する。隣接しないビットラインの間にも寄生容量(図示せず)が存在する。たとえば、隣接するビットラインBLn-1とBLn-2との間に寄生容量C1が存在し、隣接するビットラインBLn-1とBLnとの間に寄生容量C2が存在する一方で、隣接せず、ビットBLn-1によって分離されたビットラインBLn-2とBLnとの間にも寄生容量が存在する。2つのビットラインの電圧差がそれらの間の容量に影響を与えるために、ビットライン(たとえば、BLn-2)の電圧レベルは、隣接するビットライン(たとえば、BLn-1)の充電または放電プロセスに影響を与えるだけでなく、隣接するビットラインによって分離されたビットライン(たとえば、BLn)にも影響を与える。

図14および図15は、図13に示されたビットライン配置500に基づく読出し動作に関連するタイミング図を示す。タイミング図は、いくつかの場合に、第1および第2の読出し動作期間のビットラインBLn±2、BLn、およびBLn±1の電圧トレースを概略的に表示する。ワードラインなどといった他のラインの電圧トレースは省略される。図14は、電圧トレースを個別に示す一方で、図15は、互いに重ね合わされた電圧トレースを示す。図15では、ビットラインBLn±2、BLn、およびBLn±1の電圧トレースは、それぞれ、破線、実線、および点線である。図14を参照して、時刻t0の前は、ビットラインの電圧は、V0(たとえば、基準電位またはグランド)である。時刻t0において、第1の読み取り動作が開始し、電圧V1が選択ビットラインBLn+2またはBLn-2に印加される。ビットラインBLn+2またはBLn-2の電圧レベルがV1に充電された後、選択メモリがアクセスされ、読み出され得る。時刻t1において、第1の読出し動作が終了し、選択ビットラインBLn+2またはBLn-2は、電圧V4(たとえば、基準電位またはグランド)に放電される。

第1の読出し動作期間に、電圧V2がt0において非選択ビットラインBLnに印加される。非選択ビットラインBLnは、時刻t1において開始する後続の第2の読出し動作において選択ビットラインになる。時刻t1において、選択ビットラインBLnは、V5に放電される。寄生容量により、選択ビットラインBLnの電圧は、時刻t3まで整定されない。時刻t3の後、選択メモリセルが第2の読出し動作のためにアクセスされ、読み出され得る。

非選択ビットラインBLnが第1の読出し動作においてV2に充電されるとき、非選択ビットラインBLn+1またはBLn-1は、V3に充電される。いくつかの実施形態では、電圧V1は、V3より低く、電圧V3は、V2より低い。時刻t1の後、非選択ビットラインBLn+1またはBLn-1の電圧レベルは、ビットラインBLn+1またはBLn-1の電圧レベルを低下させ、電圧V6に到達させる場合があるビットラインBLn+2またはBLn-2の放電およびビットラインBLnの放電の影響を受ける。

図16および図17は、本開示の様々な実施形態にしたがった図13に示されるビットライン配置500に基づいた例示的な読出し動作のタイミング図を示す。タイミング図は、第1および第2の読出し動作期間のビットラインBLn±2、BLn、およびBLn±1の電圧トレースを概略的に表示する。ワードラインなどといった他のラインの電圧トレースは省略される。図16は、電圧トレースを個別に示す一方で、図17は、互いに重ね合わされた電圧トレースを示す。図17では、ビットラインBLn±2、BLn、およびBLn±1の電圧トレースは、それぞれ、破線、実線、および点線で示される。図16を参照して、時刻t0の前は、ビットラインの電圧は、V0(たとえば、基準電位またはグランド)である。時刻t0において、第1の読み取り動作が開始し、電圧V1が選択ビットラインBLn+2またはBLn-2に印加される。ビットラインBLn+2またはBLn-2の電圧レベルがV1に充電された後、選択メモリセルがアクセスされ、読み出され得る。第1の読出し動作が終了する前後に、選択ビットラインBLn+2またはBLn-2は、電圧(たとえば、基準電位またはグランド)に放電されず、たとえば、ビットラインBLn+2またはBLn-2は、選択メモリセルが第1の読出し動作において読み出され、第2の読出し動作が開始した後、電圧(たとえば、V1またはV1近くの値)を維持しうる。

第1の読出し動作期間に、電圧V2がt0において非選択ビットラインBLnに印加される。非選択ビットラインBLnは、時刻t1において開始する後続の第2の読出し動作において選択ビットラインになる。時刻t1において、選択ビットラインBLnは、電圧V5に放電される。ビットラインBLn+2またはBLn-2が放電されないので、寄生容量は、図14を参照したシナリオと比較して低減される。選択ビットラインBLnの電圧は、時刻t2において整定される。時刻t2の後、選択メモリセルが第2の読出し動作のためにアクセスされ、読み出され得る。

選択ビットラインBLnが第1の読出し動作においてV2に充電されるとき、非選択ビットラインBLn+1またはBLn-1は、V3に充電される。いくつかの実施形態では、電圧V1は、V3より低く、電圧V3は、V2より低い。時刻t1において、非選択ビットラインBLn+1またはBLn-1の電圧レベルは、ビットラインBLnの放電によって影響を受け、不安定になり、次いで電圧V7に低下する。

図18は、本開示の様々な実施形態にしたがった図14および図16に示される2つの例示的な読出し動作を反映するタイミング図を示す。タイミング図は、第1および第2の読出し動作におけるビットラインBLnの電圧トレースを概略的に表示する。図14に示されるビットラインBLnの電圧トレースは、点線である一方で、図16に示されるビットラインBLnの電圧トレースは、実線である。図18に示されるように、ビットラインBLnの電圧は、ビットラインBLn+2またはBLn-2が放電されない時刻t2において整定される。しかしながら、メモリセルが読み出された後にビットラインBLn+2またはBLn-2が放電されるとき、ビットラインBLnの電圧は、t2よりも後の時刻t3において整定される。時刻t2とt3との間の差は、ビットラインBLn+2またはBLn-2が放電されないために短縮された時間であり、その結果、最悪の場合の読出し時間が短縮される。そのため、3Dメモリデバイスの読出し時間を改善することができる。

Table 1(表1)は、それぞれの充電時間の例を示す。Table 1(表1)におけるデータは、ビットライン配置500に基づいて計算され得る。ビットラインBLn+2またはBLn-2は、第1の読出し動作における選択ビットラインであり、ビットラインBLnは、後続の第2の読出し動作における選択ビットラインであると仮定する。Isoは、ページバッファ回路のSOノード電流である。Icellは、TSGとBSGとの間のチャネルにおけるメモリセル電流である。読出し動作において、IsoおよびIcellが互いに等しい、または実質的に近いとき、メモリセルの検知が正確であると考えられてよい。Table 1(表1)に示されるように、IsoとIcellとの間の比が第2の読出し動作において70%であるとき、ビットラインBLn+2またはBLn-2が第1の読出し動作後に放電されないときの充電時間は、10.8マイクロ秒である一方で、ビットラインBLn+2またはBLn-2が第1の読出し動作後に放電されるときの充電時間は、13.5マイクロ秒である。さらに、IsoとIcellとの間の比が第2の読出し動作において95%であるとき、ビットラインBLn+2またはBLn-2が放電されないときの充電時間は、23.4マイクロ秒である一方で、ビットラインBLn+2またはBLn-2が放電されるときの充電時間は、29.6マイクロ秒である。そのため、比較結果は、BLn+2またはBLn-2が第1の読出し動作後に放電されないときに充電時間が短縮されることを示す。したがって、最悪の場合の読出し時間、ひいては3Dメモリデバイスの読出し時間を改善することができる。

本開示の原理および実装形態について、本明細書において特定の実施形態を使用して説明されるが、実施形態の前述の説明は、本開示の理解を助けることのみを意図する。さらに、前述の異なる実施形態の特徴は、追加の実施形態を形成するために組み合わされ得る。当業者は、本開示の思想にしたがって特定の実装形態および適用範囲に変更を加えてよい。したがって、本明細書の内容は、本開示に対する限定として解釈されるべきではない。

100 3Dメモリデバイス
110 メモリ配列デバイス
120 周辺デバイス
200 3Dメモリデバイス
210 メモリ配列
220 回路
222 制御回路
224 入出力(I/O)インターフェース
226 ページバッファ
228 行デコーダ
230 列デコーダ
300 3D配列デバイス
310 基板
320 ドープ領域
330 半導体層
340 層スタック
341 誘電体層
342 導体層
350 チャネルホール
351 機能層
352 ブロック層
353 電荷トラップ層
354 トンネル絶縁層
355 チャネル層
356 酸化物材料
357 誘電体層
360 ビア
361 ビア
362 導電性層
363 導電性層、接続パッド
370 周辺デバイス
371 半導体基板
372 誘電体層
373 接続パッド
380 メモリブロック
390 3Dメモリデバイス

Claims

3次元(3D)メモリデバイスを動作させるための方法であって、
3Dメモリ配列の第1のトランジスタ列の第1のメモリセルを検知するための第1の読出し動作を実施するステップであって、
第1のビットラインに第1のビットライン電圧を印加するステップ、および
前記第1のメモリセルのデータ状態が検出された後に、前記第1のビットラインを基本的に未放電に維持する、または、前記第1のビットラインを前記第1のビットライン電圧からある電圧まで部分的に放電するステップであって、前記ある電圧は、前記第1のビットライン電圧の半分の電圧レベルより高い、ステップ
を含む、ステップと、
前記3Dメモリ配列の第2のトランジスタ列の第2のメモリセルを検知するための後続の第2の読出し動作を実施するステップと
を含む、方法。
前記第1の読出し動作を実施するステップは、
第1の選択電圧を、前記第1のトランジスタ列と前記第1のビットラインとに接続される第1の選択ゲートをオンにするために、第1の選択ラインに印加するステップと、
第2の選択電圧を、前記第1のトランジスタ列と共通ソースとに接続される第2の選択ゲートをオンにするために、第2の選択ラインに印加するステップと、
ワードライン電圧を前記第1のメモリセルに接続されるワードラインに印加するステップと、
前記第1のメモリセルの前記データ状態を検出するステップと
をさらに含む、請求項1に記載の方法。
前記第1の読出し動作において第2のビットラインに選択ビットライン電圧を印加するステップと、
前記第2の読出し動作において前記第2のビットラインに第2のビットライン電圧を印加するステップであって、前記第2のビットラインは第3の選択ゲートを通して前記第2のトランジスタ列に接続される、ステップと
をさらに含む、請求項1に記載の方法。
前記選択ビットライン電圧は前記第1のビットライン電圧より高く、前記第2のビットライン電圧および前記第1のビットライン電圧は同じ値を有し、または、前記第2のビットライン電圧および前記第1のビットライン電圧は互いにかなり近い値を有する、請求項3に記載の方法。
前記第1のメモリセルおよび前記第2のメモリセルは、前記3Dメモリ配列の同じ行からのメモリセルである、請求項1に記載の方法。
前記第1のメモリセルおよび前記第2のメモリセルは、前記3Dメモリ配列の同じページからのメモリセルである、請求項1に記載の方法。
前記第2のトランジスタ列は前記第1のトランジスタ列に隣接する、請求項1に記載の方法。
前記第2のトランジスタ列は中間トランジスタ列に隣接し、前記中間トランジスタ列は前記第1のトランジスタ列に隣接する、請求項1に記載の方法。
前記第1の読出し動作において、第3のビットライン電圧を、複数の第3のトランジスタ列に対応する複数の第3のビットラインに印加するステップであって、前記複数の第3のトランジスタ列および前記第1のトランジスタ列の各々は同じページからの少なくとも1つのメモリセルを含む、ステップをさらに含む、請求項1に記載の方法。
前記第1の読出し動作において、第4のビットライン電圧を、複数の第4のトランジスタ列に対応する複数の第4のビットラインに印加するステップであって、前記複数の第4のトランジスタ列および前記第1のトランジスタ列の各々は同じ行からの少なくとも1つのメモリセルを含む、ステップをさらに含む、請求項1に記載の方法。
前記後続の第2の読出し動作を実施するときに、前記第1のビットラインは前記第1のビットライン電圧に維持される、請求項1に記載の方法。
3次元(3D)メモリデバイスであって、
3Dメモリ配列中の複数のメモリセルと、
前記メモリ配列の前記複数のメモリセルのデータ状態を検知するためのページバッファと、
前記複数のメモリセルにアクセスするためのコントローラと
を備え、前記コントローラは、
前記3Dメモリ配列の第1のトランジスタ列の第1のメモリセルを検知するための第1の読出し動作を実施することであって、
第1のビットラインに第1のビットライン電圧を印加すること、および
前記第1のメモリセルのデータ状態が検出された後に、前記第1のビットラインを基本的に未放電に維持する、または、前記第1のビットラインを前記第1のビットライン電圧からある電圧まで部分的に放電すること
を含み、前記ある電圧は前記第1のビットライン電圧の半分の電圧レベルより高い、第1の読出し動作を実施することと、
3Dメモリ配列の第2のトランジスタ列の第2のメモリセルを検知するための後続の第2の読出し動作を実施することと
を行うように構成される、3次元(3D)メモリデバイス。
前記コントローラは、
第1の選択電圧を、前記第1のトランジスタ列と前記第1のビットラインとに接続される第1の選択ゲートをオンにするために、第1の選択ラインに印加し、
第2の選択電圧を、前記第1のトランジスタ列と共通ソースとに接続される第2の選択ゲートをオンにするために、第2の選択ラインに印加し、
ワードライン電圧を前記第1のメモリセルに接続されるワードラインに印加し、
前記第1のメモリセルの前記データ状態を検出する
ようにさらに構成される、請求項12に記載の3Dメモリデバイス。
前記コントローラは、
前記第1の読出し動作において第2のビットラインに選択ビットライン電圧を印加し、
前記第2の読出し動作において前記第2のビットラインに第2のビットライン電圧を印加し、前記第2のビットラインは第3の選択ゲートを通して前記第2のトランジスタ列に接続される
ようにさらに構成される、請求項12に記載の3Dメモリデバイス。
前記選択ビットライン電圧は前記第1のビットライン電圧より高く、前記第2のビットライン電圧および前記第1のビットライン電圧は同じ値を有し、または、前記第2のビットライン電圧および前記第1のビットライン電圧は互いにかなり近い値を有する、請求項14に記載の3Dメモリデバイス。
前記第1のメモリセルおよび前記第2のメモリセルは、前記3Dメモリ配列の同じ行からのメモリセルである、請求項12に記載の3Dメモリデバイス。
前記第1のメモリセルおよび前記第2のメモリセルは、前記3Dメモリ配列の同じページからのメモリセルである、請求項12に記載の3Dメモリデバイス。
前記第2のトランジスタ列は前記第1のトランジスタ列に隣接する、請求項12に記載の3Dメモリデバイス。
前記第2のトランジスタ列は中間トランジスタ列に隣接し、前記中間トランジスタ列は前記第1のトランジスタ列に隣接する、請求項12に記載の3Dメモリデバイス。
前記コントローラは、
前記第1の読出し動作において、第3のビットライン電圧を、前記3Dメモリ配列の複数の第3のトランジスタ列に対応する複数の第3のビットラインに印加し、前記複数の第3のトランジスタ列および前記第1のトランジスタ列の各々は同じページからの少なくとも1つのメモリセルを含む
ようにさらに構成される、請求項12に記載の3Dメモリデバイス。
前記コントローラは、
前記第1の読出し動作において、第4のビットライン電圧を、前記3Dメモリ配列の複数の第5のトランジスタ列に対応する複数の第4のビットラインに印加し、前記複数の第4のトランジスタ列および前記第1のトランジスタ列の各々は同じ行からの少なくとも1つのメモリセルを含む
ようにさらに構成される、請求項12に記載の3Dメモリデバイス。
前記ページバッファは、
前記第1のメモリセルの前記データ状態を検出するため前記第1のビットラインに接続される検知構成要素
を備える、請求項12に記載の3Dメモリデバイス。
前記3Dメモリ配列は層スタックを介して形成され、前記層スタックは、互いの上に交互にスタックされる複数の誘電体層および複数の導体層を含み、前記第1のトランジスタ列および前記第2のトランジスタ列は前記複数の誘電体層および前記複数の導体層を通して延びる、請求項12に記載の3Dメモリデバイス。
3D NANDメモリである、請求項12に記載の3Dメモリデバイス。