TW202143234A - 對3d記憶體元件進行編程的方法及相關3d記憶體元件 - Google Patents

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Abstract

通道堆疊記憶體元件包含第一通道和第二通道，其中第一通道堆疊在第二通道上，沿著從底部到頂部的方向對第一通道進行編程，並且沿著從頂部到底部的方向對第二通道進行編程。第一通道中的電子可以由位元線汲取，而第二通道中的電子則可以由井區汲取。

Description

對3D記憶體元件進行編程的方法及相關3D記憶體元件
本發明相關於一種對3D記憶體元件進行編程的方法及相關3D記憶體元件，尤指一種對通道堆疊3D記憶體元件進行編程的方法及相關的通道堆疊3D記憶體元件。
半導體記憶體在各種電子器件中的應用越來越廣泛。例如，非揮發性記憶體常被應用於蜂窩電話、數位相機、個人數位助理、行動計算裝置、固定式計算裝置和其他裝置中。近年已提出了使用三維（3D）堆疊記憶體結構的超高密度的儲存器件，有時被稱為BiCS(Bit Cost Scalable)架構。例如，可以由交替的導電和電介質層的陣列形成3D NAND堆疊快閃記憶體器件。在這些層中鑽儲存孔，以同時限定許多儲存層。然後透過用適當的材料填充儲存孔來形成NAND串，而儲存單元的控制閘極由導電層提供。
單級儲存單元(SLC)非揮發性記憶體只能在每個記憶單位內儲存僅一個位元，而多級儲存單元(MLC)非揮發性記憶體可以每個記憶單位內儲存多於一個位元。例如，每個記憶單位具有16個電壓電位的NAND記憶體可以稱為四級儲存單元(QLC)記憶體，並且可以在每一記憶單位呈現4位元的資料。
為了使儲存密度最大化，可以通過垂直地堆疊複數個現有平面儲存陣列來製作通道堆疊(channel-stacked)3D記憶體元件，其中，將中間虛設層引入到兩個相鄰的平面儲存陣列之間。在對通道堆疊3D記憶體元件編程的現有技術方法中，在中間虛設層被偏置到特定的電位的情況下沿著從底部到頂部的方向對儲存單元進行編程，進而通過位元線來汲取電子。為了提高未選定儲存串的升壓電壓，可以在對儲存單元編程之前執行位元線預充電或者井區預充電。然而，不同儲存單元之間的臨界電壓的變化會增加替井區決定適當預充電電壓的難度。
本發明提供一種對通道堆疊記憶體元件進行編程的方法，該通道堆疊記憶體元件包含一第一通道和一第二通道，該第一通道堆疊在該第二通道上。該方法包含沿著從底部到頂部的方向來對該第一通道中的一第一組儲存單元進行編程，以及沿著從頂部到底部的方向來對該第二通道中的一第二組儲存單元進行編程。
本發明另提供一種記憶體元件，其包含形成於一基板上的複數個儲存單元、形成於該基板上的複數條位元線、一儲存串，以及一控制儲存單元。該儲存串包含一第一通道和一第二通道。該第一通道包含一第一組儲存單元，並由該複數條位元線中的一被選定位元線和形成於該基板上的一頂部虛設層來控制。該第二通道包含一第二組儲存單元，並由該被選定位元線和形成於該基板中的一底部虛設層來控制，其中該第一通道堆疊在該第二通道上。該控制儲存單元用來沿著從底部到頂部的方向來對在該第一通道中的該第一組儲存單元進行編程，以及沿著從頂部到底部的方向來對在該第二通道中的該第二組儲存單元進行編程。
第1圖為本發明的實施例中NAND串的上視圖。第2圖為本發明的實施例中NAND串之等效電路的示意圖。在使用NAND結構的快閃記憶體系統中，多個電晶體串聯於兩個選擇閘極之間，其被稱為NAND串。第1圖和第2圖中所描繪的NAND串包含串聯耦合並夾在頂部選擇閘極TSG (在汲極側)和底部選擇閘極BSG (在源極側)之間的頂部虛設電晶體TDT、四個儲存電晶體ST1~ST4和底部虛設電晶體BDT。頂部選擇閘極TSG被佈置用於經由位元線接觸部將NAND串連接到位元線，並且可以透過向頂部選擇閘極線SGTL施加適當的電壓來控制該頂部選擇閘極TSG。底部選擇閘極BSG被佈置用於將NAND串連接到源極線，並且可以透過向底部選擇閘極線BSGL施加適當的電壓來控制該底部選擇閘極BSG。頂部虛設電晶體TDT、底部虛設電晶體BDT和每一電晶體ST1-ST4各包含控制閘極和浮置閘極(floating gate)。例如，電晶體ST1包含控制閘極CG1和浮置閘極FG1，電晶體ST2包含控制閘極CG2和浮置閘極FG2，電晶體ST3包含控制閘極CG3和浮置閘極FG3，電晶體ST4包含控制閘極CG4和浮置閘極FG4、頂部虛設電晶體TDT包含控制閘極CG_DT和浮置閘極FG_DT，而頂部虛設電晶體BDT包含控制閘極CG_DB和浮置閘極FG_DB。控制閘極CG1連接到字元線WL1，控制閘極CG2連接到字元線WL2，控制閘極CG3連接到字元線WL3，控制閘極CG4連接到字元線WL4、控制閘極CG_DT連接到頂部虛設字元線TDWL，而控制閘極CG_DB連接到底部虛設字元線BDWL。
為了說明目的，第1圖和第2圖顯示了平面NAND串中用於讀/寫操作的四個儲存單元（電晶體ST1~ST4）和用於讀/寫測試的兩個虛設單元（頂部虛設電晶體TDT和底部虛設電晶體BDT）。在其他實施例中，平面NAND串可以包含8個儲存單元、16個儲存單元、32個儲存單元、64個儲存單元或128個儲存單元等。然而，平面NAND串中的儲存單元或虛設單元的數量並不限定本發明之範疇。
用於使用NAND結構的快閃記憶體系統的典型架構包含若干NAND串。每個NAND串透過由選擇線SGBL控制的其底部選擇閘極BSG連接到源極線，並且透過由選擇線SGTL控制的其頂部選擇閘極TSG連接到其相關聯的位元線。每個位元線和經由位元線接觸部連接到該位元線的相應的NAND串（單個或多個）包含記憶體單元的陣列的列。位元線被多個NAND串共用。典型地，位元線在垂直於字元線的方向上在NAND串的頂部延伸，並連接到一個或多個感測放大器。
第3圖為本發明實施例中具有用於並行地對儲存單元的頁面（或其他單元）進行讀取和編程的讀/寫電路的記憶體裝置100的示意圖。記憶體裝置100包含儲存單元10的陣列（二維或三維）、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B以及控制器60。在一個實施例中，在陣列的相對側上以對稱的方式實現各種週邊電路對記憶體陣列10的讀取，使得在每側上的讀取線和電路的密度減小一半。讀/寫電路30A和30B包含多個感測區塊SB，其允許對儲存單元的頁面並行地進行讀取或編程。儲存單元10的陣列可透過字元線經由行解碼器40A和40B以及透過位元線經由列解碼器50A和50B定址。在典型的實施例中，儲存單元10、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B以及列解碼器50A和50B可以被製造在儲存晶片70上。命令和資料透過訊號線82在主機和控制器60之間傳送，並且透過訊號線84在控制器60和儲存晶片70之間傳送。可以在虛設儲存區DMX1-DMX2和DMY1-DMY2中佈置多個虛設儲存單元、虛設字元線和虛設位元線（未顯示），虛設儲存區DMX1-DMX2和DMY1-DMY2典型地沿儲存陣列10的側面設置，用於在記憶體裝置100完成後進行讀/寫測試。
控制電路20被配置為與讀/寫電路30A和30B協作以對儲存單元10的陣列執行儲存操作。控制電路20包含狀態機(state machine)22、晶載位址解碼器(on-chip address decoder)24和功率控制模組26。狀態機22被配置為提供儲存操作的晶片級控制。晶載位址解碼器(24被配置為在主機或儲存控制器使用的位址到行解碼器40A、40B和列解碼器50A、50B使用的硬體位址之間提供位址介面。功率控制模組26被配置為在每次儲存操作期間控制提供給字元線和位元線的功率和電壓。
第4圖為本發明實施例中儲存單元10的陣列結構的示意圖。儲存單元10的陣列被分成由BLOCK1 ~BLOCKI 表示的儲存單元的多個區塊(block)，其中I是正整數，並且典型地等於較大的數。區塊包含一組NAND串，該一組NAND串被經由位元線BL1 -BLM 和一組公共字元線WL1 -WLN 讀取，其中M和N是大於1的整數。NAND串的其中一端經由頂部選擇閘極（連接到頂部選擇閘極線TSGL）連接到對應的位元線，並且另一端經由底部選擇閘極（連接到底部選擇閘極線BSGL）連接到源極線。每個區塊典型地被分成多個頁面(page)。在一個實施例中，區塊是常規擦除(erase)的單位，而頁面是常規編程的單位。然而，也可以使用擦除/編程的其他單位。
在實施例中，儲存單元10的陣列包含三重井，該三重井包含p型基板、在p型基板內的n井以及在n井內的p井。通道區、源極區和汲極區典型地位於p井中。p井和n井被視為是p型基板的一部分，其中儲存單元10的整個陣列在一個p井內，p井中的溝槽在NAND串之間提供電隔離。在另一實施例中，儲存單元10的陣列包含三重井，該三重井包含n型基板、在n型基板內的p井以及在p井內的n井。p井和n井被視為是n型基板的一部分，其中通道區、源極區和汲極區典型地位於n井中。然而，NAND串中的儲存單元的實施方式並不限定本發明之範疇。
第5圖為本發明實施例中通道堆疊記憶體元件500的示例性結構的圖。概略地說，通道堆疊記憶體元件500可由第4圖所示複數個儲存單元陣列10以垂直x-y平面方式堆疊而成。在該示例中，每個y-z平面對應於第4圖的頁結構，其中複數個y-z平面位於x軸處於不同位置。每一全域位元線越頂部延伸至相對應感測放大器（未顯示）。字元線、源極板和選擇閘極線沿x軸延伸，其中，NAND串在底部處連接至公共源極板。
複數個NAND串沿垂直於基板的x-y平面的垂直方向延伸，亦即在z方向上延伸。儲存單元設置在位元線和字元線之交會處。在局部位元線與字元線之間的電荷捕獲層儲存電荷，其影響由字元線（閘極）耦接至其圍繞的垂直位元線（通道）形成的電晶體的臨界電壓。這樣的儲存單元可以是通過形成字元線的堆疊，之後在要形成儲存單元的位置蝕刻儲存孔而形成的。之後，利用電荷捕獲層對儲存孔加襯，並且利用適當的局部位元線/通道材料（連同用於隔離的適當電介質層）對其進行填充。與平面NAND串類似，含有選擇閘的頂部選擇層和底部選擇層位於垂直NAND串的兩端，從而允許垂直NAND串選擇性地連接至外部元件或者與外部元件隔離。這樣的外部元件一般是導線，諸如服務于大量的NAND串的公共源極線或位元線。垂直NAND串可以按照與平面NAND串類似的方式操作，並且SLC/MLC/QLC操作都是可能的。
第6圖為本發明第5圖所示通道堆疊記憶體元件500中的垂直NAND串的截面圖的示意圖。如前所述，每個垂直NAND串可由第1圖所示複數個平面NAND串進行堆疊而形成的。為了說明目的，第6圖所示的垂直NAND串是由兩個第1圖所示的平面NAND串進行堆疊而形成的，這兩個平面NAND串在被選擇時可以提供在第一通道CH1中的第一組儲存單元以及在第二通道CH2中的第二組儲存單元。從頂部到底部，第一通道CH1中的第一組儲存單元是與頂部虛設層（頂部虛設電晶體）和複數個儲存單元（儲存電晶體）相關聯的，而第二通道CH2中的第二組儲存單元是與複數個儲存單元和底部虛設層（底部虛設電晶體）相關聯的。一個或複數個中間虛設層設置在第一通道CH1中的第一組儲存單元與第二通道CH2中的第二組儲存單元之間。第一通道CH1中的第一組儲存單元和第二通道CH2中的第二組儲存單元串聯耦接並且夾設在頂部選擇層（頂部選擇閘）與底部選擇層（底部選擇閘）之間。
第7圖為本發明實施例中對通道堆疊記憶體元件500進行編程的方法流程圖。為了說明目的，以通道堆疊記憶體元件500中的被選定垂直NAND串和未選定（unselected）垂直NAND串來做說明。被選定垂直NAND串包含複數個儲存層（被選定儲存單元），由複數條位元線BL1 -BLM 中的被選定位元線和公共的一組字元線WL1 ~WLN 來控制。在被選定NAND串的複數個儲存單元當中，被稱為被選定儲存單元的將被編程的儲存單元是通過選定位元線以及公共的一組字元線WL1 ~WLN 中的選定字元線來控制的。類似地，未選定垂直NAND串包含通過複數條位元線BL1 -BLM 中的未選定位元線和公共的一組字元線WL1 ~WLN 來控制的複數個未選定儲存層（未選定儲存單元）。每個垂直NAND串的頂部虛設層被置於虛設儲存區域DMX1中，以及每個垂直NAND串的底部虛設層被置於虛設儲存區域DMX2中，如第1圖和第2圖所示。第7圖中的流程圖包含下述步驟：
步驟710：在第一時段內對被選定垂直NAND串的第一通道CH1和第二通道CH2預充電。
步驟720：抑制未選定垂直NAND串，以允許未選定垂直NAND串的通道在第一時段期內呈浮置。
步驟730：在接續第一時段的第二時段內沿著從底部到頂部的順序對第一通道CH1中的第一組儲存單元進行編程。
步驟740：在第二時段內沿著從頂部到底部的順序對第二通道CH2中的第二組儲存單元進行編程。
在一實施例中，用來執行如第7圖所示編程過程的控制單元可包含控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B和/或控制器60中的一個或任意組合。
第8圖為執行第7圖所示方法時相關訊號線電位的示意圖。下方表1顯示了相關訊號線的偏壓狀況。
時段 T1 T2
被選定位元線 VCC1 VCC
未選定位元線 VINH VINH
被選定字元線 GND 從VPASS 到VPGM
未選定字元線 GND VPASS
被選定頂部選擇層 VCC2 VCC5
未選定頂部選擇層 VCC3 GND
虛設層 GND GND
底部選擇層 GND GND
井區 VCC4 GND
表1
在步驟710中，在第一時段T1內可將被選定/未選定字元線、底部選擇層和虛設層偏壓至一接地電未GND並同時分別施加偏置電壓VCC1 和VCC2 至被選定位元線和被選定頂部選擇層，進而對被選定垂直NAND串的第一通道CH1和第二通道CH2進行預充電，在此實施例中，VCC1 =VCC2 。然而，正偏置電壓VCC1 和VCC2 的值不限制本發明的範圍。
在步驟720中，在第一時段T1內可將未選定頂部選擇層偏壓至一偏置電壓VCC3 並同時施加正抑制電壓VINH 至未選定位元線，進而對未選定垂直NAND串加以抑制。在這樣的情況下，未選定NAND串可以是浮置的，由此減少對被選定字元線的編程干擾。在此實施例中，VCC2 =VCC3 。然而，正偏置電壓VCC2 和VCC3 的值不限制本發明的範圍。
在步驟730或740中，可將被選定字元線升至通過電壓VPASS 並接著升至編程電壓VPGM ，將未選定字元線偏壓至通過電壓VPASS ，將被選定位元線偏壓至偏置電壓VCC5 ，將未選定位元線偏壓至抑制電壓VINH ，將被選定頂部選擇層偏壓至偏置電壓VCC6 ，以及將未選定頂部選擇層、虛設層、底部選擇層和井區偏置到接地電位GND上來對每個被選定字元線進行編程。
在通道堆疊記憶體元件500中，第一通道CH1被堆疊在第二通道CH2上，在第二時段T2內第一通道CH1中的第一組儲存單元沿著從底部到頂部的順序被編程，而第二通道CH2中的第二組儲存單元沿著從頂部到底部的順序被編程。更具體而言，第一通道CH1中最先被編程儲存單元相較於第一通道CH1中任何其它儲存單元離第二通道CH2最近，而第一通道CH1中最後被編程儲存單元相較於第一通道CH1中任何其它儲存單元離第二通道CH2最遠。類似地，第二通道CH2中最先被編程儲存單元相較於第二通道CH2中任何其它儲存單元離第一通道CH1最近，而第二通道CH2中最後被編程儲存單元相較於第二通道CH2中任何其它儲存單元離第一通道CH1最近。與此同時，可以在第一時段T1期間將井區偏壓至等於或者高於接地電位的偏置電壓VCC4 上。
在本發明中，通道堆疊記憶體元件500可以是通過堆疊複數個平面NAND記憶體元件而製作的，每個平面NAND記憶體元件使其儲存儲存單元陣列按照QLC結構佈置。
綜上所述，在本發明的通道堆疊記憶體元件500中，位於上部堆疊中的一個或複數個通道被沿著從底部到頂部的方向編程，而位於下部堆疊中的一個或複數個通道則被沿著從頂部到底部的方向編程。通過這種方式，在位於上部堆疊中通道內的電子可以通過位元線汲取，而在位於下部堆疊中通道內的電子則可以通過井區汲取，進而提高未選定儲存串的升壓電壓，並且允許針對井區的預充電電壓的較大裕量。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:儲存單元陣列 20:控制電路 22:狀態機 24:晶載位址解碼器 26:功率控制模組 30A、30B:讀/寫電路 40A、40B:行解碼器 50A、50B:列解碼器 60:控制器 70:存儲晶片 82、84:信號線 100:記憶體裝置 500:通道堆疊記憶體元件 ST1～ST4:電晶體 TDT、BDT:虛設電晶體 710~740:步驟 SB:感測區塊 CH1:第一通道 CH2:第二通道 BLOCK1 ~BLOCKI :區塊 DMX1、DMX2、DMY1、DMY2:虛設儲存區 CG1～CG4、CG_DT、CG_DB:控制閘極 FG1～FG4、FG_DT、FG_DB:浮置閘極 TSG:頂部選擇閘極 BSG:底部選擇閘極 TSGL、BSGL:選擇閘極線 WL1～WL4、WL1 ~WLN :字元線 BL1 -BLM :位元線
第1圖為本發明的實施例中NAND串的上視圖。 第2圖為本發明的實施例中NAND串之等效電路的示意圖。 第3圖為本發明實施例中具有用於並行地對儲存單元的頁面進行讀取和編程的讀/寫電路的記憶體裝置的示意圖。 第4圖為本發明實施例中儲存單元的陣列結構的示意圖。 第5圖為本發明實施例中通道堆疊記憶體元件的示例性結構的圖。 第6圖為本發明第5圖所示通道堆疊記憶體元件中的垂直NAND串的截面圖的示意圖。 第7圖為本發明實施例中對通道堆疊記憶體元件進行編程的方法流程圖。 第8圖為執行第7圖所示方法時相關訊號線電位的示意圖。
710-740:步驟

Claims (20)

  1. 一種對通道堆疊記憶體元件進行編程的方法，該通道堆疊記憶體元件包含一第一通道和一第二通道，該第一通道堆疊在該第二通道上，該方法包含： 沿著從底部到頂部的方向來對該第一通道中的一第一組儲存單元進行編程；以及 沿著從頂部到底部的方向來對該第二通道中的一第二組儲存單元進行編程。
  2. 如請求項1所述之方法，其中： 該第一通道是通過形成於一基板上之一被選定位元線和一頂部虛設層來控制的； 該第二通道是通過形成於該基板上之該被選定位元線和一底部虛設層來控制的； 該方法另包含： 在一第一時段內對該第一通道和該第二通道預充電； 在接續該第一時段之後的一第二時段內依序對該第一組儲存單元中的一第一到一第m儲存單元進行編程，進而沿著從底部到頂部的方向來對該第一組儲存單元進行編程；以及 在該第二時段內依序對該第二組儲存單元中的一第一到一第n儲存單元進行編程，進而沿著從頂部到底部的方向來對該第二組儲存單元進行編程； 該第一組儲存單元中的該第一儲存單元相較於該第一組儲存單元中的任何其它儲存單元最接近該第二通道； 該第二組儲存單元中的該第一儲存單元相較於該第二組儲存單元中的任何其它儲存單元最接近該第一通道；且 m和n是大於1的正整數。
  3. 如請求項2所述之方法，其中： 對該第一通道和該第二通道預充電包含： 在該第一時段內施加一第一電壓至該被選定位元線； 在該第一時段內施加一第二電壓至一被選定頂部選擇層； 將該第一組儲存單元或者該第二組儲存單元中的一被選定儲存層、一底部選擇層、該頂部虛設層和該底部虛設層偏壓至一接地電位； 該頂部虛設層和該第一組儲存單元經由該被選定頂部選擇層被選擇性地耦接至該被選定位元線；且 該底部虛設層和該第二組儲存單元經由該底部選擇層被選擇性地耦接至一源極線。
  4. 如請求項3所述之方法，其中對該第一通道和該第二通道預充電另包含： 在該第一時段內施加一第三電壓至該基板的一井區。
  5. 如請求項2所述之方法，另包含： 在該第一時段內抑制一未選定位元線，以允許由該未選定位元線控制的通道在該第一時段內呈浮置。
  6. 如請求項5所述之方法，其中抑制該未選定位元線包含： 在該第一時段內施加一抑制電壓至該未選定位元線；以及 在該第一時段內施加一第三電壓至一未選定頂部選擇層。
  7. 如請求項2所述之方法，其中，對該第一通道或者該第二通道進行編程包含： 在該第二時段內將在該第一組儲存單元或者該第二組儲存單元中的一被選定儲存層升至一通過電壓，並且隨後升至一編程電壓，其中該編程電壓大於該通過電壓。
  8. 如請求項7所述之方法，其中對該第一通道或者該第二通道進行編程另包含： 當在該第二時段內對在該第一組儲存單元或該第二組儲存單元中的該被選定儲存層進行編程時，施加該通過電壓至該第一組儲存單元或該第二組儲存單元中的一未選定儲存單元。
  9. 如請求項2所述之方法，其另包含： 在該第二時段內的一第一時間點對該第一組儲存單元中的該第一儲存單元進行編程； 在該第二時段內的一第二時間點對該第一組儲存單元中的該第m儲存單元進行編程； 在該第二時段內的一第三時間點對該第二組儲存單元中的該第一儲存單元進行編程；以及 在該第二時段內的一第四時間點對該第二組儲存單元中的該第n儲存單元進行編程，其中該第一時間點與該第三時間點相同。
  10. 如請求項2所述之方法，其更包含： 在該第二時段內的一第一時間點對該第一組儲存單元中的該第一儲存單元進行編程； 在該第二時段內的一第二時間點對該第一組儲存單元中的該第m儲存單元進行編程； 在該第二時段內的一第三時間點對該第二組儲存單元中的該第一儲存單元進行編程；以及 在該第二時段內的一第四時間點對該第二組儲存單元中的該第n儲存單元進行編程，其中該第三時間點發生在該第二時間點之後。
  11. 如請求項1所述之方法，其更包含： 將位於該第一通道與該第二通道之間的一中間虛設層偏壓至一接地電位。
  12. 一種記憶體元件，包含： 形成於一基板上的複數個儲存單元； 形成於該基板上的複數條位元線； 一儲存串，其包含： 一第一通道，其包含一第一組儲存單元，並由該複數條位元線中的一被選定位元線和形成於該基板上的一頂部虛設層來控制； 一第二通道，其包含一第二組儲存單元，並由該被選定位元線和形成於該基板中的一底部虛設層來控制，其中該第一通道堆疊在該第二通道上；以及 一控制儲存單元，用來沿著從底部到頂部的方向來對在該第一通道中的該第一組儲存單元進行編程，以及沿著從頂部到底部的方向來對在該第二通道中的該第二組儲存單元進行編程。
  13. 如請求項12所述之記憶體元件，其中： 該控制儲存單元另用來： 在一第一時段內對該第一通道和該第二通道預充電； 在接續該第一時段之後的一第二時段內依序對在該第一組儲存單元中的一第一到一第m儲存單元進行編程，進而沿著從底部到頂部的方向來對該第一組儲存單元進行編程；以及 在該第二時段內依序對在該第二組儲存單元中的一第一到一第n儲存單元進行編程，進而沿著從頂部到底部的方向來對該第二組儲存單元進行編程； 該第一組儲存單元中的該第一儲存單元相較於該第一組儲存單元中的任何其它儲存單元最接近該第二通道； 該第二組儲存單元中的該第一儲存單元相較於該第二組儲存單元中的任何其它儲存單元最接近該第一通道；且 m和n是大於1的正整數。
  14. 如請求項12所述之記憶體元件，其另包含： 一被選定頂部選擇層，其將該頂部虛設層和該第一組儲存單元選擇性地耦接至該被選定位元線；以及 一底部選擇層，其將該底部虛設層和該第二組儲存單元選擇性地耦接至一源極線。
  15. 如請求項14所述之記憶體元件，其中，該控制儲存單元另用來執行下述操作以對該第一通道和該第二通道預充電： 在該第一時段內施加一第一電壓至該被選定位元線； 在該第一時段內施加一第二電壓至該被選定頂部選擇層；以及 將第一組儲存單元或者該第二組儲存單元中的一被選定儲存單元、該底部選擇層、該頂部虛設層和該底部虛設層偏壓至一接地電位。
  16. 如請求項12所述之記憶體元件，其中該控制儲存單元另用來在該第一時段內抑制該複數條位元線中的一未選定位元線，進而允許相關該未選定位元線之通道在該第一時段內呈浮置。
  17. 如請求項16所述之記憶體元件，其中該控制儲存單元另用來執行下述操作以在該第一時段內抑制該未選定位元線： 在該第一時段內施加一第一電壓至該被選定位元線； 在該第一時段內施加一第二電壓至該被選定頂部選擇層；以及 將該第一組儲存單元或者該第二組儲存單元中的一被選定儲存單元、該底部選擇層、該頂部虛設層和該底部虛設層偏壓至一接地電位。
  18. 如請求項12所述之記憶體元件，其中該控制儲存單元另用來執行下述操作以對該第一通道或者該第二通道進行編程： 在該第二時段內將該第一組儲存單元或者該第二組儲存單元中的一被選定儲存單元升至一通過電壓，並且隨後升至一編程電壓，其中該編程電壓大於該通過電壓。
  19. 如請求項18所述之記憶體元件，其中該控制儲存單元另用來執行下述操作以對該第一通道或者該第二通道進行編程： 當在該第二時段內對在該第一組儲存單元或該第二組儲存單元中的該被選定儲存單元進行編程時，施加該通過電壓至該第一組儲存單元或該第二組儲存單元中的一未選定儲存單元。
  20. 如請求項18所述之記憶體元件，其另包含設置在該第一通道與該第二通道之間的一中間虛設層，其中該控制儲存單元另用來將該中間虛設層偏壓至一接地電位。
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