JP7247376B2 - ３ｄメモリデバイスをプログラムする方法および関係する３ｄメモリデバイス - Google Patents

３ｄメモリデバイスをプログラムする方法および関係する３ｄメモリデバイス Download PDF

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Description

本発明は、３Ｄメモリデバイスをプログラムする方法および関係する３Ｄメモリデバイスに関するものであり、より具体的には、チャネル積層３Ｄメモリデバイスをプログラムする方法および関係するチャネル積層３Ｄメモリデバイスに関するものである。
半導体メモリは、様々な電子機器において使用するためによりポピュラーなものとなってきている。たとえば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、および他のデバイスにおいて応用されている。近年、ビットコストスケーラブル（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ）（ＢｉＣＳ）アーキテクチャと称されることがある３次元（３Ｄ）積層メモリ構造を使用する超高密度ストレージデバイスが提案されている。たとえば、３Ｄ ＮＡＮＤ型積層フラッシュメモリデバイスは、導電層と誘電体層とを交互に並べたアレイから形成され得る。メモリホールが層内に開けられ、多数のメモリ層を同時に画成する。次いで、ＮＡＮＤストリングが、適切な材料をメモリホールに充填することによって形成される。メモリセルの制御ゲートは、導電層によって設けられる。
シングルレベルセル（ＳＬＣ）不揮発性メモリは、メモリ素子１個あたり１ビットのみを記憶することしかできないが、マルチレベルセル（ＭＬＣ）不揮発性メモリは、セル１個あたり複数個のビットを記憶することができる。たとえば、セル１個あたり１６個の電圧レベルを有するＮＡＮＤメモリは、クアッドレベルセル（ＱＬＣ）メモリと称されることがあり、セル１個あたり４ビットのデータを表現し得る。
メモリ密度を最大化するために、チャネル積層３Ｄメモリデバイスは、複数の従来のプレーナ型メモリアレイを垂直に積層することによって加工され得、ここにおいて、２つの隣接するプレーナ型メモリアレイの間に中間ダミー層が導入される。チャネル積層３Ｄメモリデバイスをプログラムする先行技術の方法では、セルは、中間ダミー層が特定の電圧レベルにバイアスされた状態で下から上への方向にプログラムされ、それによって、ビット線によって電子が排出されることを可能にする。未選択メモリストリングの昇圧電圧を高めるために、セルをプログラムする前にビット線プリチャージまたはウェル領域プリチャージを行うことがある。しかしながら、異なるセル間の閾値電圧のバラツキがあるので、ウェル領域に対する適切なプリチャージ電圧を決定することは困難である。
本発明は、第２のチャネル内のセルの第２のグループ上に積層された第１のチャネル内のセルの第１のグループを含むチャネル積層メモリデバイスをプログラムする方法を提供する。この方法は、第１のチャネル内のセルの第１のグループを下から上への方向にプログラムすることと、第２のチャネル内のセルの第２のグループを上から下への方向にプログラムすることとを含む。
また、本発明は、基板内に形成された複数のセルと、基板内に形成された複数のビット線と、メモリストリングと、制御ユニットとを備えるメモリデバイスを提供する。メモリストリングは、複数のビット線のうちの選択されたビット線、複数のセルのうちのセルの第１のグループ、および基板内に形成されたトップダミー（ｔｏｐ ｄｕｍｍｙ）層によって制御される第１のチャネルと、選択されたビット線、複数のセルのうちのセルの第２のグループ、および基板に形成されたボトムダミー（ｂｏｔｔｏｍ ｄｕｍｍｙ）層によって制御される第２のチャネルとを含み、ここにおいて、第１のチャネルは、第２のチャネル上に積層される。制御ユニットは、第１のチャネルを下から上の方向にプログラムし、第２チャネルを上から下の方向にプログラムするように構成されている。
本発明のこれらおよび他の目的は、様々な図および図面に例示されている好ましい実施形態の次の詳細な説明を読んだ後であれば、当業者にはたぶん明らかになるであろう。
本発明の一実施形態によるチャネル積層３Ｄメモリデバイスに関連付けられている１つのプレーナ型ＮＡＮＤストリングを例示する上面図である。 本発明の一実施形態によるチャネル積層３Ｄメモリデバイスに関連付けられている１つのプレーナ型ＮＡＮＤストリングの等価回路を例示する図である。 本発明の一実施形態による、メモリセルの読出しおよびプログラミングを並行して行うための読出し／書込み回路を有する３Ｄメモリデバイスを例示する図である。 本発明の一実施形態による、プレーナ型構成のメモリセルのアレイの一例示的な構造を示す図である。 本発明の一実施形態によるチャネル積層メモリデバイスの一例示的な構造を例示する図である。 本発明の一実施形態による図５に描かれているチャネル積層メモリデバイスにおける垂直ＮＡＮＤストリングの断面図を例示する代表的な図である。 本発明の一実施形態によるチャネル積層メモリデバイスをプログラムする方法を例示するフローチャートである。 図７に描かれている方法を実行するときの関係する信号線のレベルを例示する図である。
図１は、本発明の一実施形態によるチャネル積層３Ｄメモリデバイスに関連付けられている１つのプレーナ型ＮＡＮＤストリングを例示する上面図である。図２は、その等価回路を例示する図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムでは、複数のトランジスタが直列に配置構成され、２つのセレクトゲートの間に挟装され、これらはＮＡＮＤストリングと称される。図１および図２に描かれているプレーナ型ＮＡＮＤストリングは、直列に結合され、トップセレクトゲートＴＳＧ（ドレイン側）とボトムセレクトゲートＳＧ＿Ｂ（ソース側）との間に挟装されているトップダミートランジスタＴＤＴと、４つのストレージトランジスタＳＴ１～ＳＴ４と、ボトムダミートランジスタＢＤＴとを含む。トップセレクトゲートＴＳＧは、プレーナ型ＮＡＮＤストリングをビット線コンタクトを介してビット線に接続するように配置構成されており、トップセレクトゲート線ＳＧＴＬに適切な電圧を印加することによって制御され得る。ボトムセレクトゲートＢＳＧは、プレーナ型ＮＡＮＤストリングをソース線に接続するように配置構成されており、ボトムセレクトゲート線ＢＳＧＬに適切な電圧を印加することによって制御され得る。トップダミートランジスタＴＤＴ、ボトムダミートランジスタＢＤＴ、およびストレージトランジスタＳＴ１～ＳＴ４の各々は、制御ゲートとフローティングゲートとを含む。たとえば、ストレージトランジスタＳＴ１は、制御ゲートＣＧ１とフローティングゲートＦＧ１とを含み、ストレージトランジスタＳＴ２は、制御ゲートＣＧ２とフローティングゲートＦＧ２とを含み、ストレージトランジスタＳＴ３は、制御ゲートＣＧ３とフローティングゲートＦＧ３とを含み、ストレージトランジスタＳＴ４は、制御ゲートＣＧ４とフローティングゲートＦＧ４とを含み、トップダミートランジスタＴＤＴは、制御ゲートＣＧ＿ＤＴとフローティングゲートＦＧ＿ＤＴとを含み、ボトムダミートランジスタＢＤＴは、制御ゲートＣＧ＿ＤＢとフローティングゲートＦＧ＿ＤＢとを含む。制御ゲートＣＧ１は、ワード線ＷＬ１に接続され、制御ゲートＣＧ２は、ワード線ＷＬ２に接続され、制御ゲートＣＧ３は、ワード線ＷＬ３に接続され、制御ゲートＣＧ４は、ワード線ＷＬ４に接続され、制御ゲートＣＧ＿ＤＴは、トップダミーワード線ＴＤＷＬに接続され、制御ゲートＣＧ＿ＤＢは、ボトムダミーワード線ＢＤＷＬに接続される。
例示を目的として、図１および図２は、プレーナ型ＮＡＮＤストリングにおける読出し／書込み動作のための４つのメモリセル（ストレージトランジスタＳＴ１～ＳＴ４）と、読出し／書込みテストのための２つのダミーセル（トップダミートランジスタＴＤＴおよびボトムダミートランジスタＢＤＴ）とを示している。他の実施形態では、プレーナ型ＮＡＮＤストリングは、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセルなどを含み得る。しかしながら、プレーナ型ＮＡＮＤストリング内のメモリセルまたはダミーセルの数は、本発明の範囲を限定するものではない。
ＮＡＮＤ構造を使用するプレーナ型フラッシュメモリシステムに対する典型的なアーキテクチャは、複数のプレーナ型ＮＡＮＤストリングを含む。各プレーナ型ＮＡＮＤストリングは、セレクト線ＳＧＢＬによって制御されるそのボトムセレクトゲートＢＳＧによってソース線に接続され、セレクト線ＳＧＴＬによって制御されるそのトップセレクトゲートＴＳＧによってその関連付けられているビット線に接続される。各ビット線と、そのビット線にビット線コンタクトを介して接続されているそれぞれのプレーナ型ＮＡＮＤストリングは、メモリセルのアレイの列を含む。ビット線は、複数のＮＡＮＤストリングと共有される。典型的には、ビット線は、ワード線と直交する方向にＮＡＮＤストリングの上を走り、１つまたは複数のセンスアンプに接続されている。
図３は、本発明の一実施形態による、メモリセルのページ（または他のユニット）の読出しおよびプログラミングを並行して行うための読出し／書込み回路を有するプレーナ型メモリデバイス１００を例示する図である。プレーナ型メモリデバイス１００は、メモリセルのアレイ（２次元または３次元）１０と、制御回路２０と、読出し／書込み回路３０Ａおよび３０Ｂと、行デコーダ４０Ａおよび４０Ｂと、列デコーダ５０Ａおよび５０Ｂと、コントローラ６０とを備える。１つの実施形態において、様々な周辺回路によるメモリアレイ１０へのアクセスは、アレイの反対側で対称的に実装され、各側のアクセス線と回路の密度は半分に縮小される。読出し／書込み回路３０Ａおよび３０Ｂは、複数のセンスブロックＳＢを含み、これは１ページ分のメモリセルが並行して読み出されるか、またはプログラムされることを可能にする。メモリセルのアレイ１０は、行デコーダ４０Ａおよび４０Ｂを介してワード線によって、列デコーダ５０Ａおよび５０Ｂを介してビット線によって、アドレス指定可能である。典型的な一実施形態において、メモリセル１０、制御回路２０、読出し／書込み回路３０Ａおよび３０Ｂ、行デコーダ４０Ａおよび４０Ｂ、ならびに列デコーダ５０Ａおよび５０Ｂは、メモリチップ７０上に製造され得る。コマンドおよびデータは、信号線８２を介してホストとコントローラ６０との間で転送され、信号線８４を介してコントローラ６０とメモリチップ７０との間で転送される。複数のダミーセル、ダミーワード線、およびダミービット線（図示せず）は、メモリデバイス１００の完成後に読出し／書込みテストを実行するために、メモリアレイ１０の側面に沿って典型的に配置されているダミーストレージ領域ＤＭＸ１～ＤＭＸ２およびＤＭＹ１～ＤＭＹ２内に敷設され得る。
制御回路２０は、メモリセルのアレイ１０に対してメモリ操作を実行するために、読出し／書込み回路３０Ａおよび３０Ｂと協働するように構成されている。制御回路２０は、状態機械２２と、オンチップアドレスデコーダ２４と、電力制御モジュール２６とを含む。状態機械２２は、メモリ操作のチップレベル制御を行うように構成される。オンチップアドレスデコーダ２４は、ホストまたはメモリコントローラによって使用されるアドレスと、行デコーダ４０Ａ、４０Ｂおよび列デコーダ５０Ａ、５０Ｂによって使用されるハードウェアアドレスとの間のアドレスインタフェースを提供するように構成される。電力制御モジュール２６は、各メモリ操作時にワード線およびビット線に供給される電力および電圧を制御するように構成される。
図４は、本発明の一実施形態による、プレーナ型構成のメモリセルのアレイ１０の一例示的な構造を示す図である。メモリセルのアレイ１０は、ＢＬＯＣＫ１～ＢＬＯＣＫＩで示されるメモリセルの複数のブロックに分割され、ここにおいて、Ｉは正の整数であり、典型的には大数に等しい。ブロックは、ビット線ＢＬ１～ＢＬＭおよびワード線ＷＬ１～ＷＬＮの共通セットを介してアクセスされるＮＡＮＤストリングのセットを含み、ここにおいて、ＭおよびＮは１よりも大きい整数である。ＮＡＮＤストリングの一方の端子は、トップセレクトゲート（トップセレクトゲート線ＴＳＧＬによって制御される）を介して対応するビット線に接続され、別の端子は、ボトムセレクトゲート（ボトムセレクトゲート線ＢＳＧＬによって制御される）を介してソース線に接続される。各ブロックは、典型的には、多数のページに分割される。１つの実施形態において、ブロックは従来の消去の単位であり、ページは従来のプログラミングの単位である。しかしながら、消去／プログラムの他の単位も使用できる。
一実施形態において、メモリセルのアレイ１０は、ｐ型基板と、ｐ型基板内のｎウェルと、ｎウェル内のｐウェルとを含む三重ウェルを含む。チャネル領域、ソース領域、およびドレイン領域は、典型的には、ｐウェル内に位置決めされる。ｐウェルおよびｎウェルは、ｐ型基板の一部とみなされ、ここにおいて、メモリセルのアレイ１０全体が１つのｐウェル内にあり、ｐウェル内のトレンチはＮＡＮＤストリング間の電気的絶縁をもたらす。別の実施形態において、メモリセルのアレイ１０は、ｎ型基板と、ｎ型基板内のｐウェルと、ｐウェル内のｎウェルとを含む三重ウェルを含む。ｐウェルおよびｎウェルは、ｎ型基板の一部とみなされ、ここにおいて、チャネル領域、ソース領域、およびドレイン領域は、典型的には、ｎウェル内に位置決めされる。しかしながら、ＮＡＮＤストリング内のメモリセルの実装は、本発明の範囲を限定するものではない。
図５は、本発明の一実施形態によるチャネル積層メモリデバイス５００の一例示的な構造を例示する図である。チャネル積層メモリデバイス５００は、おおざっぱに言うと、図４のメモリセルのアレイ１０の複数をｘ－ｙ平面に対して垂直になるように傾斜させることによって形成され得る。この例では、各ｙ－ｚ平面は、図４のページ構造に対応し、複数のそのような平面がｘ軸に沿って異なる配置にある。グローバルビット線の各々は、頂部を横切って、関連付けられているセンスアンプ（図示せず）につながる。ワード線、ソースプレート、およびセレクトゲート線はｘ軸に沿って走り、ＮＡＮＤストリングは底部で共通のソースプレートに接続されている。
複数のＮＡＮＤストリングは、基板のｘ－ｙ平面に垂直である、垂直方向、すなわちｚ方向に延在する。メモリセルは、垂直方向のビット線がワード線を通過するところに形成される。ローカルビット線とワード線との間の電荷トラップ層は、電荷を蓄積し、このことは、ワード線（ゲート）が取り囲む垂直ビット線（チャネル）にワード線が結合されて形成されるトランジスタの閾値電圧に影響を及ぼす。そのようなメモリセルは、ワード線の積層を形成し、次いでメモリセルが形成されるべき場所にメモリホールをエッチングすることによって形成され得る。次いで、メモリホールは、電荷トラップ層を裏打ちされ、好適なローカルビット線／チャネル材料（絶縁のための好適な誘電体層を有する）を充填される。プレーナ型ＮＡＮＤストリングと同様に、セレクトゲートを含むトップセレクト層およびボトムセレクト層は、垂直ＮＡＮＤストリングのいずれかの端部に配置され、垂直ＮＡＮＤストリングが外部要素に選択的に接続されるか、または外部要素から絶縁されることを可能にする。そのような外部要素は、一般的には、多数のＮＡＮＤストリングにサービスを提供する共通ソース線またはビット線などの導電線である。垂直ＮＡＮＤストリングは、プレーナ型ＮＡＮＤストリングと同様の方式で動作し得、いずれかのＳＬＣ／ＭＬＣ／ＱＬＣ動作が可能である。
図６は、本発明の一実施形態による図５に描かれているチャネル積層メモリデバイス５００における垂直ＮＡＮＤストリングの断面図を例示する代表的な図である。前述したように、各垂直ＮＡＮＤストリングは、図１に描かれている複数のプレーナ型ＮＡＮＤストリングを積層することによって形成され得る。例示を目的として、図６に描かれている垂直ＮＡＮＤストリングは、図１に描かれている２つのプレーナ型ＮＡＮＤストリングを積層することによって形成され、これは、選択されたときに、第１のチャネルＣＨ１内のセルの第１のグループ、および第２のチャネルＣＨ２内のセルの第２のグループを提供することができる。上から下に向かって、第１のチャネルＣＨ１内のセルの第１のグループは、トップダミー層（トップダミートランジスタ）および複数のセル（ストレージトランジスタ）に関連付けられ、一方、第２のチャネルＣＨ２内のセルの第２のグループは、複数のセルおよびボトムダミー層（ボトムダミートランジスタ）に関連付けられる。１つまたは複数の中間ダミー層が、第１のチャネルＣＨ１内のセルの第１のグループと第２のチャネルＣＨ２内のセルの第２のグループとの間に配設される。第１のチャネルＣＨ１内のセルの第１のグループおよび第２のチャネルＣＨ２内のセルの第２のグループは、直列に結合され、トップセレクト層（トップセレクトゲート）とボトムセレクト層（ボトムセレクトゲート）との間に挟装される。
図７は、本発明の一実施形態によるチャネル積層メモリデバイス５００をプログラムする方法を例示するフローチャートである。例示を目的として、チャネル積層メモリデバイス５００内の選択された垂直ＮＡＮＤストリングおよび未選択垂直ＮＡＮＤストリングがアドレス指定される。選択された垂直ＮＡＮＤストリングは、複数のビット線ＢＬ１～ＢＬＭおよびワード線ＷＬ１～ＷＬＮの共通セットのうちの選択されたビット線によって制御される複数のセル（選択されたメモリセル）を含む。選択されたＮＡＮＤストリングの複数のメモリセルのうち、選択されたセルと称される、プログラムされるべきセルは、選択されたビット線と、ワード線ＷＬ１～ＷＬＮの共通セットのうちの選択されたワード線とによって制御される。同様に、未選択垂直ＮＡＮＤストリングは、複数のビット線ＢＬ１～ＢＬＭおよびワード線ＷＬ１～ＷＬＮの共通セットのうちの未選択ビット線によって制御される複数の未選択セル（未選択メモリセル）を含む。各垂直ＮＡＮＤストリングのトップダミー層は、ダミーストレージ領域ＤＭＸ１内に敷設され、各垂直ＮＡＮＤストリングのボトムダミー層は、ダミーストレージ領域ＤＭＸ２内に敷設され、これは図１および図２に描かれているとおりである。図７のフローチャートは、次のステップを含む。
ステップ７１０：第１の期間に、選択された垂直ＮＡＮＤストリングの第１のチャネルＣＨ１および第２のチャネルＣＨ２をプリチャージする。
ステップ７２０：第１の期間に、未選択垂直ＮＡＮＤストリングのチャネルがフローティング状態になることを可能にするように未選択垂直ＮＡＮＤストリングをインヒビットする。
ステップ７３０：第１の期間に続く第２の期間に、第１のチャネルＣＨ１内のセルの第１のグループを、下から上への順序でプログラムする。
ステップ７４０：第２の期間に、第２のチャネルＣＨ２内のセルの第２のグループを上から下への順序でプログラムする。
１つの実施形態において、制御回路２０、読出し／書込み回路３０Ａおよび３０Ｂ、行デコーダ４０Ａおよび４０Ｂ、列デコーダ５０Ａおよび５０Ｂ、ならびに／またはコントローラ６０のうちの１つまたは任意の組合せは、図７に描かれているようにプログラミングのプロセスを実行することができる制御ユニットと称され得る。
図８は、図７に描かれている方法を実行するときの関係する信号線のレベルを例示する図である。関係する信号線のバイアス状態は、次のＴａｂｌｅ １（表１）にまとめられている。
Figure 0007247376000001
ステップ７１０において、選択された垂直ＮＡＮＤストリングの第１のチャネルＣＨ１および第２のチャネルＣＨ２は、第１の期間Ｔ１の間、選択された／未選択ワード線、ボトムセレクト層、およびダミー層をグランドレベルＧＮＤでバイアスしながら、選択されたビット線および選択されたトップセレクト層にバイアス電圧ＶＣＣ１およびＶＣＣ２をそれぞれ印加することによって、プリチャージされ得る。一実施形態において、ＶＣＣ１＝ＶＣＣ２である。しかしながら、正のバイアス電圧ＶＣＣ１およびＶＣＣ２の値は、本発明の範囲を限定するものではない。
ステップ７２０において、未選択の垂直ＮＡＮＤストリングは、第１の期間Ｔ１の間、未選択トップセレクト層をバイアス電圧ＶＣＣ３でバイアスしながら、未選択ビット線に正のインヒビット電圧ＶＩＮＨを印加することによって、インヒビットされ得る。そのような状況下では、未選択ＮＡＮＤストリングは、フローティング状態になり、それによって選択されたワード線上のプログラムディスターブを低減し得る。一実施形態において、ＶＣＣ２＝ＶＣＣ３である。しかしながら、正のバイアス電圧ＶＣＣ２およびＶＣＣ３の値は、本発明の範囲を限定するものではない。
ステップ７３０または７４０において、各選択されたワード線は、選択されたワード線をパス電圧ＶＰＡＳＳに、次いでプログラム電圧ＶＰＧＭにランピングし、未選択ワード線をパス電圧ＶＰＡＳＳでバイアスし、選択されたビット線をバイアス電圧ＶＣＣ５でバイアスし、未選択ビット線をインヒビット電圧ＶＩＮＨでバイアスし、選択されたトップセレクト層をバイアス電圧ＶＣＣ６でバイアスし、未選択トップセレクト層、ダミー層、ボトムセレクト層、およびウェル領域をグランドレベルＧＮＤでバイアスすることによってプログラムされ得る。
第１のチャネルＣＨ１が第２のチャネルＣＨ２上に積層されるチャネル積層メモリデバイス５００では、第２の期間Ｔ２において、第１のチャネルＣＨ１内のセルの第１のグループは、下から上への順序でプログラムされ、第２のチャネルＣＨ２内のセルの第２のグループは、上から下への順序でプログラムされる。より具体的には、プログラムされるべき第１のチャネルＣＨ１内のセルの第１のグループに関連付けられている第１の選択されたセルは、第１のチャネルＣＨ１内のセルの第１のグループに関連付けられている任意の他のセルよりも第２のチャネルＣＨ２内のセルの第２のグループに最も近い位置に配置されるセルであり、プログラムされるべき第１のチャネルＣＨ１内のセルの第１のグループに関連付けられている最後の選択されたワード線は、第１のチャネルＣＨ１内のセルの第１のグループに関連付けられている任意の他のセルよりも第２のチャネルＣＨ２内のセルの第２のグループから最も遠い位置に配置されるセルである。同様に、プログラムされるべき第２のチャネルＣＨ２内のセルの第２のグループに関連付けられている第１の選択されたセルは、第２のチャネルＣＨ２内のセルの第２のグループに関連付けられている任意の他のセルよりも第１のチャネルＣＨ１内のセルの第１のグループに最も近い位置に配置されるセルであり、プログラムされるべき第２のチャネルＣＨ２内のセルの第２のグループに関連付けられている最後の選択されたセルは、第２のチャネルＣＨ２内のセルの第２のグループに関連付けられている任意の他のセルよりも第１のチャネルＣＨ１内のセルの第１のグループから最も遠い位置に配置されるセルである。その一方で、ウェル領域は、第１の期間Ｔ１に、グランドレベルに等しいか、またはそれよりも高いバイアス電圧ＶＣＣ４でバイアスされ得る。
本発明において、チャネル積層メモリデバイス５００は、複数のプレーナ型ＮＡＮＤメモリデバイスを各々ＱＬＣ構造内に敷設されたメモリセルのアレイと積層することによって加工され得る。
結論として、本発明のチャネル積層メモリデバイス５００では、上側スタック上に配置されている１つまたは複数のチャネルは、下から上への方向にプログラムされ、一方、下側スタック上に配置されている１つまたは複数のチャネルは、上から下への方向にプログラムされる。このようにして、上側スタック上に配置されているチャネル内の電子は、ビット線によって排出され得、一方、下側スタック上に配置されているチャネル内の電子は、ウェル領域によって排出され得、それによって、未選択メモリストリングの昇圧電圧を高め、さらにはウェル領域のプリチャージ電圧のマージンをより大きくすることを可能にする。
当業者であれば、本発明の教示を保ちつつデバイスおよび方法の多数の修正形態および改変形態が形成され得ることを容易に観察するであろう。したがって、上記の開示は、付属の請求項の範囲によってのみ限定されるものと解釈されるべきである。
１０ メモリセル、メモリアレイ、メモリセルのアレイ
２０ 制御回路
２２ 状態機械
２４ オンチップアドレスデコーダ
２６ 電力制御モジュール
３０Ａ、３０Ｂ 読出し／書込み回路
４０Ａ、４０Ｂ 行デコーダ
５０Ａ、５０Ｂ 列デコーダ
６０ コントローラ
７０ メモリチップ
８２、８４ 信号線
１００ プレーナ型メモリデバイス
５００ チャネル積層メモリデバイス

Claims (18)

  1. 第２のチャネル上に積層された第１のチャネルを含むチャネル積層メモリデバイスをプログラムする方法であって、
    第１の期間に、前記第１のチャネルおよび前記第２のチャネルをプリチャージするステップと、
    前記第１の期間に続く第２の期間に、前記第１のチャネル内のセルの第１のグループの第１のセルから第ｍのセルまでを順次プログラムすることによって、前記セルの第１のグループを下から上への方向にプログラムするステップと、
    前記第２の期間に、前記第２のチャネル内のセルの第２のグループの第１のセルから第ｎのセルまでを順次プログラムすることによって、前記セルの第２のグループを上から下への方向にプログラムするステップと
    を含み、
    前記第１のチャネルは、基板上に形成された選択されたビット線およびトップダミー層によって制御され、
    前記第２のチャネルは、前記選択されたビット線および前記基板上に形成されたボトムダミー層によって制御され、
    セルの前記第１のグループ内の前記第１のセルは、セルの前記第１のグループ内の任意の他のセルよりも前記第２のチャネルに最も近い位置に配置され、
    セルの前記第２のグループ内の前記第１のセルは、セルの前記第２のグループ内の任意の他のセルよりも前記第１のチャネルに最も近い位置に配置され、
    ｍおよびｎは、１よりも大きい正の整数である
    方法。
  2. 前記第１のチャネルおよび前記第２のチャネルをプリチャージするステップは、
    前記第１の期間に第１の電圧を前記選択されたビット線に印加するステップと、
    前記第１の期間に第２の電圧を選択されたトップセレクト層に印加するステップと、
    セルの前記第１のグループまたはセルの前記第２のグループ内にある選択されたストレージ層、ボトムセレクト層、前記トップダミー層、および前記ボトムダミー層をグランドレベルでバイアスするステップと
    を含み、
    前記トップダミー層およびセルの前記第１のグループは、前記選択されたトップセレクト層を介して前記選択されたビット線に選択的に結合され、
    前記ボトムダミー層およびセルの前記第２のグループは、前記ボトムセレクト層を介してソース線に選択的に結合される
    請求項１に記載の方法。
  3. 前記第１のチャネルおよび前記第２のチャネルをプリチャージするステップは、
    前記第１の期間に第３の電圧を前記基板のウェル領域に印加するステップ
    をさらに含む
    請求項２に記載の方法。
  4. 前記第１の期間に未選択ビット線を、前記未選択ビット線によって制御されるチャネルが前記第１の期間にフローティング状態であることを可能にするようにインヒビットするステップ
    をさらに含む
    請求項１に記載の方法。
  5. 前記未選択ビット線をインヒビットするステップは、
    前記第１の期間にインヒビット電圧を前記未選択ビット線に印加するステップと、
    前記第１の期間に第３の電圧を未選択トップセレクト層に印加するステップと
    を含む
    請求項４に記載の方法。
  6. 前記第１のチャネルまたは前記第２のチャネルをプログラムするステップは、
    前記第２の期間にセルの前記第１のグループまたはセルの前記第２のグループ内の選択されたストレージ層をパス電圧に、次いでプログラム電圧にランピングするステップであって、前記プログラム電圧は、前記パス電圧よりも大きい、ステップ
    を含む
    請求項１に記載の方法。
  7. 前記第１のチャネルまたは前記第２のチャネルをプログラムするステップは、
    前記第２の期間にセルの前記第１のグループまたはセルの前記第２のグループ内の前記選択されたストレージ層をプログラムするときにセルの前記第１のグループまたはセルの前記第２のグループ内の未選択セルを前記パス電圧でバイアスするステップ
    をさらに含む
    請求項６に記載の方法。
  8. 前記第２の期間に第１の時点においてセルの前記第１のグループ内の前記第１のセルをプログラムするステップと、
    前記第２の期間に第２の時点においてセルの前記第１のグループ内の前記第ｍのセルをプログラムするステップと、
    前記第２の期間に第３の時点においてセルの前記第２のグループ内の前記第１のセルをプログラムするステップと、
    前記第２の期間に第４の時点においてセルの前記第２のグループ内の前記第ｎのセルをプログラムするステップであって、前記第１の時点は、前記第３の時点と同じである、ステップと
    をさらに含む
    請求項１に記載の方法。
  9. 前記第２の期間に第１の時点においてセルの前記第１のグループ内の前記第１のセルをプログラムするステップと、
    前記第２の期間に第２の時点においてセルの前記第１のグループ内の前記第ｍのセルをプログラムするステップと、
    前記第２の期間に第３の時点においてセルの前記第２のグループ内の前記第１のセルをプログラムするステップと、
    前記第２の期間に第４の時点においてセルの前記第２のグループ内の前記第ｎのセルをプログラムするステップであって、前記第３の時点は、前記第２の時点の後に出現する、ステップと
    をさらに含む
    請求項１に記載の方法。
  10. 前記第１のチャネルと前記第２のチャネルとの間に配設される中間ダミー層をグランドレベルでバイアスするステップ
    をさらに含む
    請求項１に記載の方法。
  11. メモリデバイスであって、
    基板上に形成されている複数のセルと、
    前記基板上に形成されている複数のビット線と、
    メモリストリングであって、
    セルの第１のグループを有し、前記複数のビット線のうちの選択されたビット線および前記基板上に形成されているトップダミー層によって制御される第１のチャネルと、
    セルの第２のグループを有し、前記選択されたビット線および前記基板上に形成されているボトムダミー層によって制御される第２のチャネルであって、前記第１のチャネルは、前記第２のチャネル上に積層される、第２のチャネルと
    を含むメモリストリングと、
    制御ユニットであって、
    第１の期間に前記第１のチャネルおよび前記第２のチャネルをプリチャージし、
    前記第１の期間に続く第２の期間に、前記第１のチャネル内のセルの前記第１のグループの第１のセルから第ｍのセルまでを順次プログラムすることによって、前記セルの前記第１のグループを下から上への方向にプログラムし、
    前記第２の期間に、前記第２のチャネル内のセルの前記第２のグループの第１のセルから第ｎのセルまでを順次プログラムすることによって、前記セルの前記第２のグループを上から下への方向にプログラムする
    ように構成されている制御ユニットと
    を備え、
    セルの前記第１のグループ内の前記第１のセルは、セルの前記第１のグループ内の任意の他のセルよりも前記第２のチャネルに最も近い位置に配置され、
    セルの前記第２のグループ内の前記第１のセルは、セルの前記第２のグループ内の任意の他のセルよりも前記第１のチャネルに最も近い位置に配置され、
    ｍおよびｎは、１よりも大きい正の整数である
    メモリデバイス。
  12. 前記トップダミー層およびセルの前記第１のグループを前記選択されたビット線に選択的に結合する選択されたトップセレクト層と、
    前記ボトムダミー層およびセルの前記第２のグループをソース線に選択的に結合するボトムセレクト層と
    をさらに備える
    請求項１１に記載のメモリデバイス。
  13. 前記制御ユニットは、前記第１のチャネルおよび前記第２のチャネルをプリチャージすることを、
    前記第１の期間に第１の電圧を前記選択されたビット線に印加し、
    前記第１の期間に第２の電圧を前記選択されたトップセレクト層に印加し、
    セルの前記第１のグループまたはセルの前記第２のグループ内にある選択されたセル、前記ボトムセレクト層、前記トップダミー層、および前記ボトムダミー層をグランドレベルでバイアスすること
    によって行うようにさらに構成される
    請求項１２に記載のメモリデバイス。
  14. 前記制御ユニットは、前記第１の期間に前記複数のビット線のうちの未選択ビット線を、前記未選択ビット線に関連付けられているチャネルが前記第１の期間にフローティング状態であることを可能にするようにインヒビットするようにさらに構成される
    請求項１２に記載のメモリデバイス。
  15. 前記制御ユニットは、前記第１の期間に前記未選択ビット線をインヒビットすることを、
    前記第１の期間に第１の電圧を前記選択されたビット線に印加し、
    前記第１の期間に第２の電圧を前記選択されたトップセレクト層に印加し、
    セルの前記第１のグループまたはセルの前記第２のグループ内にある選択されたセル、前記ボトムセレクト層、前記トップダミー層、および前記ボトムダミー層をグランドレベルでバイアスすること
    によって行うようにさらに構成される
    請求項１４に記載のメモリデバイス。
  16. 前記制御ユニットは、前記第１のチャネルまたは前記第２のチャネルをプログラムすることを、
    前記第２の期間にセルの前記第１のグループまたはセルの前記第２のグループ内の選択されたセルをパス電圧に、次いでプログラム電圧にランピングすることであって、前記プログラム電圧は、前記パス電圧よりも大きい、こと
    によって行うようにさらに構成される
    請求項１１に記載のメモリデバイス。
  17. 前記制御ユニットは、前記第１のチャネルまたは前記第２のチャネルをプログラムすることを、
    前記第２の期間にセルの前記第１のグループまたはセルの前記第２のグループ内の前記選択されたセルをプログラムするときにセルの前記第１のグループまたはセルの前記第２のグループ内の未選択セルを前記パス電圧でバイアスすること
    によって行うようにさらに構成される
    請求項１６に記載のメモリデバイス。
  18. 前記第１のチャネルと前記第２のチャネルとの間に配設される中間ダミー層をさらに含み、前記制御ユニットは、前記中間ダミー層をグランドレベルでバイアスするようにさらに構成される
    請求項１６に記載のメモリデバイス。
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