KR20220002483A - 3d 메모리 디바이스를 프로그래밍하는 방법 및 관련된 3d 메모리 디바이스 - Google Patents

3d 메모리 디바이스를 프로그래밍하는 방법 및 관련된 3d 메모리 디바이스 Download PDF

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Abstract

제2 채널 상에 적층된 제1 채널을 포함하는 채널 적층형 메모리 디바이스에서, 제1 채널은 최하부에서 최상부 방향으로 프로그래밍되고, 제2 채널은 최상부에서 최하부 방향으로 프로그래밍된다. 제1 채널 내의 전자들은 비트 라인에 의해 드레인될 수 있는 한편, 제2 채널 내의 전자들은 웰 영역에 의해 드레인될 수 있다.

Description

3D 메모리 디바이스를 프로그래밍하는 방법 및 관련된 3D 메모리 디바이스
본 발명은 3D 메모리 디바이스를 프로그래밍하는 방법 및 관련된 3D 메모리 디바이스에 관한 것으로, 더 상세하게는, 채널 적층형 3D 메모리 디바이스를 프로그래밍하는 방법 및 관련된 채널 적층형 3D 메모리 디바이스에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서의 사용에 대해 더 인기 있게 되었다. 예컨대, 비-휘발성 반도체 메모리는, 셀룰러 텔레폰들, 디지털 카메라들, 개인 휴대 정보 단말기들, 모바일 컴퓨팅 디바이스들, 비-모바일 컴퓨팅 디바이스들 및 다른 디바이스들에 적용된다. 최근, 비트 코스트 확장가능(Bit Cost Scalable)(BiCS) 아키텍처로 때때로 지칭되는 3차원(3D) 적층형 메모리 구조를 사용하는 초고밀도 저장 디바이스들이 제안되었다. 예컨대, 3D NAND 적층형 플래시 메모리 디바이스는, 교번하는 전도성 및 유전체 층들의 어레이로 형성될 수 있다. 많은 메모리 층들을 동시에 정의하기 위해 메모리 홀이 층들에 드릴링된다. 이어서, 메모리 홀을 적절한 물질들로 채우는 것에 의해 NAND 스트링이 형성된다. 메모리 셀들의 제어 게이트들이 전도성 층들에 의해 제공된다.
단일 수준 셀(SLC) 비-휘발성 메모리는 메모리 요소당 단지 하나의 비트만을 저장할 수 있는 반면, 다중 수준 셀(MLC) 비-휘발성 메모리는 셀당 하나 초과의 비트를 저장할 수 있다. 예컨대, 셀당 16개의 전압 수준을 갖는 NAND 메모리는 쿼드 수준 셀(QLC) 메모리로 지칭될 수 있고, 셀당 4 비트의 데이터를 나타낼 수 있다.
메모리 밀도를 최대화하기 위해, 채널 적층형 3D 메모리 디바이스는 다수의 종래의 평면형 메모리 어레이들을 수직으로 적층시킴으로써 제조될 수 있으며, 여기서, 2개의 인접한 평면형 메모리 어레이 사이에 중간 더미 층이 도입된다. 채널 적층형 3D 메모리 디바이스를 프로그래밍하는 종래 기술 방법에서, 셀들은, 중간 더미 층이 특정 전압 수준으로 바이어싱되게 최하부로부터 최상부로의 방향으로 프로그래밍되며, 그에 의해, 전자들이 비트 라인에 의해 드레인될 수 있게 된다. 선택되지 않은 메모리 스트링들의 부스팅 전압을 증가시키기 위해, 셀들을 프로그래밍하기 전에 비트 라인 사전 충전 또는 웰 영역 사전 충전이 수행될 수 있다. 그러나, 상이한 셀들 사이의 임계 전압들의 변동들로 인해, 웰 영역에 대한 적절한 사전 충전 전압을 결정하는 것은 어렵다.
본 발명은, 제2 채널의 제2 그룹의 셀들 상에 적층된 제1 채널의 제1 그룹의 셀들을 포함하는 채널 적층형 메모리 디바이스를 프로그래밍하는 방법을 제공한다. 방법은, 제1 채널의 제1 그룹의 셀들을 최하부에서 최상부(bottom-to-top) 방향으로 프로그래밍하는 단계 및 제2 채널의 제2 그룹의 셀들을 최상부에서 최하부(top-to-bottom) 방향으로 프로그래밍하는 단계를 포함한다.
본 발명은 또한, 기판에 형성되는 복수의 셀들, 기판에 형성되는 복수의 비트 라인들, 메모리 스트링, 및 제어 유닛을 포함하는 메모리 디바이스를 제공한다. 메모리 스트링은, 복수의 비트 라인들 중 선택된 비트 라인에 의해 제어되는 제1 채널, 복수의 셀들 중 제1 그룹의 셀들, 및 기판에 형성되는 최상부 더미 층, 및 선택된 비트 라인에 의해 제어되는 제2 채널, 복수의 셀들 중 제2 그룹의 셀들, 및 기판에 형성되는 최하부 더미 층을 포함하며, 제1 채널은 제2 채널 상에 적층된다. 제어 유닛은, 제1 채널을 최하부에서 최상부 방향으로 프로그래밍하고 제2 채널을 최상부에서 최하부 방향으로 프로그래밍하도록 구성된다.
본 발명의 이들 및 다른 목적들은, 다양한 도면들 및 도해들에 예시되어 있는 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후에, 관련 기술분야의 통상의 기술자들에게 의심의 여지 없이 명백해질 것이다.
도 1은 본 발명의 실시예에 따른, 채널 적층형 3D 메모리 디바이스와 연관된 하나의 평면형 NAND 스트링을 예시하는 평면도이다.
도 2는 본 발명의 실시예에 따른, 채널 적층형 3D 메모리 디바이스와 연관된 하나의 평면형 NAND 스트링의 등가 회로를 예시하는 도면이다.
도 3은 본 발명의 실시예에 따른, 메모리 셀들을 병렬로 판독하고 프로그래밍하기 위한 판독/기입 회로들을 갖는 3D 메모리 디바이스를 예시하는 도면이다.
도 4는 본 발명의 실시예에 따른, 평면형 구성의 메모리 셀들의 어레이의 예시적인 구조를 예시하는 도면이다.
도 5는 본 발명의 실시예에 따른 채널 적층형 메모리 디바이스의 예시적인 구조를 예시하는 도면이다.
도 6은 본 발명의 실시예에 따른, 도 5에 도시된 채널 적층형 메모리 디바이스의 수직 NAND 스트링의 단면도를 예시하는 대표도이다.
도 7은 본 발명의 실시예에 따른, 채널 적층형 메모리 디바이스를 프로그래밍하는 방법을 예시하는 흐름도이다.
도 8은 도 7에 도시된 방법을 실행할 때의 관련된 신호 라인들의 수준들을 예시하는 도면이다.
도 1은 본 발명의 실시예에 따른, 채널 적층형 3D 메모리 디바이스와 연관된 하나의 평면형 NAND 스트링을 예시하는 평면도이다. 도 2는 그의 등가 회로를 예시하는 도면이다. NAND 구조를 사용하는 플래시 메모리 시스템에서는, 다수의 트랜지스터들이 직렬로 배열되고 2개의 선택 게이트 사이에 개재되며, 이들은 NAND 스트링으로 지칭된다. 도 1 및 도 2에 도시된 평면형 NAND 스트링은, 직렬로 결합되고 (드레인 측 상의) 최상부 선택 게이트(TSG)와 (소스 측 상의) 최하부 선택 게이트(SG_B) 사이에 개재되는, 최상부 더미 트랜지스터(TDT), 4개의 저장 트랜지스터(ST1 ~ ST4) 및 최하부 더미 트랜지스터(BDT)를 포함한다. 최상부 선택 게이트(TSG)는 비트 라인 접촉부를 통해 평면형 NAND 스트링을 비트 라인에 연결하도록 배열되고, 최상부 선택 게이트 라인(SGTL)에 적절한 전압들을 인가함으로써 제어될 수 있다. 최하부 선택 게이트(BSG)는 평면형 NAND 스트링을 소스 라인에 연결하도록 배열되고, 최하부 선택 게이트 라인(BSGL)에 적절한 전압들을 인가함으로써 제어될 수 있다. 최상부 더미 트랜지스터(TDT), 최하부 더미 트랜지스터(BDT), 및 저장 트랜지스터들(ST1 내지 ST4) 각각은 제어 게이트 및 플로팅 게이트를 포함한다. 예컨대, 저장 트랜지스터(ST1)는 제어 게이트(CG1) 및 플로팅 게이트(FG1)를 포함하고, 저장 트랜지스터(ST2)는 제어 게이트(CG2) 및 플로팅 게이트(FG2)를 포함하고, 저장 트랜지스터(ST3)는 제어 게이트(CG3) 및 플로팅 게이트(FG3)를 포함하고, 저장 트랜지스터(ST4)는 제어 게이트(CG4) 및 플로팅 게이트(FG4)를 포함하고, 최상부 더미 트랜지스터(TDT)는 제어 게이트(CG_DT) 및 플로팅 게이트(FG_DT)를 포함하며, 최하부 더미 트랜지스터(BDT)는 제어 게이트(CG_DB) 및 플로팅 게이트(FG_DB)를 포함한다. 제어 게이트(CG1)는 워드 라인(WL1)에 연결되고, 제어 게이트(CG2)는 워드 라인(WL2)에 연결되고, 제어 게이트(CG3)는 워드 라인(WL3)에 연결되고, 제어 게이트(CG4)는 워드 라인(WL4)에 연결되고, 제어 게이트(CG_DT)는 최상부 더미 워드 라인(TDWL)에 연결되며, 제어 게이트(CG_DB)는 최하부 더미 워드 라인(BDWL)에 연결된다.
예시의 목적을 위해, 도 1 및 도 2는 평면형 NAND 스트링에서 판독/기입 동작을 위한 4개의 메모리 셀(저장 트랜지스터들(ST1 ~ ST4)) 및 판독/기입 테스트를 위한 2개의 더미 셀(최상부 더미 트랜지스터(TDT) 및 최하부 더미 트랜지스터(BDT))을 도시한다. 다른 실시예들에서, 평면형 NAND 스트링은, 8개의 메모리 셀, 16개의 메모리 셀, 32개의 메모리 셀, 64개의 메모리 셀, 128개의 메모리 셀 등을 포함할 수 있다. 그러나, 평면형 NAND 스트링 내의 메모리 셀들 또는 더미 셀들의 수는 본 발명의 범위를 제한하지 않는다.
NAND 구조를 사용하는 평면형 플래시 메모리 시스템에 대한 전형적인 아키텍처는 여러 평면형 NAND 스트링들을 포함한다. 각각의 평면형 NAND 스트링은, 선택 라인(SGBL)에 의해 제어되는 자신의 최하부 선택 게이트(BSG)에 의해 소스 라인에 연결되고, 선택 라인(SGTL)에 의해 제어되는 자신의 최상부 선택 게이트(TSG)에 의해 자신의 연관된 비트 라인에 연결된다. 각각의 비트 라인 및 비트 라인 접촉부를 통해 그 비트 라인에 연결되는 개개의 평면형 NAND 스트링(들)은 메모리 셀들의 어레이의 열들을 포함한다. 비트 라인들은 다수의 NAND 스트링들과 공유된다. 전형적으로, 비트 라인은, 워드 라인들에 수직인 방향으로 NAND 스트링들의 최상부 상에 이어지고, 하나 이상의 감지 증폭기에 연결된다.
도 3은 본 발명의 실시예에 따른, 메모리 셀들의 페이지(또는 다른 단위)를 병렬로 판독하고 프로그래밍하기 위한 판독/기입 회로들을 갖는 평면형 메모리 디바이스(100)를 예시하는 도면이다. 평면형 메모리 디바이스(100)는, 메모리 셀들(10)의 어레이(2차원 또는 3차원), 제어 회로(20), 판독/기입 회로들(30A 및 30B), 행 디코더들(40A 및 40B), 열 디코더들(50A 및 50B), 및 제어기(60)를 포함한다. 일 실시예에서, 다양한 주변 회로들에 의한 메모리 어레이(10)에 대한 액세스는 어레이의 대향하는 측들 상에서 대칭 방식으로 구현되며, 이에 따라, 각각의 측 상의 액세스 라인들 및 회로의 밀도들이 절반으로 감소된다. 판독/기입 회로들(30A 및 30B)은, 메모리 셀들의 페이지가 병렬로 판독되거나 프로그래밍될 수 있게 하는 다수의 감지 블록들(SB)을 포함한다. 메모리 셀들(10)의 어레이는 행 디코더들(40A 및 40B)을 통해 워드 라인들에 의해 그리고 열 디코더들(50A 및 50B)을 통해 비트 라인들에 의해 어드레싱가능하다. 전형적인 실시예에서, 메모리 셀들(10), 제어 회로(20), 판독/기입 회로들(30A 및 30B), 행 디코더들(40A 및 40B), 및 열 디코더들(50A 및 50B)은 메모리 칩(70) 상에 제조될 수 있다. 명령들 및 데이터는 신호 라인(82)을 통해 호스트와 제어기(60) 사이에서 그리고 신호 라인(84)을 통해 제어기(60)와 메모리 칩(70) 사이에서 전송된다. 복수의 더미 셀들, 더미 워드 라인들, 및 더미 비트 라인들(도시되지 않음)은, 메모리 디바이스(100)의 완성 후에 판독/기입 테스트들을 실행하기 위해 메모리 어레이(10)의 측부들을 따라 전형적으로 위치되는 더미 저장 영역들(DMX1 - DMX2 및 DMY1 - DMY2)에 놓일 수 있다.
제어 회로(20)는, 메모리 셀들(10)의 어레이에 대해 메모리 동작들을 수행하기 위해 판독/기입 회로들(30A 및 30B)과 협력하도록 구성된다. 제어 회로(20)는, 상태 기계(22), 온-칩 어드레스 디코더(24), 및 전력 제어 모듈(26)을 포함한다. 상태 기계(22)는 메모리 동작들의 칩-수준 제어를 제공하도록 구성된다. 온-칩 어드레스 디코더(24)는, 호스트 또는 메모리 제어기에 의해 사용되는 것과 행 디코더들(40A, 40B) 및 열 디코더들(50A, 50B)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공하도록 구성된다. 전력 제어 모듈(26)은, 각각의 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어하도록 구성된다.
도 4는 본 발명의 실시예에 따른, 평면형 구성의 메모리 셀들(10)의 어레이의 예시적인 구조를 예시하는 도면이다. 메모리 셀들(10)의 어레이는 블록1 ~ 블록I로 표시된 메모리 셀들의 다수의 블록들로 분할되며, 여기서, I는 양의 정수이고 전형적으로 큰 수와 동일하다. 블록은, 비트 라인들(BL1 - BLM) 및 공통 세트의 워드 라인들(WL1 ~ WLN)을 통해 액세스되는 NAND 스트링들의 세트를 포함하며, 여기서, M 및 N은 1보다 큰 정수들이다. NAND 스트링의 하나의 단자는 최상부 선택 게이트(최상부 선택 게이트 라인(TSGL)에 의해 제어됨)를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 최하부 선택 게이트(최하부 선택 게이트 라인(BSGL)에 의해 제어됨)를 통해 소스 라인에 연결된다. 각각의 블록은 전형적으로 다수의 페이지로 분할된다. 일 실시예에서, 블록은 종래의 소거의 단위이고, 페이지는 종래의 프로그래밍의 단위이다. 그러나, 다른 소거/프로그램 단위들이 또한 사용될 수 있다.
일 실시예에서, 메모리 셀들(10)의 어레이는 p-형 기판, p-형 기판 내의 n-웰, 및 n-웰 내의 p-웰을 포함하는 삼중 웰을 포함한다. 채널 영역들, 소스 영역들, 및 드레인 영역들은 전형적으로 p-웰에 위치된다. p-웰 및 n-웰은 p-형 기판의 일부로 간주되고, 여기서, 메모리 셀들(10)의 전체 어레이는 하나의 p-웰 내에 있으며, p-웰 내의 트렌치들은 NAND 스트링들 사이의 전기적 격리를 제공한다. 다른 실시예에서, 메모리 셀들(10)의 어레이는 n-형 기판, n-형 기판 내의 p-웰, 및 p-웰 내의 n-웰을 포함하는 삼중 웰을 포함한다. p-웰 및 n-웰은 n-형 기판의 일부로 간주되고, 여기서, 채널 영역들, 소스 영역들, 및 드레인 영역들은 전형적으로 n-웰에 위치된다. 그러나, NAND 스트링 내의 메모리 셀들의 구현은 본 발명의 범위를 제한하지 않는다.
도 5는 본 발명의 실시예에 따른 채널 적층형 메모리 디바이스(500)의 예시적인 구조를 예시하는 도면이다. 채널 적층형 메모리 디바이스(500)는, 대략적으로 말하자면, 도 4의 메모리 셀들(10)의 복수의 어레이를 x-y 평면에 수직이도록 위로 경사지게 함으로써 형성될 수 있다. 이러한 예에서, 각각의 y-z 평면은 도 4의 페이지 구조에 대응하며, 다수의 그러한 평면들은 x-축을 따라 상이한 위치들에 있다. 전역 비트 라인들 각각은 최상부에 걸쳐 연관된 감지 증폭기(도시되지 않음)로 이어진다. 워드 라인들, 소스 플레이트들, 및 선택 게이트 라인들은 x-축을 따라 이어지며, NAND 스트링은 최하부에서 공통 소스 플레이트에 연결된다.
다수의 NAND 스트링들이 기판의 x-y 평면에 수직인 수직 방향으로 연장되는데, 즉, z-방향으로 연장된다. 메모리 셀들은 수직 비트 라인이 워드 라인을 통과하는 곳에 형성된다. 로컬 비트 라인과 워드 라인 사이의 전하 포획 층은 전하를 저장하며, 이는, 그것이 둘러싸는 수직 비트 라인(채널)에 결합되는 워드 라인(게이트)에 의해 형성된 트랜지스터의 임계 전압에 영향을 미친다. 그러한 메모리 셀들은, 워드 라인들의 적층체들을 형성한 다음 메모리 셀들이 형성될 곳에 메모리 홀들을 식각함으로써 형성될 수 있다. 이어서, 메모리 홀들은 전하 포획 층으로 라이닝되고, 적합한 로컬 비트 라인/채널 물질(격리를 위한 적합한 유전체 층들)로 채워진다. 평면형 NAND 스트링들과 유사하게, 선택 게이트들을 포함하는 최상부 선택 층 및 최하부 선택 층은, 수직 NAND 스트링이 외부 요소들에 선택적으로 연결되거나 외부 요소들로부터 격리될 수 있게 하도록 수직 NAND 스트링의 양단에 위치된다. 그러한 외부 요소들은 일반적으로, 많은 수의 NAND 스트링들을 서빙하는 공통 소스 라인들 또는 비트 라인들과 같은 전도성 라인들이다. 수직 NAND 스트링들은 평면형 NAND 스트링들과 유사한 방식으로 동작될 수 있고, SLC/MLC/QLC 동작이 어느 것이든 가능하다.
도 6은 본 발명의 실시예에 따른, 도 5에 도시된 채널 적층형 메모리 디바이스(500)의 수직 NAND 스트링의 단면도를 예시하는 대표도이다. 이전에 언급된 같이, 각각의 수직 NAND 스트링은 도 1에 도시된 복수의 평면형 NAND 스트링들을 적층함으로써 형성될 수 있다. 예시의 목적을 위해, 도 6에 도시된 수직 NAND 스트링은, 선택될 때 제1 채널(CH1)의 제1 그룹의 셀들 및 제2 채널(CH2)의 제2 그룹의 셀들을 제공할 수 있는 도 1에 도시된 2개의 평면형 NAND 스트링을 적층함으로써 형성된다. 최상부로부터 최하부로, 제1 채널(CH1)의 제1 그룹의 셀들은 최상부 더미 층(최상부 더미 트랜지스터) 및 다수의 셀들(저장 트랜지스터들)과 연관되는 한편, 제2 채널(CH2)의 제2 그룹의 셀들은 다수의 셀들 및 최하부 더미 층(최하부 더미 트랜지스터)과 연관된다. 제1 채널(CH1)의 제1 그룹의 셀들과 제2 채널(CH2)의 제2 그룹의 셀들 사이에 하나 또는 다수의 중간 더미 층이 배치된다. 제1 채널(CH1)의 제1 그룹의 셀들 및 제2 채널(CH2)의 제2 그룹의 셀들은 직렬로 결합되고 최상부 선택 층(최상부 선택 게이트)과 최하부 선택 층(최하부 선택 게이트) 사이에 개재된다.
도 7은 본 발명의 실시예에 따른, 채널 적층형 메모리 디바이스(500)를 프로그래밍하는 방법을 예시하는 흐름도이다. 예시의 목적을 위해, 채널 적층형 메모리 디바이스(500) 내의 선택된 수직 NAND 스트링 및 선택되지 않은 수직 NAND 스트링이 어드레싱된다. 선택된 수직 NAND 스트링은, 복수의 비트 라인들(BL1 - BLM) 중 선택된 비트 라인 및 공통 세트의 워드 라인들(WL1 ~ WLN)에 의해 제어되는 복수의 셀들(선택된 메모리 셀들)을 포함한다. 선택된 NAND 스트링의 복수의 메모리 셀들 중에서, 선택된 셀로 지칭되는 프로그래밍될 셀은, 선택된 비트 라인 및 공통 세트의 워드 라인들(WL1 ~ WLN) 중 선택된 워드 라인에 의해 제어된다. 유사하게, 선택지 않은 수직 NAND 스트링은, 복수의 비트 라인들(BL1 - BLM) 중 선택되지 않은 비트 라인 및 공통 세트의 워드 라인들(WL1 ~ WLN)에 의해 제어되는 복수의 선택되지 않은 셀들(선택되지 않은 메모리 셀들)을 포함한다. 도 1 및 도 2에 도시된 바와 같이, 각각의 수직 NAND 스트링의 최상부 더미 층은 더미 저장 영역(DMX1)에 놓이고, 각각의 수직 NAND 스트링의 최하부 더미 층은 더미 저장 영역(DMX2)에 놓인다. 도 7의 흐름도는 다음의 단계들을 포함한다:
단계(710): 제1 기간 동안, 선택된 수직 NAND 스트링의 제1 채널(CH1) 및 제2 채널(CH2) 사전 충전한다.
단계(720): 선택되지 않은 수직 NAND 스트링들의 채널들이 제1 기간 동안 플로팅될 수 있게 하기 위해, 선택되지 않은 수직 NAND 스트링을 금지한다.
단계(730): 제1 기간에 후속하는 제2 기간 동안, 제1 채널(CH1)의 제1 그룹의 셀들을 최하부에서 최상부 시퀀스로 프로그래밍한다.
단계(740): 제2 기간 동안, 제2 채널(CH2)의 제2 그룹의 셀들을 최상부에서 최하부 시퀀스로 프로그래밍한다.
일 실시예에서, 제어 회로(20), 판독/기입 회로들(30A 및 30B), 행 디코더들(40A 및 40B), 열 디코더들(50A 및 50B), 및/또는 제어기(60) 중 하나 또는 이들의 임의의 조합은, 도 7에 도시된 바와 같은 프로그래밍 프로세스들을 수행하는 것이 가능한 제어 유닛으로 지칭될 수 있다.
도 8은 도 7에 도시된 방법을 실행할 때의 관련된 신호 라인들의 수준들을 예시하는 도면이다. 관련된 신호 라인들의 바이어스 조건이 다음의 표 1에 요약된다.
Figure pct00001
단계(710)에서, 제1 기간(T1) 동안, 선택된/선택되지 않은 워드 라인들, 최하부 선택 층, 및 더미 층들을 접지 수준(GND)으로 바이어싱하면서 선택된 비트 라인 및 선택된 최상부 선택 층에 바이어스 전압들(VCC1 및 VCC2)을 각각 인가함으로써, 선택된 수직 NAND 스트링의 제1 채널(CH1) 및 제2 채널(CH2)이 사전 충전될 수 있다. 실시예에서, VCC1 = VCC2이다. 그러나, 양의 바이어스 전압들(VCC1 및 VCC2)의 값들은 본 발명의 범위를 제한하지 않는다.
단계(720)에서, 제1 기간(T1) 동안, 선택되지 않은 최상부 선택 층을 바이어스 전압(VCC3)으로 바이어싱하면서 선택되지 않은 비트 라인에 양의 금지 전압(VINH)을 인가함으로써, 선택되지 않은 수직 NAND 스트링이 금지될 수 있다. 그러한 상황들 하에서, 선택되지 않은 NAND 스트링은 플로팅될 수 있으며, 그에 의해, 선택된 워드 라인에 대한 프로그램 방해가 감소된다. 실시예에서, VCC2 = VCC3이다. 그러나, 양의 바이어스 전압들(VCC2 및 VCC3)의 값들은 본 발명의 범위를 제한하지 않는다.
단계(730 또는 740)에서, 각각의 선택된 워드 라인은, 선택된 워드 라인을 통과 전압(VPASS)으로 그리고 이어서 프로그램 전압(VPGM)으로 램핑하고, 선택되지 않은 워드 라인을 통과 전압(VPASS)으로 바이어싱하고, 선택된 비트 라인을 바이어스 전압들(VCC5)로 바이어싱하고, 선택되지 않은 비트 라인을 금지 전압(VINH)으로 바이어싱하고, 선택된 최상부 선택 층을 바이어스 전압들(VCC6)로 바이어싱하고, 선택되지 않은 최상부 선택 층, 더미 층들, 최하부 선택 층, 및 웰 영역을 접지 수준(GND)으로 바이어싱함으로써 프로그래밍될 수 있다.
제1 채널(CH1)이 제2 채널(CH2) 상에 적층되는 채널 적층형 메모리 디바이스(500)에서, 제2 기간(T2) 동안, 제1 채널(CH1)의 제1 그룹의 셀들은 최하부에서 최상부 시퀀스로 프로그래밍되고, 제2 채널(CH2)의 제2 그룹의 셀들은 최상부에서 최하부 시퀀스로 프로그래밍된다. 더 구체적으로, 프로그래밍될 제1 채널(CH1)의 제1 그룹의 셀들과 연관된 제1 선택된 셀은, 제1 채널(CH1)의 제1 그룹의 셀들과 연관된 임의의 다른 셀보다 제2 채널(CH2)의 제2 그룹의 셀들에 가장 가깝게 위치되는 셀이고, 프로그래밍될 제1 채널(CH1)의 제1 그룹의 셀들과 연관된 마지막 선택된 워드 라인은, 제1 채널(CH1)의 제1 그룹의 셀들과 연관된 임의의 다른 셀보다 제2 채널(CH2)의 제2 그룹의 셀들로부터 가장 멀리 위치되는 셀이다. 유사하게, 프로그래밍될 제2 채널(CH2)의 제2 그룹의 셀들과 연관된 제1 선택된 셀은, 제2 채널(CH2)의 제2 그룹의 셀들과 연관된 임의의 다른 셀보다 제1 채널(CH1)의 제1 그룹의 셀들에 가장 가깝게 위치되는 셀이고, 프로그래밍될 제2 채널(CH2)의 제2 그룹의 셀들과 연관된 마지막 선택된 셀은, 제2 채널(CH2)의 제2 그룹의 셀들과 연관된 임의의 다른 셀보다 제1 채널(CH1)의 제1 그룹의 셀들로부터 가장 멀리 위치되는 셀이다. 한편, 웰 영역은 제1 기간(T1) 동안 접지 수준과 동일하거나 그보다 높은 바이어스 전압(VCC4)으로 바이어싱될 수 있다.
본 발명에서, 채널 적층형 메모리 디바이스(500)는, 각각이 QLC 구조로 놓인 자신의 메모리 셀들의 어레이를 갖는 다수의 평면형 NAND 메모리 디바이스들을 적층함으로써 제조될 수 있다.
결론적으로, 본 발명의 채널 적층형 메모리 디바이스(500)에서, 상부 적층체 상에 위치된 하나 또는 다수의 채널은 최하부에서 최상부 방향으로 프로그래밍되는 반면, 하부 적층체 상에 위치된 하나 또는 다수의 채널은 최상부에서 최하부 방향으로 프로그래밍된다. 이러한 방식으로, 상부 적층체 상에 위치된 채널들 내의 전자들은 비트 라인에 의해 드레인될 수 있는 한편, 하부 적층체 상에 위치된 채널들 내의 전자들은 웰 영역에 의해 드레인될 수 있으며, 그에 의해, 선택되지 않은 메모리 스트링들의 부스팅 전압이 증가될 뿐만 아니라, 웰 영역의 사전 충전 전압에 대한 더 큰 마진이 허용된다.
관련 기술분야의 통상의 기술자들은, 본 발명의 교시들을 유지하면서 본 디바이스 및 방법의 다수의 수정들 및 변경들이 이루어질 수 있다는 것을 쉽게 알 것이다. 그에 따라서, 위의 개시내용은 첨부된 청구항들의 범위들 및 경계들에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 제2 채널 상에 적층된 제1 채널을 포함하는 채널 적층형 메모리 디바이스를 프로그래밍하는 방법으로서,
    상기 제1 채널의 제1 그룹의 셀들을 최하부에서 최상부(bottom-to-top) 방향으로 프로그래밍하는 단계; 및
    상기 제2 채널의 제2 그룹의 셀들을 최상부에서 최하부(top-to-bottom) 방향으로 프로그래밍하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 채널은, 선택된 비트 라인 및 기판 상에 형성되는 최상부 더미 층에 의해 제어되고,
    상기 제2 채널은, 상기 선택된 비트 라인 및 상기 기판 상에 형성되는 최하부 더미 층에 의해 제어되고,
    상기 방법은,
    제1 기간 동안, 상기 제1 채널 및 상기 제2 채널을 사전 충전하는 단계;
    상기 제1 기간에 후속하는 제2 기간 동안, 상기 제1 그룹의 셀들 내의 제1 셀 내지 제m 셀을 순차적으로 프로그래밍함으로써 상기 제1 그룹의 셀들을 최하부에서 최상부 방향으로 프로그래밍하는 단계; 및
    상기 제2 기간 동안, 상기 제2 그룹의 셀들 내의 제1 셀 내지 제n 셀을 순차적으로 프로그래밍함으로써 상기 제2 그룹의 셀들을 최상부에서 최하부 방향으로 프로그래밍하는 단계
    를 더 포함하며,
    상기 제1 그룹의 셀들 내의 제1 셀은 상기 제1 그룹의 셀들 내의 임의의 다른 셀들보다 상기 제2 채널에 가장 가깝게 위치되고,
    상기 제2 그룹의 셀들 내의 제1 셀은 상기 제2 그룹의 셀들 내의 임의의 다른 셀들보다 상기 제1 채널에 가장 가깝게 위치되고,
    m 및 n은 1보다 큰 양의 정수들인, 방법.
  3. 제2항에 있어서,
    상기 제1 채널 및 상기 제2 채널을 사전 충전하는 단계는,
    상기 제1 기간 동안, 상기 선택된 비트 라인에 제1 전압을 인가하는 단계;
    상기 제1 기간 동안, 선택된 최상부 선택 층에 제2 전압을 인가하는 단계; 및
    상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들의 선택된 저장 층, 최하부 선택 층, 상기 최상부 더미 층, 및 상기 최하부 더미 층을 접지 수준으로 바이어싱하는 단계
    를 포함하며,
    상기 최상부 더미 층 및 상기 제1 그룹의 셀들은 상기 선택된 최상부 선택 층을 통해 상기 선택된 비트 라인에 선택적으로 결합되고,
    상기 최하부 더미 층 및 상기 제2 그룹의 셀들은 상기 최하부 선택 층을 통해 소스 라인에 선택적으로 결합되는, 방법.
  4. 제3항에 있어서,
    상기 제1 채널 및 상기 제2 채널을 사전 충전하는 단계는, 상기 제1 기간 동안, 상기 기판의 웰 영역에 제3 전압을 인가하는 단계를 더 포함하는, 방법.
  5. 제2항에 있어서,
    선택되지 않은 비트 라인에 의해 제어되는 채널들이 상기 제1 기간 동안 플로팅될 수 있게 하기 위해, 상기 제1 기간 동안, 상기 선택되지 않은 비트 라인을 금지하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 선택되지 않은 비트 라인을 금지하는 단계는,
    상기 제1 기간 동안, 상기 선택되지 않은 비트 라인에 금지 전압을 인가하는 단계; 및
    상기 제1 기간 동안, 선택되지 않은 최상부 선택 층에 제3 전압을 인가하는 단계
    를 포함하는, 방법.
  7. 제2항에 있어서,
    상기 제1 채널 또는 상기 제2 채널을 프로그래밍하는 것은, 상기 제2 기간 동안, 상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들의 선택된 저장 층을 통과 전압으로 그리고 이어서 프로그램 전압으로 램핑하는 것을 포함하며, 상기 프로그램 전압은 상기 통과 전압보다 큰, 방법.
  8. 제7항에 있어서,
    상기 제1 채널 또는 상기 제2 채널을 프로그래밍하는 것은, 상기 제2 기간 동안, 상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들의 선택된 저장 층을 프로그래밍할 때 상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들 내의 선택되지 않은 셀을 상기 통과 전압으로 바이어싱하는 것을 더 포함하는, 방법.
  9. 제2항에 있어서,
    상기 제2 기간 동안, 제1 시점에 상기 제1 그룹의 셀들 내의 제1 셀을 프로그래밍하는 단계;
    상기 제2 기간 동안, 제2 시점에 상기 제1 그룹의 셀들 내의 제m 셀을 프로그래밍하는 단계;
    상기 제2 기간 동안, 제3 시점에 상기 제2 그룹의 셀들 내의 제1 셀을 프로그래밍하는 단계; 및
    상기 제2 기간 동안, 제4 시점에 상기 제2 그룹의 셀들 내의 제n 셀을 프로그래밍하는 단계
    를 더 포함하며, 상기 제1 시점은 상기 제3 시점과 동일한, 방법.
  10. 제2항에 있어서,
    상기 제2 기간 동안, 제1 시점에 상기 제1 그룹의 셀들 내의 제1 셀을 프로그래밍하는 단계;
    상기 제2 기간 동안, 제2 시점에 상기 제1 그룹의 셀들 내의 제m 셀을 프로그래밍하는 단계;
    상기 제2 기간 동안, 제3 시점에 상기 제2 그룹의 셀들 내의 제1 셀을 프로그래밍하는 단계; 및
    상기 제2 기간 동안, 제4 시점에 상기 제2 그룹의 셀들 내의 제n 셀을 프로그래밍하는 단계
    를 더 포함하며, 상기 제3 시점은 상기 제2 시점 이후에 발생하는, 방법.
  11. 제1항에 있어서,
    상기 제1 채널과 상기 제2 채널 사이에 배치되는 중간 더미 층을 접지 수준으로 바이어싱하는 단계를 더 포함하는, 방법.
  12. 메모리 디바이스로서,
    기판 상에 형성되는 복수의 셀들;
    상기 기판 상에 형성되는 복수의 비트 라인들;
    메모리 스트링 ― 상기 메모리 스트링은,
    제1 그룹의 셀들을 갖고, 상기 복수의 비트 라인들 중 선택된 비트 라인, 및 상기 기판 상에 형성되는 최상부 더미 층에 의해 제어되는 제1 채널, 및
    제2 그룹의 셀들을 갖고, 상기 선택된 비트 라인, 및 상기 기판에 형성되는 최하부 더미 층에 의해 제어되는 제2 채널
    을 포함하며, 상기 제1 채널은 상기 제2 채널 상에 적층됨 ―; 및
    제어 유닛 ― 상기 제어 유닛은,
    상기 제1 채널의 상기 제1 그룹의 셀들을 최하부에서 최상부 방향으로 프로그래밍하고,
    상기 제2 채널의 상기 제2 그룹의 셀들을 최상부에서 최하부 방향으로 프로그래밍하도록 구성됨 ―
    을 포함하는, 메모리 디바이스.
  13. 제12항에 있어서,
    상기 제어 유닛은,
    제1 기간 동안 상기 제1 채널 및 상기 제2 채널을 사전 충전하고;
    상기 제1 기간에 후속하는 제2 기간 동안, 상기 제1 그룹의 셀들 내의 제1 셀 내지 제m 셀을 순차적으로 프로그래밍함으로써 상기 제1 그룹의 셀들을 최하부에서 최상부 방향으로 프로그래밍하고;
    상기 제2 기간 동안, 상기 제2 그룹의 셀들 내의 제1 셀 내지 제n 셀을 순차적으로 프로그래밍함으로써 상기 제2 그룹의 셀들을 최상부에서 최하부 방향으로 프로그래밍하도록
    추가로 구성되며,
    상기 제1 그룹의 셀들 내의 제1 셀은 상기 제1 그룹의 셀들 내의 임의의 다른 셀보다 상기 제2 채널에 가장 가깝게 위치되고,
    상기 제2 그룹의 셀들 내의 제1 셀은 상기 제2 그룹의 셀들 내의 임의의 다른 셀보다 상기 제1 채널에 가장 가깝게 위치되고,
    m 및 n은 1보다 큰 양의 정수들인, 메모리 디바이스.
  14. 제12항에 있어서,
    상기 최상부 더미 층 및 상기 제1 그룹의 셀들을 상기 선택된 비트 라인에 선택적으로 결합하는 선택된 최상부 선택 층; 및
    상기 최하부 더미 층 및 상기 제2 그룹의 셀들을 소스 라인에 선택적으로 결합하는 최하부 선택 층
    을 더 포함하는, 메모리 디바이스.
  15. 제14항에 있어서,
    상기 제어 유닛은,
    상기 제1 기간 동안, 상기 선택된 비트 라인에 제1 전압을 인가하고;
    상기 제1 기간 동안, 상기 선택된 최상부 선택 층에 제2 전압을 인가하고;
    상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들 내의 선택된 셀, 상기 최하부 선택 층, 상기 최상부 더미 층, 및 상기 최하부 더미 층을 접지 수준으로 바이어싱함으로써,
    상기 제1 채널 및 상기 제2 채널을 사전 충전하도록 추가로 구성되는, 메모리 디바이스.
  16. 제12항에 있어서,
    상기 제어 유닛은, 상기 복수의 비트 라인들 중 선택되지 않은 비트 라인과 연관된 채널들이 상기 제1 기간 동안 플로팅될 수 있게 하기 위해, 상기 제1 기간 동안, 상기 선택되지 않은 비트 라인을 금지하도록 추가로 구성되는, 메모리 디바이스.
  17. 제16항에 있어서,
    상기 제어 유닛은,
    상기 제1 기간 동안, 상기 선택된 비트 라인에 제1 전압을 인가하고;
    상기 제1 기간 동안, 상기 선택된 최상부 선택 층에 제2 전압을 인가하고;
    상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들 내의 선택된 셀, 상기 최하부 선택 층, 상기 최상부 더미 층, 및 상기 최하부 더미 층을 접지 수준으로 바이어싱함으로써,
    상기 제1 기간 동안 상기 선택되지 않은 비트 라인을 금지하도록 추가로 구성되는, 메모리 디바이스.
  18. 제12항에 있어서,
    상기 제어 유닛은, 상기 제2 기간 동안, 상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들 내의 선택된 셀을 통과 전압으로 그리고 이어서 프로그램 전압으로 램핑함으로써, 상기 제1 채널 또는 상기 제2 채널을 프로그래밍하도록 추가로 구성되며, 상기 프로그램 전압은 상기 통과 전압보다 큰, 메모리 디바이스.
  19. 제18항에 있어서,
    상기 제어 유닛은, 상기 제2 기간 동안, 상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들 내의 선택된 셀을 프로그래밍할 때 상기 제1 그룹의 셀들 또는 상기 제2 그룹의 셀들 내의 선택되지 않은 셀을 상기 통과 전압으로 바이어싱함으로써 상기 제1 채널 또는 상기 제2 채널을 프로그래밍하도록 추가로 구성되는, 메모리 디바이스.
  20. 제18항에 있어서,
    상기 제1 채널과 상기 제2 채널 사이에 배치되는 중간 더미 층을 더 포함하며, 상기 제어 유닛은 상기 중간 더미 층을 접지 수준으로 바이어싱하도록 추가로 구성되는, 메모리 디바이스.
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