KR102627168B1 - 메모리 디바이스를 프로그래밍하는 방법 및 관련 메모리 디바이스 - Google Patents

메모리 디바이스를 프로그래밍하는 방법 및 관련 메모리 디바이스 Download PDF

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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

복수의 워드 라인 및 복수의 비트 라인에 결합된 복수의 메모리 셀을 포함하는 메모리 디바이스를 프로그래밍할 때, 복수의 워드 라인 중 2개의 인접한 제 1 워드 라인 및 제 2 워드 라인에 대해 개략적 프로그래밍이 수행된다. 다음에, 제 1 워드 라인 및 제 2 워드 라인에 대해 개략적 프로그래밍을 수행한 후 제 1 기간에 복수의 비트 라인 중 미선택된 비트 라인을 선충전한다. 또한, 미선택된 비트 라인과 제 2 워드 라인 사이의 채널은 제 1 기간의 시작 시에 턴 온되고 제 1 기간 종료 전에 턴 오프된다. 그런 다음, 제 1 기간에 후속하는 제 2 기간 동안 제 1 워드 라인에 대해 미세 프로그래밍이 수행된다.

Description

메모리 디바이스를 프로그래밍하는 방법 및 관련 메모리 디바이스
본 발명은 메모리 디바이스를 프로그래밍하는 방법 및 관련 메모리 디바이스에 관한 것으로, 보다 구체적으로는, 3D QLC 구조를 갖는 메모리 디바이스를 프로그래밍하는 방법 및 관련 메모리 디바이스에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스에서의 사용을 위해 더 대중화되고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에 적용된다. 최근에는, 때때로 BiCS(Bit Cost Scalable) 아키텍처로 지칭되는 3차원(3D) 적층 메모리 구조를 사용하는 초고밀도 저장 디바이스가 제안되었다. 예를 들어, 3D NAND 적층형 플래시 메모리 디바이스는 교번하는 전도성 층 및 유전체 층의 어레이로부터 형성될 수 있다. 다수의 메모리 층을 동시에 정의하기 위해 층들에 메모리 홀이 드릴링된다. 그 후, 메모리 홀을 적절한 재료로 채움으로써 NAND 스트링이 형성된다. 메모리 셀의 제어 게이트는 전도성 층에 의해 제공된다.
단일-레벨 셀(SLC) 비-휘발성 메모리는 메모리 요소당 단지 하나의 비트만을 저장할 수 있는 반면, 멀티-레벨 셀(MLC) 비휘발성 메모리는 셀당 하나보다 많은 비트를 저장할 수 있다. 예를 들어, 셀 당 16개의 전압 레벨을 갖는 NAND 메모리는 QLC(quad-level cell) 메모리로 지칭될 수 있고, 셀당 4 비트의 데이터를 나타낼 수 있다.
각각의 평면 NAND 메모리는 다수의 워드 라인 및 비트 라인에 의해 연결된 메모리 셀의 어레이로 구성된다. 데이터는 페이지 단위로 평면 NAND 메모리에 프로그래밍되거나 평면 NAND 메모리로부터 판독된다. 플로팅 게이트 간 커플링(floating gate-to-floating gate coupling)의 효과를 완화하기 위해, 3D QLC NAND 메모리는 개략적(coarse) 및 미세(fine) 프로그래밍을 통해 프로그래밍되어 전체 프로그래밍 속도를 향상시킬 수 있다. 종래 기술의 프로그래밍 방법에서, 제 1 워드 라인은 개략적 프로그래밍을 사용하여 제 1 전압(VPGM1)으로 프로그래밍되고, 제 2 워드 라인은 개략적 프로그래밍을 사용하여 제 1 전압(VPGM1)으로 프로그래밍되고, 제 1 워드 라인은 미세 개략적 프로그래밍을 사용하여 제 2 전압(VPGM2)으로 프로그래밍 되며, 제 2 워드 라인은 미세 개략적 프로그래밍을 사용하여 제 2 전압(VSGM2)으로 프로그래밍되는데, 여기서 VPGM2 > VPGM1이다.
제 1 워드 라인의 미세 프로그래밍 동안 선택된 비트 라인이 선충전되고 있을 때, 제 1 워드 라인과 제 2 워드 라인 사이의 신호 경로는 차단되고, 개략적 프로그래밍 시에 생성된 잔류 전자는 배출될 수 없다. 따라서, 종래 기술의 프로그래밍 방법은 프로그램 교란을 유도하는 경향이 있다.
본 발명은 복수의 워드 라인 및 복수의 비트 라인에 결합된 복수의 메모리 셀을 포함하는 메모리 디바이스를 프로그래밍하는 방법을 제공한다. 이 방법은, 복수의 워드 라인 중 제 1 워드 라인에 대해 개략적 프로그래밍(coarse programming)을 수행하는 단계와, 복수의 워드 라인 중 제 2 워드 라인에 대해 개략적 프로그래밍을 수행하는 단계와, 제 1 워드 라인 및 제 2 워드 라인에 대해 개략적 프로그래밍을 수행한 후 제 1 기간 동안 복수의 비트 라인 중 미선택(unselected) 비트 라인을 선충전하는 단계와, 제 1 기간의 시작 시에 미선택된 비트 라인과 제 2 워드 라인 사이의 채널을 턴 온하고, 제 1 기간의 종료 전에 미선택된 비트 라인과 제 2 워드 라인 사이의 채널을 턴 오프하는 단계와, 제 1 기간에 후속하는 제 2 기간 동안 제 1 워드 라인에 대해 미세 프로그래밍(fine programming)을 수행하는 단계를 포함한다.
본 발명은 또한 복수의 워드 라인 및 복수의 비트 라인에 결합된 복수의 메모리 셀을 포함하는 메모리 디바이스를 프로그래밍하는 방법을 제공한다. 이 방법은 복수의 워드 라인 중 제 1 워드 라인에 대해 개략적 프로그래밍을 수행하는 단계와, 복수의 워드 라인 중 제 2 워드 라인에 대해 개략적 프로그래밍을 수행하는 단계와, 제 1 워드 라인 및 제 2 워드 라인에 대해 개략적 프로그래밍을 수행한 후 제 1 기간 동안 복수의 비트 라인 중 미선택된 비트 라인을 선충전하는 단계와, 제 1 기간 동안 제 1 워드 라인의 채널 전압을 감소시키는 단계와, 제 1 기간에 후속하는 제 2 기간 동안 제 1 워드 라인에 대해 미세 프로그래밍을 수행하는 단계를 포함한다.
본 발명은 또한 복수의 워드 라인과, 복수의 비트 라인과, 복수의 워드 라인 및 복수의 비트 라인에 결합된 복수의 메모리 셀과, 제어 유닛을 포함하는 메모리 디바이스를 제공한다. 제어 유닛은 복수의 워드 라인 중 제 1 워드 라인에 대해 개략적 프로그래밍을 수행하고, 복수의 워드 라인 중 제 2 워드 라인에 대해 개략적 프로그래밍을 수행하고, 제 1 워드 라인 및 제 2 워드 라인에 대해 개략적 프로그래밍을 수행한 후 제 1 기간 동안 복수의 비트 라인 중 미선택된 비트 라인을 선충전하고, 제 1 기간의 시작 시에 미선택된 비트 라인과 제 2 워드 라인 사이의 채널을 턴 온하고, 제 1 기간의 종료 전에 미선택된 비트 라인과 제 2 워드 라인 사이의 채널을 턴 오프하고, 제 1 기간에 후속하는 제 2 기간 동안 제 1 워드 라인에 대해 미세 프로그래밍을 수행하도록 구성된다.
본 발명은 또한 복수의 워드 라인과, 복수의 비트 라인과, 복수의 워드 라인 및 복수의 비트 라인에 결합된 복수의 메모리 셀과, 제어 유닛을 포함하는 메모리 디바이스를 제공한다. 제어 유닛은, 복수의 워드 라인 중 제 1 워드 라인에 대해 개략적 프로그래밍을 수행하고, 복수의 워드 라인 중 제 2 워드 라인에 대해 개략적 프로그래밍을 수행하고, 제 1 워드 라인 및 제 2 워드 라인에 대해 개략적 프로그래밍을 수행한 후 제 1 기간 동안 복수의 비트 라인 중 미선택된 비트 라인을 선충전하고, 제 1 기간 동안 제 1 워드 라인의 채널 전압을 감소시키고, 제 1 기간에 후속하는 제 2 기간 동안 제 1 워드 라인에 대해 미세 프로그래밍을 수행하도록 구성된다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면에 도시된 바람직한 실시예에 대한 이하의 상세한 설명을 읽는다면 당업자에게 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 NAND 스트링을 도시하는 평면도이다.
도 2는 본 발명의 실시예에 따른 NAND 스트링의 등가 회로를 도시하는 도면이다.
도 3은 본 발명의 실시예에 따른, 메모리 셀을 판독 및 프로그래밍하기 위한 판독/기록 회로를 갖는 메모리 디바이스(100)를 도시하는 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 셀 어레이의 예시적 구조를 도시하는 도면이다.
도 5는 본 발명의 실시예에 따른, 메모리 디바이스에서 메모리 셀 어레이를 프로그래밍하는 방법을 도시하는 흐름도이다.
도 6은 도 5에 도시된 방법을 실행하는 실시예를 도시하는 도면이다.
도 7은 본 발명의 다른 실시예에 따른, 메모리 디바이스에서 메모리 셀 어레이를 프로그래밍하는 방법을 도시하는 흐름도이다.
도 8은 도 7에 도시된 방법을 실행하는 실시예를 도시하는 도면이다.
도 1은 본 발명의 실시예에 따른 NAND 스트링을 도시하는 평면도이다. 도 2는 그 등가 회로를 도시하는 도면이다. NAND 구조를 사용하는 플래시 메모리 시스템에서, 다수의 트랜지스터는 직렬로 배열되고 2개의 선택 게이트 사이에 샌드위치되는데, 이는 NAND 스트링으로 지칭된다. 도 1 및 도 2에 도시된 NAND 스트링은, 직렬로 결합되고 상단 선택 게이트(SG_T)(드레인 측)와 하단 선택 게이트 (SG_B)(소스 측) 사이에 샌드위치된 4개의 트랜지스터(101~104)를 포함한다. 상단 선택 게이트(SG_T)는 NAND 스트링을 비트 라인 접촉부를 통해 비트 라인에 연결하도록 구성되고, 선택 게이트 라인(SGTL)에 적절한 전압을 인가함으로써 제어될 수 있다. 하단 선택 게이트(SG_B)는 NAND 스트링을 소스 라인에 연결하도록 구성되고, 선택 게이트 라인(SGBL)에 적절한 전압을 인가함으로써 제어될 수 있다. 트랜지스터(101~104) 각각은 제어 게이트 및 플로팅 게이트를 포함한다. 예를 들어, 트랜지스터(101)는 제어 게이트(CG1) 및 플로팅 게이트(FG1)를 포함하고, 트랜지스터(102)는 제어 게이트(CG2) 및 플로팅 게이트(FG2)를 포함하고, 트랜지스터(103)는 제어 게이트(CG3) 및 플로팅 게이트(FG3)를 포함하며, 트랜지스터(104)는 제어 게이트(CG4) 및 플로팅 게이트(FG4)를 포함한다. 제어 게이트(CG1)는 워드 라인(WL1)에 연결되고, 제어 게이트(CG2)는 워드 라인(WL2)에 연결되며, 제어 게이트(CG3)는 워드 라인(WL3)에 연결되고, 제어 게이트는 워드 라인(WL4)에 연결된다.
예시를 위해, 도 1 및 도 2는 NAND 스트링 내의 4개의 메모리 셀을 도시한다. 다른 실시예에서, NAND 스트링은 8개의 메모리 셀, 16개의 메모리 셀, 32개의 메모리 셀, 64개의 메모리 셀, 128개의 메모리 셀 등을 포함할 수 있다. 그러나, NAND 스트링 내의 메모리 셀의 수는 본 발명의 범위를 제한하지 않는다.
NAND 구조를 사용하는 플래시 메모리 시스템에 대한 전형적 아키텍처는 여러 개의 NAND 스트링을 포함한다. 각각의 NAND 스트링은 선택 라인(SGBL)에 의해 제어되는 하단 선택 게이트(SG_B)에 의해 소스 라인에 연결되고, 선택 라인(SGTL)에 의해 제어되는 상단 선택 게이트(SG_T)에 의해 연관된 비트 라인에 연결된다. 각각의 비트 라인과, 비트 라인 접촉부를 통해 그 비트 라인에 연결되는 각각의 NAND 스트링(들)은 메모리 셀 어레이의 열을 포함한다. 비트 라인은 다수의 NAND 스트링과 공유된다. 통상적으로, 비트 라인은 워드 라인에 수직인 방향으로 NAND 스트링의 상단에서 진행하고, 하나 이상의 감지 증폭기에 접속된다.
도 3은 본 발명의 실시예에 따른, 메모리 셀의 페이지(또는 다른 단위)를 동시에 판독 및 프로그래밍하기 위한 판독/기록 회로를 갖는 메모리 디바이스(100)를 도시하는 도면이다. 메모리 디바이스(100)는 메모리 셀의 (2차원 또는 3차원) 어레이(10), 제어 회로(20), 판독/기록 회로(30A 및 30B), 행 디코더(40A 및 40B), 열 디코더(50A 및 50B), 및 제어기(60)를 포함한다. 일 실시예에서, 다양한 주변 회로에 의한 메모리 어레이(10)로의 액세스는 어레이의 반대 측면들 상에서 대칭적 방식으로 구현되므로, 각각의 측면 상의 액세스 라인 및 회로의 밀도가 절반만큼 감소된다. 판독/기록 회로(30A 및 30B)는 메모리 셀의 페이지가 동시에 판독 또는 프로그래밍될 수 있게 하는 다수의 감지 블록(SB)을 포함한다. 메모리 셀의 어레이(10)는 행 디코더(40A 및 40B)를 통해 워드 라인에 의해 어드레싱가능하고, 열 디코더(50A 및 50B)를 통해 비트 라인에 의해 어드레싱가능하다. 전형적 실시예에서, 메모리 셀(10), 제어 회로(20), 판독/기록 회로(30A, 30B), 행 디코더(40A, 40B) 및 열 디코더(50A, 50B)는 메모리 칩(70) 상에서 제조될 수 있다. 커맨드 및 데이터는 신호 라인(82)을 통해 호스트와 제어기(60) 사이에서 전송되고, 신호 라인(84)을 통해 제어기(60)와 메모리 칩(70) 사이에서 전송된다. 메모리 디바이스(100)의 완성 후에 판독/기록 테스트를 실행하기 위해, 메모리 어레이(10)의 측면을 따라 전형적으로 위치된 더미 저장 영역(DMX 및 DMY)에, 복수의 더미 셀, 더미 워드 라인 및 더미 비트 라인(도시되지 않음)이 배치될 수 있다.
제어 회로(20)는 메모리 셀의 어레이(10)에 대해 메모리 동작을 수행하기 위해 판독/기록 회로(30A 및 30B)와 협력하도록 구성된다. 제어 회로(20)는 상태 머신(22), 온-칩 어드레스 디코더(24) 및 전력 제어 모듈(26)을 포함한다. 상태 머신(22)은 메모리 동작의 칩-레벨 제어를 제공하도록 구성된다. 온-칩 어드레스 디코더(24)는 호스트 또는 메모리 제어기에 의해 사용되는 것과 행 디코더(40A, 40B) 및 열 디코더(50A, 50B)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공하도록 구성된다. 전력 제어 모듈(26)은 각각의 메모리 동작 동안 워드 라인 및 비트 라인에 공급된 전력 및 전압을 제어하도록 구성된다.
도 4는 본 발명의 실시예에 따른 메모리 셀의 어레이(10)의 예시적 구조를 도시하는 도면이다. 메모리 셀의 어레이(10)는 BLOCK1~BLOCKI로 표시되는 메모리 셀의 다수의 블록으로 분할되는데, 여기서 I는 양의 정수이고 전형적으로 큰 수와 동일하다. 블록은 비트 라인(BL1-BLM) 및 워드 라인(WL1 내지 WLN)의 공통 세트를 통해 액세스되는 NAND 스트링의 세트를 포함하는데, 여기서 M 및 N은 1보다 큰 정수이다. NAND 스트링의 하나의 단자는 상단 선택 게이트(선택 게이트 라인(SGTL)에 연결됨)를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 하단 선택 게이트(선택 게이트 라인(SGBL)에 연결됨)를 통해 소스 라인에 연결된다. 각각의 블록은 통상적으로 다수의 페이지로 분할된다. 일 실시예에서, 블록은 종래의 소거 단위이고 페이지는 종래의 프로그래밍 단위이다. 그러나, 소거/프로그램의 다른 단위가 또한 사용될 수 있다.
일 실시예에서, 메모리 셀의 어레이(10)는 p-형 기판, p-형의 기판 내의 n-웰, 및 n-웰 내의 p-웰을 포함하는 트리플 웰(triple well)을 포함한다. 채널 영역, 소스 영역 및 드레인 영역은 통상적으로 p-웰 내에 위치된다. p-웰 및 n-웰은 p-형 기판의 일부로 간주되는데, 메모리 셀의 전체 어레이(10)는 하나의 p-웰 내에 있고, p-웰 내의 트렌치는 NAND 스트링들 사이의 전기적 절연을 제공한다. 다른 실시예에서, 메모리 셀의 어레이(10)는 n-형 기판, n-형의 기판 내의 p-웰, 및 p-웰 내의 n-웰을 포함하는 트리플 웰을 포함한다. p-웰 및 n-웰은 n-형 기판의 일부로 간주되는데, 여기서 채널 영역, 소스 영역 및 드레인 영역은 전형적으로 n-웰 내에 위치한다. 그러나, NAND 스트링 내에서의 메모리 셀의 구현은 본 발명의 범위를 제한하지 않는다.
본 발명에서, 메모리 디바이스(100)는 메모리 셀의 어레이(10)가 3D QLC 구조로 배치되는 NAND 메모리 디바이스일 수 있다. 그러나, 메모리 디바이스(100)의 타입은 본 발명의 범위를 제한하지 않는다.
도 5는 본 발명의 일 실시예에 따른, 메모리 디바이스(100) 내의 메모리 셀의 어레이(10)를 프로그래밍하는 방법을 도시하는 흐름도이다. 예시를 위해, 복수의 비트 라인(BL1-BLM) 중 비트 라인(BLm)에 의해 제어되고 워드 라인(WL1~WLN)의 공통 세트 중 2개의 인접한 워드 라인(WLn 및 WLn+1)에 의해 제어되는 메모리 셀이 어드레싱되는데, 여기서 m은 M보다 작은 양의 정수이고 n은 N보다 작은 양의 정수이다. 도 5의 흐름도는 이하의 단계를 포함한다:
단계 510: 워드 라인(WLn)에 대해 개략적 프로그래밍(coarse programming)을 수행한다.
단계 520: 워드 라인(WLn+1)에 대해 개략적 프로그래밍을 수행한다.
단계 530: 제 1 기간 동안 미선택된 비트 라인(BLm)을 선충전한다.
단계 540: 제 1 기간의 시작 시에 미선택된 비트 라인(BLm)과 미선택된 워드 라인(WLn+1) 사이의 채널을 턴 온하고, 제 1 기간의 종료 전에 미선택된 비트 라인(BLm)과 미선택된 워드 라인(WLn+1) 사이의 채널을 턴 오프한다.
단계 550: 제 1 기간에 후속하는 제 2 기간 동안 선택된 워드 라인(WLn)에 대해 미세 프로그래밍(fine programming)을 수행한다.
일 실시예에서, 제어 회로(20), 판독/기록 회로(30A 및 30B), 행 디코더(40A 및 40b), 열 디코더(50A 및 50B) 및/또는 제어기(60) 중 하나 또는 이들의 임의의 조합은 도 5에 도시된 프로그래밍의 프로세스를 수행할 수 있는 제어 유닛으로 지칭될 수 있다.
단계 510에서, 워드 라인(WLn)을 제 1 전압(VPGM1)으로 램핑함으로써 워드 라인(WLn)에 대해 개략적 프로그래밍이 수행될 수 있다. 워드 라인(WLn) 상의 둘 이상의 페이지가 프로그래밍되어야 하는 경우, 프로그램될 모든 페이지는 다음 워드 라인(WLn+1)으로 진행하기 전에 개략적-프로그래밍된다.
단계 520에서, 워드 라인(WLn+1)을 제 1 전압(VPGM1)으로 램핑함으로써 워드 라인(WLn+1)에 대해 개략적 프로그래밍이 수행될 수 있다. 워드 라인(WLn+1) 상의 둘 이상의 페이지가 프로그래밍되어야 하는 경우, 프로그램될 모든 페이지는 다음 워드 라인으로 진행하기 전에 개략적-프로그래밍된다.
도 6은 도 5에 도시된 방법의 단계들(530 및 540)을 실행하는 실시예를 도시하는 도면이다. 도 6은 도 5의 흐름도와 함께 설명될 관련 신호 라인의 레벨을 도시한다.
단계 530에서, 제 1 기간 동안 제 1 폭(W1)을 갖는 프리-펄스 전압(pre-pulse voltage)(VPP1)을 미선택된 비트 라인(BLm)에 인가함으로써 미선택된 비트 라인(BLm)은 선충전될 수 있다. 단계 540에서, 제 1 기간의 시작 시에 제 2 폭(W2)을 갖는 제 2 프리-펄스 전압(VPP2)을 미선택된 워드 라인(WLn+1)에 인가함으로써 미선택된 비트 라인(BLm)과 미선택된 워드 라인(WLn+1) 사이의 채널이 턴 온될 수 있는데, 여기서 제 2 폭(W2)은 제 1 폭(W1)보다 작다. 또한, 프리-펄스 전압들(VPP1 및 VPP2)의 상승 에지는 미선택된 비트 라인(BLm)과 미선택된 워드 라인(WLn+1) 사이의 채널이 제 1 기간의 종료 전에 턴 오프될 수 있도록 정렬된다. 따라서, 단계 510에서 생성된 선택된 워드 라인(WLn) 상의 잔류 전자는 미선택된 비트 라인(BLm)과 미선택된 워드 라인(WLn+1) 사이의 채널을 통해 배출될 수 있다.
본 발명에서, 메모리 디바이스(100) 내의 메모리 셀의 어레이(10)를 프로그래밍하는 방법은, 제 1 기간 동안, 프리-펄스 전압(VCC)을 인가하고, 더미 저장 영역(DMY)을 프리-펄스 전압(VPP1)에서 바이어싱하고, 워드 라인(WLn+1)을 제외한 모든 워드 라인을 접지 전압에서 바이어싱함으로써 미선택된 선택 게이트 라인들(SGTL 및 SGBL)을 선충전하는 단계를 더 포함할 수 있다.
단계 550에서, 제 2 기간 동안, 미선택된 비트 라인(BLm) 및 미선택된 선택 게이트 라인들(SGTL 및 SGBL)을 접지 전압에서 바이어싱하고, 더미 저장 영역(DMY)을 패스 전압(VPASS)으로 램핑하고, 선택된 워드 라인(WLn)을 패스 전압(VPASS)으로 램핑하고 이어서 제 1 전압(VPGM1) 및 패스 전압(VPASS)보다 큰 제 2 전압(VRGM2)으로 램핑하며, 워드 라인(WLn)을 제외한 모든 워드 라인을 패스 전압(VPASS)으로 램핑함으로써, 제 2 기간 동안 선택된 워드 라인(WLn)에 대해 미세 프로그래밍이 수행될 수 있다. 워드 라인(WLn) 상의 둘 이상의 페이지가 프로그래밍되어야 하는 경우, 프로그램될 모든 페이지는 다음 워드 라인(WLn+1)으로 진행하기 전에 미세-프로그래밍된다.
도 7은 본 발명의 다른 실시예에 따른, 메모리 디바이스(100) 내의 메모리 셀의 어레이(10)를 프로그래밍하는 방법을 도시하는 흐름도이다. 예시를 위해, 복수의 비트 라인(BL1-BLM) 중 비트 라인(BLm)에 의해 제어되고 워드 라인(WL1~WLN)의 공통 세트 중 2개의 인접한 워드 라인(WLn 및 WLn+1)에 의해 제어되는 메모리 셀이 어드레싱되는데, 여기서 m은 M보다 작은 양의 정수이고 n은 N보다 작은 양의 정수이다. 도 7의 흐름도는 이하의 단계를 포함한다:
단계 710: 워드 라인(WLn)에 대해 개략적 프로그래밍을 수행한다.
단계 720: 워드 라인(WLn+1)에 대해 개략적 프로그래밍을 수행한다.
단계 730: 제 1 기간 동안 미선택된 비트 라인(BLm)을 선충전한다.
단계 740: 제 1 기간 동안 선택된 워드 라인(WLn)의 채널 전압을 감소시킨다.
단계 750: 제 1 기간에 후속하는 제 2 기간 동안 선택된 워드 라인(WLn)에 대해 미세 프로그래밍을 수행한다.
단계 710 내지 730 및 750의 구현은 이전에 언급된 단계 510 내지 530 및 550의 구현과 유사하다.
도 8은 도 7에 도시된 방법의 단계들(730 및 740)을 실행하는 실시예를 도시하는 도면이다. 도 8은 도 7의 흐름도와 함께 설명될 관련 신호 라인의 레벨을 도시한다.
단계 740에서, 제 1 기간 동안 선택된 워드 라인에 음의 프리-펄스 전압(VPP3)을 인가함으로써 선택된 워드 라인(WLn)의 채널 전압은 감소될 수 있다. 따라서, 단계 710에서 생성된 선택된 워드 라인(WLn) 상의 잔류 전자는 선택된 워드 라인(WLn)으로부터 방출될 수 있다.
본 발명에서는, 전체 프로그래밍 속도를 향상시키기 위해 개략적 및 미세 프로그래밍이 채택될 수 있다. 선택된 워드 라인을 개략적-프로그래밍한 후 선택된 워드 라인을 미세-프로그래밍하기 전에, 개략적-프로그래밍 동안 생성되는 선택된 워드 라인 상의 잔류 전자를 배출하기 위해 대응하는 미선택된 비트 라인과 인접한 미선택된 워드 라인 사이의 채널이 턴 온될 수 있다. 대안적으로, 개략적-프로그래밍 동안 생성되는 선택된 워드 라인 상의 잔류 전자를 방출하기 위해 선택된 워드 라인의 채널 전압이 감소될 수 있다. 따라서, 본 방법은 메모리 디바이스 내의 메모리 셀을 프로그래밍할 때 프로그램 교란을 감소시킬 수 있다.
당업자는 본 발명의 교시를 유지하는 동안 장치 및 방법의 다수의 수정 및 변경이 이루어질 수 있음을 쉽게 알아챌 것이다. 따라서, 위에서의 개시는 첨부된 청구항들의 경계 및 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 메모리 디바이스로서,
    복수의 행의 복수의 메모리 셀과,
    상기 메모리 셀의 상기 복수의 행에 각각 결합된 복수의 워드 라인과,
    상기 복수의 워드 라인을 통해 상기 복수의 메모리 셀에 결합된 제어 회로를 포함하되,
    상기 제어 회로는,
    상기 복수의 워드 라인 중 제 1 워드 라인에 제 1 프로그램 전압을 인가하고 ― 상기 제 1 워드 라인은 상기 메모리 셀의 상기 복수의 행 중 제 1 행에 결합됨 ―,
    상기 제 1 워드 라인에 상기 제 1 프로그램 전압을 인가한 후, 상기 복수의 워드 라인 중 제 2 워드 라인에 제 2 프로그램 전압을 인가하고 ― 제 2 워드 라인은 상기 메모리 셀의 상기 복수의 행 중 제 2 행에 결합됨 ―,
    상기 제 2 워드 라인에 상기 제 2 프로그램 전압을 인가한 후, 상기 제 1 워드 라인에 제 1 선충전 전압(pre-charge voltage)을 인가하고 상기 제 2 워드 라인에 상기 제 1 선충전 전압보다 큰 제 2 선충전 전압을 인가하도록 구성되는,
    메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 선충전 전압은 접지 전압이고, 상기 제 2 선충전 전압은 양의 바이어스 전압인,
    메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 복수의 메모리 셀 중 상기 제 2 워드 라인에 결합된 메모리 셀의 채널은 상기 제 2 선충전 전압에 의해 턴 온되는,
    메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 선충전 전압은 음의 바이어스 전압이고, 상기 제 2 선충전 전압은 접지 전압인,
    메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 제어 회로는 또한, 상기 제 1 선충전 전압 및 상기 제 2 선충전 전압을 인가한 후에, 상기 제 1 워드 라인에 제 3 프로그램 전압을 인가하고, 상기 제 2 워드 라인에 패스 전압(pass voltage)을 인가하도록 구성되고, 상기 제 3 프로그램 전압은 상기 패스 전압보다 큰,
    메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 제어 회로는 또한, 상기 제 3 프로그램 전압 및 상기 패스 전압을 인가한 후, 상기 제 2 워드 라인에 상기 제 2 프로그램 전압보다 큰 제 4 프로그램 전압을 인가하도록 구성되는,
    메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 제 2 워드 라인은 상기 제 1 워드 라인에 인접하는,
    메모리 디바이스.
  8. 시스템으로서,
    메모리 디바이스와,
    상기 메모리 디바이스에 결합된 제어기를 포함하되,
    상기 메모리 디바이스는,
    복수의 행의 복수의 메모리 셀과,
    상기 메모리 셀의 상기 복수의 행에 각각 결합된 복수의 워드 라인과,
    상기 복수의 워드 라인을 통해 상기 복수의 메모리 셀에 결합된 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 복수의 워드 라인 중 제 1 워드 라인에 제 1 프로그램 전압을 인가하고 ― 상기 제 1 워드 라인은 상기 메모리 셀의 상기 복수의 행 중 제 1 행에 결합됨 ―,
    상기 제 1 워드 라인에 상기 제 1 프로그램 전압을 인가한 후, 상기 복수의 워드 라인 중 제 2 워드 라인에 제 2 프로그램 전압을 인가하고 ― 제 2 워드 라인은 상기 메모리 셀의 상기 복수의 행 중 제 2 행에 결합됨 ―,
    상기 제 2 워드 라인에 상기 제 2 프로그램 전압을 인가한 후, 상기 제 1 워드 라인에 제 1 선충전 전압을 인가하고 상기 제 2 워드 라인에 상기 제 1 선충전 전압보다 큰 제 2 선충전 전압을 인가하도록 구성되고,
    상기 제어기는, 상기 제어 회로로 하여금 상기 복수의 워드 라인에 프로그램 전압 및 선충전 전압을 인가하게 하는 커맨드를 상기 메모리 디바이스에 전송하도록 구성되는,
    시스템.
  9. 제 8 항에 있어서,
    상기 제 1 선충전 전압은 접지 전압이고, 상기 제 2 선충전 전압은 양의 바이어스 전압인,
    시스템.
  10. 제 9 항에 있어서,
    상기 복수의 메모리 셀 중 상기 제 2 워드 라인에 결합된 메모리 셀의 채널은 상기 제 2 선충전 전압에 의해 턴 온되는,
    시스템.
  11. 제 8 항에 있어서,
    상기 제 1 선충전 전압은 음의 바이어스 전압이고, 상기 제 2 선충전 전압은 접지 전압인,
    시스템.
  12. 제 8 항에 있어서,
    상기 제어 회로는 또한, 상기 제 1 선충전 전압 및 상기 제 2 선충전 전압을 인가한 후에, 상기 제 1 워드 라인에 제 3 프로그램 전압을, 상기 제 2 워드 라인에 패스 전압을 동시에 인가하도록 구성되고, 상기 제 3 프로그램 전압은 상기 패스 전압보다 큰,
    시스템.
  13. 제 12 항에 있어서,
    상기 제어 회로는 또한, 상기 제 3 프로그램 전압 및 상기 패스 전압을 인가한 후, 상기 제 2 워드 라인에 상기 제 2 프로그램 전압보다 큰 제 4 프로그램 전압을 인가하도록 구성되는,
    시스템.
  14. 제 8 항에 있어서,
    상기 제 2 워드 라인은 상기 제 1 워드 라인에 인접하는,
    시스템.
  15. 메모리 디바이스를 프로그래밍하는 방법으로서,
    상기 메모리 디바이스는,
    복수의 행의 복수의 메모리 셀과,
    상기 메모리 셀의 상기 복수의 행에 각각 결합된 복수의 워드 라인을 포함하고,
    상기 방법은,
    상기 복수의 워드 라인 중 제 1 워드 라인에 제 1 프로그램 전압을 인가하는 단계 ― 상기 제 1 워드 라인은 상기 메모리 셀의 상기 복수의 행 중 제 1 행에 결합됨 ― 와,
    상기 제 1 워드 라인에 상기 제 1 프로그램 전압을 인가한 후, 상기 복수의 워드 라인 중 제 2 워드 라인에 제 2 프로그램 전압을 인가하는 단계 ― 제 2 워드 라인은 상기 메모리 셀의 상기 복수의 행 중 제 2 행에 결합됨 ― 와,
    상기 제 2 워드 라인에 상기 제 2 프로그램 전압을 인가한 후, 상기 제 1 워드 라인에 제 1 선충전 전압을 인가하고 상기 제 2 워드 라인에 상기 제 1 선충전 전압보다 큰 제 2 선충전 전압을 인가하는 단계를 포함하는,
    방법.
  16. 제 15 항에 있어서,
    상기 제 1 선충전 전압은 접지 전압이고, 상기 제 2 선충전 전압은 양의 바이어스 전압인,
    방법.
  17. 제 16 항에 있어서,
    상기 복수의 메모리 셀 중 상기 제 2 워드 라인에 결합된 메모리 셀의 채널은 상기 제 2 선충전 전압에 의해 턴 온되는,
    방법.
  18. 제 15 항에 있어서,
    상기 제 1 선충전 전압은 음의 바이어스 전압이고, 상기 제 2 선충전 전압은 접지 전압인,
    방법.
  19. 제 15 항에 있어서,
    상기 제 1 선충전 전압 및 상기 제 2 선충전 전압을 인가한 후에, 상기 제 1 워드 라인에 제 3 프로그램 전압을, 상기 제 2 워드 라인에 패스 전압을 동시에 인가하는 단계를 더 포함하되, 상기 제 3 프로그램 전압은 상기 패스 전압보다 큰,
    방법.
  20. 제 19 항에 있어서,
    상기 제 3 프로그램 전압 및 상기 패스 전압을 인가한 후, 상기 제 2 워드 라인에 상기 제 2 프로그램 전압보다 큰 제 4 프로그램 전압을 인가하는 단계를 더 포함하는,
    방법.
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