TW202115733A - 對記憶體裝置進行編程的方法及相關記憶體裝置 - Google Patents

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Abstract

當對包括耦合到多個字元線和多個位元線的多個儲存單元的記憶體裝置進行編程時，對多個字元線中的兩個相鄰的第一和第二字元線執行粗略編程。接下來，在對第一字元線和第二字元線執行粗略編程之後的第一時段期間，對多個位元線中的未選擇的位元線進行預充電。另外，在第一時段的開始時導通未選擇的位元線和第二字元線之間的通道，並且在第一時段的結束之前關斷該通道。然後，在第一時段之後的第二時段期間，對第一字元線執行精細編程。

Description

對記憶體裝置進行編程的方法及相關記憶體裝置
本發明相關於一種對記憶體裝置進行編程的方法及相關記憶體裝置，尤指一種對具有3D QLC結構的記憶體裝置進行編程的方法及相關記憶體裝置。
半導體記憶體在各種電子器件中的應用越來越廣泛。例如，非揮發性記憶體常被應用於蜂窩電話、數位相機、個人數位助理、行動計算裝置、固定式計算裝置和其他裝置中。近年已提出了使用三維（3D）堆疊記憶體結構的超高密度的儲存器件，有時被稱為BiCS(Bit Cost Scalable)架構。例如，可以由交替的導電和電介質層的陣列形成3D NAND堆疊快閃記憶體器件。在這些層中鑽存儲孔，以同時限定許多存儲層。然後透過用適當的材料填充存儲孔來形成NAND串，而儲存單元的控制閘極由導電層提供。
單階儲存單元（SLC）非揮發性記憶體只能在每個記憶單位內存儲僅一個位元，而多階儲存單元（MLC）非揮發性記憶體可以每個記憶單位內存儲多於一個位元。例如，每個記憶單位具有16個電壓電位的NAND記憶體可以稱為四階儲存單元（QLC）記憶體，並且可以在每一記憶單位呈現4位元的資料。
每個平面NAND記憶體由透過多個字元線和位元線連接的儲存單元的陣列組成。逐頁地(page-by-page)將資料編程到平面NAND記憶體中或從平面NAND記憶體中讀取該資料。為了減輕浮閘(floating gate)到浮閘耦合的影響，可以透過粗略編程(coarse programming)和精細編程(fine programming)來對3D QLC NAND記憶體進行編程以提高整體編程速度。在現有技術的編程方法中，透過粗略編程將第一字元線編程為第一電壓VPGM1 ，透過粗略編程將第二字元線編程為第一電壓VPGM1 ，透過精細編程將第一字元線編程為第二電壓VPGM2 ，透過精細編程將第二字元線編程為第二電壓VPGM2 ，其中PGM2 >VPGM1 。
第一字元線的精細編程期間，當選擇的位元線被預充電時，第一和第二字元線之間的信號路徑被切斷，並且在對第一字元線進行粗略編程時生成的殘留電子不能被排出。因此，現有技術的編程方法往往引起編程干擾(program disturb)。
本發明提供一種對記憶體裝置進行編程的方法，該記憶體裝置包括多個儲存單元，該多個儲存單元耦合到多個字元線和多個位元線。該方法包括對該多個字元線中的一第一字元線執行一粗略編程；對該多個字元線中的一第二字元線執行該粗略編程；在對該第一字元線和該第二字元線執行該粗略編程之後的一第一時段期間，對該多個位元線中的一未選擇位元線進行預充電；在該第一時段的開始時導通該未選擇的位元線與該第二字元線之間的通道，並在該第一時段的結束之前關斷該未選擇的位元線與該第二字元線之間的該通道；以及在該第一時段之後的第二時段期間，對該第一字元線執行精細編程。
本發明另提供一種對記憶體裝置進行編程的方法，該記憶體裝置包括多個儲存單元，該多個儲存單元耦合到多個字元線和多個位元線。該方法包括對該多個字元線中的一第一字元線執行粗略編程；對該多個字元線中的一第二字元線執行該粗略編程；在對該第一字元線和該第二字元線執行該粗略編程之後的第一時段期間，對該多個位元線中的一未選擇的位元線進行預充電；在該第一時段期間降低該第一字元線的通道電壓；以及在該第一時段之後的一第二時段期間，對該第一字元線執行精細編程。
本發明另提供一種記憶體裝置，其包括多個字元線、多個位元線、耦合到該多個字元線和該多個位元線之多個儲存單元，以及一控制單元。該控制單元用來對該多個字元線中的一第一字元線執行一粗略編程；對該多個字元線中的一第二字元線執行該粗略編程；在對該第一字元線和該第二字元線執行該粗略編程之後的一第一時段期間，對該多個位元線中的一未選擇的位元線進行預充電；在該第一時段的開始時導通該未選擇的位元線與該第二字元線之間的一通道，並在該第一時段的結束之前關斷該未選擇的位元線與該第二字元線之間的該通道；以及在該第一時段之後的一第二時段期間，對該第一字元線執行一精細編程。
本發明另提供一種記憶體裝置，其包括多個字元線、多個位元線、耦合到該多個字元線和該多個位元線之多個儲存單元，以及一控制單元。該控制單元用來對該多個字元線中的一第一字元線執行一粗略編程；對該多個字元線中的一第二字元線執行該粗略編程；在對該第一字元線和該第二字元線執行該粗略編程之後的一第一時段期間，對該多個位元線中的一未選擇的位元線進行預充電；在該第一時段期間降低該第一字元線的通道電壓；以及在該第一時段之後的第二時段期間，對該第一字元線執行一精細編程。
第1圖為本發明的實施例中NAND串的上視圖。第2圖為本發明的實施例中NAND串之等效電路的示意圖。在使用NAND結構的快閃記憶體系統中，多個電晶體串聯於兩個選擇閘極之間，其被稱為NAND串。第1圖和第2圖中所描繪的NAND串包括串聯耦合並夾在頂部選擇閘極SG_T（在汲極側）和底部選擇閘極SG_B（在源極側）之間的四個電晶體101~104。頂部選擇閘極SG_T被佈置用於經由位元線接觸部將NAND串連接到位元線，並且可以透過向選擇閘極線SGTL施加適當的電壓來控制該頂部選擇閘極SG_T。底部選擇閘極SG_B被佈置用於將NAND串連接到源極線，並且可以透過向選擇閘極線SGBL施加適當的電壓來控制該底部選擇閘極SG_B。每一電晶體101~104各包括控制閘極和浮置閘極(floating gate)。例如，電晶體101包括控制閘極CG1和浮置閘極FG1，電晶體102包括控制閘極CG2和浮置閘極FG2，電晶體103包括控制閘極CG3和浮置閘極FG3，並且電晶體104包括控制閘極CG4和浮置閘極FG4。控制閘極CG1連接到字元線WL1，控制閘極CG2連接到字元線WL2，控制閘極CG3連接到字元線WL3，並且控制閘極CG4連接到字元線WL4。
為了說明的目的，第1圖和第2圖顯示了NAND​​串中的四個儲存單元。在其他實施例中，NAND串可以包括8個儲存單元、16個儲存單元、32個儲存單元、64個儲存單元、128個儲存單元等。然而，NAND串中的儲存單元的數量並不限定本發明之範疇。
用於使用NAND結構的快閃記憶體系統的典型架構包括若干NAND串。每個NAND串透過由選擇線SGBL控制的其底部選擇閘極SG_B連接到源極線，並且透過由選擇線SGTL控制的其頂部選擇閘極SG_T連接到其相關聯的位元線。每個位元線和經由位元線接觸部連接到該位元線的相應的NAND串（單個或多個）包括記憶體單元的陣列的列。位元線被多個NAND串共用。典型地，位元線在垂直於字元線的方向上在NAND串的頂部延伸，並連接到一個或多個感測放大器。
第3圖為本發明實施例中具有用於並行地對儲存單元的頁面（或其他單元）進行讀取和編程的讀/寫電路的記憶體裝置100的示意圖。記憶體裝置100包括儲存單元10的陣列（二維或三維）、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B以及控制器60。在一個實施例中，在陣列的相對側上以對稱的方式實現各種週邊電路對記憶體陣列10的讀取，使得在每側上的讀取線和電路的密度減小一半。讀/寫電路30A和30B包括多個感測區塊SB，其允許對儲存單元的頁面並行地進行讀取或編程。儲存單元10的陣列可透過字元線經由行解碼器40A和40B以及透過位元線經由列解碼器50A和50B定址。在典型的實施例中，儲存單元10、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B以及列解碼器50A和50B可以被製造在存儲晶片70上。命令和資料透過信號線82在主機和控制器60之間傳送，並且透過信號線84在控制器60和存儲晶片70之間傳送。可以在虛設儲存區DMX和DMY中佈置多個虛設單元、虛設字元線和虛設位元線（未示出），虛設儲存區DMX和DMY典型地沿存儲陣列10的側面設置，用於在記憶體裝置100完成後進行讀/寫測試。
控制電路20被配置為與讀/寫電路30A和30B協作以對儲存單元10的陣列執行存儲操作。控制電路20包括狀態機(state machine)22、晶載位址解碼器(on-chip address decoder)24和功率控制模組26。狀態機22被配置為提供存儲操作的晶片級控制。晶載位址解碼器(24被配置為在主機或存儲控制器使用的位址到行解碼器40A、40B和列解碼器50A、50B使用的硬體位址之間提供位址介面。功率控制模組26被配置為在每次存儲操作期間控制提供給字元線和位元線的功率和電壓。
第4圖為本發明實施例中儲存單元10的陣列結構的示意圖。儲存單元10的陣列被分成由BLOCK1 ~BLOCKI 表示的儲存單元的多個區塊(block)，其中I是正整數，並且典型地等於較大的數。區塊包含一組NAND串，該一組NAND串被經由位元線BL1 -BLM 和一組公共字元線WL1 ~WLN 讀取，其中M和N是大於1的整數。NAND串的一個端子經由頂部選擇閘極（連接到選擇閘極線SGTL）連接到對應的位元線，並且另一端子經由底部選擇閘極（連接到選擇閘極線SGBL）連接到源極線。每個區塊典型地被分成多個頁面(page)。在一個實施例中，區塊是常規擦除(erase)的單位，而頁面是常規編程的單位。然而，也可以使用擦除/編程的其他單位。
在實施例中，儲存單元10的陣列包括三重井，該三重井包括p型基板、在p型基板內的n井以及在n井內的p井。通道區、源極區和汲極區典型地位於p井中。p井和n井被視為是p型基板的一部分，其中儲存單元10的整個陣列在一個p井內，p井中的溝槽在NAND串之間提供電隔離。在另一實施例中，儲存單元10的陣列包括三重井，該三重井包括n型基板、在n型基板內的p井以及在p井內的n井。p井和n井被視為是n型基板的一部分，其中通道區、源極區和汲極區典型地位於n井中。然而，NAND串中的儲存單元的實施方式並不限定本發明之範疇。
在本發明中，記憶體裝置100可以是NAND記憶體裝置，其中儲存單元10的陣列以3D QLC結構佈置。然而，記憶體裝置100的類型並不限定本發明之範疇。
第5圖為本發明實施例中對記憶體裝置100中的儲存單元10的陣列進行編程的方法的流程圖。為了說明的目的，由多個位元線BL1 -BLM 中的位元線BLm 和該組公共字元線WL1 ~WLN 中的兩個相鄰的字元線WLn 和WLn+1 控制的儲存單元來作說明，其中m是小於M的正整數並且n是小於N的正整數。第5圖中的流程圖包括以下步驟：
步驟510： 對字元線WLn 執行粗略編程。
步驟520： 對字元線WLn+1 執行粗略編程。
步驟530： 在第一時段期間對未選擇的位元線BLm 進行預充電。
步驟540： 在第一時段的開始時導通未選擇的位元線BLm 與未選擇的字元線WLn+1 之間的通道，並在第一時段的結束之前關斷未選擇的位元線BLm 與未選擇的字元線WLn+1 之間的通道。
步驟550： 在接續第一時段之的第二時段的期間，對選擇的字元線WLn 執行精細編程。
在一實施例中，用來執行如第5圖所示編程過程的控制單元可包含控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B和/或控制器60中的一個或任意組合。
在步驟510中，可以透過將字元線WLn 提升到第一電壓VPGM1 來對字元線WLn 執行粗略編程。如果要對字元線WLn 上的一個以上的頁面進行編程，則在進行到下一個字元線WLn+1 之前，需對要編程的所有頁面進行粗略編程。
在步驟520中，可以透過將字元線WLn+1 提升到第一電壓VPGM1 來對字元線WLn+1 進行粗略編程。如果要對字元線WLn+1 上的一個以上的頁面進行編程，則在進行到下一個字元線之前，需對要編程的所有頁面進行粗略編程。
第6圖為執行第5圖所示方法中步驟530和540時之示意圖。第6圖顯示了相關信號線的電位，將與第5圖的流程圖一同作說明。
在步驟530中，可以透過在第一時段期間向未選擇的位元線BLm 施加具有第一寬度W1的預脈衝電壓VPP1 來對未選擇的位元線BLm 進行預充電。在步驟540中，未選擇的位元線BLm 和未選擇的字元線WLn+1 之間的通道可透過在第一時段的開始時向未選擇的字元線WLn+1 施加具有第二寬度W2的第二預脈衝電壓VPP2 而導通，其中第二寬度W2小於第一寬度W1。還有，預脈衝電壓VPP1 和VPP2 的上升邊緣彼此對齊，使得未選擇的位元線BLm 和未選擇的字元線WLn+1 之間的通道可以在第一時段的結束之前關斷。因此，可以經由未選擇的位元線BLm 與未選擇的字元線WLn+1 之間的通道排出在步驟510中被選擇的字元線WLn 上產生的殘留電子。
在本發明中，對記憶體裝置100中的儲存單元10的陣列進行編程的方法可以進一步包括透過在第一時段期間施加預脈衝電壓VCC 、將虛設儲存區DMY偏置於預脈衝電壓VPP1 以及將除字元線WLn+1 之外的所有字元線偏置於接地電壓來對未選擇的選擇閘極線SGTL和SGBL進行預充電。
在步驟550中，可以透過在第二時段期間將未選擇的位元線BLm 和未選擇的選擇閘極線SGTL和SGBL偏置於接地電壓、將虛設儲存區DMY升至透過電壓VPASS 、將選擇的字元線WLn 升至透過電壓VPASS 並且接著升至大於第一電壓VPGM1 和透過電壓VPASS 的第二電壓VPGM2 、以及將除字元線WLn 以外的所有字元線升至透過電壓VPASS 來在第二時段期間對選擇的字元線WLn 執行精細編程。如果要對字元線WLn 上的一個以上的頁面進行編程，則在進行到下一個字元線WLn+1 之前，需對要編程的所有頁進行精細編程。
第7圖為本發明另一實施例中對記憶體裝置100中的儲存單元10的陣列進行編程的方法的流程圖。為了說明的目的，由多個位元線BL1 -BLM 中的位元線BLm 和該組公共字元線WL1 ~WLN 中的兩個相鄰的字元線WLn 和WLn+1 控制的儲存單元來作說明，其中m是小於M的正整數，並且n是小於N的正整數。第7圖中的流程圖包括以下步驟：
步驟710： 對字元線WLn 執行粗略編程。
步驟720： 對字元線WLn+1 執行粗略編程。
步驟730： 在第一時段期間對未選擇的位元線BLm 進行預充電。
步驟740： 在第一時段期間降低選擇的字元線WLn 的通道電壓。
步驟750： 在接續第一時段之第二時段的期間，對所選擇的字元線WLn 執行精細編程。
步驟710-730和750的實施方式與前述的步驟510-530和550的實施方式相類似。
第8圖為執行第7圖所示方法中步驟730和740時之示意圖。第8圖顯示了相關信號線的電位，將與第7圖的流程圖一同作說明。
在步驟740中，可以透過在第一時段期間向選擇的字元線WLn 施加負預脈衝電壓VPP3 來降低選擇的字元線WLn 的通道電壓。因此，在步驟710中選擇的字元線WLn 上產生的殘留電子可以被從選擇的字元線WLn 排出。
在本發明中，可以採用粗略和精細編程以提高整體編程速度。在對選擇的字元線進行粗略編程之後並且在對選擇的字元線進行精細編程之前，可以導通對應的未選擇的位元線和相鄰的未選擇的字元線之間的通道，以排出選擇的字元線上的在粗略編程期間生成的殘留電子。替代地，可以降低選擇的字元線的通道電壓，以便排出選擇的字元線上的在粗略編程期間生成的殘留電子。因此，本方法可以減少在對記憶體裝置中的儲存單元進行編程時的編程干擾。 以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:儲存單元陣列 20:控制電路 22:狀態機 24:晶載位址解碼器 26:功率控制模組 30A、30B:讀/寫電路 40A、40B:行解碼器 50A、50B:列解碼器 60:控制器 70:存儲晶片 82、84:信號線 100:記憶體裝置 101～104:電晶體 510~550、710~750:步驟 SB:感測區塊 BLOCK1 ~BLOCKI :區塊 DMX、DMY:虛設儲存區 CG1～CG4:控制閘極 FG1～FG4:浮置閘極 SG_T:頂部選擇閘極 SG_B:底部選擇閘極 SGTL、SGBL:選擇閘極線 WL1～WL4、WL1 ~WLN :字元線 BL1 -BLM :位元線
第1圖為本發明的實施例中NAND串的上視圖。 第2圖為本發明的實施例中NAND串之等效電路的示意圖。 第3圖為本發明實施例中具有用於並行地對儲存單元的頁面進行讀取和編程的讀/寫電路的記憶體裝置的示意圖。 第4圖為本發明實施例中儲存單元的陣列結構的示意圖。 第5圖為本發明一實施例中對記憶體裝置中的儲存單元的陣列進行編程的方法的流程圖。 第6圖為執行第5圖所示方法時之示意圖。 第7圖為本發明另一實施例中對記憶體裝置中的儲存單元的陣列進行編程的方法的流程圖。 第8圖為執行第7圖所示方法時之示意圖。
510~550:步驟

Claims (16)

  1. 一種對記憶體裝置進行編程的方法，該記憶體裝置包括多個儲存單元，該多個儲存單元耦合到多個字元線(word line)和多個位元線(bit line)，該方法包括： 對該多個字元線中的一第一字元線執行一粗略編程； 對該多個字元線中的一第二字元線執行該粗略編程； 在對該第一字元線和該第二字元線執行該粗略編程之後的一第一時段期間，對該多個位元線中的一未選擇位元線進行預充電； 在該第一時段的開始時導通該未選擇的位元線與該第二字元線之間的通道，並在該第一時段的結束之前關斷該未選擇的位元線與該第二字元線之間的該通道；以及 在該第一時段之後的第二時段期間，對該第一字元線執行精細編程。
  2. 如請求項1所述之方法，另包括： 透過在該第一時段期間向該未選擇的位元線施加具有第一寬度的第一預脈衝電壓來對該未選擇的位元線進行預充電；以及 透過向一未選擇的字元線施加具有第二寬度的第二預脈衝電壓來導通和關斷該未選擇的位元線與該第二字元線之間的該通道，其中該第二寬度小於該第一寬度。
  3. 如請求項2所述之方法，其中該第一預脈衝電壓的上升邊緣和該第二預脈衝電壓的上升邊緣彼此對齊。
  4. 如請求項1所述之方法，另包括： 透過將該第一字元線提升到一第一電壓來對該第一字元線執行該粗略編程；以及 透過將該第一字元線提升到一第二電壓來對該第一字元線執行該精細編程，其中該第二電壓大於該第一電壓。
  5. 一種對記憶體裝置進行編程的方法，該記憶體裝置包括多個儲存單元，該多個儲存單元耦合到多個字元線和多個位元線，該方法包括： 對該多個字元線中的一第一字元線執行粗略編程； 對該多個字元線中的一第二字元線執行該粗略編程； 在對該第一字元線和該第二字元線執行該粗略編程之後的第一時段期間，對該多個位元線中的一未選擇的位元線進行預充電； 在該第一時段期間降低該第一字元線的通道電壓；以及 在該第一時段之後的一第二時段期間，對該第一字元線執行精細編程。
  6. 如請求項5所述之方法，另包括： 透過在該第一時段期間向該未選擇的位元線施加一正預脈衝電壓來對該未選擇的位元線進行預充電；以及 透過在該第一時段期間向該第一字元線施加一負預脈衝電壓來降低該第一字元線的該通道電壓。
  7. 如請求項5所述之方法，另包括： 透過將該第一字元線提升到一第一電壓來對該第一字元線執行該粗略編程；以及 透過將該第一字元線提升到一第二電壓來對該第一字元線執行該精細編程，其中該第二電壓大於該第一電壓。
  8. 一種記憶體裝置，其包括： 多個字元線； 多個位元線； 多個儲存單元，耦合到該多個字元線和該多個位元線；以及 一控制單元，其用來： 對該多個字元線中的一第一字元線執行一粗略編程； 對該多個字元線中的一第二字元線執行該粗略編程； 在對該第一字元線和該第二字元線執行該粗略編程之後的一第一時段期間，對該多個位元線中的一未選擇的位元線進行預充電； 在該第一時段的開始時導通該未選擇的位元線與該第二字元線之間的一通道，並在該第一時段的結束之前關斷該未選擇的位元線與該第二字元線之間的該通道；以及 在該第一時段之後的一第二時段期間，對該第一字元線執行一精細編程。
  9. 如請求項8所述之記憶體裝置，其中該控制單元另用來： 透過在該第一時段期間向該未選擇的位元線施加具有一第一寬度的一第一預脈衝電壓來對該未選擇的位元線進行預充電；以及 透過向未選擇的字元線施加具有一第二寬度的一第二預脈衝電壓來導通和關斷該未選擇的位元線與該第二字元線之間的該通道，其中該第二寬度小於該第一寬度。
  10. 如請求項8所述之記憶體裝置，其中該第一預脈衝電壓的上升邊緣和該第二預脈衝電壓的上升邊緣彼此對齊。
  11. 如請求項8該的記憶體裝置，其中該控制單元另用來： 透過將該第一字元線提升到一第一電壓來對該第一字元線執行該粗略編程；以及 透過將該第一字元線提升到一第二電壓來對該第一字元線執行該精細編程，其中該第二電壓大於該第一電壓。
  12. 如請求項8所述之記憶體裝置，其中該多個儲存單元係以一三維四級單元（3D QLC）結構佈置。
  13. 一種記憶體裝置，其包括： 多個字元線； 多個位元線； 多個儲存單元，耦合到該多個字元線和該多個位元線；以及 控制單元，用來： 對該多個字元線中的一第一字元線執行一粗略編程； 對該多個字元線中的一第二字元線執行該粗略編程； 在對該第一字元線和該第二字元線執行該粗略編程之後的一第一時段期間，對該多個位元線中的一未選擇的位元線進行預充電； 在該第一時段期間降低該第一字元線的通道電壓；以及 在該第一時段之後的第二時段期間，對該第一字元線執行一精細編程。
  14. 如請求項13所述之記憶體裝置，其中該控制單元另用來： 透過在該第一時段期間向該未選擇的位元線施加一正預脈衝電壓來對該未選擇的位元線進行預充電；以及 透過在該第一時段期間向該第一字元線施加一負預脈衝電壓來降低該第一字元線的該通道電壓。
  15. 如請求項13所述之記憶體裝置，其中該控制單元另用來： 透過將該第一字元線提升到一第一電壓來對該第一字元線執行該粗略編程；以及 透過將該第一字元線提升到一第二電壓來對該第一字元線執行該精細編程，其中該第二電壓大於該第一電壓。
  16. 如請求項13所述之記憶體裝置，其中該多個儲存單元係以一3D QLC結構佈置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
CN110959177B (zh) * 2019-10-22 2021-06-22 长江存储科技有限责任公司 非易失性存储器件和控制方法
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
CN112509626B (zh) * 2020-12-02 2022-07-19 长江存储科技有限责任公司 非易失性存储器及其控制方法
CN116434805A (zh) * 2021-04-01 2023-07-14 长江存储科技有限责任公司 三维存储设备、包括其的存储系统及对其进行编程的方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
JP4879168B2 (ja) * 2004-05-05 2012-02-22 サンディスク コーポレイション 非揮発性メモリのプログラミングを制御するためのブースティング
JP4410188B2 (ja) * 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
WO2007076512A2 (en) * 2005-12-29 2007-07-05 Sandisk Corporation Methods and device for improved program-verify operations in non-volatile memories
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7936599B2 (en) * 2007-06-15 2011-05-03 Micron Technology, Inc. Coarse and fine programming in a solid state memory
CN101796591B (zh) * 2007-07-03 2013-04-24 桑迪士克科技股份有限公司 使用针对改进感测的不同参考电平的非易失性存储器中的粗略/精细编程验证
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US8259497B2 (en) * 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
ITRM20080543A1 (it) * 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
US8064252B2 (en) * 2008-11-21 2011-11-22 Micron Technology, Inc. Multi-pass programming in a memory device
US8081514B2 (en) * 2009-08-25 2011-12-20 Sandisk Technologies Inc. Partial speed and full speed programming for non-volatile memory using floating bit lines
KR101620025B1 (ko) * 2010-02-19 2016-05-24 삼성전자주식회사 데이터 저장 시스템 및 그것의 오픈 블록 관리 방법
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
KR101119343B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
US8570808B2 (en) * 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
KR101792867B1 (ko) * 2011-06-16 2017-11-02 삼성전자주식회사 멀티-레벨 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 동작 방법
DE102012109612A1 (de) * 2011-10-13 2013-04-18 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtung, Programmierungsverfahren für nichtflüchtige Speichervorrichtungen und Speichersystem, das eine nichtflüchtiger Speichervorrichtung umfasst
US8811091B2 (en) * 2011-12-16 2014-08-19 SanDisk Technologies, Inc. Non-volatile memory and method with improved first pass programming
US8638608B2 (en) * 2012-03-26 2014-01-28 Sandisk Technologies Inc. Selected word line dependent select gate voltage during program
US8995211B2 (en) * 2012-04-23 2015-03-31 Sandisk Technologies Inc. Program condition dependent bit line charge rate
US9087601B2 (en) * 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
US8885416B2 (en) * 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
KR102125376B1 (ko) * 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
JP2015026406A (ja) 2013-07-24 2015-02-05 株式会社東芝 不揮発性半導体記憶装置
KR20150015578A (ko) * 2013-07-30 2015-02-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR102096285B1 (ko) * 2013-07-30 2020-04-02 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
JP2016062624A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体記憶装置
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
US9620233B1 (en) * 2016-06-30 2017-04-11 Sandisk Technologies Llc Word line ramping down scheme to purge residual electrons
US10102903B1 (en) * 2017-03-31 2018-10-16 Intel Corporation Write process for a non volatile memory device
US10217515B2 (en) * 2017-04-01 2019-02-26 Intel Corporation Programming memory devices
US10269435B1 (en) * 2017-11-16 2019-04-23 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack after program-verify
US10636498B1 (en) * 2019-02-22 2020-04-28 Sandisk Technologies Llc Managing bit-line settling time in non-volatile memory

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