CN111373478B - 存储器件及相关存储器件的编程方法 - Google Patents

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Abstract

可以使用ISPP方案对沟道堆叠的3D存储器件中的垂直NAND串进行编程，其中，在每个验证步骤之后并且在相应的验证步骤开始之前立即引入准备步骤。在准备步骤期间，累积在沟道中的电子可以被选定的位线耗尽，以增强沟道的耦合效果，从而减少编程干扰并提高编程速度。

Description

存储器件及相关存储器件的编程方法
技术领域
概括地说，本发明涉及一种对存储器件及相关存储器件进行编程的方法，具体地说，本发明涉及一种在对存储器件及相关存储器件进行编程时减少编程干扰并提高编程速度的方法。
背景技术
半导体存储器已经变得越来越流行用于各种电子设备中。例如，非易失性半导体存储器应用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中。近年来，已经提出了使用有时称为比特成本可扩展(BiCS)体系结构的三维(3D)堆叠存储结构的超高密度存储器件。例如，可以由交替的导电层和介电层的阵列形成3D NAND闪存器件。在这些层中钻一个存储孔，以同时限定多个存储层。然后通过用适当的材料填充该存储孔来形成NAND串。存储单元的控制栅极由导电层提供。
单层单元(SLC)非易失性存储器可以每个存储元件只存储一个比特，而多层单元(MLC)非易失性存储器可以每个单元存储多于一个比特。例如，每个单元具有16个电压电平的NAND存储器可以称为四层单元(QLC)存储器，并且可以表示每个单元具有4比特的数据。
在对3D存储器件进行编程的现有技术方法中，在从底部到顶部的方向上对存储层进行编程。沟道中累积的电子可能会阻止所选字线从预充电到适当的电平，从而导致编程干扰并降低编程速度。
发明内容
本发明提供了一种对包括多个存储单元、多条字线、多条位线、多个顶部选择栅和底部选择栅的存储器件进行编程的方法。该方法包括：在所述多个存储单元上执行第一编程步骤；在执行所述第一编程步骤之后，对所述多个存储单元执行第一验证步骤；在执行所述第一验证步骤之后，对所述多个存储单元执行准备步骤，以及在执行所述准备步骤之后，对所述多个存储单元中的未能通过所述第一验证步骤的一个或多个存储单元执行第二编程步骤。所述准备步骤包括：去激活所述底部选择栅；将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；在所述准备步骤期间的第一时间点处，去激活所述多条字线中的选定的字线和未选定的字线；以及在所述准备步骤期间的第二时间点处，去激活所述多个顶部选择栅中的选定的顶部选择栅和未选定的顶部选择栅，其中，所述第二时间点晚于所述第一时间点发生。
本发明还提供了一种对存储器件进行编程的方法，所述存储器件包括与底部选择栅、选定的位线和第一组字线相关联的第一沟道、堆叠在所述第一沟道上并与选定的顶部选择栅、所述选定的位线和第二组字线相关联的第二沟道、以及设置在所述第一沟道和所述第二沟道之间的中间虚设层。该方法包括：在所述第一沟道和所述第二沟道上执行第一编程步骤；在执行所述第一编程步骤之后，在所述第一沟道和所述第二沟道上执行第一验证步骤；在执行所述第一验证步骤之后，在所述第一沟道和所述第二沟道上执行准备步骤；以及在执行所述准备步骤之后，对未能通过所述第一验证步骤的所述第一沟道或所述第二沟道中的一个或多个存储单元执行第二编程步骤。所述准备步骤包括：去激活所述底部选择栅；将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；在所述准备步骤期间的第一时间点处，去激活所述中间虚设层和在所述第一组字线中的未选定的字线；在所述准备步骤期间的第二时间点处，去激活所述第二组字线中的未选定的字线，其中，所述第二时间点晚于所述第一时间点发生；在所述第二时间点处，去激活在所述第一组字线或所述第二组字线中的选定的字线；以及在所述准备步骤期间的第三时间点处，去激活所述选定的顶部选择栅，其中所述第三时间点晚于所述第二时间点发生。
本发明还提供了一种存储器件，其包括多个存储单元、多条字线、多条位线、多个顶部选择栅、底部选择栅和控制单元。所述控制单元被配置为：在所述多个存储单元上执行第一编程步骤；在执行所述第一编程步骤之后，对所述多个存储单元执行第一验证步骤；在执行所述第一验证步骤之后，对所述多个存储单元执行准备步骤；以及在执行所述准备步骤之后，对所述多个存储单元中的未能通过所述第一验证步骤的一个或多个存储单元执行第二编程步骤。所述准备步骤包括：去激活所述底部选择栅；将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；在所述准备步骤期间的第一时间点处，去激活所述多条字线中的选定的字线和未选定的字线；以及在所述准备步骤期间的第二时间点处，去激活所述多个顶部选择栅中的选定的顶部选择栅和未选定的顶部选择栅，其中，所述第二时间点晚于所述第一时间点发生。
本发明还提供了一种存储器件，其包括：与底部选择栅、选定的位线和第一组字线相关联的第一沟道、堆叠在所述第一沟道上并与选定的顶部选择栅、所述选定的位线和第二组字线相关联的第二沟道、设置在所述第一沟道和所述第二沟道之间的中间虚设层、以及控制单元。所述控制单元被配置为：在所述第一沟道和所述第二沟道上执行第一编程步骤；在执行所述第一编程步骤之后，在所述第一沟道和所述第二沟道上执行第一验证步骤；在执行所述第一验证步骤之后，在所述第一沟道和所述第二沟道上执行准备步骤；以及在执行所述准备步骤之后，对未能通过所述第一验证步骤的所述第一沟道或所述第二沟道中的一个或多个存储单元执行第二编程步骤。所述准备步骤包括：去激活所述底部选择栅；将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；在所述准备步骤期间的第一时间点处，去激活所述中间虚设层和在所述第一组字线中的未选定的字线；在所述准备步骤期间的第二时间点处，去激活所述第二组字线中的未选定的字线，其中，所述第二时间点晚于所述第一时间点发生；在所述第二时间点处，去激活在所述第一组字线或所述第二组字线中的选定的字线；以及在所述准备步骤期间的第三时间点处，去激活所述选定的顶部选择栅，其中所述第三时间点晚于所述第二时间点发生。
在阅读了以下在各个图形和附图中示出的优选实施例的详细说明之后，本发明的这些和其它目的对于本领域的普通技术人员无疑将变得显而易见。
附图说明
图1是根据本发明的实施例，示出与沟道堆叠的3D存储器件相关联的一个平面NAND串的俯视图。
图2是根据本发明的实施例，示出与沟道堆叠的3D存储器件相关联的一个平面NAND串的等效电路的图。
图3是根据本发明的实施例，示出具有用于并行地读取和编程存储单元的读/写电路的3D存储器件的图。
图4是根据本发明的实施例，示出处于平面配置的存储单元阵列的示例性结构的图。
图5是根据本发明的实施例，示出沟道堆叠的存储器件的示例性结构的图。
图6是根据本发明的实施例，示出图5中所描绘的单沟道堆叠的存储器件中的垂直NAND串的截面图的表示图。
图7是根据本发明的实施例，示出3D存储器件的单元编程过程的图。
图8是根据本发明的实施例，示出对单沟道堆叠的3D存储器件中的垂直NAND串进行编程时的相关信号线的电平的图。
图9是根据本发明的实施例，示出图5中所描绘的两沟道堆叠的存储器件中的垂直NAND串的截面图的表示图。
图10是根据本发明的实施例，示出对两沟道堆叠的3D存储器件中的垂直NAND串进行编程时的相关信号线的电平的图。
具体实施方式
图1是根据本发明的实施例，示出与沟道堆叠的3D存储器件相关联的一个平面NAND串的俯视图。图2是示出其等效电路的图。在使用NAND结构的闪存系统中，多个晶体管进行串联地布置并且被夹在两个选择栅之间，其被称为NAND串。图1和图2中所描绘的平面NAND串包括：串联耦合的并且被夹在顶部选择栅TSG(在漏极侧)和底部选择栅SG_B(在源极侧)之间的顶部虚晶体管TDT、四个存储晶体管ST1至ST4、以及底部虚晶体管BDT。顶部选择栅TSG被布置为经由位线触点将平面NAND串连接到位线，并且可以通过向顶部选择栅线SGTL施加适当的电压来控制顶部选择栅TSG。底部选择栅BSG被布置为将平面NAND串连接到源极线，并且可以通过向底部选择栅线BSGL施加适当的电压来控制底部选择栅BSG。顶部虚晶体管TDT、底部虚晶体管BDT和存储晶体管ST1至ST4中的每一个包括控制栅极和浮置栅极。例如，存储晶体管ST1包括控制栅极CG1和浮置栅极FG1，存储晶体管ST2包括控制栅极CG2和浮置栅极FG2，存储晶体管ST3包括控制栅极CG3和浮置栅极FG3，存储晶体管ST4包括控制栅极CG4和浮置栅极FG4，顶部虚晶体管TDT包括控制栅极CG_DT和浮置栅极FG_DT，而底部虚晶体管BDT包括控制栅极CG_DB和浮置栅极FG_DB。控制栅极CG1连接到字线WL1，控制栅极CG2连接到字线WL2，控制栅极CG3连接到字线WL3，控制栅极CG4连接到字线WL4，控制栅极CG_DT连接到顶部虚字线TDWL，并且控制栅极CG_DB连接到底部虚字线BDWL。
为了说明性的目的，图1和图2示出了平面NAND串中的用于读/写操作的四个存储单元(存储晶体管ST1至ST4)和用于读/写测试的两个虚单元(顶部虚晶体管TDT和底部虚晶体管BDT)。在其它实施例中，平面NAND串可以包括8个存储单元、16个存储单元、32个存储单元、64个存储单元、128个存储单元等等。但是，平面NAND串中的存储单元或虚单元的数量并不限制本发明的保护范围。
使用NAND结构的平面闪存系统的典型架构包括一些平面NAND串。每个平面NAND串通过由选择线SGBL控制的其底部选择栅BSG来连接到源极线，并且通过由选择线SGTL控制的其顶部选择栅TSG来连接到其相关联的位线。每个位线和经由位线触点连接到该位线的相应平面NAND串包括存储单元阵列中的列。多个NAND串共享位线。通常，位线在垂直于字线的方向上在NAND串的顶部延伸，并连接到一个或多个感测放大器。
图3是根据本发明的实施例，示出具有用于并行地读取和编程存储单元的页面(或其它单元)的读/写电路的平面存储器件100的图。平面存储器件100包括存储单元阵列10(二维或三维)、控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B以及控制器60。在一个实施例中，在阵列的相对侧上以对称的方式实现各种外围电路对存储阵列10的访问，从而使每一侧上的访问线和电路的密度降低一半。读/写电路30A和30B包括多个感测块SB，其允许并行地读取或编程存储单元的页面。可通过行解码器40A和40B按照字线，以及通过列解码器50A和50B按照位线，来寻址存储单元阵列10。在典型的实施例中，可以在存储芯片70上制造存储单元10、控制电路20、读/写电路30A和30B、行解码器40A和40B以及列解码器50A和50B。经由信号线82在主机和控制器60之间传送命令和数据，并且经由信号线84在控制器60和存储芯片70之间传送命令和数据。可以在通常沿着存储阵列10的侧面布置的虚存储区域DMX1-DMX2和DMY1-DMY2中放置多个虚单元、虚字线和虚位线(没有示出)，以用于在完成存储器件100之后运行读/写测试。
控制电路20被配置为与读/写电路30A和30B协作以在存储单元阵列10上执行存储操作。控制电路20包括状态机22、片上地址解码器24和功率控制模块26。状态机22被配置为提供存储操作的芯片级控制。片上地址解码器24被配置为在主机或存储器控制器所使用的地址与行解码器40A、40B和列解码器50A、50B所使用的硬件地址之间提供地址接口。功率控制模块26被配置为在每次存储操作期间，控制供应给字线和位线的功率和电压。
图4是根据本发明的实施例，示出处于平面配置的存储单元阵列10的示例性结构的图。存储单元阵列10被划分为由块1～块I表示的多个存储单元块，其中I是正整数并且通常等于较大的数。块包含通过位线BL1-BLM和一组公共的字线WL1～WLN访问的一组NAND串，其中M和N为大于1的整数。NAND串的一个端子经由顶部选择栅(由顶部选择栅线TSGL控制)连接到相应的位线，而另一个端子经由底部选择栅(由底部选择栅线BSGL控制)连接到源极线。通常，将每个块划分为多个页面。在一个实施例中，块是常规擦除的单位，而页是常规编程的单位。但是，也可以使用擦除/编程的其它单位。
在一个实施例中，存储单元阵列10包括三重阱，该三重阱包括p型衬底、在p型衬底内的n阱、以及在n阱内的p阱。沟道区、源极区和漏极区通常位于p阱中。认为p阱和n阱是p型衬底的一部分，其中整个的存储单元阵列10在一个p阱之内，其中p阱中的沟槽提供NAND串之间的电隔离。在另一个实施例中，存储单元阵列10包括三重阱，该三重阱包括n型衬底、在n型衬底内的p阱、以及在p阱内的n阱。认为p阱和n阱是n型衬底的一部分，其中沟道区、源极区和漏极区通常位于n阱中。然而，NAND串中的存储单元的实施方式并不限制本发明的保护范围。
图5是根据本发明的实施例，示出沟道堆叠的存储器件500的示例性结构的图。粗略地说，可以通过向上倾斜图4中的多个存储单元阵列10以垂直于x-y平面，来形成沟道堆叠的存储器件500。在该例子中，每个y-z平面对应于图4的页面结构，在沿着x轴的不同位置处具有多个这样的平面。全局位线中的每一条跨过顶部到达相关联的感测放大器(没有示出)。字线、源极板和选择栅线沿x轴延伸，其中NAND串在底部连接到公共源极板。
多个NAND串在垂直于衬底的x-y平面的垂直方向上延伸(即，在z方向上延伸)。在垂直的位线穿过字线的地方形成存储单元。在局部位线和字线之间的电荷捕获层存储电荷，这会影响由字线(栅极)耦合到其环绕的垂直位线(沟道)所形成的晶体管的阈值电压。可以通过形成字线的堆叠然后蚀刻要形成存储单元处的存储孔，来形成这样的存储单元。然后，存储孔被内衬有电荷捕获层，并被填充有适当的局部位线/沟道材料(具有用于绝缘的适当介电层)。类似于平面NAND串，包含选择栅的顶部选择层和底部选择层位于垂直NAND串的任一端，以允许垂直NAND串选择性地连接到外部元件或者与外部元件隔离。通常，这样的外部元件是服务于大量NAND串的导线，例如公共源极线或者位线。可以以类似于平面NAND串的方式操作垂直NAND串，并且SLC/MLC/QLC操作都是可能的。
图6是根据本发明的实施例，示出单沟道堆叠的3D存储器件500中的垂直NAND串的截面图的表示图。如上文所述，垂直NAND串在被选择时可以提供与位线、顶部虚设层(顶部虚晶体管)、多个存储层(由相应的字线控制的存储晶体管)和底部虚设层(底部虚晶体管)相关联的沟道CH。该沟道CH可以经由顶部选择层(顶部选择栅)选择性地耦合到位线，并且经由底部选择层(底部选择栅BSG)选择性地耦合到源极线。
图7是根据本发明的实施例，示出3D存储器件500的单元编程过程的图。该编程操作由几个编程脉冲步骤组成，其中在每个编程步骤之后，将编程脉冲的栅极电压增加一个恒定值，如图7中的VPP1～VPPN所示。同时，在每个编程脉冲之间施加验证脉冲以用于验证每个存储单元的阈值电压，如图7中的VVF1～VVFN所示。通过了验证步骤的存储单元将在随后的编程步骤中被禁止，而未通过验证步骤的存储单元将在随后的编程步骤中被编程。上述的编程方案通常称为增量步进脉冲编程(ISPP)。
图8是根据本发明的实施例，示出对单沟道堆叠的3D存储器件500中的垂直NAND串进行编程时的相关信号线的电平的图。为了说明的目的，在沟道堆叠的存储器件500中的选定垂直NAND串和未选定垂直NAND串被寻址。所选定的垂直NAND串包括由多条位线BL1-BLM中的选定的位线和一组共同的字线WL1～WLN控制的多个存储层(选定的存储单元)。在选定的NAND串的多个存储单元中，要编程的存储层(称为选定的存储层)由选定的位线和该组共同的字线WL1～WLN中的选定的字线进行控制。类似地，未选定的垂直NAND串包括多个未选定的存储层(未选定的存储单元)，该多个未选定的存储层是由多条位线BL1-BLM中的未选定的位线和该组共同的字线WL1～WLN进行控制的。如图1和图2中所示，将每个垂直NAND串的顶部虚设层放置在虚存储区DMX1中，并且将每个垂直NAND串的底部虚设层放置在虚存储区DMX2中。
如先前所述，本单元编程过程包括多个编程步骤和多个验证步骤，其中在每个编程步骤之后是相应的验证步骤。同时，在每个验证步骤之后立刻并且在相应验证步骤开始之前也引入准备步骤。为了说明的目的，图8仅示出了第n个验证步骤、第n个准备步骤和第(n+1)个编程步骤的细节，其中n是正整数，T1～T6表示在第n个验证步骤、第n个准备步骤和第(n+1)个编程步骤期间的不同时段。可以以与图8中所示相同的方式执行其它验证步骤、准备步骤和编程步骤。
第n个验证步骤包括预充电时段T1和读取时段T2，以用于验证在先前的第n个编程步骤中是否已经成功地对存储单元进行了编程。第n个准备步骤包括用于减少编程干扰并提高编程速度的时段T3～T5。第(n+1)个编程步骤包括用于将数据写入存储单元的编程时段T6。
在图8所描绘的第n个验证步骤的预充电时段T1期间，将选定的位线和未选定的位线偏置到接地电平GND。通过将选定的顶部选择栅、未选定的顶部选择栅和底部选择栅分别升高到导通电压VON1、VON2和VON5，来激活选定的顶部选择栅、未选定的顶部选择栅和底部选择栅。当分别以导通电压VON3和VON4进行偏置时，选定的字线和未选定的字线被激活。
在图8所描绘的第n个验证步骤的读取时段T2期间，将选定的位线和未选定的位线升高到验证电压Vverify。通过将所选定的顶部选择栅和底部选择栅分别升高到导通电压VON1和VON5，来激活所选定的顶部选择栅和底部选择栅，而在以接地电平GND进行偏置时，未选定的顶部选择栅被去激活。当以导通电压VON4进行偏置时，激活未选定的字线，而选定的字线通过选通脉冲进行激活。在这种情况下，可以读出在先前的一个或多个编程步骤期间已编程到所选定存储串的存储单元中的数据以进行验证。
在图8所描绘的第n个准备步骤的时段T3期间，在选定的顶部选择栅和未选定的顶部选择栅分别由导通电压VON1和VON2激活的情况下，将选定的位线和未选定的位线从验证电压Vverify升高到预充电电压VPRE，从而从沟道中排出电子。当以接地电平GND进行偏置时，底部选择栅被去激活，从而使位线与源极线隔离。选定的字线和未选定的字线分别被偏置在导通电压VON3和VON4处。
在图8所描绘的第n个准备步骤期间的时段T4的开始处，选定的字线和未选定的字线的电平逐渐减小到接地电平GND。同时，当在第n个准备步骤的时段T4期间在导通电压VON1处进行偏置时，所选定的顶部选择栅保持激活，从而允许当选定的字线和未选定的字线的电平下降时，已经产生的电子通过选定的位线来漏出。
在图8所描绘的第n个准备步骤的时段T5期间，当以接地电平GND进行偏置时，选定的顶部选择栅和未选定的顶部选择栅被去激活。
在图8所描绘的第(n+1)个编程步骤的时段T6期间，可以通过以下方式，对选定的存储单元进行编程：将选定的字线拉升到通过电压VPASS，然后拉升到编程电压VPGM，在通过电压VPASS处偏置未选定的字线，在接地电平GND下偏置选定的位线，在预充电电压VPRE处偏置未选定的位线，在导通电压VON1处偏置选定的顶部选择栅，以及在接地电平GND处偏置未选定的顶部选择栅和底部选择栅。
图9是根据本发明的实施例，示出两沟道堆叠的3D存储器件500中的垂直NAND串的截面图的表示图。如先前所描述的，可以通过堆叠图1中描绘的多个平面NAND串来形成每个垂直NAND串。为了说明的目的，通过堆叠图1中所描绘的两个平面NAND串形成图9中描绘的垂直NAND串，其中当这两个平面NAND串被选择时，可以提供第一沟道CH1和第二沟道CH2。第一沟道CH1与选定的位线、顶部虚设层(顶部虚晶体管)和多个存储层(由字线控制的存储晶体管)相关联，而第二沟道CH2与选定的位线、多个存储层和底部虚设层(底部虚晶体管)相关联。在第一沟道CH1和第二沟道CH2之间设置一个或多个中间虚设层。第一沟道CH1和第二沟道串联地耦合，并且被夹在顶部选择层(顶部选择栅)和底部选择层(底部选择栅)之间。
图10是根据本发明的实施例，示出对两沟道堆叠的3D存储器件500中的垂直NAND串进行编程时的相关信号线的电平的图。如先前所描述的，本单元编程过程包括多个编程步骤和多个验证步骤，其中每个编程步骤之后是相应的验证步骤。同时，在每个验证步骤之后立刻并且在相应验证步骤开始之前也引入准备步骤。为了便于说明起见，图10仅描绘了第n个验证步骤、第n个准备步骤和第(n+1)个编程步骤，其中n是正整数，并且T1～T6表示在第n个验证步骤、第n个准备步骤和第(n+1)个编程步骤期间的不同的时段。可以以与图10中所描绘的相同的方式来执行其它验证步骤、准备步骤和编程步骤。
在图10所描绘的第n个验证步骤的预充电时段T1期间，将选定的位线和未选定的位线偏置到接地电平GND。通过将选定的顶部选择栅、未选定的顶部选择栅和底部选择栅分别升高到导通电压VON1、VON2和VON5，来激活选定的顶部选择栅、未选定的顶部选择栅和底部选择栅。当以导通电压VON3偏置时，选定的字线被激活，当以导通电压VON4偏置时，激活与顶部沟道CH1或者底部沟道CH2相关联的未选定字线，并以导通电压VON4偏置中间虚设层。
在图10所描绘的第n个验证步骤的读取时段T2期间，将选定的位线和未选定的位线升高到验证电压Vverify。通过将所选定的顶部选择栅和底部选择栅分别升高到导通电压VON1和VON5，激活所选定的顶部选择栅和底部选择栅，而当未选定的顶部选择栅以接地电平GND进行偏置时，未选定的顶部选择栅被去激活。当以导通电压VON4进行偏置时，激活与顶部沟道CH1或底部沟道CH2相关联的未选定的字线，而选定的字线通过选通脉冲进行激活。在这种情况下，可以读出在先前的一个或多个编程步骤期间已编程到所选定存储串的存储单元中的数据以进行验证。
在图10所描绘的第n个准备步骤的时段T3期间，在选定的顶部选择栅和未选定的顶部选择栅分别由导通电压VON1和VON2激活的情况下，将选定的位线和未选定的位线从验证电压Vverify升高到预充电电压VPRE，从而从沟道中排出电子。当以接地电平GND进行偏置时，去激活底部选择栅，从而使位线与源极线隔离。在导通电压VON3处偏置选定的字线。与底部沟道CH2和中间虚设层相关联的未选定的字线的电平从导通电压VON4逐渐减小到接地电平GND，而与顶部沟道CH1相关联的未选定的字线在偏置于导通电压VON4时保持激活。因此，累积在中间存储层中的电子可以通过选定的位线来漏出。
在图10所描绘的第n个准备步骤的时段T4期间，与顶部沟道CH1相关联的选定字线和未选定的字线的电平逐渐减小到接地电平GND，而与底部沟道CH2和中间虚设层相关联的未选定的字线仍然偏置于接地电平GND。同时，当在第n个准备步骤的时段T4期间在导通电压VON1下进行偏置时，选定的顶部选择栅保持激活，从而允许当与顶部沟道CH1相关联的选定的字线和未选定的字线的电平下降时产生的电子通过选定的位线来漏出。
在图10所描绘的第n个准备步骤的时段T5期间，当以接地电平进行偏置时，选定的顶部选择栅和未选定的顶部选择栅被去激活。
在图10所描绘的第(n+1)个编程步骤的时段T6期间，可以通过以下方式，对选定的存储单元进行编程：将选定的字线拉升到通过电压VPASS，然后拉升到编程电压VPGM，将未选定的字线偏置在通过电压VPASS，在接地电平GND处偏置选定的位线，在预充电电压VPRE处偏置未选定的位线，在导通电压VON1处偏置选定的顶部选择栅，以及在接地电平GND处偏置未选定的顶部选择栅和底部选择栅。
在一个实施例中，图3中所描绘的控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B和/或控制器60中的一个或任何组合，可以称为能够执行如图7、8和图10中所示的编程过程的控制单元。
在本发明中，可以使用ISPP方案对沟道堆叠的3D存储器件中的垂直NAND串进行编程，其中，紧跟在每个验证步骤之后并且在相应的验证步骤开始之前引入准备步骤。在准备步骤期间，累积在沟道中的电子可以被选定的位线耗尽，以增强沟道的耦合效果，从而减少编程干扰并提高编程速度。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对装置和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求书的界限来限定。

Claims (16)

1.一种对包括多个存储单元、多条字线、多条位线、多个顶部选择栅和底部选择栅的存储器件进行编程的方法，所述方法包括：
在所述多个存储单元上执行第一编程步骤；
在执行所述第一编程步骤之后，对所述多个存储单元执行第一验证步骤；
在执行所述第一验证步骤之后，通过以下操作，对所述多个存储单元执行准备步骤：
去激活所述底部选择栅；
将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；
在所述准备步骤期间的第一时间点处，去激活所述多条字线中的选定的字线和未选定的字线；以及
在所述准备步骤期间的第二时间点处，去激活所述多个顶部选择栅中的选定的顶部选择栅和未选定的顶部选择栅，其中，所述第二时间点晚于所述第一时间点发生；以及
在执行所述准备步骤之后，对所述多个存储单元中的未能通过所述第一验证步骤的一个或多个存储单元执行第二编程步骤。
2.根据权利要求1所述的方法，其中，对所述多个存储单元执行所述准备步骤还包括：
在所述准备步骤期间，将所述选定的位线和所述未选定的位线偏置在所述预充电电压处；
在所述准备步骤的第一时段以及在所述准备步骤的在所述第一时段之后的第二时段期间，将所述选定的顶部选择栅偏置在第一导通电压处；
在所述第一时段和所述第二时段期间，将所述未选定的顶部选择栅偏置在第二导通电压处；
在所述准备步骤的在所述第二时段之后的第三时段期间，将所述选定的顶部选择栅和所述未选定的顶部选择栅以接地电压进行偏置；
在所述第一时段期间，将所述选定的字线偏置在第三导通电压处；
在所述第一时段期间，将所述未选定的字线偏置在第四导通电压处；
在所述第二时段和所述第三时段期间，将所述选定的字线和所述未选定的字线以所述接地电压进行偏置；以及
在所述准备步骤期间，将所述底部选择栅以所述接地电压进行偏置。
3.根据权利要求1所述的方法，其中，在所述多个存储单元上执行所述第一验证步骤包括：
在所述第一验证步骤的预充电时段期间，去激活所述选定的位线和所述未选定的位线；
在所述第一验证步骤的所述预充电时段期间，激活所述选定的顶部选择栅、所述未选定的顶部选择栅、所述选定的字线、所述未选定的字线和所述底部选择栅；
在所述第一编程步骤的在所述预充电时段之后的读取时段期间，将所述选定的位线和所述未选定的位线偏置在验证电压处；
在所述第一验证步骤的所述读取时段期间，激活所述选定的顶部选择栅、所述选定的字线、所述未选定的字线和所述底部选择栅；以及
在所述第一验证步骤的所述读取时段期间，去激活所述未选定的顶部选择栅。
4.根据权利要求1所述的方法，其中，在所述多个存储单元上执行所述第一编程步骤包括：
使所述选定的字线拉升至通过电压，然后拉升至编程电压；
将所述未选定的字线偏置在所述通过电压处；
将所述未选定的位线偏置在所述预充电电压处；
激活所述选定的顶部选择栅；以及
去激活所述选定的位线、所述未选定的顶部选择栅和所述底部选择栅。
5.一种对存储器件进行编程的方法，所述存储器件包括与底部选择栅、选定的位线和第一组字线相关联的第一沟道、堆叠在所述第一沟道上并且与选定的顶部选择栅、所述选定的位线和第二组字线相关联的第二沟道、以及设置在所述第一沟道和所述第二沟道之间的中间虚设层，所述方法包括：
在所述第一沟道和所述第二沟道上执行第一编程步骤；
在执行所述第一编程步骤之后，在所述第一沟道和所述第二沟道上执行第一验证步骤；
在执行所述第一验证步骤之后，通过以下操作在所述第一沟道和所述第二沟道上执行准备步骤：
去激活所述底部选择栅；
将多条位线中的选定的位线和未选定的位线拉升到预充电电压；
在所述准备步骤期间的第一时间点处，去激活所述中间虚设层和在所述第一组字线中的未选定的字线；
在所述准备步骤期间的第二时间点处，去激活所述第二组字线中的未选定的字线，其中，所述第二时间点晚于所述第一时间点发生；
在所述第二时间点处，去激活在所述第一组字线或所述第二组字线中的选定的字线；以及
在所述准备步骤期间的第三时间点处，去激活所述选定的顶部选择栅，其中，所述第三时间点晚于所述第二时间点发生；以及
在执行所述准备步骤之后，对未能通过所述第一验证步骤的所述第一沟道或所述第二沟道中的一个或多个存储单元执行第二编程步骤。
6.根据权利要求5所述的方法，其中，在所述第一沟道或所述第二沟道上执行所述准备步骤还包括：
在所述准备步骤期间，将所述选定的位线和所述未选定的位线偏置在所述预充电电压处；
在所述准备步骤的第一时段以及在所述准备步骤的在所述第一时段之后的第二时段期间，将所述选定的顶部选择栅偏置在第一导通电压处；
在所述第一时段和所述第二时段期间，将所述未选定的顶部选择栅偏置在第二导通电压处；
在所述准备步骤的在所述第二时段之后的第三时段期间，将所述选定的顶部选择栅和所述未选定的顶部选择栅以接地电压进行偏置；
在所述第一时段期间，将所述第一组字线或所述第二组字线中的所述选定的字线以第三导通电压进行偏置；
在所述第一时段期间，将所述第二组字线中的所述未选定的字线以第四导通电压进行偏置；
在所述第二时段和所述第三时段期间，将所述第一组字线或所述第二组字线中的所述选定的字线以及所述第二组字线中的所述未选定的字线以所述接地电压进行偏置；
在所述第一时段期间，将所述第一组字线中的所述未选定的字线的电平从所述第四导通电压减小到所述接地电压；
在所述第二时段和所述第三时段期间，将所述第一组字线中的所述未选定的字线以所述接地电压进行偏置；以及
在所述准备步骤期间，将所述底部选择栅以所述接地电压进行偏置。
7.根据权利要求5所述的方法，其中，在所述第一沟道和所述第二沟道上执行所述第一验证步骤包括：
在所述第一验证步骤的预充电时段期间，去激活所述选定的位线和所述未选定的位线；
在所述第一验证步骤的所述预充电时段期间，激活所述选定的顶部选择栅、未选定的顶部选择栅、所述第一组字线或所述第二组字线中的所述选定的字线、所述第一组字线和所述第二组字线中的所述未选定的字线、以及所述底部选择栅；
在所述第一编程步骤的在所述预充电时段之后的读取时段期间，将所述选定的位线和所述未选定的位线偏置在验证电压处；
在所述第一验证步骤的所述读取时段期间，激活所述选定的顶部选择栅、所述第一组字线或所述第二组字线中的所述选定的字线、所述第一组字线或所述第二组字线中的所述未选定的字线、以及所述底部选择栅；以及
在所述第一验证步骤的所述读取时段期间，去激活所述未选定的顶部选择栅。
8.根据权利要求5所述的方法，其中，对所述多个存储单元执行所述第一编程步骤包括：
使所述第一组字线或所述第二组字线中的所述选定的字线拉升至通过电压，然后拉升至编程电压；
将所述第一组字线或所述第二组字线中的所述未选定的字线以所述通过电压进行偏置；
将所述未选定的位线偏置在所述预充电电压处；
激活所述选定的顶部选择栅；以及
去激活所述选定的位线、所述未选定的顶部选择栅和所述底部选择栅。
9.一种存储器件，包括：
多个存储单元；
多条字线；
多条位线；
多个顶部选择栅；
底部选择栅；以及
控制单元，其被配置为：
在所述多个存储单元上执行第一编程步骤；
在执行所述第一编程步骤之后，对所述多个存储单元执行第一验证步骤；
在执行所述第一验证步骤之后，通过以下操作，对所述多个存储单元执行准备步骤：
去激活所述底部选择栅；
将所述多条位线中的选定的位线和未选定的位线拉升到预充电电压；
在所述准备步骤期间的第一时间点处，去激活所述多条字线中的选定的字线和未选定的字线；以及
在所述准备步骤期间的第二时间点处，去激活所述多个顶部选择栅中的选定的顶部选择栅和未选定的顶部选择栅，其中，所述第二时间点晚于所述第一时间点发生；以及
在执行所述准备步骤之后，对所述多个存储单元中的未能通过所述第一验证步骤的一个或多个存储单元执行第二编程步骤。
10.根据权利要求9所述的存储器件，其中，所述控制单元还被配置为通过以下操作，对所述多个存储单元执行所述准备步骤：
在所述准备步骤期间，将所述选定的位线和所述未选定的位线偏置在所述预充电电压处；
在所述准备步骤的第一时段以及在所述准备步骤的在所述第一时段之后的第二时段期间，将所述选定的顶部选择栅偏置在第一导通电压处；
在所述第一时段和所述第二时段期间，将所述未选定的顶部选择栅偏置在第二导通电压处；
在所述准备步骤的在所述第二时段之后的第三时段期间，将所述选定的顶部选择栅和所述未选定的顶部选择栅以接地电压进行偏置；
在所述第一时段期间，将所述选定的字线偏置在第三导通电压处；
在所述第一时段期间，将所述未选定的字线偏置在第四导通电压处；
在所述第二时段和所述第三时段期间，将所述选定的字线和所述未选定的字线以所述接地电压进行偏置；以及
在所述准备步骤期间，将所述底部选择栅以所述接地电压进行偏置。
11.根据权利要求9所述的存储器件，其中，所述控制单元还被配置为通过以下操作，在所述多个存储单元上执行所述第一验证步骤：
在所述第一验证步骤的预充电时段期间，去激活所述选定的位线和所述未选定的位线；
在所述第一验证步骤的所述预充电时段期间，激活所述选定的顶部选择栅、所述未选定的顶部选择栅、所述选定的字线、所述未选定的字线和所述底部选择栅；
在所述第一编程步骤的在所述预充电时段之后的读取时段期间，将所述选定的位线和所述未选定的位线偏置在验证电压处；
在所述第一验证步骤的所述读取时段期间，激活所述选定的顶部选择栅、所述选定的字线、所述未选定的字线和所述底部选择栅；以及
在所述第一验证步骤的所述读取时段期间，去激活所述未选定的顶部选择栅。
12.根据权利要求9所述的存储器件，其中，所述控制单元还被配置为通过以下操作，在所述多个存储单元上执行所述第一编程步骤：
使所述选定的字线拉升至通过电压，然后拉升至编程电压；
将所述未选定的字线偏置在所述通过电压处；
将所述未选定的位线偏置在所述预充电电压处；
激活所述选定的顶部选择栅；以及
去激活所述选定的位线、所述未选定的顶部选择栅和所述底部选择栅。
13.一种存储器件，包括：
与底部选择栅、选定的位线和第一组字线相关联的第一沟道；
第二沟道，其堆叠在所述第一沟道上并且与选定的顶部选择栅、所述选定的位线和第二组字线相关联；
设置在所述第一沟道和所述第二沟道之间的中间虚设层；以及
控制单元，其被配置为：
在所述第一沟道和所述第二沟道上执行第一编程步骤；
在执行所述第一编程步骤之后，在所述第一沟道和所述第二沟道上执行第一验证步骤；
在执行所述第一验证步骤之后，通过以下操作在所述第一沟道和所述第二沟道上执行准备步骤：
去激活所述底部选择栅；
将多条位线中的选定的位线和未选定的位线拉升到预充电电压；
在所述准备步骤期间的第一时间点处，去激活所述中间虚设层和在所述第一组字线中的未选定的字线；
在所述准备步骤期间的第二时间点处，去激活所述第二组字线中的未选定的字线，其中，所述第二时间点晚于所述第一时间点发生；
在所述第二时间点处，去激活在所述第一组字线或所述第二组字线中的选定的字线；以及
在所述准备步骤期间的第三时间点处，去激活所述选定的顶部选择栅，其中，所述第三时间点晚于所述第二时间点发生；以及
在执行所述准备步骤之后，对未能通过所述第一验证步骤的所述第一沟道或所述第二沟道中的一个或多个存储单元执行第二编程步骤。
14.根据权利要求13所述的存储器件，其中，所述控制单元还被配置为通过以下操作，在所述第一沟道或所述第二沟道上执行所述准备步骤：
在所述准备步骤期间，将所述选定的位线和所述未选定的位线偏置在所述预充电电压处；
在所述准备步骤的第一时段以及在所述准备步骤的在所述第一时段之后的第二时段期间，将所述选定的顶部选择栅偏置在第一导通电压处；
在所述第一时段和所述第二时段期间，将所述未选定的顶部选择栅偏置在第二导通电压处；
在所述准备步骤的在所述第二时段之后的第三时段期间，将所述选定的顶部选择栅和所述未选定的顶部选择栅以接地电压进行偏置；
在所述第一时段期间，将所述第一组字线或所述第二组字线中的所述选定的字线以第三导通电压进行偏置；
在所述第一时段期间，将所述第二组字线中的所述未选定的字线以第四导通电压进行偏置；
在所述第二时段和所述第三时段期间，将所述第一组字线或所述第二组字线中的所述选定的字线以及所述第二组字线中的所述未选定的字线以所述接地电压进行偏置；
在所述第一时段期间，将所述第一组字线中的所述未选定的字线的电平从所述第四导通电压减小到所述接地电压；
在所述第二时段和所述第三时段期间，将所述第一组字线中的所述未选定的字线以所述接地电压进行偏置；以及
在所述准备步骤期间，将所述底部选择栅以所述接地电压进行偏置。
15.根据权利要求13所述的存储器件，其中，所述控制单元还被配置为通过以下操作，在所述第一沟道和所述第二沟道上执行所述第一验证步骤：
在所述第一验证步骤的预充电时段期间，去激活所述选定的位线和所述未选定的位线；
在所述第一验证步骤的所述预充电时段期间，激活所述选定的顶部选择栅、未选定的顶部选择栅、所述第一组字线或所述第二组字线中的所述选定的字线、所述第一组字线和所述第二组字线中的所述未选定的字线、以及所述底部选择栅；
在所述第一编程步骤的在所述预充电时段之后的读取时段期间，将所述选定的位线和所述未选定的位线偏置在验证电压处；
在所述第一验证步骤的所述读取时段期间，激活所述选定的顶部选择栅、所述第一组字线或所述第二组字线中的所述选定的字线、所述第一组字线或所述第二组字线中的所述未选定的字线、以及所述底部选择栅；以及
在所述第一验证步骤的所述读取时段期间，去激活所述未选定的顶部选择栅。
16.根据权利要求13所述的存储器件，其中，所述控制单元还被配置为通过以下操作，在所述第一沟道和所述第二沟道上执行所述第一编程步骤：
使所述第一组字线或所述第二组字线中的所述选定的字线拉升至通过电压，然后拉升至编程电压；
将所述第一组字线或所述第二组字线中的所述未选定的字线以所述通过电压进行偏置；
将所述未选定的位线偏置在所述预充电电压处；
激活所述选定的顶部选择栅；以及
去激活所述选定的位线、所述未选定的顶部选择栅和所述底部选择栅。
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