KR20210112367A - 메모리 장치를 프로그램하는 방법 및 관련 메모리 장치 - Google Patents

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KR20210112367A
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훙타오 류
레이 진
산 리
야리 쑹
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

채널 적층형 3D 메모리 장치의 수직 NAND 스트링은 ISPP 방식을 사용하여 프로그램될 수 있으며, 여기서 준비 단계는 각각의 검증 단계 직후 및 대응하는 검증 단계의 시작 전에 도입된다. 준비 단계 동안, 채널에 축적된 전자는 채널의 커플링 효과를 향상시키기 위해 선택된 비트 라인에 의해 드레인될 수 있으므로, 프로그램 방해를 줄이고 프로그램 속도를 높일 수 있다.

Description

메모리 장치를 프로그램하는 방법 및 관련 메모리 장치
본 발명은 메모리 장치를 프로그램하는 방법 및 관련 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 장치를 프로그램할 때 프로그램 방해를 감소시키고 프로그램 속도를 증가시키는 방법 및 관련 메모리 장치에 관한 것이다.
반도체 메모리는 다양한 전자 장치에서의 사용을 위해 더욱 대중화되었다. 예를 들어, 비휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 개인 정보 단말, 모바일 컴퓨팅 장치, 비-모바일 컴퓨팅 장치 및 기타 장치에 적용된다. 최근, 초고밀도 저장 장치는 BiCS(Bit Cost Scalable) 아키텍처로도 지칭되는 3차원(three-dimensional, 3D) 스택 메모리 구조를 사용하는 것으로 제안되었다. 예를 들어, 3D NAND 플래시 메모리 장치는 교번하는 전도층 및 유전체층의 어레이로 형성될 수 있다. 동시에 많은 메모리 층을 정의하기 위해 레이어에 메모리 홀이 뚫려 있다. 그런 다음, 메모리 홀을 적절한 재료로 채움으로써 NAND 스트링이 형성된다. 메모리 셀의 제어 게이트는 전도층에 의해 제공된다.
단일 레벨 셀(single-level cell, SLC) 비휘발성 메모리는 메모리 요소당 1비트만을 저장할 수 있는 반면, 다중 레벨 셀(multi-level cell, MLC) 비휘발성 메모리는 셀당 1비트 이상을 저장할 수 있다. 예를 들어, 셀당 16개의 전압 레벨을 갖는 NAND 메모리는 쿼드 레벨 셀(quad-level cell, QLC) 메모리로 지칭될 수 있으며, 셀당 4 비트의 데이터를 나타낼 수 있다.
3D 메모리 장치를 프로그램하는 종래 기술 방법에서, 저장층은 하단에서 상단의 방향으로 프로그램된다. 채널에 축적된 전자는 선택된 워드 라인이 적절한 레벨로 예비 충전되는 것을 방해함으로써, 프로그램 방해를 유발하고 프로그램 속도를 감소시킬 수 있다.
본 발명은 복수의 메모리 셀, 복수의 워드 라인, 복수의 비트 라인, 복수의 상단 선택 게이트 및 하단 선택 게이트를 포함하는 메모리 장치를 프로그램하는 방법을 제공한다. 이 방법은, 상기 복수의 메모리 셀에 대해 제1 프로그램 단계를 수행하는 단계; 상기 제1 프로그램 단계를 수행한 후 상기 복수의 메모리 셀에 대해 제1 검증 단계를 수행하는 단계; 상기 제1 검증 단계를 수행한 후 상기 복수의 메모리 셀에 대해 준비 단계를 수행하는 단계: 및 상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 복수의 메모리 셀 중 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하는 단계를 포함한다. 상기 준비 단계는 상기 하단 선택 게이트를 비활성화하는 단계; 상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑(ramping)하는 단계; 상기 준비 단계 동안 제1 시점에서 상기 복수의 워드 라인 중 선택된 워드 라인 및 선택되지 않은 워드 라인을 비활성화하는 단계; 및 상기 준비 단계 동안 제2 시점에서 상기 복수의 상단 선택 게이트 중 선택된 상단 선택 게이트 및 선택되지 않은 상단 선택 게이트를 비활성화하는 단계를 포함하며, 여기서 상기 제2 시점은 상기 제1 시점보다 후에 발생한다.
본 발명은 또한 하단 선택 게이트, 선택된 비트 라인 및 제1 그룹의 워드 라인과 연관된 제1 채널, 상기 제1 채널 상에 적층되고 선택된 상단 선택 게이트, 상기 선택된 비트 라인 및 제2 그룹의 워드 라인과 연관된 제2 채널, 및 상기 제1 채널과 상기 제2 채널 사이에 배치된 중간 더미층을 포함하는 메모리 장치를 프로그램하는 방법을 제공한다. 이 방법은, 상기 제1 채널 및 상기 제2 채널에 대해 제1 프로그램 단계를 수행하는 단계; 상기 제1 프로그램 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 제1 검증 단계를 수행하는 단계; 상기 제1 검증 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 준비 단계를 수행하는 단계: 및 상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 제1 채널 또는 제2 채널의 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하는 단계를 포함한다. 상기 준비 단계는, 상기 하단 선택 게이트를 비활성화하는 단계; 상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑하는 단계; 상기 준비 단계 동안 제1 시점에서 상기 중간 더미층 및 상기 제1 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하는 단계; 상기 준비 단계 동안 제2 시점에서 상기 제2 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하는 단계 ― 상기 제2 시점은 상기 제1 시점보다 후에 발생함 ―; 상기 제2 시점에서 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 선택된 워드 라인을 비활성화하는 단계; 및 상기 준비 단계 동안 제3 시점에서 상기 선택된 상단 선택 게이트를 비활성화하는 단계 ― 상기 제3 시점은 상기 제2 시점보다 후에 발생함 -를 포함한다.
본 발명은 또한 복수의 메모리 셀, 복수의 워드 라인, 복수의 비트 라인, 복수의 상단 선택 게이트, 하단 선택 게이트, 및 제어 유닛을 포함하는 메모리 장치를 제공한다. 이 제어 유닛은, 상기 복수의 메모리 셀에 대해 제1 프로그램 단계를 수행하고, 상기 제1 프로그램 단계를 수행한 후 상기 복수의 메모리 셀에 대해 제1 검증 단계를 수행하며, 상기 제1 검증 단계를 수행한 후 상기 복수의 메모리 셀에 대해 준비 단계를 수행하고, 상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 복수의 메모리 셀 중 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하도록 구성된다. 상기 준비 단계는 상기 하단 선택 게이트를 비활성화하는 단계; 상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑하는 단계; 상기 준비 단계 동안 제1 시점에서 상기 복수의 워드 라인 중 선택된 워드 라인 및 선택되지 않은 워드 라인을 비활성화하는 단계; 및 상기 준비 단계 동안 제2 시점에서 상기 복수의 상단 선택 게이트 중 선택된 상단 선택 게이트 및 선택되지 않은 상단 선택 게이트를 비활성화하는 단계를 포함하며, 여기서 상기 제2 시점은 상기 제1 시점보다 후에 발생한다.
본 발명은 또한 하단 선택 게이트, 선택된 비트 라인 및 제1 그룹의 워드 라인과 연관된 제1 채널, 상기 제1 채널 상에 적층되고 선택된 상단 선택 게이트, 상기 선택된 비트 라인 및 제2 그룹의 워드 라인과 연관된 제2 채널, 상기 제1 채널과 상기 제2 채널 사이에 배치된 중간 더미층, 및 제어 유닛을 포함하는 메모리 장치를 제공한다. 이 제어 유닛은, 상기 제1 채널 및 상기 제2 채널에 대해 제1 프로그램 단계를 수행하고, 상기 제1 프로그램 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 제1 검증 단계를 수행하며, 상기 제1 검증 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 준비 단계를 수행하고, 상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 제1 채널 또는 제2 채널의 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하도록 구성된다. 상기 준비 단계는, 상기 하단 선택 게이트를 비활성화하는 단계, 상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑하는 단계, 상기 준비 단계 동안 제1 시점에서 상기 중간 더미층 및 상기 제1 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하는 단계, 상기 준비 단계 동안 제2 시점에서 상기 제2 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하는 단계 ― 상기 제2 시점은 상기 제1 시점보다 후에 발생함 ―, 상기 제2 시점에서 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 선택된 워드 라인을 비활성화하는 단계, 및 상기 준비 단계 동안 제3 시점에서 상기 선택된 상단 선택 게이트를 비활성화하는 단계 ― 상기 제3 시점은 상기 제2 시점보다 후에 발생함 -를 포함한다.
본 발명의 이들 및 다른 목적은 다양한 도면(figure, drawing)에 도시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지없이 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 채널 적층형 3D 메모리 장치와 연관된 하나의 평면형 NAND 스트링을 도시한 평면도이다.
도 2는 본 발명의 실시예에 따른 채널 적층형 3D 메모리 장치와 연관된 하나의 평면형 NAND 스트링의 등가 회로를 도시한 도면이다.
도 3은 본 발명의 실시예에 따라 병렬로 메모리 셀을 읽고 프로그램하기 위한 읽기/쓰기 회로를 갖는 3D 메모리 장치를 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 평면 구성의 메모리 셀 어레이의 예시적인 구조를 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 채널 적층형 메모리 장치의 예시적인 구조를 도시한 도면이다.
도 6은 본 발명의 실시예에 따라 도 5에 도시된 단일 채널 적층형 메모리 장치의 수직 NAND 스트링의 단면도를 도시한 대표도이다.
도 7은 본 발명의 실시예에 따른 3D 메모리 장치의 셀 프로그래밍 프로세스를 도시한 도면이다.
도 8은 본 발명의 실시예에 따른 단일 채널 적층형 3D 메모리 장치에서 수직 낸드 스트링을 프로그래밍할 때 관련 신호 라인의 레벨을 도시한 도면이다.
도 9는 본 발명의 실시예에 따라 도 5에 묘사된 2채널 적층형 메모리 장치의 수직 NAND 스트링의 단면도를 도시한 대표도이다.
도 10은 본 발명의 실시예에 따른 2채널 적층형 3D 메모리 장치의 수직 NAND 스트링을 프로그램할 때 관련 신호 라인의 레벨을 도시한 도면이다.
도 1은 본 발명의 실시예에 따른 채널 적층형 3D 메모리 장치와 연관된 하나의 평면형 NAND 스트링을 도시한 평면도이다. 도 2는 그의 등가 회로를 도시한 도면이다. NAND 구조를 사용하는 플래시 메모리 시스템에서, 다수의 트랜지스터가 직렬로 배열되고 두 개의 선택 게이트 사이에 끼워져 있으며, 이는 NAND 스트링으로 지칭된다. 도 1 및 도 2에 도시된 평면형 NAND 스트링은 직렬로 연결되고 (드레인 측 상의) 상단 선택 게이트(top select gate, TSG)와 (소스 측 상의) 하단 선택 게이트(bottom select gate, SG_B) 사이에 끼워져 있는 상단 더미 트랜지스터(top dummy transistor, TDT), 4개의 저장 트랜지스터(ST1 ~ ST4) 및 하단 더미 트랜지스터(bottom dummy transistor, BDT)를 포함한다. 상단 선택 게이트(TSG)는 평면 NAND 스트링을 비트 라인 컨택을 통해 비트 라인으로 연결하기 위해 배열되며 상단 선택 게이트 라인(top select gate line, SGTL)으로 적절한 전압을 인가함으로써 제어될 수 있다. 하단 선택 게이트(bottom select gate, BSG)는 평면 NAND 스트링을 소스 라인으로 연결하기 위해 배열되며 하단 선택 게이트 라인(bottom select gate line, BSGL)에 적절한 전압을 인가함으로써 제어될 수 있다. 상단 더미 트랜지스터(TDT), 하단 더미 트랜지스터(BDT) 및 저장 트랜지스터(ST1~ST4) 각각은 제어 게이트 및 플로팅 게이트(floating gatg)를 포함한다. 예를 들어, 저장 트랜지스터(ST1)는 제어 게이트(CG1) 및 플로팅 게이트(FG1)를 포함하고, 저장 트랜지스터(ST2)는 제어 게이트(CG2) 및 플로팅 게이트(FG2)를 포함하며, 저장 트랜지스터(ST3)는 제어 게이트(CG3)와 플로팅 게이트(FG3)를 포함하고, 저장 트랜지스터(ST4)는 제어 게이트(CG4) 및 플로팅 게이트(FG4)를 포함하며, 상단 더미 트랜지스터(TDT)는 제어 게이트(CG_DT) 및 플로팅 게이트(FG_DT)를 포함하고, 하단 더미 트랜지스터(BDT)는 제어 게이트(CG_DB) 및 플로팅 게이트(FG_DB)를 포함한다. 제어 게이트(CG1)는 워드 라인(WL1)에 연결되고, 제어 게이트(CG2)는 워드 라인(WL2)에 연결되며, 제어 게이트(CG3)는 워드 라인(WL3)에 연결되고, 제어 게이트(CG4)는 워드 라인(WL4)에 연결되며, 제어 게이트(CG_DT)는 상단 더미 워드 라인(top dummy word line, TDWL)에 연결되고, 제어 게이트(CG_DB)는 하단 더미 워드 라인(bottom dummy word line, BDWL)에 연결된다.
설명을 위해, 도 1 및 도 2는 평면 NAND 스트링에서 읽기/쓰기 작동을 위한 4개의 메모리 셀(저장 트랜지스터(ST1~ST4))과 읽기/쓰기 테스트를 위한 2개의 더미 셀(상단 더미 트랜지스터(TDT) 및 하단 더미 트랜지스터(BDT))을 도시한다. 다른 실시예에서, 평면 NAND 스트링은 8개의 메모리 셀, 16개의 메모리 셀, 32개의 메모리 셀, 64개의 메모리 셀, 128개의 메모리 셀 등을 포함할 수 있다. 그러나, 평면 NAND 스트링의 메모리 셀 또는 더미 셀의 개수는 본 발명의 범위를 제한하지 않는다.
NAND 구조를 사용하는 평면 플래시 메모리 시스템에 대한 일반적인 아키텍처는 여러 평면 NAND 스트링을 포함한다. 각각의 평면 NAND 스트링은 선택 라인 SGBL에 의해 제어되는 하단 선택 게이트(BSG)에 의해 소스 라인에 연결되고 선택 라인 SGTL에 의해 제어되는 상단 선택 게이트(TSG)에 의해 연관된 비트 라인에 연결된다. 비트 라인 컨택을 통해 해당 비트 라인에 연결된 각각의 비트 라인 및 각각의 평면 NAND 스트링(들)은 메모리 셀 어레이의 열(column)을 포함한다. 비트 라인은 다수의 NAND 스트링과 공유된다. 일반적으로, 비트 라인은 워드 라인에 수직인 방향으로 NAND 스트링의 상단에서 실행되고 하나 이상의 감지 증폭기에 연결된다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀의 페이지(또는 다른 단위)를 병렬로 읽고 프로그램하기 위한 읽기/쓰기 회로를 갖는 평면 메모리 장치(100)를 도시한 도면이다. 평면 메모리 장치(100)는 메모리 셀(10)의 어레이(2차원 또는 3차원), 제어 회로(20), 읽기/쓰기 회로(30A 및 30B), 행 디코더(40A 및 40B), 열 디코더(50A 및 50B) 및 제어기(60)를 포함한다. 일 실시예에서, 다양한 주변 회로에 의한 메모리 어레이(10)에 대한 액세스는 각각의 측면의 액세스 라인 및 회로의 밀도가 절반으로 감소되도록 어레이의 대향 측면에서 대칭 방식으로 구현된다. 읽기/쓰기 회로(30A, 30B)는 메모리 셀의 페이지가 병렬로 읽혀지거나 또는 프로그램될 수 있도록 하는 다중 감지 블록(sense block, SB)을 포함한다. 메모리 셀(10)의 어레이는 행 디코더(40A 및 40B)를 통한 워드 라인 및 열 디코더(50A 및 50B)를 통한 비트 라인에 의해 어드레싱 가능하다. 전형적인 실시예에서, 메모리 셀(10), 제어 회로(20), 읽기/쓰기 회로(30A, 30B), 행 디코더(40A, 40B), 및 열 디코더(50A, 50B)는 메모리 칩(70) 상에 제조될 수 있다. 명령 및 데이터는 신호 라인(82)을 통해 호스트와 제어기(60) 사이 그리고 신호 라인(84)을 통해 제어기(60)와 메모리 칩(70) 사이에 전달된다. 복수의 더미 셀, 더미 워드 라인 및 더미 비트 라인(도시되지 않음)은 일반적으로 메모리 장치(100)의 완료 후에 읽기/쓰기 테스트를 실행하기 위해 메모리 어레이(10)의 측면을 따라 위치된 더미 저장 영역(DMX1-DMX2 및 DMY1-DMY2)에 배치될 수 있다.
제어 회로(20)는 메모리 셀(10)의 어레이에 대한 메모리 작동을 수행하기 위해 읽기/쓰기 회로(30A, 30B)와 협력하도록 구성된다. 제어 회로(20)는 상태 머신(22), 온칩 어드레스 디코더(24) 및 전력 제어 모듈(26)을 포함한다. 상태 머신(22)은 메모리 작동의 칩 레벨 제어를 제공하도록 구성된다. 온칩 어드레스 디코더(24)는 호스트 또는 메모리 제어기에 의해 사용되는 주소 인터페이스를 행 디코더(40A, 40B) 및 열 디코더(50A, 50B)에 의해 사용되는 하드웨어 주소에게 제공하도록 구성된다. 전력 제어 모듈(26)은 각각의 메모리 작동 동안 워드 라인 및 비트 라인에 공급되는 전력 및 전압을 제어하도록 구성된다.
도 4는 본 발명의 실시예에 따른 평면 구성의 메모리 셀(10)의 어레이의 예시적인 구조를 도시한 도면이다. 메모리 셀(10)의 어레이는 BLOCK1~BLOCKI로 표시되는 메모리 셀의 다중 블록으로 분할되며, 여기서 I는 양의 정수이고 일반적으로 큰 수와 동일하다. 블록은 비트 라인(BL-BLM)을 통해 액세스되는 NAND 스트링 세트와 워드 라인(WL1~WLN)의 공통 세트를 포함하며, 여기서 M 및 N은 1보다 큰 정수이다. NAND 스트링의 한 단자는 (상단 선택 게이트 라인(TSGL)에 의해 제어되는) 상단 선택 게이트를 통해 대응하는 비트에 연결되고, 다른 단자는 하단 선택 게이트(하단 선택 게이트 라인(BSGL)에 의해 제어되는) 하단 선택 게이트를 통해 소스 라인에 연결된다. 각각의 블록은 일반적으로 다수의 페이지로 분할된다. 일 실시예에서, 블록은 통상적인 소거의 단위이고 페이지는 통상적인 프로그래밍의 단위이다. 그러나, 다른 지우기/프로그램의 단위도 사용될 수 있다.
실시예에서, 메모리 셀(10)의 어레이는 p-형 기판, p-형 기판 내의 n-웰(well), 및 n-웰 내의 p-웰을 포함하는 트리플 웰을 포함한다. 채널 영역, 소스 영역 및 드레인 영역은 일반적으로 p-웰에 위치된다. p-웰 및 n-웰은 p-형 기판의 일부로 간주되며, 여기서 메모리 셀(10)의 전체 어레이는 하나의 p-웰 내에 있으며, p-웰의 트렌치는 NAND 스트링 사이의 전기적 절연을 제공한다. 다른 실시예에서, 메모리 셀(10)의 어레이는 n-형 기판, n-형 기판 내의 p-웰, 및 p-웰 내의 n-웰을 포함하는 트리플 웰을 포함한다. p-웰 및 n-웰은 n-형 기판의 일부로 간주되며, 여기서 채널 영역, 소스 영역 및 드레인 영역은 일반적으로 n-웰에 위치된다. 그러나, NAND 스트링에서 메모리 셀의 구현은 본 발명의 범위를 제한하지 않는다.
도 5는 본 발명의 실시예에 따른 채널 적층형 메모리 장치(500)의 예시적인 구조를 도시한 도면이다. 채널 적층형 메모리 장치(500)는, 느슨하게 말해서, 도 4의 메모리 셀(10)의 복수의 어레이를 x-y 평면에 수직이 되도록 위로 기울임으로써 형성될 수 있다. 본 예에서, 각각의 y-z 평면은 x축을 따라 서로 다른 위치에 여러 개의 이러한 평면이 있는 도 4의 페이지 구조에 대응한다. 각각의 글로벌 비트 라인은 상단을 가로질러 연관된 감지 증폭기(도시되지 않음)까지 이어진다. 워드 라인, 소스 플레이트 및 선택 게이트 라인은 NAND 스트링은 하단에서 공통 소스 플레이트에 연결디도록 x축을 따라 이어진다.
다중 NAND 스트링은 수직 방향, 즉 기판의 x-y 평면에 수직인 z방향으로 확장된다. 수직 비트 라인이 워드 라인을 통과하는 곳에 메모리 셀이 형성된다. 로컬 비트 라인과 워드 라인 사이의 전하 트래핑층(charge trapping layer)은 전하를 저장하는데, 이는 그것이 둘러싸는 수직 비트 라인(채널)에 결합된 워드 라인(게이트)에 의해 형성된 트랜지스터의 문턱 전압에 영향을 미친다. 이러한 메모리 셀은 워드 라인의 스택을 형성한 후 메모리 셀이 형성될 메모리 홀을 식각함으로써 형성될 수 있다. 그 다음, 메모리 홀은 전하 트래핑층으로 라인이 생성되고 적절한 로컬 비트 라인/채널 재료(절연을 위한 적절한 유전체층으로)로 채워진다. 평면 NAND 스트링과 유사하게, 선택 게이트를 포함하는 상단 선택층 및 하단 선택층은 수직 NAND 스트링이 외부 요소에 선택적으로 연결되거나 또는 외부 요소로부터 절연될 수 있도록 수직 NAND 스트링의 양 단부에 위치된다. 이러한 외부 요소는 일반적으로 다수의 NAND 스트링을 제공하는 공통 소스 라인 또는 비트 라인과 같은 전도성 라인이다. 수직 NAND 스트링은 평면 NAND 스트링과 유사한 방식으로 작동될 수 있으며 SLC/MLC/QLC 작동이 가능하다.
도 6은 본 발명의 일 실시예에 따른 단일 채널 적층형 3D 메모리 장치(500)의 수직 NAND 스트링의 단면도를 도시한 대표도이다. 이전에 언급한 바와 같이, 수직 NAND 스트링은, 선택되는 경우, 비트 라인, 상단 더미층(상단 더미 트랜지스터), 다중 저장층(각각의 워드 라인에 의해 제어되는 저장 트랜지스터) 및 하단 더미층(하단 더미 트랜지스터)와 연관된 채널(CH)을 제공할 수 있다. 채널(CH)은 상단 선택층(상단 선택 게이트)을 통해 비트 라인에 그리고 하단 선택층(하단 선택 게이트(BSG))을 통해 소스 라인에 선택적으로 결합될 수 있다.
도 7은 본 발명의 실시예에 따른 3D 메모리 장치(500)의 셀 프로그래밍 프로세스를 도시한 도면이다. 프로그램 작동은 여러 프로그램 펄스 단계로 구성되며, 여기서 프로그램 펄스의 게이트 전압은 도 7의 VPP1 ~ VPPN에 의해 도시된 바와 같이, 각각의 프로그램 단계 후에 일정한 값만큼 증가된다. 한편, 검증 펄스는 도 7의 VVF1~VVFN에 의해 도시된 바와 같이, 각각의 메모리 셀의 문턱 전압을 검증하기 위해 각각의 프로그램 펄스 사이에 인가된다. 검증 단계를 통과한 메모리 셀은 후속 프로그램 단계에서 금지될 것이며, 검증 단계에 실패한 메모리 셀은 후속 프로그램 단계에서 프로그램될 것이다. 상기한 프로그래밍 방식은 일반적으로 증분 단계 펄스 프로그래밍(incremental step pulse programming, ISPP)으로 알려져 있다.
도 8은 본 발명의 실시예에 따른 단일 채널 적층형 3D 메모리 장치(500)의 수직 NAND 스트링을 프로그램하는 경우 관련된 신호 라인의 레벨을 도시한 도면이다. 예시를 위해, 채널 적층형 메모리 장치(500)에서 선택된 수직 NAND 스트링 및 선택되지 않은 수직 NAND 스트링이 어드레싱된다. 선택된 수직 NAND 스트링은 복수의 비트 라인(BL1~BLM) 중 선택된 비트 라인과 워드 라인(WL1~WLN)의 공통 세트에 의해 제어되는 복수의 저장층(선택된 메모리 셀)을 포함한다. 선택된 NAND 스트링의 복수의 메모리 셀 중에서, 선택된 저장층으로 지칭되는 프로그램될 저장층은 선택된 비트 라인 및 워드 라인(WL1~WLN)의 공통 세트 중 선택된 워드 라인에 의해 제어된다. 유사하게, 선택되지 않은 수직 NAND 스트링은 복수의 비트 라인(BL1-BLM) 중에서 선택되지 않은 비트 라인과 워드 라인(WL1~WLN)의 공통 세트에 의해 제어되는 복수의 선택되지 않은 저장층(선택되지 않은 메모리 셀)을 포함한다. 각각의 수직 NAND 스트링의 상단 더미층은 더미 저장 영역(DMX1) 내에 배치되고, 각각의 수직 NAND 스트링의 하단 더미층은 도 1 및 도 2에 도시된 바와 같이 더미 저장 영역(DMX2)에 배치된다.
전술한 바와 같이, 본 셀 프로그래밍 프로세스는 다수의 프로그램 단계 및 다수의 검증 단계를 포함하며, 여기서 각각의 프로그램 단계는 대응하는 검증 단계가 뒤따른다. 한편, 준비 단계는 또한 각각의 검증 단계 직후 및 대응하는 검증 단계 시작 전에 도입된다. 예시를 위해, 도 8은 n번째 검증 단계, n번째 준비 단계 및 (n+1)번째 프로그램 단계의 세부 사항만을 도시한 것으로, n은 양의 정수이고, T1~T6은 n번째 검증 단계, n번째 준비 단계 및 (n+1)번째 프로그램 단계 동안 상이한 기간을 나타낸다. 다른 검증 단계, 준비 단계 및 프로그램 단계는 도 8에 도시된 것과 동일한 방식으로 실행될 수 있다.
n번째 검증 단계는 이전의 n번째 프로그램 단계에서 메모리 셀이 성공적으로 프로그램되었는지 여부를 검증하기 위한 예비 충전 기간(T1) 및 읽기 기간(T2)을 포함한다. n번째 준비 단계는 프로그램 방해를 줄이고 프로그램 속도를 높이기 위한 기간(T3~T5)을 포함한다. (n+1)번째 프로그램 단계는 메모리 셀에 데이터를 기록하기 위한 프로그램 기간(T6)을 포함한다.
도 8에 도시된 n번째 검증 단계의 예비 충전 기간(T1) 동안, 선택된 비트 라인 및 선택되지 않은 비트 라인은 접지 레벨(GND)로 바이어스된다. 선택된 상단 선택층, 선택되지 않은 상단 선택층 및 하단 선택층은 선택된 상단 선택 게이트, 선택되지 않은 상단 선택 게이트 및 하단 선택 게이트를 각각 턴온 전압 VON1, VON2 및 VON5으로 상승시킴으로써 활성화된다. 선택된 워드 라인과 선택되지 않은 워드 라인은 각각 턴온 전압 VON3 및 VON4으로 바이어스될 때 활성화된다.
도 8에 도시된 n번째 검증 단계의 읽기 기간(T2) 동안, 선택된 비트 라인 및 선택되지 않은 비트 라인은 검증 전압(Vverify)으로 상승된다. 선택된 상단 선택 게이트와 하단 선택 게이트는 각각 선택된 상단 선택 게이트와 하단 선택 게이트를 턴온 전압 VON1 및 VON5로 상승시킴으로써 활성화되고, 선택되지 않은 상단 선택 게이트는 접지 레벨(GND)에서 바이어스될 때 비활성화된다. 선택되지 않은 워드 라인은 턴온 전압(VON4)에서 바이어스될 때 활성화되고, 선택된 워드 라인은 게이트 펄스에 의해 활성화된다. 이러한 상황 하에서, 이전의 하나 또는 다수의 프로그램 단계 동안 선택된 메모리 스트링의 메모리 셀에 프로그램된 데이터는 검증을 위해 읽혀질 수 있다.
도 8에 도시된 n번째 준비 단계의 기간(T3) 동안, 선택된 비트 라인 및 선택되지 않은 비트 라인은 선택된 상단 선택 게이트 및 선택되지 않은 상단 선택 게이트가 턴온 전압(VON1 및 VON2)에 의해 각각 활성화되도록 검증 전압(Vverify)으로부터 예비 충전 전압(VPRE)으로 상승됨으로써, 채널에서 전자를 드레인할 수 있다. 하단 선택 게이트는 접지 레벨(GND)에서 바이어스될 때 비활성화됨으로써, 비트 라인을 소스 라인에서 격리시킬 수 있다. 선택된 워드 라인과 선택되지 않은 워드 라인은 각각 턴온 전압(VON3, VON4)으로 바이어스된다.
도 8에 도시된 n번째 준비 단계 동안 기간(T4)의 시작시, 선택된 워드 라인 및 선택되지 않은 워드 라인의 레벨은 접지 레벨(GND)까지 점차 감소한다. 한편, 선택된 상단 선택 게이트는 n번째 준비 단계의 T4 기간 동안 턴온 전압(VON1)으로 바이어스되는 경우 활성화된 상태를 유지함으로써, 선택된 워드 라인과 선택되지 않은 워드 라인의 레벨이 떨어지는 경우 생성된 전자가 선택된 비트 라인에 의해 드레인되도록 할 수 있다.
도 8에 도시된 n번째 준비 단계의 기간(T5) 동안, 선택된 상단 선택 게이트와 선택되지 않은 상단 선택 게이트는 접지 레벨(GND)에서 바이어스될 때 비활성화된다.
도 8에 도시된 (n+1)번째 프로그램 단계의 기간(T6) 동안, 선택된 메모리 셀은 선택된 워드 라인을 패스(pass) 전압(VPASS)으로 램핑(ramping)한 다음 프로그램 전압(VPGM)으로 램핑하고, 선택되지 않은 워드 라인을 패스 전압(VPASS)으로 바이어스하며, 선택된 비트 라인을 접지 레벨(GND)에서 바이어스하고, 예비 충전 전압(VPRE)에서 선택되지 않은 비트 라인을 바이어스하며, 턴온 전압(VON1)에서 선택된 상단 선택 게이트를 바이어스하고, 접지 레벨(GND)에서 선택되지 않은 상단 선택 게이트와 하단 선택 게이트를 바이어스함으로써 프로그램될 수 있다.
도 9는 본 발명의 실시예에 따른 2채널 적층형 3D 메모리 장치(500)의 수직 NAND 스트링의 단면도를 도시한 대표도이다. 전술한 바와 같이, 각각의 수직 NAND 스트링은 도 1에 도시된 복수의 평면 NAND 스트링을 적층함으로써 형성될 수 있다. 예시를 위해, 도 9에 도시된 수직 NAND 스트링은 도 1에서 도시된 2개의 평면 NAND 스트링을 적층함으로써 형성되며, 이는, 선택 시, 제1 채널(CH1) 및 제2 채널(CH2)을 제공할 수 있다. 제1 채널(CH1)은 선택된 비트 라인, 상단 더미층(상단 더미 트랜지스터) 및 다중 저장층(워드 라인에 의해 제어되는 저장 트랜지스터)과 연관되고, 제2 채널(CH2)은 선택된 비트 라인, 다중 저장층 및 하단 더미층(하단 더미 트랜지스터)와 연관된다. 제1 채널(CH1)과 제2 채널(CH2) 사이에는 하나 또는 복수의 중간 더미층이 배치된다. 제1 채널(CH1) 및 제2 채널은 직렬로 연결되고 상단 선택층(상단 선택 게이트)과 하단 선택층(하단 선택 게이트) 사이에 끼워진다.
도 10은 본 발명의 실시예에 따른 2채널 적층형 3D 메모리 장치(500)의 수직 NAND 스트링을 프로그래밍할 때 관련 신호 라인의 레벨을 도시한 도면이다. 전술한 바와 같이, 본 셀 프로그래밍 프로세스는 다수의 프로그램 단계 및 다수의 검증 단계를 포함하며, 여기서 각각의 프로그램 단계는 대응하는 검증 단계가 뒤따른다. 한편, 각각의 검증 단계 직후 및 대응하는 검증 단계의 시작 전에 준비 단계가 또한 도입된다. 예시를 위해, 도 10은 n번째 검증 단계, n번째 준비 단계 및 (n+1)번째 프로그램 단계만을 도시하며, 여기서 n은 양의 정수이고, T1~T6은 n번째 검증 단계, n번째 준비 단계 및 (n+1)번째 프로그램 단계 동안 상이한 기간을 나타낸다. 다른 검증 단계, 준비 단계 및 프로그램 단계는 도 10에 도시된 것과 동일한 방식으로 실행될 수 있다.
도 10에 도시된 n번째 검증 단계의 예비 충전 기간(T1) 동안, 선택된 비트 라인 및 선택되지 않은 비트 라인은 접지 레벨(GND)로 바이어스된다. 선택된 상단 선택층, 선택되지 않은 상단 선택층 및 하단 선택 층은 선택된 상단 선택 게이트, 선택되지 않은 상단 선택 게이트 및 하단 선택 게이트를 각각 턴온 전압(VON1, VON2 및 VON5)으로 상승시킴으로써 활성화된다. 선택된 워드 라인은 턴온 전압(VON3)에서 바이어스될 때 활성화되고, 상단 채널(CH1) 또는 하단 채널(CH2)와 연관된 선택되지 않은 워드 라인은 턴온 전압(VON4)에서 바이어스될 때 활성화되며, 중간 더미층은 턴온 전압(VON4)에서 바이어스된다.
도 10에 도시된 n번째 검증 단계의 읽기 기간(T2) 동안, 선택된 비트 라인 및 선택되지 않은 비트 라인은 검증 전압(Vverify)으로 상승된다. 선택된 상단 선택 게이트와 하단 선택 게이트는 선택된 상단 선택 게이트와 하단 선택 게이트를 턴온 전압(VON1 및 VON5)로 각각 상승시킴으로써 활성화되고, 선택되지 않은 상단 선택 게이트는 접지 레벨(GND)에서 바이어스될 때 비활성화된다. 상단 채널(CH1) 또는 하단 채널(CH2)과 연관된 선택되지 않은 워드 라인은 턴온 전압(VON4)에서 바이어스될 때 활성화되는 반면, 선택된 워드 라인은 게이트 펄스에 의해 활성화된다. 그러한 상황 하에서, 이전에 하나 또는 복수의 프로그램 단계 동안 선택된 메모리 스트링의 메모리 셀에 프로그램된 데이터는 검증을 위해 읽혀질 수 있다.
도 10에 도시된 n번째 준비 단계의 기간(T3) 동안, 선택된 비트 라인 및 선택되지 않은 비트 라인은 선택된 상단 선택 게이트 및 선택되지 않은 상단 선택 게이트가 각각 턴온 전압(VON1 및 VON2)에 의해 활성화되도록 검증 전압(Vverify으)으로부터 예비 충전 전압(VPRE)으로 상승됨으로써, 채널로부터 전자를 드레인할 수 있다. 하단 선택 게이트는 접지 레벨(GND)에서 바이어스되는 경우 비활성화됨으로써, 비트 라인을 소스 라인에서 격리할 수 있다. 선택된 워드 라인은 턴온 전압(VON3)에서 바이어스된다. 하단 채널(CH2) 및 중간 더미층과 연관된 선택되지 않은 워드 라인의 레벨은 턴온 전압(VON4)에서 접지 레벨(GND)로 점진적으로 감소하는 반면, 상단 채널(CH1)과 연관된 선택되지 않은 워드 라인은 턴온 전압(VON4)에서 바이어스되는 경우 활성화 상태로 유지된다. 따라서, 중간 저장층에 축적된 전자는 선택된 비트 라인에 의해 드레인될 수 있다.
도 10에 도시된 n번째 준비 단계 동안 기간(T4)의 시작시, 상단 채널(CH1)과 연관된 선택된 워드 라인 및 선택되지 않은 워드 라인의 레벨은 접지 레벨(GND)로 점차 감소하고, 하단 채널(CH2) 및 중간 더미층과 연관된 선택되지 않은 워드 라인은 여전히 접지 레벨(GND)에서 바이어스된다. 한편, 선택된 상단 선택 게이트는 n번째 준비 단계의 기간(T4) 동안 턴온 전압(VON1)으로 바이어스되는 경우 활성화된 상태를 유지함으로써, 상단 채널(CH1)과 연관된 선택된 워드라인과 선택되지 않은 워드 라인의 레벨이 떨어지느느 경우에 생성된 전자가 선택된 비트 라인에 의해 드레인될 수 있다.
도 10에 도시된 n번째 준비 단계의 기간(T5) 동안, 선택된 상단 선택 게이트 및 선택되지 않은 상단 선택 게이트는 접지 레벨에서 바이어스되는 경우 비활성화된다.
도 10에 도시된 (n+1)번째 프로그램 단계의 기간(T6) 동안, 선택된 메모리 셀은 선택된 워드 라인을 패스 전압(VPASS)로 램핑한 다음 프로그램 전압(VPGM)으로 램핑하고, 선택되지 않은 워드 라인을 패스 전압(VPASS)로 바이어스하며, 선택된 비트 라인을 접지 레벨(GND)로 바이어스하고, 선택되지 않은 비트 라인을 예비 충전 전압(VPRE)으로 바이어스하며, 선택된 상단 선택 게이트를 턴온 전압(VON1)으로 바이어스하고, 선택되지 않은 상단 선택 게이트 및 하단 선택 게이트를 접지 레벨(GND)로 바이어스하도록 프로그램될 수 있다.
일 실시예에서, 도 3에 도시된 제어 회로(20), 일기/쓰기 회로(30A 및 30B), 행 디코더(40A 및 40B), 열 디코더(50A 및 50B), 및/또는 제어기(60) 중 하나 또는 임의의 조합은 도 7, 8 및 10에 도시된 바와 같이 프로그램하는 프로세스를 수행할 수 있는 제어 유닛으로 지칭될 수 있다.
본 발명에서, 채널 적층형 3D 메모리 장치의 수직 NAND 스트링은 ISPP 방식을 사용하여 프로그램될 수 있으며, 여기서 준비 단계는 각각의 검증 단계 직후 및 대응하는 검증 단계의 시작 전에 도입된다. 준비 단계 동안, 채널에 축적된 전자는 채널의 커플링 효과를 향상시키기 위해 선택된 비트 라인에 의해 드레인될 수 있으므로, 프로그램 방해를 감소시키고 프로그램 속도를 높일 수 있다.
당업자는 본 발명의 개시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 인식할 것이다. 따라서, 상기 개시 내용은 첨부된 청구항의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (16)

  1. 복수의 메모리 셀, 복수의 워드 라인, 복수의 비트 라인, 복수의 상단 선택 게이트 및 하단 선택 게이트를 포함하는 메모리 장치를 프로그램하는 방법으로서,
    상기 복수의 메모리 셀에 대해 제1 프로그램 단계를 수행하는 단계;
    상기 제1 프로그램 단계를 수행한 후 상기 복수의 메모리 셀에 대해 제1 검증 단계를 수행하는 단계;
    상기 제1 검증 단계를 수행한 후 상기 복수의 메모리 셀에 대해 준비 단계를 수행하는 단계 ― 상기 준비 단계는,
    상기 하단 선택 게이트를 비활성화하는 단계;
    상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑(ramping)하는 단계;
    상기 준비 단계 동안 제1 시점에서 상기 복수의 워드 라인 중 선택된 워드 라인 및 선택되지 않은 워드 라인을 비활성화하는 단계; 및
    상기 준비 단계 동안 제2 시점에서 상기 복수의 상단 선택 게이트 중 선택된 상단 선택 게이트 및 선택되지 않은 상단 선택 게이트를 비활성화하는 단계 ― 상기 제2 시점은 상기 제1 시점보다 후에 발생함 ―
    에 의해 수행됨 ―; 및
    상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 복수의 메모리 셀 중 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하는 단계
    를 포함하는 메모리 장치를 프로그램하는 방법.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀에 대해 상기 준비 단계를 수행하는 단계는,
    상기 준비 단계 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스(bias)하는 단계;
    상기 준비 단계의 제1 기간 및 상기 제1 기간에 후속하는 상기 준비 단계의 제2 기간 동안 상기 선택된 상단 선택 게이트를 제1 턴온 전압으로 바이어스하는 단계;
    상기 제1 기간 및 상기 제2 기간 동안 상기 선택되지 않은 상단 선택 게이트를 제2 턴온 전압으로 바이어스하는 단계;
    상기 제2 기간에 후속하는 상기 준비 단계의 제3 기간 동안 상기 선택된 상단 선택 게이트 및 상기 선택되지 않은 상단 선택 게이트를 접지 전압으로 바이어스하는 단계;
    상기 제1 기간 동안 상기 선택된 워드를 제3 턴온 전압으로 바이어스하는 단계;
    상기 제1 기간 동안 상기 선택되지 않은 워드를 제4 턴온 전압으로 바이어스하는 단계;
    상기 제2 기간 및 상기 제3 기간 동안 상기 선택된 워드 라인 및 상기 선택되지 않은 워드를 상기 접지 전압으로 바이어스하는 단계; 및
    상기 준비 단계 동안 상기 하단 선택 게이트를 상기 접지 전압으로 바이어스하는 단계
    를 더 포함하는, 메모리 장치를 프로그램하는 방법.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀에 대해 상기 제1 검증 단계를 수행하는 단계는,
    상기 제1 검증 단계의 예비 충전 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 비활성화하는 단계;
    상기 제1 검증 단계의 예비 충전 기간 동안 상기 선택된 상단 선택 게이트, 상기 선택되지 않은 상단 선택 게이트, 상기 선택된 워드 라인, 상기 선택되지 않은 워드 라인 및 상기 하단 선택 게이트를 활성화하는 단계;
    상기 예비 충전 기간에 후속하는 상기 제1 프로그램 단계의 읽기 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 검증 전압으로 바이어스하는 단계;
    상기 제1 검증 단계의 읽기 기간 동안 상기 선택된 상단 선택 게이트, 상기 선택된 워드 라인, 상기 선택되지 않은 워드 라인 및 상기 하단 선택 게이트를 활성화하는 단계; 및
    상기 제1 검증 단계의 읽기 기간 동안 상기 선택되지 않은 상단 선택 게이트를 비활성화하는 단계
    를 포함하는, 메모리 장치를 프로그램하는 방법.
  4. 제1항에 있어서,
    상기 복수의 메모리 셀에 대해 상기 제1 프로그램 단계를 수행하는 단계는,
    상기 선택된 워드 라인을 패스 전압으로 램핑한 다음 프로그램 전압으로 램핑하는 단계;
    상기 선택되지 않은 워드 라인을 상기 패스 전압으로 바이어스하는 단계;
    상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스하는 단계;
    상기 선택된 상단 선택 게이트를 활성화하는 단계; 및
    상기 선택된 비트 라인, 상기 선택되지 않은 상단 선택 게이트 및 상기 하단 선택 게이트를 비활성화하는 단계
    를 포함하는, 메모리 장치를 프로그램하는 방법.
  5. 메모리 장치를 프로그램하는 방법으로서,
    상기 메모리 장치는,
    하단 선택 게이트, 선택된 비트 라인 및 제1 그룹의 워드 라인과 연관된 제1 채널,
    상기 제1 채널 상에 적층되고, 선택된 상단 선택 게이트, 상기 선택된 비트 라인 및 제2 그룹의 워드 라인과 연관된 제2 채널, 및
    상기 제1 채널과 상기 제2 채널 사이에 배치된 중간 더미층을 포함하고,
    상기 메모리 장치를 프로그램하는 방법은,
    상기 제1 채널 및 상기 제2 채널에 대해 제1 프로그램 단계를 수행하는 단계;
    상기 제1 프로그램 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 제1 검증 단계를 수행하는 단계;
    상기 제1 검증 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 준비 단계를 수행하는 단계 ― 상기 준비 단계는,
    상기 하단 선택 게이트를 비활성화하는 단계;
    상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑하는 단계;
    상기 준비 단계 동안 제1 시점에서 상기 중간 더미층 및 상기 제1 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하는 단계; 및
    상기 준비 단계 동안 제2 시점에서 상기 제2 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하는 단계 ― 상기 제2 시점은 상기 제1 시점보다 후에 발생함 ―;
    상기 제2 시점에서 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 선택된 워드 라인을 비활성화하는 단계; 및
    상기 준비 단계 동안 제3 시점에서 상기 선택된 상단 선택 게이트를 비활성화하는 단계 ― 상기 제3 시점은 상기 제2 시점보다 후에 발생함 -
    에 의해 수행됨 ― ; 및
    상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 제1 채널 또는 제2 채널의 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하는 단계
    를 포함하는 메모리 장치를 프로그램하는 방법.
  6. 제5항에 있어서,
    상기 제1 채널 또는 상기 제2 채널에 대해 상기 준비 단계를 수행하는 단계는,
    상기 준비 단계 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스하는 단계;
    상기 준비 단계의 제1 기간 및 상기 제1 기간에 후속하는 상기 준비 단계의 제2 기간 동안 상기 선택된 상단 선택 게이트를 제1 턴온 전압으로 바이어스하는 단계;
    상기 제1 기간 및 상기 제2 기간 동안 상기 선택되지 않은 상단 선택 게이트를 제2 턴온 전압으로 바이어스하는 단계;
    상기 제2 기간에 후속하는 상기 준비 단계의 제3 기간 동안 상기 선택된 상단 선택 게이트 및 상기 선택되지 않은 상단 선택 게이트를 접지 전압으로 바이어스하는 단계;
    상기 제1 기간 동안 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드를 제3 턴온 전압으로 바이어스하는 단계;
    상기 제1 기간 동안 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드를 제4 턴온 전압으로 바이어스하는 단계;
    상기 제2 기간 및 상기 제3 기간 동안 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드와 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드를 상기 접지 전압으로 바이어스하는 단계;
    상기 제1 기간 동안 상기 제1 그룹의 워드 라인에서 상기 선택되지 않은 워드의 레벨을 상기 제4 턴온 전압에서 상기 접지 레벨로 감소시키는 단계;
    상기 제2 기간 및 상기 제3 기간 동안 상기 제1 그룹의 워드 라인에서 상기 선택되지 않은 워드를 상기 접지 전압으로 바이어스하는 단계; 및
    상기 준비 단계 동안 상기 하단 선택 게이트를 상기 접지 전압으로 바이어스하는 단계
    를 더 포함하는, 메모리 장치를 프로그램하는 방법.
  7. 제5항에 있어서,
    상기 제1 채널 및 상기 제2 채널에 대해 상기 제1 검증 단계를 수행하는 단계는,
    상기 제1 검증 단계의 예비 충전 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 비활성화하는 단계;
    상기 제1 검증 단계의 예비 충전 기간 동안, 상기 선택된 상단 선택 게이트, 상기 선택되지 않은 상단 선택 게이트, 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드 라인, 상기 제1 그룹의 워드 라인 및 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드 라인, 및 상기 하단 선택 게이트를 활성화하는 단계;
    상기 예비 충전 기간에 후속하는 제1 프로그램 단계의 읽기 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 검증 전압으로 바이어스하는 단계;
    상기 제1 검증 단계의 읽기 기간 동안, 상기 선택된 상단 선택 게이트, 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드 라인, 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드 라인, 및 상기 하단 선택 게이트를 활성화하는 단계; 및
    상기 제1 검증 단계의 읽기 기간 동안 상기 선택되지 않은 상단 선택 게이트를 비활성화하는 단계
    를 포함하는, 메모리 장치를 프로그램하는 방법.
  8. 제5항에 있어서,
    상기 복수의 메모리 셀에 대해 상기 제1 프로그램 단계를 수행하는 단계는,
    상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드 라인을 패스 전압(pass voltage)으로 램핑한 다음 프로그램 전압으로 램핑하는 단계;
    상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드 라인을 상기 패스 전압으로 바이어스하는 단계;
    상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스하는 단계;
    상기 선택된 상단 선택 게이트를 활성화하는 단계; 및
    상기 선택된 비트 라인, 상기 선택되지 않은 상단 선택 게이트 및 상기 하단 선택 게이트를 비활성화하는 단계
    를 포함하는, 메모리 장치를 프로그램하는 방법.
  9. 메모리 장치로서,
    복수의 메모리 셀;
    복수의 워드 라인;
    복수의 비트 라인;
    복수의 상단 선택 게이트;
    하단 선택 게이트; 및
    제어 유닛을 포함하고,
    상기 제어 유닛은,
    상기 복수의 메모리 셀에 대해 제1 프로그램 단계를 수행하고;
    상기 제1 프로그램 단계를 수행한 후 상기 복수의 메모리 셀에 대해 제1 검증 단계를 수행하며;
    상기 제1 검증 단계를 수행한 후 상기 복수의 메모리 셀에 대해 준비 단계를 수행하고 ― 상기 준비 단계는,
    상기 하단 선택 게이트를 비활성화하고,
    상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑하며,
    상기 준비 단계 동안 제1 시점에서 상기 복수의 워드 라인 중 선택된 워드 라인 및 선택되지 않은 워드 라인을 비활성화하고,
    상기 준비 단계 동안 제2 시점에서 상기 복수의 상단 선택 게이트 중 선택된 상단 선택 게이트 및 선택되지 않은 상단 선택 게이트를 비활성화함에 의해 ― 상기 제2 시점은 상기 제1 시점보다 후에 발생함 ―
    수행됨 ―;
    상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 복수의 메모리 셀 중 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하도록 구성되는,
    메모리 장치.
  10. 제9항에 있어서,
    상기 제어 유닛은,
    상기 준비 단계 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스하고,
    상기 준비 단계의 제1 기간 및 상기 제1 기간에 후속하는 상기 준비 단계의 제2 기간 동안 상기 선택된 상단 선택 게이트를 제1 턴온 전압으로 바이어스하며,
    상기 제1 기간 및 상기 제2 기간 동안 상기 선택되지 않은 상단 선택 게이트를 제2 턴온 전압으로 바이어스하고,
    상기 제2 기간에 후속하는 상기 준비 단계의 제3 기간 동안 상기 선택된 상단 선택 게이트 및 상기 선택되지 않은 상단 선택 게이트를 접지 전압으로 바이어스하며,
    상기 제1 기간 동안 상기 선택된 워드를 제3 턴온 전압으로 바이어스하고,
    상기 제1 기간 동안 상기 선택되지 않은 워드를 제4 턴온 전압으로 바이어스하며,
    상기 제2 기간 및 상기 제3 기간 동안 상기 선택된 워드 라인 및 상기 선택되지 않은 워드를 상기 접지 전압으로 바이어스하고,
    상기 준비 단계 동안 상기 하단 선택 게이트를 상기 접지 전압으로 바이어스함에 의해
    상기 복수의 메모리 셀에 대해 상기 준비 단계를 수행하도록 추가로 구성되는,
    메모리 장치.
  11. 제9항에 있어서,
    상기 제어 유닛은,
    상기 제1 검증 단계의 예비 충전 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 비활성화하고,
    상기 제1 검증 단계의 예비 충전 기간 동안 상기 선택된 상단 선택 게이트, 상기 선택되지 않은 상단 선택 게이트, 상기 선택된 워드 라인, 상기 선택되지 않은 워드 라인 및 상기 하단 선택 게이트를 활성화하며,
    상기 예비 충전 기간에 후속하는 상기 제1 프로그램 단계의 읽기 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 검증 전압으로 바이어스하고,
    상기 제1 검증 단계의 읽기 기간 동안 상기 선택된 상단 선택 게이트, 상기 선택된 워드 라인, 상기 선택되지 않은 워드 라인 및 상기 하단 선택 게이트를 활성화하며,
    상기 제1 검증 단계의 읽기 기간 동안 상기 선택되지 않은 상단 선택 게이트를 비활성화함에 의해
    상기 복수의 메모리 셀에 대해 상기 제1 검증 단계를 수행하도록 추가로 구성되는,
    메모리 장치.
  12. 제9항에 있어서,
    상기 제어 유닛은,
    상기 선택된 워드 라인을 패스 전압으로 램핑한 다음 프로그램 전압으로 램핑하고,
    상기 선택되지 않은 워드 라인을 상기 패스 전압으로 바이어스하며,
    상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스하고,
    상기 선택된 상단 선택 게이트를 활성화하며,
    상기 선택된 비트 라인, 상기 선택되지 않은 상단 선택 게이트 및 상기 하단 선택 게이트를 비활성화함에 의해
    상기 복수의 메모리 셀에 대해 상기 제1 프로그램 단계를 수행하도록 추가로 구성되는,
    메모리 장치.
  13. 메모리 장치로서,
    하단 선택 게이트, 선택된 비트 라인 및 제1 그룹의 워드 라인과 연관된 제1 채널;
    상기 제1 채널 상에 적층되고, 선택된 상단 선택 게이트, 상기 선택된 비트 라인 및 제2 그룹의 워드 라인과 연관된 제2 채널;
    상기 제1 채널과 상기 제2 채널 사이에 배치된 중간 더미층; 및
    제어 유닛
    을 포함하고,
    상기 제어 유닛은,
    상기 제1 채널 및 상기 제2 채널에 대해 제1 프로그램 단계를 수행하고;
    상기 제1 프로그램 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 제1 검증 단계를 수행하며;
    상기 제1 검증 단계를 수행한 후 상기 제1 채널 및 상기 제2 채널에 대해 준비 단계를 수행하고 ― 상기 준비 단계는,
    상기 하단 선택 게이트를 비활성화하고,
    상기 복수의 비트 라인 중 선택된 비트 라인 및 선택되지 않은 비트 라인을 예비 충전 전압으로 램핑하며,
    상기 준비 단계 동안 제1 시점에서 상기 중간 더미층 및 상기 제1 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하고,
    상기 준비 단계 동안 제2 시점에서 상기 제2 그룹의 워드 라인에서 선택되지 않은 워드 라인을 비활성화하며 ― 상기 제2 시점은 상기 제1 시점보다 후에 발생함 ―,
    상기 제2 시점에서 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 선택된 워드 라인을 비활성화하고,
    상기 준비 단계 동안 제3 시점에서 상기 선택된 상단 선택 게이트를 비활성화함에 의해 ― 상기 제3 시점은 상기 제2 시점보다 후에 발생함 -
    수행됨 ―;
    상기 준비 단계를 수행한 후 상기 제1 검증 단계에 실패한 제1 채널 또는 제2 채널의 하나 또는 다수의 메모리 셀에 대해 제2 프로그램 단계를 수행하도록 구성되는,
    메모리 장치.
  14. 제13항에 있어서,
    상기 제어 유닛은,
    상기 준비 단계 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스하고,
    상기 준비 단계의 제1 기간 및 상기 제1 기간에 후속하는 상기 준비 단계의 제2 기간 동안 상기 선택된 상단 선택 게이트를 제1 턴온 전압으로 바이어스하며,
    상기 제1 기간 및 상기 제2 기간 동안 상기 선택되지 않은 상단 선택 게이트를 제2 턴온 전압으로 바이어스하고,
    상기 제2 기간에 후속하는 상기 준비 단계의 제3 기간 동안 상기 선택된 상단 선택 게이트 및 상기 선택되지 않은 상단 선택 게이트를 접지 전압으로 바이어스하며,
    상기 제1 기간 동안 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드를 제3 턴온 전압으로 바이어스하고,
    상기 제1 기간 동안 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드를 제4 턴온 전압으로 바이어스하며,
    상기 제2 기간 및 상기 제3 기간 동안 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드와 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드를 상기 접지 전압으로 바이어스하고,
    상기 제1 기간 동안 상기 제1 그룹의 워드 라인에서 상기 선택되지 않은 워드의 레벨을 상기 제4 턴온 전압에서 상기 접지 레벨로 감소시키며,
    상기 제2 기간 및 상기 제3 기간 동안 상기 제1 그룹의 워드 라인에서 상기 선택되지 않은 워드를 상기 접지 전압으로 바이어스하고,
    상기 준비 단계 동안 상기 하단 선택 게이트를 상기 접지 전압으로 바이어스함에 의해
    상기 제1 채널 및 상기 제2 채널에 대해 상기 준비 단계를 수행하도록 추가로 구성되는,
    메모리 장치.
  15. 제13항에 있어서,
    상기 제어 유닛은,
    상기 제1 검증 단계의 예비 충전 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 비활성화하고,
    상기 제1 검증 단계의 예비 충전 기간 동안, 상기 선택된 상단 선택 게이트, 상기 선택되지 않은 상단 선택 게이트, 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드 라인, 상기 제1 그룹의 워드 라인 및 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드 라인, 및 상기 하단 선택 게이트를 활성화하며,
    상기 예비 충전 기간에 후속하는 제1 프로그램 단계의 읽기 기간 동안 상기 선택된 비트 라인 및 상기 선택되지 않은 비트 라인을 검증 전압으로 바이어스하고,
    상기 제1 검증 단계의 읽기 기간 동안, 상기 선택된 상단 선택 게이트, 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드 라인, 상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드 라인, 및 상기 하단 선택 게이트를 활성화하며,
    상기 제1 검증 단계의 읽기 기간 동안 상기 선택되지 않은 상단 선택 게이트를 비활성화함에 의해
    상기 제1 채널 및 상기 제2 채널에 대해 상기 제1 검증 단계를 수행하도록 추가로 구성되는,
    메모리 장치.
  16. 제13항에 있어서,
    상기 제어 유닛은,
    상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택된 워드 라인을 패스 전압으로 램핑한 다음 프로그램 전압으로 램핑하고,
    상기 제1 그룹의 워드 라인 또는 상기 제2 그룹의 워드 라인에서 상기 선택되지 않은 워드 라인을 상기 패스 전압으로 바이어스하며,
    상기 선택되지 않은 비트 라인을 상기 예비 충전 전압으로 바이어스하고,
    상기 선택된 상단 선택 게이트를 활성화하며,
    상기 선택된 비트 라인, 상기 선택되지 않은 상단 선택 게이트 및 상기 하단 선택 게이트를 비활성화함에 의해
    상기 제1 채널 및 상기 제2 채널에 대해 상기 제1 프로그램 단계를 수행하도록 추가로 구성되는,
    메모리 장치.
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