CN110619910B - 存储器的控制方法、装置、存储介质 - Google Patents

存储器的控制方法、装置、存储介质 Download PDF

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Abstract

本发明实施例提供了一种存储器的控制方法、装置及存储介质。其中，所述方法包括：对所述存储器进行编程操作；其中，至少在编程操作的全导通阶段，在所述存储器的未选定的顶部选择栅(TSG)上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。本发明实施例通过在编程操作的特定时段对所述存储器的未选定的TSG上施加负电压，以保证未选定的TSG的电压在编程操作的沟道升压时段内低于TSG的阈值电压，从而使未选定的TSG处于完全关闭状态，避免了未选定的TSG因沟道升压的耦合作用而被误选定。如此，降低了存储器中的编程干扰。

Description

存储器的控制方法、装置、存储介质
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器的控制方法、装置及存储介质。
背景技术
近年来，闪存存储器(英文表达为Flash Memory)存储器的发展尤为迅速。闪存存储器(在以下的描述中简称为存储器)的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高存储器的位密度(英文可以表达为BitDensity)，同时减少存储器的位成本(英文可以表达为Bit Cost)，提出了三维(3D，3Dimensions)存储器技术。目前，3D存储器技术得到了迅速发展。
在3D存储器中，存储单元(英文可以表达为cell)按照串和行进行三维排列。相关技术中，在对某一选定的存储单元进行编程操作时，经常会对该选定存储单元相邻的其他单元产生编程干扰。如何在编程操作过程中降低编程干扰是目前亟待解决的问题。
发明内容
为解决现有存在的技术问题，本发明实施例提出一种存储器的控制方法、装置及存储介质，能够降低存储器的编程干扰。
本发明实施例提供了一种存储器的控制方法，包括：
对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的顶部选择栅(TSG，Top Select Gate)上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。
上述方案中，所述至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，包括：
在所述存储器的未选定字线(WL，Word Line)上开始施加第二电压之前，开始在所述存储器的未选定的TSG上施加所述第一电压；并在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第二电压为在所述编程操作的全导通阶段导通所述未选定WL的电压。
上述方案中，所述在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压，包括：
在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，且在所述存储器的选定WL上施加的第三电压满足第二预设条件之前，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第三电压为在所述编程操作的编程阶段编程所述选定WL的电压。
上述方案中，所述方法还包括：
在所述编程操作的预充电阶段，在所述存储器的选定的TSG上施加第四电压，在所述存储器的未选定的TSG上施加第五电压，在所述存储器的选定的底部选择栅(BSG，BottomSelect Gate)上施加第六电压；其中，施加所述第四电压的持续时长比施加所述第五电压的持续时长长。
上述方案中，所述第四电压的与所述第五电压的电位相同。
上述方案中，所述第六电压为接地电压。
上述方案中，所述存储器为三维NAND型存储器。
本发明实施例还提供一种存储器的控制装置，包括：
第一控制单元，用于对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。
本发明实施例又提供一种存储器的控制装置，包括：处理器和配置为存储能够在处理器上运行的可执行指令的存储器；
其中，所述处理器用于运行所述可执行指令时，执行时实现上述任一所述方法的步骤。
本发明实施例还提供一种存储介质，其上存储有可执行指令，所述可执行指令被处理器执行时实现上述任一所述方法的步骤。
本发明实施例提供了一种存储器的控制方法、装置及存储介质。其中，所述方法包括：对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。本发明实施例通过在编程操作的特定时段对所述存储器的未选定的TSG上施加负电压，以保证未选定的TSG的电压在编程操作的沟道升压时段内低于TSG的阈值电压，从而使未选定的TSG处于完全关闭状态，避免了未选定的TSG因沟道升压的耦合作用而被误选定。如此，降低了存储器中的编程干扰。
附图说明
图1为相关技术中存储器的组成框图；
图2为相关技术中存储器的存储器单元阵列中存储块的外形示意图；
图3为相关技术中存储器中存储块内部的结构示意图；
图4为相关技术中存储器单元内部的结构示意图；
图5为相关技术中存储器在编程操作过程中施加电压的时序示意图；
图6为本发明实施例存储器的控制方法的实现流程示意图一；
图7为本发明实施例存储器在编程操作过程中施加电压的时序示意图一；
图8为本发明实施例存储器在编程操作过程中施加电压的时序示意图二；
图9为本发明实施例存储器的控制方法的实现流程示意图二；
图10为本发明实施例存储器在编程操作过程中施加电压的时序示意图三；
图11为本发明实施例存储器的控制装置的组成结构示意图；
图12为本发明实施例存储器的控制装置的硬件组成结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
根据内部结构的不同，存储器可以分为NOR型存储器(英文表达为NOR Flash)和NAND型存储器(英文表达为NAND Flash)。其中，NOR型存储器中每个位线(BL，Bit Line)下的各存储单元是并联的，可以实现位读取；而NAND型存储器中每个位线下的各存储单元是串联的，可以实现页(英文表达为page)读取。存储单元的串联结构减少了金属导线的占用面积，芯片裸片(英文表达为die)的利用率高，因此NAND型存储器的位密度高，适用于需要大容量存储的应用场合。本发明实施例中提到的存储器为3D NAND型存储器。
图1示出了相关技术中存储器的组成框图。存储器可以包括存储器单元阵列、地址解码器、公共源极线控制器、电压发生器、读写电路、数据缓冲器和控制逻辑，其中：
存储器单元阵列用于存储用户数据，当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，地址解码器可以基于解码的行地址将从电压发生器产生的相应电压施加到相应的字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
存储器单元阵列可以包括多个存储块(英文表达为Block)，如图2所示的BLK1至BLKz。多个存储块中的每个存储块中又可以包括多个存储串。每个存储串中可以包括层叠在衬底之上的多个存储单元。
如图3所示，位于同一个存储串内的存储单元的沟道在物理上连接。每一个存储串(如图4所示)的顶部的晶体管为TSG(也可以称为上选择管)，TSG连接至BL，存储串底部的晶体管为BSG(也可以称为下选择管)，不同存储串选定通过导通该存储串的TSG和BSG来实现。位于同一层内的多个存储单元组成存储行，位于不同存储串，且位于同一存储行内的存储单元的栅极在物理上相连接，均连接至同一WL。
在对存储结构中的某一存储单元进行编程操作时，需要确定选定的存储单元所在的存储串以及所在的行，所述选定的存储单元所在的存储串作为选定存储串，所述选定的存储单元所在行作为选定行。例如，要对图3中圈出(实线所形成的圆)的选定存储单元进行编程，需要导通存储单元所在选定存储串的TSG1；并且关断未选定存储串的TSG2，以避免未选定存储串的沟道被导通。同时，对所述选定存储单元所在行以外的未选定行的字线1和字线3施加导通电压，从而将该选定存储串的沟道导通；在选定行的字线2上施加编程电压，对选定的存储单元进行编程操作。由于在所述未选定行的字线1和字线3上施加了导通电压，且这个导通电压在上升过程中会在连接至字线1和字线3上的所有存储单元的沟道内耦合出电势，并使得未选定的TSG和选定的TSG电压都会升高，未选定的TSG可能存在被导通而出现误选定存储串的情况。
图5为相关技术中对存储器进行编程操作时，施加在存储器上的电压时序图。存储器的编程操作一般分为三个阶段：预充电阶段、全导通阶段以及编程阶段。其中，
在预充电阶段，在选定的TSG和未选定的TSG上施加一个预充电压，同时，使选定的BSG和未选定的BSG保持在接地(0V)电位，以实现沟道电位的升高，沟道中电子数目的减少，从而提高沟道的耦合电压。
在全导通阶段，在对BL施加驱动电压，对未选定存储串的TSG施加断开电压，使得未选定存储串的TSG关断，使得未选定存储串的沟道与位线断开，未选定存储串的沟道电位被锁定为低电位0V；对选定存储串的TSG施加导通电压(如，2.5V)，使得选定存储串的TSG导通。同时，在选定的WL及未选定的WL上施加一个导通电压(如，9V)。
在编程阶段，在选定WL上施加编程电压，实现数据的写入；在未选定的WL上继续施加导通电压，以保证选定存储串的导通。
为了降低未选定存储串上的存储单元受到的编程干扰，本发明实施例提出了一种存储器的控制方法。图6为本发明实施例存储器的控制方法的实现流程示意图。如图6所示，所述方法包括以下步骤：
步骤S601，对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。
这里，所述编程操作的全导通阶段是指在未选定WL上开始施加导通电压到该导通电压进入稳定状态的时段。所述第一电压为负电压，如-1V。这里，可以理解为，在未选定WL上开始施加导通电压时，会出现一个电压上升的脉冲，而如图3所示，未选定WL1与未选定的TSG2的距离很小，该上升的脉冲的电压可能会耦合到未选定的TSG上，在耦合作用下，该上升的脉冲可能会使未选定TSG的电位提高，从而使未选定TSG导通，因此，在本实施例中，在未选定WL上施加导通电压时出现的电压上升的脉冲时期，通过将未选定的TSG电压保持在低于0V(负电压)，以补偿由升高的WL电压耦合作用引起的高电位。
图7为发明一个具体实施方式中的对存储器进行编程操作时，施加在存储器上的电压时序图。这里，存储器的编程操作分为三个阶段：预充电阶段、全导通阶段以及编程阶段，其中：所述预充电阶段是指在选定的TSG上开始施加预充电压到预充电压放电完成的阶段；所述全导通阶段是指在选定及未选定的WL上开始施加导通电压，到该导通电压达到稳压状态的阶段；所述编程阶段是指在选定WL上开始施加编程电压，到编程电压放电完成的阶段。
本发明实施例正是在所述全导通阶段，在未选定存储串的TSG上施加第一电压，在未选定存储串的BSG上施加0V电压，使未选定存储串的TSG处于关闭状态。实际应用中，施加第一电压的具体时段可以根据实际情况作出调整。
在一实施例中，所述至少在所述编程操作的特定时段全导通阶段，在所述存储器的未选定的TSG上施加第一电压，包括：
在所述存储器的未选定字线WL上开始施加第二电压之前，开始在所述存储器的未选定的TSG上施加所述第一电压；并在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第二电压为在所述编程操作的全导通阶段导通所述未选定WL的电压。
所述第一预设条件为所述第二电压处于稳压状态，在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件是指所述存储器的未选定WL上施加的所述第二电压进入稳压状态时。所述第二电压为在所述编程操作的全导通阶段，施加在所述未选定WL上的导通电压，此时，在选定WL上也会施加一个导通电压，并且一般情况下，施加在选定和未选定WL上的导通电压的电位相同(如，9V)。在该导通电压稳定后，编程操作进入编程阶段。这里，对第一电压的施加时段进行了具体限定。即第一电压的施加时段必须将未选定WL施加导通电压时的电压升高阶段包括在内。如图8所示，所述第一电压的开始施加时刻可以沿箭头1的方向向左移动，所述第一电压的停止施加时刻可以沿箭头2的方向向右移动。
需要说明的是，在实际应用时，所述第一电压从开始施加到进入稳压(如，-1V)状态时需要一定的下降时间(如图7所示的第一电压的下降沿)。因此，开始在所述存储器的未选定的TSG上施加所述第一电压时需要考虑该下降时间，并在所述存储器的未选定字线WL上开始施加第二电压之前至少预留出该下降时间。
实际应用时，施加在所述存储器的选定WL上的编程电压较高，基本已经达到了存储器的耐压上限，此时，在存储器上施加负电压会使存储器损坏(存储器的承受的绝对压差可能超出存储器的上限)的风险增大。
基于此，在一实施例中，所述在所述存储器的未选定WL上施加的所述第二电压进入稳定状态之后，停止在所述存储器的未选定的TSG上施加所述第一电压，包括：
在所述存储器的未选定WL上施加的所述第二电压进入稳定状态之后，且在所述存储器的选定WL上施加的第三电压满足第二预设条件之前，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第三电压为在所述编程操作的编程阶段编程所述选定WL的电压。
所述第二预设条件为所述第三电压处于稳压状态，在所述存储器的选定WL上施加的第三电压满足第二预设条件是指所述存储器的选定WL上施加的第三电压进入稳压状态时。所述第三电压为在所述编程操作的编程阶段，施加在所述选定WL上的编程电压(如，25V)，该编程电压一般是在施加在选定WL上导通电压进入稳定状态后开始施加的。在该编程电压的作用下，选定的存储单元执行编程的具体操作。此时，在未选定WL上会继续施加导通电压。这里，对第一电压的施加时段进行了具体限定。即所述第一电压的施加时段必须在所述选定WL上的编程电压进入稳定状态前停止施加。如图8所示，所述第一电压的开始施加时刻可以沿箭头1的方向向左移动，所述第一电压的停止施加时刻可以沿箭头2的方向向右移动，但同时必须保证沿箭头2的移动的时刻不超过箭头3的右边界。
实际应用时，所述第一电压均可通过图1中的电压发生器产生，并通过图1中的地址解码器施加到相应的TSG上。
本发明实施例提供了一种存储器的控制方法，通过对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。本发明实施例通过在编程操作的特定时段对所述存储器的未选定的TSG上施加负电压，以保证未选定的TSG的电压在编程操作的沟道升压时段内低于TSG的阈值电压，从而使未选定的TSG处于完全关闭状态，避免了未选定的TSG因沟道升压的耦合作用而被误选定。如此，降低了存储器中的编程干扰。
本发明实施例又提出了一种存储器的控制方法。图9为本发明实施例存储器的控制方法的实现流程示意图。如图9所示，所述方法包括以下步骤：
步骤S901，对所述存储器进行编程操作；其中，
在所述编程操作的预充电阶段，在所述存储器的选定的TSG上施加第四电压，在所述存储器的未选定的TSG上施加第五电压，在所述存储器的选定的底部选择栅BSG上施加第六电压；其中，施加所述第四电压的持续时长比施加所述第五电压的持续时长长；
至少在所述编程操作的全导通阶段，在所述存储器的未选定TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。
其中，在一实施例中，所述第四电压与所述第五电压的电位相同。
其中，在一实施例中，所述第六电压为接地电压。
这里，在所述预充电阶段，在选定的TSG和未选定的TSG上分别施加一个预充电压，即所述第四电压和所述第五电压。实际应用时，所述第四电压和所述第五电压的作用均是为了提升沟道电位，从而提高沟道的耦合电压。因此，所述第四电压和所述第五电压的电位可以相同，如5.5V。同时，使选定的BSG保持在低电位，即所述第六电压(如0)，以实现沟道电位的升高，沟道中电子数目的减少，从而提高沟道的耦合电压。
实际应用时，所述第一电压开始施加的时刻可以是存储器进行编程操作的预充电阶段，并且在未选定的TSG上预充电压放电完成的时刻。为了保证第一电压在所述第四电压放电完成后开始施加，在未选定的TSG上施加的所述第五电压的放电结束时刻必须早于在选定的TSG上施加的第四电压的放电结束时刻。该开始施加第一电压的时刻如图10所示。在所述第四电压放电的时刻，会形成一个电压下降的脉冲，距离选定TSG距离近的未选定TSG(也可以理解为选定TSG相邻的未选定TSG)会产生压降耦合作用，而距离选定TSG距离较远的未选定TSG基本无耦合作用，或者非常微弱。耦合作用的影响如图10所示，在偶合作用的影响下，所述距离选定TSG距离近的未选定TSG上的电压在第一电压所施加的负电压的基础上进一步下降，同时，该耦合作用也会反作用在第四电压上，使所述第四电压的放电时间缩短，如此，在一定程度上，缩短了预充电阶段的时间，从而降低了编程时间。
实际应用时，所述第四电压、所述第五电压以及所述第六电压均可通过图1中的电压发生器产生，并通过图1中的地址解码器施加到相应的TSG或BSG上。
本发明实施例通过在编程操作的特定时段对所述存储器的未选定的TSG上施加负电压，以保证未选定的TSG的电压在编程操作的沟道升压时段内低于TSG的阈值电压，从而使未选定的TSG处于完全关闭状态，避免了未选定的TSG因沟道升压的耦合作用而被误选定。如此，降低了存储器中的编程干扰。
另外，所述负电压的耦合作用使得选定的TSG在预充电阶段的预充电压的放电时间缩短，在一定程度上，缩短了预充电阶段的时间，从而降低了编程时间。
为了实现本发明实施例的方法，本发明实施例还提供一种存储器的控制装置。图11为本发明实施例装置的组成结构示图，如图11所示，所述存储器的控制装置1100包括：
第一控制单元1101，用于对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的顶部选择栅TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。
在一实施例中，所述第一控制单元1101，用于：
第一控制单元在所述存储器的未选定字线WL上开始施加第二电压之前，开始在所述存储器的未选定的TSG上施加所述第一电压；并在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第二电压为在所述编程操作的全导通阶段导通所述未选定WL的电压。
在一实施例中，所述第一控制单元1101，用于：
在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，且在所述存储器的选定WL上施加的第三电压满足第二预设条件之前，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第三电压为在所述编程操作的编程阶段编程所述选定WL的电压。
在一实施例中，所述控制装置1100还包括第二控制单元，用于：
在所述编程操作的预充电阶段，在所述存储器的选定的TSG上施加第四电压，在所述存储器的未选定的TSG上施加第五电压，在所述存储器的选定的底部选择栅BSG上施加第六电压；其中，施加所述第四电压的持续时长比施加所述第五电压的持续时长长。
在一实施例中，所述第四电压的与所述第五电压的电位相同。
在一实施例中，所述第六电压为接地电压。
在一实施例中，所述存储器为三维NAND型存储器。
实际应用时，第一控制单元1101及第二控制单元可由存储器的控制装置中的处理器实现。
需要说明的是：上述实施例提供的存储器的控制装置在进行控制处理时，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述处理分配由不同的程序模块完成，即将装置的内部结构划分成不同的程序模块，以完成以上描述的全部或者部分处理。另外，上述实施例提供的存储器的控制装置与存储器的控制方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。
基于上述程序模块的硬件实现，且为了实现本发明实施例的方法，本发明实施例还提供一种存储器的控制装置1200，所述存储器的控制装置1200包括：
存储器1201，用于存储可执行指令；
处理器1202，用于执行所述存储器中存储的可执行指令时，实现本发明实施例提供的存储器的控制方法。
实际应用时，如图12所示，所述存储器的控制装置1200中的各个组件通过总线系统1203耦合在一起。可理解，总线系统1203用于实现这些组件之间的连接通信。总线系统1203除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图12中将各种总线都标为总线系统1203。
本发明实施例还提供一种存储介质，所述存储介质存储有可执行指令，当所述可执行指令被至少一个处理器执行时，实现本发明实施例提供的存储器的控制方法。
在一些实施例中，存储介质可以是磁性随机存取存储器(FRAM，ferromagneticrandom access memory)、只读存储器(ROM，Read Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，ErasableProgrammable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，ElectricallyErasable Programmable Read-Only Memory)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(CD-ROM，Compact Disc Read-Only Memory)等存储器；也可以是包括上述存储器之一或任意组合的各种设备。
在一些实施例中，可执行指令可以采用程序、软件、软件模块、脚本或代码的形式，按任意形式的编程语言(包括编译或解释语言，或者声明性或过程性语言)来编写，并且其可按任意形式部署，包括被部署为独立的程序或者被部署为模块、组件、子例程或者适合在计算环境中使用的其它单元。
作为示例，可执行指令可以但不一定对应于文件系统中的文件，可以可被存储在保存其它程序或数据的文件的一部分，例如，存储在超文本标记语言(HTML，Hyper TextMarkup Language)文档中的一个或多个脚本中，存储在专用于所讨论的程序的单个文件中，或者，存储在多个协同文件(例如，存储一个或多个模块、子程序或代码部分的文件)中。
作为示例，可执行指令可被部署为在一个计算设备上执行，或者在位于一个地点的多个计算设备上执行，又或者，在分布在多个地点且通过通信网络互连的多个计算设备上执行。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种存储器的控制方法，其特征在于，所述方法包括：
对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的顶部选择栅TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压；
其中，所述至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，包括：
在所述存储器的未选定字线WL上开始施加第二电压之前，开始在所述存储器的未选定的TSG上施加所述第一电压。
2.根据权利要求1所述的方法，其特征在于，所述至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，包括：
在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第二电压为在所述编程操作的全导通阶段导通所述未选定WL的电压。
3.根据权利要求2所述的方法，其特征在于，所述在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压，包括：
在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，且在所述存储器的选定WL上施加的第三电压满足第二预设条件之前，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第三电压为在所述编程操作的编程阶段编程所述选定WL的电压。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述编程操作的预充电阶段，在所述存储器的选定的TSG上施加第四电压，在所述存储器的未选定的TSG上施加第五电压，在所述存储器的选定的底部选择栅BSG上施加第六电压；其中，施加所述第四电压的持续时长比施加所述第五电压的持续时长长。
5.根据权利要求4所述的方法，其特征在于，所述第四电压的与所述第五电压的电位相同。
6.根据权利要求4所述的方法，其特征在于，所述第六电压为接地电压。
7.根据权利要求1所述的方法，其特征在于，所述存储器为三维NAND型存储器。
8.一种存储器的控制装置，其特征在于，包括：
第一控制单元，用于对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压；
所述第一控制单元，具体用于：
第一控制单元在所述存储器的未选定字线WL上开始施加第二电压之前，开始在所述存储器的未选定的TSG上施加所述第一电压。
9.一种存储器的控制装置，其特征在于，包括：处理器和用于存储能够在处理器上运行的可执行指令的存储器；
其中，所述处理器用于运行所述可执行指令时，执行权利要求1至7任一项所述方法的步骤。
10.一种存储介质，其特征在于，所述存储介质上存储有可执行指令，当所述可执行指令被处理器执行时，实现权利要求1至7任一项所述方法的步骤。
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