CN114694710A - 半导体存储器装置及其操作方法 - Google Patents

半导体存储器装置及其操作方法 Download PDF

Info

Publication number
CN114694710A
CN114694710A CN202110913579.0A CN202110913579A CN114694710A CN 114694710 A CN114694710 A CN 114694710A CN 202110913579 A CN202110913579 A CN 202110913579A CN 114694710 A CN114694710 A CN 114694710A
Authority
CN
China
Prior art keywords
program
voltage
semiconductor memory
memory device
memory block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110913579.0A
Other languages
English (en)
Inventor
黄盛炫
林主恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114694710A publication Critical patent/CN114694710A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本技术涉及半导体存储器装置及其操作方法。该半导体存储器装置包括：存储器单元阵列，其包括多个存储块；外围电路，其被配置为对多个存储块当中的被选存储块执行编程操作；以及控制逻辑，其被配置为控制外围电路以在编程操作期间的编程电压施加操作和编程验证操作之间执行包括对被选存储块中包括的多个单元串的沟道进行升压的保持加速操作。

Description

半导体存储器装置及其操作方法
技术领域
本文描述的一个或更多个实施方式涉及半导体存储器装置及操作半导体存储器装置的方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)之类的半导体材料实现的。
易失性半导体存储器装置在断电时存储数据。示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性半导体存储器装置即使在断电时也保持所存储的数据。示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、和铁电RAM(FRAM)。闪存的示例包括NOR型和NAND型。
发明内容
本文描述的一个或更多个实施方式提供了一种例如在编程操作期间可以具有存储器单元的改进的阈值电压分布的半导体存储器装置。
本文描述的一个或更多个实施方式提供了一种操作例如可以具有改进的阈值电压分布的半导体存储器装置的方法。
根据本公开的实施方式，一种半导体存储器装置包括：存储器单元阵列，其包括多个存储块；外围电路，其被配置为对多个存储块当中的被选存储块执行编程操作；以及控制逻辑，其被配置为控制外围电路以在编程操作期间的编程电压施加操作和编程验证操作之间执行包括对被选存储块中包括的多个单元串的沟道进行升压的保持加速操作(retention acceleration operation)。
根据本公开的实施方式，一种半导体存储器装置包括：存储块，其包括被编程为多个编程状态的存储器单元；外围电路，其被配置为针对存储块执行包括多个编程循环的编程操作；以及控制逻辑，其被配置为控制外围电路以执行多个编程循环。控制逻辑被配置为控制外围电路以在作为多个编程循环当中的先前编程循环的编程验证操作的结果而将编程操作确定为编程通过时，在当前编程循环期间执行保持加速操作。
根据本公开的实施方式，一种操作半导体存储器装置的方法包括：执行向连接至单元串的多条字线当中的被选字线施加编程电压的编程电压施加操作，单元串包括被编程为多个编程状态的多个存储器单元；对连接至被选字线的存储器单元执行编程验证操作；以及当作为编程验证操作的结果而确定为编程通过时，通过使单元串的沟道升压来执行保持加速操作。
本技术可以改进半导体存储器装置的编程操作期间的保持劣化特性，由此改进存储器单元的阈值电压分布被改变的现象。
附图说明
图1例示了半导体存储器装置的实施方式。
图2例示了存储器单元阵列的实施方式。
图3例示了存储块的实施方式。
图4例示了存储块的实施方式。
图5例示了存储块的实施方式。
图6例示了三级单元的编程状态的示例。
图7例示了编程操作的实施方式。
图8和图9例示了编程操作的实施方式。
图10例示了编程循环的实施方式。
图11例示了存储器系统的实施方式。
图12例示了存储器系统的应用示例。
图13例示了计算系统的实施方式。
具体实施方式
根据本说明书或本申请中公开的构思的实施方式的结构性描述或功能性描述仅是为了描述根据本公开的构思的实施方式而例示的。根据本公开的构思的实施方式可以以各种形式施行并且不限于本说明书或本申请中所描述的实施方式。
在下文中，将参照附图详细描述实施方式，使得本公开所属领域的技术人员可以容易地施行本公开的技术精神。
图1是例示半导体存储器装置100的实施方式的图，该半导体存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。外围电路可以执行各种操作，例如，用于在存储器单元阵列110中存储数据的编程操作、用于输出所存储的数据的读取操作、和用于擦除所存储的数据的擦除操作。控制逻辑130可以控制外围电路120以及执行其它操作。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。本地线LL和位线BL1至BLm(m是正整数)可以连接至存储块BLK1至BLKz中的每一个。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，本地线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。第一选择线可以是源极选择线，而第二选择线可以是漏极选择线。例如，本地线LL可以包括字线、漏极选择线和源极选择线。
在一个实施方式中，本地线LL还可以包括虚设线。例如，本地线LL还可以包括管道线。本地线LL可以分别连接至存储块BLK1至BLKz，并且位线BL1至BLM可以共同连接至存储块BLK1至BLKz。
存储块BLK1至BLKz可以具有二维结构或三维结构。例如，在二维结构中，存储器单元可以在平行于基板的方向上布置。在三维结构中，存储器单元可以在垂直方向上层叠在基板上。
外围电路120可以被配置为在控制逻辑130的控制下执行被选存储块的编程操作、读取操作和/或擦除操作。
在一个实施方式中，外围电路120可以包括电压生成电路121、行解码器122、页缓冲器组123、列解码器124、输入/输出电路125、通过/失败确定器(通过/失败检查电路)126和源极线驱动器127。
电压生成电路121可以响应于操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。另外，电压生成电路121可以响应于操作信号OP_CMD而使本地线LL选择性地放电。例如，电压生成电路121可以在控制逻辑130的控制下生成编程电压、验证电压和通过电压。
在编程操作中的保持加速操作期间，电压生成电路121可以生成要向未选字线施加的第一设置电压和要向被选字线施加的第二设置电压。第二设置电压可以是电位不同于(例如，低于)第一设置电压的电位的电压。例如，第一设置电压可以是具有高电位的正电压，并且第二设置电压可以是0V的电压。
行解码器122可以响应于行解码器控制信号AD_signals而向连接至被选存储块的本地线LL传送操作电压Vop。例如，在编程操作期间，行解码器122可以响应于行解码器控制信号AD_signals而向被选存储块的被选本地线LL当中的被选字线施加由电压生成电路121生成的编程电压，并且可以向未选字线施加由电压生成电路121生成的通过电压。
在编程操作中的保持加速操作期间，行解码器122可以向被选存储块的未选字线施加由电压生成电路121生成的第一设置电压并且可以向被选字线施加由电压生成电路121生成的第二设置电压。另外，在编程操作的保持加速操作期间，行解码器122可以通过向被选存储块的漏极选择线和源极选择线施加截止电压来使被选存储块的漏极选择晶体管和源极选择晶体管截止。
页缓冲器组123可以包括连接至位线BL1至BLm的多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBm在编程操作期间临时存储要被编程的数据并且基于临时存储的要被编程的数据来调整位线BL1至BLm的电位电平。另外，页缓冲器PB1至PBm可以在读取操作或编程验证操作期间感测位线BL1至BLm的电压或电流。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与页缓冲器PB1至PBm交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将(例如，从外部源接收的)命令CMD和地址ADD传送给控制逻辑130，或者可以与列解码器124交换数据DATA。
在读取操作或编程验证操作期间，通过/失败确定器126可以响应于允许位VRY_BIT<#>而生成参考电流，将从页缓冲器组123接收的感测电压VPB与通过参考电流生成的参考电压进行比较，并输出通过信号PASS或失败信号FAIL。可以例如基于在编程验证操作期间被确定为通过的存储器单元的数量来控制感测电压VPB。
源极线驱动器127可以通过源极线SL连接至存储器单元阵列110中的存储器单元，并且可以控制向源极线SL施加的电压。源极线驱动器127可以从控制逻辑130接收源极线控制信号CTRL_SL并基于源极线控制信号CTRL_SL来控制向源极线SL施加的电压。
响应于命令CMD和地址ADD，控制逻辑130可以通过输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路120。控制逻辑130可以控制外围电路120以在对被选存储块的被选页的编程操作期间顺序地执行多个编程循环，以便将被选页中的存储器单元编程为一个或更多个编程状态。
例如，每个编程循环可以包括顺序地执行的编程电压施加操作和编程验证操作。编程循环中的一些可以包括保持加速操作。例如，当作为编程验证操作的结果而确定为编程通过时，可以在对应的编程循环中包括保持加速操作，或者可以在下一个编程循环中包括保持加速操作。例如，当作为对应的编程循环中的编程验证操作的结果而确定为编程通过时，可以在该编程验证操作的完成之后立即执行保持加速操作，或者可以在下一个编程循环的编程电压施加操作或编程验证操作之前执行保持加速操作。
在存储器单元的编程操作期间，电荷可以被捕获在存储器单元的电荷储存层中。一些被捕获的电荷可能以不稳定状态被捕获。在完成编程操作之后的预定时间内，以不稳定状态被捕获的电荷可能在电荷储存层中解捕获。这可能导致存储器单元(例如，其中的一个或更多个晶体管)的阈值电压的降低。
在一个实施方式中，在编程操作期间，当作为对应于多个编程状态的编程验证操作的结果而确定为编程通过时，可以执行保持加速操作。在保持加速操作期间，控制逻辑130控制外围电路120以使被选存储块中的一个或更多个串的沟道自升压(self-boost)。
例如，在被选存储块的源极选择晶体管和漏极选择晶体管截止的状态下，通过向未选字线施加高电位的第一设置电压来增加被选存储块中的串的沟道的电位。此时，可以从连接至被选字线的存储器单元中所捕获的电荷当中去除以不稳定状态被捕获的电荷。这可以通过向被选字线施加0V的第二设置电压来实现。因此，可以改进存储器单元的保持特性和阈值电压分布被改变的现象。
图2是例示图1的存储器单元阵列110的实施方式的图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构并且可以包括层叠在基板上的多个存储器单元。存储器单元可以沿着+X方向、+Y方向和+Z方向布置。参照图3至图5描述每个存储块的结构的示例。
图3是例示例如可以是图2的存储块BLK1至BLKz中的代表的存储块BLK1的实施方式的电路图。
参照图3，存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为预定形状，例如，“U”状或另一形状。在存储块BLK1中，m个单元串在行方向(即，+X方向)上布置。在图3中，两个单元串在列方向(例如，+Y方向)布置。然而，这是为了便于描述，并且可以理解，可以在列方向上布置三个或更多个单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘膜、电荷储存膜和阻挡绝缘膜。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧穿绝缘膜、电荷储存膜或阻挡绝缘膜中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCp之间。在实施方式中，布置在相同行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线。布置在不同行中的单元串的源极选择晶体管可以连接到不同的源极选择线。在图3中，第一行的单元串CS11至CS1m的源极选择晶体管连接至第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接至第二源极选择线SSL2。
在一个实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地连接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn可以包括第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上顺序地布置，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上顺序地布置，并且串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极连接至管道线PL。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串连接至在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接至第二漏极选择线DSL2。
在列方向上布置的单元串连接至在列方向上延伸的位线。在图3中，第一列的单元串CS11和CS21连接至第一位线BL1。第m列的单元串CS1m和CS2m连接至第m位线BLm。
在行方向上布置的单元串中连接至相同字线的存储器单元构成一页。例如，在第一行的单元串CS11至CS1m当中连接至第一字线WL1的存储器单元构成一页。第二行的单元串CS21至CS2m当中连接至第一字线WL1的存储器单元构成另一页。可以通过选择漏极选择线DSL1或DSL2中的一条来选择在一个行方向上布置的单元串。可以通过选择字线WL1至WLn中的一条来选择被选单元串中的一页。
在一个实施方式中，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至SC2m当中的偶数编号的单元串可以分别连接至偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m当中的奇数编号的单元串可以分别连接奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。在一个实施方式中，提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供的虚设存储器单元越多，改进了存储块BLK1的操作可靠性，但是存储块BLK1的尺寸增加。随着提供的虚设存储器单元越少，存储块BLK1的尺寸可以减小，但是存储块BLK1的操作可靠性可能会降低。
为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有阈值电压。在针对存储块BLK1的擦除操作之前或之后，可以对全部或部分的虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制向连接至相应虚设存储器单元的虚设字线所施加的电压，虚设存储器单元可以具有阈值电压。
图4是例示例如可以是图2的存储块BLK1至BLKz中的代表的存储块BLK2的实施方式的电路图。
参照图4，存储块BLK2包括多个单元串CS11′至CS1m′和CS21′至CS2m′。单元串CS11′至CS1m′和CS21′至CS2m′中的每一个沿着+Z方向延伸。单元串CS11′至CS1m′和CS21′至CS2m′中的每一个包括层叠在存储块BLK2下方的基板上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管连接到相同的源极选择线。布置在第一行中的单元串CS11′至CS1m′的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21′至CS2m′的源极选择晶体管连接到第二源极选择线SSL2。在一个实施方式中，单元串CS11′至CS1m′和CS21′至CS2m′的源极选择晶体管可以共同连接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管连接至在行方向上延伸的漏极选择线。第一行的单元串CS11′至CS1m′的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21′至CS2m′的漏极选择晶体管连接至第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管式晶体管PT之外，图4的存储块BLK2具有与图3的存储块BLK1的等效电路类似的等效电路。
在一个实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′当中的偶数编号的单元串可以分别连接到偶数位线，并且在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′中的奇数编号单元串可以分别连接至奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。在一个实施方式中，提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供的虚设存储器单元越多，改进了存储块BLK2的操作可靠性，但是存储块BLK2的尺寸增加。随着提供的虚设存储器单元越少，存储块BLK2的尺寸可以减小，但是存储块BLK2的操作可靠性可能会降低。
为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有阈值电压。在针对存储块BLK2的擦除操作之前或之后，可以对全部或部分的虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制向连接至相应虚设存储器单元的虚设字线施加的电压，虚设存储器单元可以具有阈值电压。
图5是例示例如可以是图1的存储器单元阵列110中的存储块BLK1至BLKz中的代表的存储块BLK3的实施方式的电路图。
参照图5，存储块BLK3可以包括分别连接至多条位线BL1至BLm的多个单元串CS1至CSm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧穿绝缘膜、电荷储存膜和阻挡绝缘膜。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧穿绝缘膜、电荷储存膜和阻挡绝缘膜中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MC1至MCn之间。
连接到相同字线的存储器单元构成一页。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。可以通过选择字线WL1至WLn中的任何一条来选择被选单元串当中的一页。
在另一实施方式中，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。单元串CS1至CSm当中的偶数编号的单元串可以分别连接至偶数位线，并且奇数编号的单元串可以分别连接至奇数位线。
如上所述，连接至一条字线的存储器单元可以构成一个物理页。在图5的示例中，在属于存储块BLK3的存储器单元当中，连接至多条字线WL1至WLn中的任意一条字线的m个存储器单元构成一个物理页。
半导体存储器装置100的存储器单元阵列110可以配置为三维结构(例如，如图3和图4所示)或二维结构(例如，如图5所示)。
图6是例示三级单元(TLC)的编程状态的示例的图表。参照图6，在该示例中，三级单元具有分别对应于一个擦除状态E和七个编程状态P1至P7的阈值电压状态。擦除状态E和第一编程状态P1至第七编程状态P7具有对应的位代码，例如，不同的位代码可以被指配给擦除状态E和第一编程状态P1至第七编程状态P7中的相应的一个。
可以基于第一读取电压R1至第七读取电压R7来对每个阈值电压状态进行分类。此外，第一验证电压VR1至第七验证电压VR7可以用于确定与每个编程状态相对应的存储器单元的编程是否完成。
例如，向字线施加第二验证电压VR2以验证被选物理页中的存储器单元当中与第二编程状态P2相对应的存储器单元。此时，如图1所示的页缓冲器PB1可以感测位线BL1的电流，以区分连接至位线BL1的目标存储器单元是处于编程未完成状态还是处于编程完成状态。
图6中示出了TLC的目标编程状态的示例，但是在其它实施方式中可以使用一个或更多个不同的目标编程状态。在一个实施方式中，半导体存储器装置中的存储器单元可以是多级单元(MLC)。在一个实施方式中，半导体存储器装置中的存储器单元可以是四级单元(QLC)。
图7是例示编程操作的实施方式的图，其中描述了以TLC方法对存储器单元进行编程作为示例。可以如下参照图6和图7来描述编程操作。
参照图6和图7，示出了执行针对第一编程状态P1至第七编程状态P7的编程操作的实施方式。在编程操作中，顺序地执行与第一编程状态P1至第七编程状态P7相对应的多个编程循环LOOP1至LOOP9。例如，编程循环LOOP1和LOOP2对应于第一编程状态P1，并且编程循环LOOP3对应于第二编程状态P2。另外，编程循环LOOP4可以对应于第三编程状态P3，编程循环LOOP5可以对应于第四编程状态P4，编程循环LOOP6可以对应于第五编程状态P5，编程循环LOOP7可以对应于第六编程状态P6，并且编程循环LOOP8和LOOP9可以对应于第七编程状态P7。
编程循环LOOP1至LOOP9中的每一个可以包括编程电压施加操作和至少一个编程验证操作。另外，一些编程循环可以包括编程电压施加操作、至少一个编程验证操作和保持加速操作。例如，当作为编程验证操作的结果而确定为编程通过时，可以在对应的编程循环中执行保持加速操作，或者可以在下一个编程循环中执行保持加速操作。
作为每个编程循环中的编程验证操作的结果，当要被编程到与编程循环相对应的编程状态的存储器单元的编程完成超过设置次数时，可以确定编程通过。例如，当作为编程循环LOOP2的编程验证操作的结果而确定针对第一编程状态P1的编程操作通过(P1-PASS)时，可以在对应的编程循环LOOP2中完成编程验证操作之后执行保持加速操作，或者可以在下一个编程循环LOOP3的编程电压施加操作或编程验证操作之前执行保持加速操作。
图8和图9是例示编程操作的实施方式的流程图，并且图10例示了图7的编程循环当中的一个编程循环的实施方式。例如，可以如下参照图1、图5和图8至图10来描述编程操作方法的实施方式。
作为示例描述了图7的编程循环LOOP1至LOOP9当中的编程循环LOOP3。例如，描述了在基于先前编程循环LOOP2中的针对第一编程状态P1的编程验证操作的结果而确定为编程通过P1-PASS之后执行编程循环LOOP3的情况。
页缓冲器PB1至PBm在编程操作期间临时存储要被编程的数据，并基于临时存储的要被编程的数据来调整位线BL1至BLm的电位电平。例如，要对其执行编程操作的位线被控制为编程允许电压电平，而不要对其执行编程操作的位线被控制为编程禁止电压电平。
在S810中，控制逻辑130控制外围电路120以对被选存储块的被选页执行编程电压施加操作。例如，电压生成电路121响应于操作信号OP_CMD而生成编程电压VP3和通过电压Vpass。行解码器122向被选存储块(例如，BLK3)的被选字线(例如，WL1)施加编程电压VP3，并向其余的未选字线(例如，WL2至WLn)施加通过电压Vpass。因此，电荷被捕获在被选页中的存储器单元MC1当中的对应的位线被控制为编程允许电压电平的存储器单元的电荷储存层中。
在S820中，控制逻辑130控制外围电路120以使用沟道升压操作对被选存储块的被选页执行保持加速操作。实施方式被描述如下。
在S821中，在保持加速操作期间，行解码器122通过向被选存储块BLK3的漏极选择线DSL和源极选择线SSL施加截止电压来使被选存储块BLK3的漏极选择晶体管DST和源极选择晶体管SST截止。因此，被选存储块BLK3中的单元串CS1至CSm的沟道处于浮置状态。
在S822中，电压生成电路121生成并输出要向未选字线WL2至WLn施加的第一设置电压V1和要向被选字线WL1施加的第二设置电压V2。行解码器122向被选存储块BLK3的未选字线WL2至WLn施加第一设置电压V1。因此，作为根据施加到未选字线WL2至WLn的高电位的第一设置电压V1的耦合现象，可以出现被选存储块BLK3中的单元串CS1至CSm的沟道的电位电平增加的现象。
被选存储块BLK3中的单元串CS1至CSm的沟道电位通过施加到源极线SL的正设置电压Vposi而增加。例如，通过使被选存储块BLK3的源极选择晶体管SST导通，被选存储块BLK3中的单元串CS1至CSm的沟道电位增加。在一个实施方式中，例如，通过向被选存储块BLK3的源极选择晶体管SST的栅极施加0V的电压，可以以栅极诱导漏极泄漏(GIDL)方法增加单元串CS1至CSm的沟道电位。
在S823中，向与被选存储块BLK3的被选页相对应的被选字线WL1施加第二设置电压V2。因此，在被选页中的存储器单元MC1中以不稳定状态被捕获的电荷可以通过沟道升压的沟道电位和施加到字线WL1的第二设置电压V2而被解捕获。
在S830中，控制逻辑130控制外围电路120以对被选存储块的被选页执行编程验证操作。例如，电压生成电路121响应于操作信号OP_CMD而生成验证电压VR2和通过电压Vpass。行解码器122向被选存储块(例如，BLK3)的被选字线(例如，WL1)施加验证电压VR2，并向其余的未选字线(例如，WL2至WLn)施加通过电压Vpass。页缓冲器PB1至PBm感测位线BL1至BLm的电压或电流，以执行与第二编程状态P2相对应的验证操作。
此后，电压生成电路121响应于操作信号OP_CMD而生成验证电压VR3和通过电压Vpass，并且行解码器122向被选存储块(例如，BLK3)的被选字线(例如WL1)施加验证电压VR3并且向其余的未选字线(例如，WL2到WLn)施加通过电压。页缓冲器PB1至PBm感测位线BL1至BLm的电压或电流，以执行与第三编程状态P3相对应的验证操作。
此后，电压生成电路121生成验证电压VR4和通过电压Vpass，并且行解码器122向被选存储块(例如，BLK3)的被选字线(例如WL1)施加验证电压VR4并向其余的未选字线(例如，WL2至WLn)施加通过电压Vpass。页缓冲器PB1至PBm感测位线BL1至BLm的电压或电流，以执行与第四编程状态P4相对应的验证操作。
在上述实施方式中，描述了以下示例：其中，当基于先前编程循环中的编程验证操作而确定为通过时，在当前编程循环中执行编程电压施加操作之后，执行保持加速操作。然而，在一个实施方式中，可以在先前编程循环中的编程验证操作完成之后，在当前编程循环中执行编程电压施加操作之前，或者在当前编程循环中执行编程验证操作之后，执行保持加速操作。例如，在基于当前编程循环的编程验证操作而确定为编程通过之后，可以在当前编程循环的编程验证操作之后立即执行保持加速操作或者在下一个编程循环中执行保持加速操作。
在执行保持加速操作之后执行的编程验证操作中，可以降低并施加验证电压。由于编程已通过的存储器单元的阈值电压可能通过保持加速操作而降低，因此可以通过在下一个编程验证操作期间将验证电压降低已降低的阈值电压，来进一步改进存储器单元的阈值电压分布。
在以上描述中，描述了当基于针对第一编程状态P1的编程验证操作而确定为通过时执行保持加速操作的示例。在其它实施方式中，当基于第二编程状态P2至第六编程状态P6中的每一个的编程验证操作而确定为通过时，可以在当前编程循环或下一个编程循环中执行保持加速操作。
图11是例示包括根据本文的任何实施方式的半导体存储器装置的存储器系统1000的实施方式的框图。
参照图11，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是例如参照图1描述的半导体存储器装置。
控制器1100连接至主机和半导体存储器装置100。控制器1100被配置为响应于来自主机的请求而访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置为用作半导体存储器装置100与主机之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的指令(例如，固件)。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的缓存存储器、和半导体存储器装置100与主机之间的缓冲存储器中的至少一种。处理单元1120控制控制器1100的整体操作。此外，控制器1100可以在编程操作期间临时存储从主机提供的编程数据。
主机接口1130包括用于在主机与控制器1100之间执行数据交换的协议。作为示例性实施方式，控制器1100被配置为通过各种接口协议中的至少一种与主机进行通信。示例包括通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动器电子设备(IDE)协议、和专用协议。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口1140包括NAND接口或NOR接口。
纠错块1150被配置为使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可以根据纠错块1150的错误检测结果来控制半导体存储器装置100以调整读取电压并执行重新读取。作为示例性实施方式，纠错块可以是控制器1100的组件。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中。作为示例性实施方式，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成存储卡。存储卡的示例包括：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的储存装置。当存储器系统1000用作半导体驱动器(SSD)时，可以极大提高连接至存储器系统1000的主机的操作速度。
在一个示例中，存储器系统1000被设置为电子装置的各种组件之一。电子装置的示例包括：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、以及数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置、以及配置计算系统的各种组件之一。
作为示例性实施方式，半导体存储器装置100或存储器系统1000可以安装为各种类型的封装件。示例包括：层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓集成电路(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)以及晶圆级加工层叠封装(WSP)。
图12是例示图11的存储器系统2000的应用示例的框图。
参照图12，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括可以划分成多个组的多个半导体存储器芯片。
在图12中，多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片与参照图1描述的半导体存储器装置100类似地配置和操作。
每个组被配置为通过一个公共通道与控制器2200通信。控制器2200可以与参照图11描述的控制器1100类似地配置，并且可以被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图13是例示包括例如可以是图12的存储器系统的存储器系统的计算系统3000的框图。
计算系统3000包括中央处理装置3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。存储器系统2000通过系统总线3500电连接至中央处理装置3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理装置3100处理的数据存储在存储器系统2000中。
在图13中，半导体存储器装置2100通过控制器2200连接至系统总线3500。然而，在实施方式中，半导体存储器装置2100可以被配置为直接连接至系统总线3500。此时，控制器2200的操作可以由中央处理装置3100和RAM 3200来控制或执行。
在图13中，参照图12描述了存储器系统2000。然而，在一个实施方式中，可以用参考图11描述的存储器系统1000来代替存储器系统2000。在示例性实施方式中，计算系统3000可以被配置为包括参照图11描述的存储器系统1000和参照图12描述的存储器系统2000二者。
本文描述的方法、过程和/或操作可以由要由计算机、处理器、控制器或其它信号处理装置运行的代码或指令来执行。计算机、处理器、控制器或其它信号处理装置可以是本文描述的那些或者除了本文描述的元件之外的元件。因为详细描述了形成方法(或计算机、处理器、控制器或其它信号处理装置的操作)的基础的算法，因此用于实现方法实施方式的操作的代码或指令可以将计算机、处理器、控制器、或其它信号处理装置转换为用于执行本文的方法的专用处理器。
当至少部分在软件中实现时，控制器、处理器、装置、模块、单元、多路复用器、生成器、逻辑、接口、解码器、确定器、驱动器、块、和其它信号生成和信号处理特征可以包括例如用于存储要由例如计算机、处理器、微处理器、控制器或其它信号处理装置执行的代码或指令的存储器或其它储存装置。计算机、处理器、微处理器、控制器或其它信号处理装置可以是本文所描述的那些或者除了本文所描述的元件之外的元件。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其它信号处理装置的操作)的基础的算法，因此用于实现方法实施方式的操作的代码或指令可以将计算机处理器、控制器或其它信号处理装置转换为用于执行本文描述的方法的专用处理器。
本说明书和附图中所公开的本公开的实施方式仅是用于容易地描述本公开的技术内容以及促进对本公开的理解的特定示例，并不限制本公开的保护范围。对于本公开所属领域的技术人员显而易见的是，除了本文所公开的实施方式之外，还可以施行基于本公开的技术精神的其它变型。
相关申请的交叉引用
本申请要求于2020年12月29日向韩国知识产权局提交的韩国专利申请No.10-2020-0186196的优先权，其全部内容通过引用并入本文中。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储块；
外围电路，所述外围电路对所述多个存储块当中的被选存储块执行编程操作；以及
控制逻辑，所述控制逻辑控制所述外围电路以在所述编程操作期间的编程电压施加操作和编程验证操作之间执行包括对所述被选存储块中的多个单元串的沟道进行升压的保持加速操作。
2.根据权利要求1所述的半导体存储器装置，其中，所述外围电路包括：
电压生成电路，所述电压生成电路在所述保持加速操作期间生成要向所述被选存储块的未选字线施加的第一设置电压和要向所述被选存储块的被选字线施加的第二设置电压；
行解码器，所述行解码器分别将所述第一设置电压和所述第二设置电压施加至所述被选存储块的所述未选字线和所述被选字线；以及
页缓冲器组，所述页缓冲器组控制所述被选存储块的位线的电位或感测所述位线的电位或电流量。
3.根据权利要求2所述的半导体存储器装置，其中，所述行解码器在所述保持加速操作期间向所述被选存储块的源极选择线和漏极选择线施加截止电压。
4.根据权利要求3所述的半导体存储器装置，其中，所述行解码器在所述保持加速操作期间将所述被选存储块中的所述多个单元串的所述沟道控制为具有浮置状态。
5.根据权利要求4所述的半导体存储器装置，其中，
所述多个单元串的所述沟道被所述第一设置电压升压，并且
所述第一设置电压高于所述第二设置电压。
6.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑控制所述外围电路以在执行所述编程电压施加操作之后立即执行所述保持加速操作。
7.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑：
控制以在所述编程操作期间对所述被选存储块执行所述编程电压施加操作和所述编程验证操作，并且
控制所述外围电路以在作为所述编程验证操作的结果而将所述编程操作确定为编程通过时执行所述保持加速操作。
8.一种半导体存储器装置，该半导体存储器装置包括：
存储块，所述存储块包括被编程为多个编程状态的存储器单元；
外围电路，所述外围电路针对所述存储块执行包括多个编程循环的编程操作；以及
控制逻辑，所述控制逻辑控制所述外围电路以执行所述多个编程循环，其中，所述控制逻辑控制所述外围电路以在作为所述多个编程循环当中的先前编程循环的编程验证操作的结果而将所述编程操作确定为编程通过时，在当前编程循环期间执行保持加速操作。
9.根据权利要求8所述的半导体存储器装置，其中，所述多个编程循环中的每一个包括编程电压施加操作和所述编程验证操作。
10.根据权利要求9所述的半导体存储器装置，其中，所述外围电路包括：
电压生成电路，所述电压生成电路在所述保持加速操作期间生成要向所述存储块的未选字线施加的第一设置电压和要向所述存储块的被选字线施加的第二设置电压；
行解码器，所述行解码器分别将所述第一设置电压和所述第二设置电压施加至所述存储块的所述未选字线和所述被选字线；以及
页缓冲器组，所述页缓冲器组控制所述存储块的位线的电位，或者感测所述位线的电位或电流量。
11.根据权利要求10所述的半导体存储器装置，其中，所述行解码器在所述保持加速操作期间向所述存储块的源极选择线和漏极选择线施加截止电压。
12.根据权利要求11所述的半导体存储器装置，其中，所述行解码器在所述保持加速操作期间将所述存储块中的多个单元串的沟道控制为具有浮置状态。
13.根据权利要求12所述的半导体存储器装置，其中，
所述多个单元串的所述沟道被所述第一设置电压升压，并且
所述第一设置电压高于所述第二设置电压。
14.根据权利要求9所述的半导体存储器装置，其中，所述控制逻辑控制所述外围电路以在执行所述当前编程循环的所述编程电压施加操作之前或者在执行所述当前编程循环的所述编程电压施加操作之后立即执行所述保持加速操作。
15.根据权利要求9所述的半导体存储器装置，其中，所述控制逻辑控制所述外围电路以使用比先前编程验证操作中使用的验证电压低的新验证电压来执行在所述保持加速操作之后执行的所述编程验证操作。
16.一种操作半导体存储器装置的方法，该方法包括以下步骤：
执行向连接至单元串的多条字线当中的被选字线施加编程电压的编程电压施加操作，所述单元串包括被编程为多个编程状态的多个存储器单元；
对连接至所述被选字线的存储器单元执行编程验证操作；以及
当作为所述编程验证操作的结果而确定为编程通过时，通过使所述单元串的沟道升压来执行保持加速操作。
17.根据权利要求16所述的方法，该方法还包括以下步骤：
在执行所述保持加速操作之前执行包括向所述被选字线施加新编程电压的下一个编程电压施加操作。
18.根据权利要求16所述的方法，其中，执行所述保持加速操作的步骤包括以下步骤：
使所述单元串的源极选择晶体管和漏极选择晶体管截止；
通过向连接至所述单元串的所述多条字线当中的未选字线施加第一设置电压来使所述单元串的沟道升压；以及
向所述被选字线施加低于所述第一设置电压的第二设置电压。
19.根据权利要求18所述的方法，其中，所述第二设置电压是0V。
20.根据权利要求16所述的方法，该方法包括以下步骤：
当作为所述编程验证操作的结果而确定为编程失败时，使用通过增加所述编程电压而获得的新编程电压重新执行所述编程电压施加操作。
CN202110913579.0A 2020-12-29 2021-08-10 半导体存储器装置及其操作方法 Pending CN114694710A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0186196 2020-12-29
KR1020200186196A KR20220094706A (ko) 2020-12-29 2020-12-29 반도체 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
CN114694710A true CN114694710A (zh) 2022-07-01

Family

ID=82119026

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110913579.0A Pending CN114694710A (zh) 2020-12-29 2021-08-10 半导体存储器装置及其操作方法

Country Status (3)

Country Link
US (1) US11626172B2 (zh)
KR (1) KR20220094706A (zh)
CN (1) CN114694710A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230050549A (ko) * 2021-10-07 2023-04-17 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101666942B1 (ko) 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
KR20120121170A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9171637B2 (en) * 2013-08-27 2015-10-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
US9627087B2 (en) * 2015-09-11 2017-04-18 Kabushiki Kaisha Toshiba Memory device

Also Published As

Publication number Publication date
US20220208290A1 (en) 2022-06-30
KR20220094706A (ko) 2022-07-06
US11626172B2 (en) 2023-04-11

Similar Documents

Publication Publication Date Title
CN107545924B (zh) 半导体存储器装置及其操作方法
KR20170129516A (ko) 반도체 메모리 장치 및 이의 동작 방법
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
CN109935262B (zh) 存储器装置及其操作方法
US10311956B2 (en) Semiconductor memory device and operating method thereof
US11282583B2 (en) Semiconductor memory device and method of operating the same
KR20190102596A (ko) 반도체 메모리 장치 및 그 동작 방법
CN115938445A (zh) 半导体存储器设备和操作该半导体存储器设备的方法
CN114694710A (zh) 半导体存储器装置及其操作方法
CN112786093B (zh) 半导体存储器装置及其操作方法
CN114078532A (zh) 半导体存储器装置及其操作方法
US20220180931A1 (en) Semiconductor memory device and method of operating the same
US11636900B2 (en) Semiconductor memory device and method of operating the same
US11699487B2 (en) Semiconductor memory device performing read operation, and method for the semiconductor memory device
US20230386561A1 (en) Semiconductor memory device and controller for reading data with improved speed, and method of operating the semiconductor memory device and the controller
US11646082B2 (en) Semiconductor memory device related to reducing program disturb and method of operating the semiconductor memory device
US10839912B2 (en) Semiconductor memory device, memory system including the semiconductor memory device, and operating method thereof
US20230298666A1 (en) Method of programming a select transistor of a semiconductor memory device
US20220383968A1 (en) Semiconductor memory device and method of operating the semiconductor memory device
CN114724606A (zh) 半导体存储器设备和操作该半导体存储器设备的方法
CN115223632A (zh) 半导体存储器设备和操作该半导体存储器设备的方法
CN115527595A (zh) 半导体存储器设备及其操作方法
CN114822636A (zh) 半导体存储器设备和操作半导体存储器设备的方法
CN114388037A (zh) 半导体存储器设备和操作半导体存储器设备的方法
KR20220099063A (ko) 반도체 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination