KR20230050549A - 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

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Abstract

본 기재는 불휘발성 메모리 장치에 관한 것이다. 본 기재의 불휘발성 메모리 장치는 행들 및 열들로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들의 행들에 연결되고, 그리고 프로그램 동작 시에 워드 라인들 중 하나의 워드 라인을 프로그램 동작의 대상으로 선택하는 행 디코더 회로, 비트 라인들을 통해 메모리 셀들의 열들에 연결되고, 그리고 프로그램 동작 시에 선택된 워드 라인에 연결된 메모리 셀들에 기입될 데이터를 저장하는 페이지 버퍼 회로, 그리고 페이지 버퍼 회로에 연결되고, 그리고 프로그램 동작 시에 프로그램 동작의 패스 또는 페일을 판단하는 패스 페일 체크 회로를 포함하고, 비트 라인들은 제1 비트 라인 그룹의 비트 라인을 및 제2 비트 라인 그룹의 비트 라인들을 포함하고, 프로그램 동작 시에, 패스 페일 체크 회로는 선택된 워드 라인에 연결된 메모리 셀들 중 제1 비트 라인 그룹의 비트 라인들에 연결된 제1 메모리 셀들의 제1 프로그램 속도 및 제2 비트 라인 그룹의 비트 라인들에 연결된 제2 메모리 셀들의 제2 프로그램 속도를 검출하고, 그리고 제1 프로그램 속도 및 제2 프로그램 속도에 기반하여 프로그램 페일을 판단한다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}
본 기재는 전자 장치에 관한 것으로, 더 상세하게는 저항성 불량을 검출하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 읽기 전용 메모리(Read Only Memory, ROM)), 프로그램 가능한 ROM(Programmable ROM, PROM), 전기적으로 프로그램 가능한 ROM (Electrically Programmable ROM, EPROM), 전기적으로 소거 및 프로그램 가능한 ROM (Electrically Erasable and Programmable ROM, EEPROM), 플래시 메모리, 상 변화 랜덤 액세스 메모리(Phase-change Random Access Memory, PRAM), 자기 RAM (Magnetic RAM, MRAM), 저항성 RAM (Resistive RAM, RRAM), 강유전체 RAM (Ferroelectric RAM, FRAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 기재의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 기재의 실시 예에 따른 불휘발성 메모리 장치는 행들 및 열들로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들의 행들에 연결되고, 그리고 프로그램 동작 시에 워드 라인들 중 하나의 워드 라인을 프로그램 동작의 대상으로 선택하는 행 디코더 회로, 비트 라인들을 통해 메모리 셀들의 열들에 연결되고, 그리고 프로그램 동작 시에 선택된 워드 라인에 연결된 메모리 셀들에 기입될 데이터를 저장하는 페이지 버퍼 회로, 그리고 페이지 버퍼 회로에 연결되고, 그리고 프로그램 동작 시에 프로그램 동작의 패스 또는 페일을 판단하는 패스 페일 체크 회로를 포함하고, 비트 라인들은 제1 비트 라인 그룹의 비트 라인을 및 제2 비트 라인 그룹의 비트 라인들을 포함하고, 프로그램 동작 시에, 패스 페일 체크 회로는 선택된 워드 라인에 연결된 메모리 셀들 중 제1 비트 라인 그룹의 비트 라인들에 연결된 제1 메모리 셀들의 제1 프로그램 속도 및 제2 비트 라인 그룹의 비트 라인들에 연결된 제2 메모리 셀들의 제2 프로그램 속도를 검출하고, 그리고 제1 프로그램 속도 및 제2 프로그램 속도에 기반하여 프로그램 페일을 판단한다.
본 기재의 실시 예에 따른 불휘발성 메모리 장치는 행들 및 열들로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들의 행들에 연결되고, 그리고 제1 프로그램 동작 및 제2 프로그램 동작을 포함하는 테스트 동작 시에 워드 라인들 중 하나의 워드 라인을 프로그램 동작의 대상으로 선택하는 행 디코더 회로, 비트 라인들을 통해 메모리 셀들의 열들에 연결되고, 그리고 제1 프로그램 동작 시에 선택된 워드 라인에 연결된 메모리 셀들에 기입될 제1 데이터를 저장하고, 그리고 제2 프로그램 동작 시에 선택된 워드 라인에 연결된 메모리 셀들에 기입될 제2 데이터를 저장하는 페이지 버퍼 회로, 그리고 페이지 버퍼 회로에 연결되고, 그리고 테스트 동작 시에 제1 프로그램 동작 및 제2 프로그램 동작의 각각의 패스 또는 페일을 판단하는 패스 페일 체크 회로를 포함하고, 패스 페일 체크 회로는 제1 프로그램 동작 시에 선택된 워드 라인에 연결된 메모리 셀들로부터 제1 프로그램 속도를 검출하고, 제2 프로그램 동작 시에 선택된 워드 라인에 연결된 메모리 셀들로부터 제2 프로그램 속도를 검출하고, 그리고 제1 프로그램 속도 및 제2 프로그램 속도에 기반하여 테스트 페일을 판단한다.
본 기재의 실시 예에 따른 스토리지 장치는 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치에 연결되어 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 메모리 컨트롤러로부터 전달되는 커맨드에 응답하여, 불휘발성 메모리 장치는 복수의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 대해 적어도 한 번의 프로그램 동작을 수행함으로써, 선택된 워드 라인에 연결된 메모리 셀들의 프로그램 속도들의 차이들을 검출하고, 그리고 프로그램 속도들의 차이가 문턱보다 클 때에 메모리 컨트롤러로 프로그램 상태 페일 신호를 전달한다.
본 기재에 따르면, 불휘발성 메모리 장치는 저항성 불량을 검출할 수 있다. 따라서, 불량을 갖는 메모리 셀들에 데이터를 기입하는 것이 방지되고, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다.
도 1은 본 기재의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나의 메모리 블록의 예를 보여주는 회로도이다.
도 3은 도 1의 메모리 블록의 일부의 구조를 보여주는 사시단면도이다.
도 4는 메모리 셀 어레이가 행 디코더 회로 또는 서브 디코더 회로와 연결되는 물리적 구조의 예를 보여준다.
도 5는 본 기재의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여준다.
도 6은 불휘발성 메모리 장치가 프로그램 커맨드에 응답하여 프로그램 동작을 수행하는 예를 보여준다.
도 7은 불휘발성 메모리 장치가 프로그램 커맨드에 응답하여 프로그램 동작의 프로그램 루프들을 수행하는 예를 보여준다.
도 8은 제1 내지 제n 서브 체크 회로들이 프로그램 속도를 검출하는 제1 예를 보여준다.
도 9는 제1 내지 제n 서브 체크 회로들이 프로그램 속도를 검출하는 제2 예를 보여준다.
도 10은 페이지 버퍼 회로 및 패스 페일 체크 회로의 물리적 비율로 구현되는 예를 보여준다.
도 11은 불휘발성 메모리 장치가 테스트 프로그램 커맨드에 응답하여 프로그램 동작을 수행하는 예를 보여준다.
도 12는 불휘발성 메모리 장치가 테스트 프로그램 커맨드에 응답하여 프로그램 동작의 프로그램 루프들을 수행하는 예를 보여준다.
도 13은 본 기재의 제2 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 14는 본 기재의 제3 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 15는 도 14의 불휘발성 메모리 장치의 동작 방법의 예를 보여준다.
도 16은 불휘발성 메모리 장치에서 테스트 프로그램 동작들이 수행되는 예를 보여준다.
도 17은 불휘발성 메모리 장치에서 테스트 프로그램 동작들이 수행되는 다른 예를 보여준다.
도 18은 본 기재의 제4 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치를 보여준다.
도 20은 도 19의 스토리지 장치의 동작 방법의 예를 보여준다.
이하에서, 본 기재의 기술 분야에서 통상의 지식을 가진 자가 본 기재를 용이하게 실시할 수 있을 정도로, 본 기재의 실시 예들이 명확하고 상세하게 기재될 것이다. 아래에서, '그리고/또는'의 용어는 해당 용어와 연관되어 나열된 항목들의 어느 하나, 그리고 연관되어 나열된 항목들 중 일부 또는 전부의 조합을 포함하는 것으로 해석된다.
도 1은 본 기재의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 회로(120), 서브 디코더 회로(125), 페이지 버퍼 회로(130), 패스 페일 체크 회로(140)(PFC), 데이터 입력 및 출력 회로(150), 버퍼 회로(160), 그리고 제어 로직 회로(170)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(120)에 연결될 수 있다. 워드 라인들(WL) 중 일부는 더미 워드 라인들로 사용될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 제1 내지 제n 비트 라인 그룹들(BG1~BGn)의 비트 라인들에 공통으로 연결될 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 각 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(120)는 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더 회로(120)는 제어 로직 회로(170)의 제어에 따라 동작한다.
행 디코더 회로(120)는 버퍼 회로(160)로부터 수신되는 행 어드레스(RA)를 디코딩하고, 디코딩된 행 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
서브 디코더 회로(125)는 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 서브 디코더 회로(125)는 제어 로직 회로(170)의 제어에 따라 동작한다.
서브 디코더 회로(125)는 행 디코더 회로(120)로부터 어드레스 정보(AI)를 포함할 수 있다. 예를 들어, 어드레스 정보(AI)는 행 디코더 회로(120)에 의해 디코딩된 행 어드레스를 포함할 수 있다. 어드레스 정보(AI)에 기반하여, 서브 디코더 회로(125)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
다른 예로서, 어드레스 정보(AI)는 행 어드레스(RA)를 포함할 수 있다. 서브 디코더 회로(125)는 어드레스 정보(AI)를 디코딩하고, 그리고 디코딩된 어드레스 정보에 기반하여 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
행 디코더 회로(120) 및 서브 디코더 회로(125)는 메모리 셀 어레이(110)의 약 측들에 연결될 수 있다. 행 디코더 회로(120)는 메모리 셀 어레이(110)의 일 측에서 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 전압들을 인가할 수 있다. 서브 디코더 회로(125)는 메모리 셀 어레이(110)의 다른 일 측에서 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 전압들을 인가할 수 있다. 메모리 셀 어레이(110)의 양 측들에서 전압들을 인가함으로써, 행 디코더 회로(120) 및 서브 디코더 회로(125)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)의 전압들을 안정적으로 구동할 수 있다.
페이지 버퍼 회로(130)는 제1 내지 제n 비트 라인 그룹들(BG1~BGn)(n은 양의 정수)의 비트 라인들을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 회로(130)는 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 회로(150)와 연결된다. 페이지 버퍼 회로(130)는 제어 로직 회로(170)의 제어에 따라 동작한다.
페이지 버퍼 회로(130)는 제1 내지 제n 페이지 버퍼들(131~13n)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(131~13n)은 제1 내지 제n 비트 라인 그룹들(BG1~BGn)에 각각 대응할 수 있다. 예를 들어, 제1 페이지 버퍼(131)는 제1 비트 라인 그룹(BG1)의 비트 라인들에 연결될 수 있다. 제2 페이지 버퍼(132)는 제2 비트 라인 그룹(BG2)의 비트 라인들에 연결될 수 있다. 제n 페이지 버퍼(13n)는 제n 비트 라인 그룹(BGn)의 비트 라인들에 연결될 수 있다.
프로그램 동작 시에, 페이지 버퍼 회로(130)의 제1 내지 제n 페이지 버퍼들(131~13n)은 메모리 셀들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(130)의 제1 내지 제n 페이지 버퍼들(131~13n)은 제1 내지 제n 비트 라인 그룹들(BG1~BGn)의 비트 라인들에 전압들을 인가할 수 있다. 읽기 동작 시에, 또는 프로그램 동작 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 회로(130)의 제1 내지 제n 페이지 버퍼들(131~13n)은 제1 내지 제n 비트 라인 그룹들(BG1~BGn)의 비트 라인들의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
패스 페일 체크 회로(140)는 프로그램 동작의 검증 읽기 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 회로(130)의 감지 결과를 검증할 수 있다. 패스 페일 체크 회로(140)는 제1 내지 제n 서브 체크 회로들(141~14n)을 포함할 수 있다. 제1 내지 제n 서브 체크 회로들(141~14n)은 제1 내지 제n 비트 라인 그룹들(BG1~BGn)에 각각 대응할 수 있다.
예를 들어, 프로그램 동작의 검증 읽기 시에, 제1 서브 체크 회로(141)는 제1 페이지 버퍼(131)에 의해 감지된 검증 읽기의 결과, 즉 제1 비트 라인 그룹(BG1)에 연결된 메모리 셀들의 검증 읽기의 결과에 기반하여 패스 또는 페일을 판단할 수 있다. 제1 서브 체크 회로(141)는 목표 문턱 전압 이상의 문턱 전압으로 프로그램되지 않은 온-셀들(또는 페일 비트들)에 대응하는 값(예를 들어 '0')의 수를 카운트할 수 있다.
소거 동작의 검증 읽기 시에, 제1 서브 체크 회로(141)는 제1 페이지 버퍼(131)에 의해 감지된 검증 읽기의 결과, 즉 제1 비트 라인 그룹(BG1)에 연결된 메모리 셀들의 검증 읽기의 결과에 기반하여 패스 또는 페일을 판단할 수 있다. 제1 서브 체크 회로(141)는 목표 문턱 전압 이하의 문턱 전압으로 소거되지 않은 오프-셀들(또는 페일 비트들)에 대응하는 값(예를 들어 '1')이 수를 카운트할 수 있다.
제1 서브 체크 회로(141)는 카운트된 결과가 제1 문턱값 이상일 때, 페일을 나타내는 신호를 제어 로직 회로(170)로 출력할 수 있다. 제1 서브 체크 회로(141)는 카운트된 결과가 제1 문턱값보다 작을 때, 패스를 나타내는 신호를 제어 로직 회로(170)로 출력할 수 있다.
마찬가지로, 제2 서브 체크 회로(142)는 제2 페이지 버퍼(132)에 의해 감지된 검증 읽기(예를 들어, 프로그램 동작의 검증 읽기 또는 소거 동작의 검증 읽기)의 결과, 즉 제2 비트 라인 그룹(BG2)에 연결된 메모리 셀들의 검증 읽기의 결과에 기반하여 패스 또는 페일을 판단할 수 있다.
제n 서브 체크 회로(14n)는 제n 페이지 버퍼(13n)에 의해 감지된 검증 읽기(예를 들어, 프로그램 동작의 검증 읽기 또는 소거 동작의 검증 읽기)의 결과, 즉 제n 비트 라인 그룹(BGn)에 연결된 메모리 셀들의 검증 읽기의 결과에 기반하여 패스 또는 페일을 판단할 수 있다.
패스 페일 체크 회로(140)는 제1 내지 제n 서브 체크 회로들(141~14n)의 각각으로부터 패스 신호 또는 페일 신호를 수신할 수 있다. 패스 페일 체크 회로(140)는 제1 내지 제n 서브 체크 회로들(141~14n)의 각각으로부터 패스 신호가 수신되는 것에 응답하여, 프로그램 또는 소거의 패스를 판단할 수 있다. 패스 페일 체크 회로(140)는 제1 내지 제n 서브 체크 회로들(141~14n) 중 적어도 하나로부터 페일 신호가 수신되는 것에 응답하여, 프로그램 또는 소거의 페일을 판단할 수 있다. 패스 페일 체크 회로(140)는 프로그램 또는 소거의 패스 또는 페일을 가리키는 패스 신호(예를 들어, 통합 패스 신호) 또는 페일 신호(예를 들어, 통합 페일 신호)를 제어 로직 회로(170)에 제공할 수 있다.
예시적으로, 제1 서브 체크 회로(141)는 제1 비트 라인 그룹(BG1)의 메모리 셀들의 프로그램 속도를 검출할 수 있다. 제2 서브 체크 회로(142)는 제2 비트 라인 그룹(BG2)의 메모리 셀들의 프로그램 속도를 검출할 수 있다. 제n 서브 체크 회로(14n)는 제n 비트 라인 그룹(BGn)의 메모리 셀들의 프로그램 속도를 검출할 수 있다. 예를 들어, 제1 내지 제n 서브 체크 회로들(141~14n)의 각각은 프로그램 속도로서 프로그램 루프가 수행되는 횟수를 카운트하거나 또는 페일 비트들의 수를 카운트할 수 있다.
예시적으로, 패스 페일 체크 회로(140)는 제1 내지 제n 서브 체크 회로들(141~14n)에 의해 검출된 프로그램 속도들(예를 들어, 프로그램 속도들의 차이들)에 기반하여 프로그램 페일을 추가적으로 판단할 수 있다. 즉, 패스 페일 체크 회로(140)는 행 디코더 회로(120)에 의해 선택된 워드 라인에 연결된 메모리 셀들에서, 메모리 셀들의 위치들(예를 들어, 행 디코더 회로(120)로부터의 거리)에 따른 프로그램 속도들의 차이에 기반하여 프로그램 페일을 추가적으로 판단할 수 있다.
예시적으로, 제1 내지 제n 비트 라인 그룹들(BG1~BGn)의 각각은 물리적으로 인접한 비트 라인들을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(131~13n)의 각각은 물리적으로 인접한 비트 라인들의 전압들을 감지할 수 있다. 제1 내지 제n 서브 체크 회로들(141~14n)의 각각은 물리적으로 인접한 비트 라인들에 기반하여 패스 또는 페일을 판단할 수 있다.
데이터 입력 및 출력 회로(150)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결된다. 데이터 입력 및 출력 회로(150)는 버퍼 회로(160)로부터 열 어드레스(CA)를 수신할 수 있다. 데이터 입력 및 출력 회로(150)는 페이지 버퍼 회로(130)에 의해 읽힌 데이터를 열 어드레스(CA)에 따라 버퍼 회로(160)로 출력할 수 있다. 데이터 입력 및 출력 회로(150)는 열 어드레스(CA)에 의존하여, 버퍼 회로(160)로부터 수신되는 데이터를 페이지 버퍼 회로(130)에 전달할 수 있다.
버퍼 회로(160)는 제1 신호선들(SIGL1)을 통해 커맨드(CMD) 및 어드레스(ADDR)를 외부의 장치로부터 수신하고, 그리고 데이터(DATA)를 외부의 장치와 교환할 수 있다. 버퍼 회로(160)는 제어 로직 회로(170)의 제어에 따라 동작할 수 있다. 버퍼 회로(160)는 커맨드(CMD)를 제어 로직 회로(170)에 전달할 수 있다. 버퍼 회로(160)는 어드레스(ADDR)의 행 어드레스(RA)를 행 디코더 회로(120)에 전달하고, 열 어드레스(CA)를 데이터 입력 및 출력 회로(150)에 전달할 수 있다. 버퍼 회로(160)는 데이터(DATA)를 데이터 입력 및 출력 회로(150)와 교환할 수 있다.
제어 로직 회로(170)는 외부 장치와 제2 신호선들(SIGL2)을 통해 제어 신호(CTRL)를 교환할 수 있다. 제어 로직 회로(170)는 버퍼 회로(160)가 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 제어 로직 회로(170), 행 디코더 회로(120), 데이터 입력 및 출력 회로(150)로 각각 전달하도록 제어할 수 있다. 제어 로직 회로(170)는 버퍼 회로(160)로부터 수신된 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다.
상술된 실시 예에서, 패스 페일 체크 회로(140)는 제1 내지 제n 서브 체크 회로들(141~14n)의 패스 신호들 또는 페일 신호들에 기반하여 통합 패스 신호 또는 통합 페일 신호를 제어 로직 회로(170)로 제공하는 것으로 설명되었다. 그러나 패스 페일 체크 회로(140)의 제1 내지 제n 서브 체크 회로들(141~14n)은 패스 신호들 또는 페일 신호들을 제어 로직 회로(170)로 직접 제공할 수 있다. 또한, 제1 내지 제n 서브 체크 회로들(141~14n)은 프로그램 속도들의 정보들을 제어 로직 회로(170)로 직접 제공할 수 있다
제어 로직 회로(170)는 제1 내지 제n 서브 체크 회로들(141~14n)로부터 제공되는 패스 신호들 또는 페일 신호들에 기반하여 통합 패스 또는 통합 페일을 판단할 수 있다. 제어 로직 회로(170)는 제1 내지 제n 서브 체크 회로들(141~14n)로부터 제공되는 프로그램 속도들의 정보들에 기반하여, 프로그램 페일을 추가적으로 판단할 수 있다.
예시적으로, 불휘발성 메모리 장치(100)는 본딩 방식으로 제조될 수 있다. 메모리 셀 어레이(110)는 제1 웨이퍼에서 제조되고, 행 디코더 회로(120), 서브 디코더 회로(125), 페이지 버퍼 회로(130), 데이터 입력 및 출력 회로(150), 버퍼 회로(160), 그리고 제어 로직 회로(170)는 제2 웨이퍼에서 제조될 수 있다. 제1 웨이퍼의 상부면과 및 제2 웨이퍼의 상부면을 마주보게 하여 결합함으로써, 불휘발성 메모리 장치(100)가 구현될 수 있다.
다른 예로서, 불휘발성 메모리 장치(100)는 COP(Cell Over Peri) 방식으로 제조될 수 있다. 기판 상에 행 디코더 회로(120), 서브 디코더 회로(125), 페이지 버퍼 회로(130), 데이터 입력 및 출력 회로(150), 버퍼 회로(160), 그리고 제어 로직 회로(170)를 포함하는 주변 회로가 구현될 수 있다 주변 회로의 상부에 메모리 셀 어레이(110)가 구현될 수 있다. 주변 회로 및 메모리 셀 어레이(110)는 관통 비아들을 통해 연결될 수 있다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 예를 보여주는 회로도이다. 도 2를 참조하면, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 각 행은 제1 방향을 따라 신장될 수 있다. 각 열은 제2 방향을 따라 신장될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 그리고 제1 스트링 선택 라인들(SSL1a, SSL1b) 및 제2 스트링 선택 라인들(SSL2a, SSL2b) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제1 및 제2 비트 라인들(BL1, BL2) 중 대응하는 비트 라인에 연결될 수 있다. 예를 들어, 제1 및 제2 비트 라인들(BL1, BL2)은 제1 비트 라인 그룹(BG1)의 비트 라인들, 제2 비트 라인 그룹(BG2)의 비트 라인들, 또는 제3 비트 라인 그룹(BG3)의 비트 라인들에 포함될 수 있다.
각 셀 스트링은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8)을 포함할 수 있다. 제1 행의 셀 스트링들은 제1 스트링 선택 라인들(SSL1a, SSL1b)에 각각 연결되는 스트링 선택 트랜지스터들(SSTa, SSTb)을 더 포함할 수 있다. 제2 행의 셀 스트링들은 제2 스트링 선택 라인들(SSL2a, SSL2b)에 각각 연결되는 스트링 선택 트랜지스터들(SSTa, SSTb)을 더 포함할 수 있다.
각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 기판(SUB)과 수직인 방향, 예를 들어 제3 방향을 따라 직렬 연결되고, 기판(SUB)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 각 셀 스트링(CS11, CS12, CS21, CS22)에서, 메모리 셀들(MC1~MC8) 중 적어도 하나가 더미 메모리 셀로 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC1~MC8)과 다르게 프로그램될 수 있다.
예시적으로, 동일한 높이에 위치하고, 하나의 스트링 선택 라인(SSL1a, SSL1b, SSL2a 또는 SSL2b)과 연관된 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다. 하나의 물리 페이지의 메모리 셀들은 하나의 서브 워드 라인에 연결될 수 있다. 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 하나의 워드 라인에 공통으로 연결될 수 있다. 이하에서, '워드 라인'의 용어는 워드 라인 또는 서브 워드 라인을 가리킬 수 있으며, 문맥에 따라 해석될 것이다.
도 3은 도 1의 메모리 블록(BLKa)의 일부의 구조를 보여주는 사시단면도이다. 도 1, 도 2 및 도 3을 참조하면, 기판(SUB)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다.
공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다. 예시적으로, 기판(SUB)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 공통 소스 영역(CSR) 상에 공통 소스 라인(CSL)의 도전율을 높이기 위한 도전 물질이 배치될 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연층들(112, 112a)이 기판과 수직한 제3방향을 따라 기판(SUB) 상에 순차적으로 적층된다. 절연층들(112, 112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연층들(112, 112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적으로, 절연층들(112, 112a) 중 기판(SUB)과 접촉하는 절연층(112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연층들(112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연층들(112, 112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연층들(112, 112a)을 관통하여 기판(SUB)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(114), 채널말(115), 그리고 제1 절연막(116)을 포함할 수 있다.
내부 물질(114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널말(115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연막(116)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막과 같은 하나 또는 그보다 많은 절연막들(예를 들어 서로 다른 절연막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연층들(112, 112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연막들(117)이 제공된다. 절연층들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연막들(117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연막(116) 및 제2 절연막(117)은 서로 인접하게 결합된 때에 정보 저장 막을 형성할 수 있다. 예를 들어, 제1 절연막(116) 및 제2 절연막(117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Alumina)을 포함할 수 있다. 제1 절연막(116) 및 제2 절연막(117)은 터널링 절연막, 전하 포획 막, 그리고 블로킹 절연막을 형성할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연층들(112, 112a) 사이에서, 제2 절연막들(117)의 노출된 외부 면들에 도전 물질들(CM1~CM11)이 제공된다. 도전 물질들(CM1~CM11)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(118)이 제공된다. 예시적으로, 드레인들(118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(118)은 필라들(PL)의 채널말들(115)의 상부 면들과 접촉할 수 있다.
드레인들(118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 제1 및 제2 비트 라인들(BL1, BL2)이 제공된다. 제1 및 제2 비트 라인들(BL1, BL2)은 드레인들(118)과 연결된다. 예시적으로, 드레인들(118) 및 제1 및 제2 비트 라인들(BL1, BL2)은 컨택 플러그들을 통해 연결될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연막들(116, 117) 및 도전 물질들(CM1~CM11)과 함께 셀 스트링들(CS11, CS12, CS21, CS22)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연막들(116, 117), 그리고 인접한 도전 물질들(CM1~CM11)과 함께 하나의 셀 스트링을 구성한다. 제1 도전 물질(CM1)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널말들(115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질(CM1)은 제1방향을 따라 신장되어 접지 선택 라인(GSL)을 형성할 수 있다.
제2 내지 제9 도전 물질들(CM2~CM9)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널말들(115)과 함께 제1 내지 제8 메모리 셀들(MC1~MC8)을 각각 형성할 수 있다. 제2 내지 제9 도전 물질들(CM2~CM9)은 제1방향을 따라 신장되어 제1 내지 제8 워드 라인들(WL1~WL8)을 각각 형성할 수 있다.
제10 도전 물질들(CM10)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널말들(115)과 함께 스트링 선택 트랜지스터들(SSTa)을 형성할 수 있다. 제10 도전 물질들(CM10)은 제1방향을 따라 신장되어, 스트링 선택 라인들(SSL1a, SSL2a)을 형성할 수 있다.
제11 도전 물질들(CM11)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널말들(115)과 함께 스트링 선택 트랜지스터들(SSTb)을 형성할 수 있다. 제11 도전 물질들(CM11)은 제1방향을 따라 신장되어, 스트링 선택 라인들(SSL1b, SSL2b)을 형성할 수 있다.
제1 내지 제11 도전 물질들(CM1~CM11)이 제3방향을 따라 적층됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)이 제3방향을 따라 적층될 수 있다.
필라들(PL) 각각에서 채널말(115)이 제1 내지 제11 도전 물질들(CM1~CM11)에 의해 공유됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 제3방향을 따라 직렬 연결될 수 있다. 예를 들어, 공유되는 채널말(115)은 수직 바디를 형성할 수 있다.
제1 내지 제9 도전 물질들(CM1~CM9)이 공통으로 연결됨에 따라, 접지 선택 라인(GSL), 그리고 제1 내지 제8 워드 라인들(WL1~WL8)의 각각이 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결되는 것으로 여겨질 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS11, CS12, CS21, CS22)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 2 및 도 3에서, 공통 소스 영역(CSR)은 기판(SUB)의 일부에 형성되는 것으로 설명되었다. 그러나 공통 소스 영역(CSR)은 기판(SUB)을 덮는 플레이트(plate)의 형태로 구현될 수 있다.
도 4는 메모리 셀 어레이(110)가 행 디코더 회로(120) 또는 서브 디코더 회로(125)와 연결되는 물리적 구조의 예를 보여준다. 도 1, 도 2, 도 3 및 도 4를 참조하면, 기판(SUB)의 상부에 계단 형태의 셀 구조물(220)이 배치될 수 있다. 셀 구조물(220)은 제3방향으로 향할수록 상부면(예를 들어, 제3방향의 상면)의 면적이 감소하는 복수의 층들을 포함할 수 있다. 예시적으로, 도 4에서, 셀 구조물(220)은 11개의 층들을 갖는 것으로 도시된다.
셀 구조물(220)은 채널 영역(230)을 포함할 수 있다. 채널 영역(230)은 셀 구조물(220)의 중앙(예를 들어, 제1방향을 따라 중앙)에 위치할 수 있다. 채널 영역(230)은 셀 구조물(220)의 복수의 층들에 공통으로 포함될 수 있다. 채널 영역(230)에서, 메모리 블록(BLKa)이 구현될 수 있다. 채널 영역(230)에서, 11개의 층들의 각각은 절연층들(112, 112a)로 구현될 수 있는 하부 절연층, 그리고 제1 내지 제11 도전 물질들(CM1~CM11)로 구현될 수 있는 상부 도전층을 포함할 수 있다.
셀 구조물(220)의 복수의 층들의 각각은 배선들을 통해 행 디코더 회로(120) 또는 서브 디코더 회로(125)에 연결될 수 있다. 배선들은 제1 비아들(241), 제2 비아들(242), 그리고 도전 물질들(243)을 포함할 수 있다. 제1 비아들(241)은 셀 구조물(220)의 복수의 층들(예를 들어, 상부 도전층들)의 각각으로부터 제3방향으로 신장될 수 있다. 제2 비아들(242)은 제3방향을 따라 신장되어, 행 디코더 회로(120) 또는 서브 디코더 회로(125)의 스위칭 소자들(SW)에 연결될 수 있다.
도전 물질들(243)은 제1 비아들(241) 및 제2 비아들(242)을 각각 전기적으로 연결할 수 있다. 도전 물질들(243)은 금속 배선 층에 배치되는 금속 배선들로 구현될 수 있다. 예시적으로, 셀 구조물(220)의 최상층 및 최상층의 바로 아래층의 각각은 두 개의 배선들에 연결될 수 있다.
예시적으로, 채널 영역(230)의 제1 방향의 반대 방향에, 제1 비아들(241), 제2 비아들(242), 그리고 도전 물질들(243)이 추가로 구현될 수 있다. 채널 영역(230)의 제1 방향의 제1 비아들(241), 제2 비아들(242), 그리고 도전 물질들(243)은 행 디코더 회로(120) 및 서브 디코더 회로(125) 중 하나에 연결될 수 있다. 채널 영역(230)의 제1 방향의 반대 방향의 제1 비아들(241), 제2 비아들(242), 그리고 도전 물질들(243)은 행 디코더 회로(120) 및 서브 디코더 회로(125) 중 다른 하나에 연결될 수 있다.
도 4를 참조하여 설명된 바와 같이, 셀 구조물(220)의 11개의 층들(예를 들어, 상부 도전층들)은 제1 비아들(241) 및 제2 비아들(242)을 통해 행 디코더 회로(120) 및 서브 디코더 회로(125)에 연결된다. 제1 비아들(241) 또는 제2 비아들(242)을 제조하는 과정에서, 제1 비아들(241) 또는 제2 비아들(242) 중 적어도 하나가 끊길 수 있다. 제1 비아들(241) 또는 제2 비아들(242) 중 적어도 하나가 끊기면, 행 디코더 회로(120) 또는 서브 디코더 회로(125)는 대응하는 접지 선택 라인, 워드 라인 또는 스트링 선택 라인에 전압을 공급할 수 없다.
또는, 제1 비아들(241) 또는 제2 비아들(242)을 제조하는 과정에서, 제1 비아들(241) 또는 제2 비아들(242) 중 적어도 하나의 폭이 정상 폭보다 작게 생성되거나 제1 비아들(241) 또는 제2 비아들(242) 중 적어도 하나에 불순물이 포함되어, 비정상 영역이 형성될 수 있다. 불휘발성 메모리 장치(100)가 사용되어 열화됨에 따라, 제1 비아들(241) 또는 제2 비아들(242) 중 적어도 하나의 비정상 영역이 끊길 수 있다. 제1 비아들(241) 또는 제2 비아들(242) 중 적어도 하나가 끊기면, 행 디코더 회로(120) 또는 서브 디코더 회로(125)는 대응하는 접지 선택 라인, 워드 라인 또는 스트링 선택 라인에 전압을 공급할 수 없다.
행 디코더 회로(120) 및 서브 디코더 회로(125) 중 적어도 하나가 워드 라인에 전압을 공급하지 못하면, 적어도 하나의 워드 라인의 전압이 목표 전압(예를 들어, 프로그램, 읽기 또는 소거를 위한 목표 전압)으로 구동되지 않을 수 있다. 따라서, 적어도 하나의 워드 라인에 연결된 메모리 셀들의 신뢰성이 보장될 수 없다.
도 5는 본 기재의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여준다. 도 1 및 도 5를 참조하면, S110 단계에서, 불휘발성 메모리 장치(100)는 선택된 워드 라인에 대해 프로그램 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 외부의 장치로부터 수신되는 어드레스(ADDR) 중에서 행 어드레스(RA)에 기반하여 워드 라인을 선택할 수 있다.
불휘발성 메모리 장치(100)는 외부의 장치로부터 커맨드(CMD)로서 프로그램 커맨드 또는 테스트 프로그램 커맨드가 수신되는 것에 응답하여, 프로그램 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)가 커맨드(CMD)로서 프로그램 커맨드를 수신할 때, 프로그램 동작을 위한 데이터가 함께 수신될 수 있다. 불휘발성 메모리 장치(100)가 커맨드(CMD)로서 테스트 프로그램 커맨드를 수신할 때, 불휘발성 메모리 장치(100)는 데이터를 수신하지 않거나, 테스트 프로그램 동작과 무관한 더미 데이터를 수신하거나, 또는 테스트 프로그램 동작을 위한 테스트 데이터를 수신할 수 있다.
페이지 버퍼 회로(130)는 데이터 또는 테스트 데이터에 기반하여 제1 내지 제n 비트 라인 그룹들(BG1~BGn)의 비트 라인들에 전압들을 인가(예를 들어, 프리차지 또는 바이어스)할 수 있다. 테스트 데이터는 외부의 장치로부터 수신되거나 또는 내부적으로 생성될 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 제1 내지 제n 비트 라인 그룹들(BG1~BGn)의 프로그램 속도들을 검출할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)의 패스 페일 체크 회로(140)는 특정한 비트 라인 그룹의 메모리 셀들의 프로그램 동작이 수행되는 동안 또는 프로그램 동작이 완료된 후에, 해당 비트 라인 그룹의 메모리 셀들의 프로그램 속도를 검출할 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)의 패스 페일 체크 회로(140) 또는 제어 로직 회로(170)는 제1 내지 제n 비트 라인 그룹들(BG1~BGn)의 프로그램 속도들에 기반하여 프로그램 페일을 판단할 수 있다.
예시적으로, 특정한 워드 라인이 행 디코더 회로(120)와 전기적으로 연결되고 그리고 서브 디코더 회로(125)와 전기적으로 끊긴 때에, 해당 워드 라인에서 행 디코더 회로(120)에 인접한 메모리 셀들의 프로그램 속도는 서브 디코더 회로(125)에 인접한 메모리 셀들의 프로그램 속도보다 빠를 수 있다.
반대로, 특정한 워드 라인이 행 디코더 회로(120)와 전기적으로 끊기고 그리고 서브 디코더 회로(125)와 전기적으로 연결된 때에, 해당 워드 라인에서 행 디코더 회로(120)에 인접한 메모리 셀들의 프로그램 속도는 서브 디코더 회로(125)에 인접한 메모리 셀들의 프로그램 속도보다 느릴 수 있다.
특정한 워드 라인에 연결된 메모리 셀들에서 물리적 위치(예를 들어, 행 디코더 회로(120) 및 서브 디코더 회로(125) 사이의 위치)에 따른 프로그램 속도들의 차이가 제1 문턱값보다 크면, 행 디코더 회로(120) 및 서브 디코더 회로(125) 중 하나가 해당 워드 라인과 끊긴 것으로 여겨질 수 있다. 따라서, 제1 내지 제n 서브 체크 회로들(141~14n)에 의해 프로그램 패스가 판단되더라도, 프로그램 속도들의 차이가 제1 문턱값보다 크면, 패스 페일 체크 회로(140) 또는 제어 로직 회로(170)는 프로그램 페일을 판단할 수 있다.
제어 로직 회로(170)는 제어 신호(CTRL)로서 프로그램 상태 페일(PSF)(Program Status Fail)을 출력함으로써, 선택된 워드 라인에 연결된 메모리 셀들에 데이터가 기입되는 것을 방지할 수 있다.
도 6은 불휘발성 메모리 장치(100)가 프로그램 커맨드에 응답하여 프로그램 동작을 수행하는 예를 보여준다. 도 6에서, 가로축은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 그리고 세로축은 메모리 셀들의 수를 가리킬 수 있다.
도 1, 도 2 및 도 6을 참조하면, 불휘발성 메모리 장치(100)는 소거 상태(E)의 메모리 셀들을 제1 내지 제7 프로그램 상태들(P1~P7)로 프로그램할 수 있다. 불휘발성 메모리 장치(100)는 제1 내지 제7 검증 전압들(VFY1~VFY7)을 이용하여, 메모리 셀들을 각각 제1 내지 제7 프로그램 상태들(P1~P7)로 프로그램할 수 있다.
프로그램 동작 시에, 메모리 셀들의 각각의 문턱 전압은 소거 상태(E)를 유지하거나 제1 내지 제7 프로그램 상태들(P1~P7) 중 하나의 프로그램 상태로 프로그램될 수 있다. 프로그램 상태는 메모리 셀들의 문턱 전압들의 범위를 가리킬 수 있다. 예를 들어, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들은 제1 프로그램 상태(P1)로 표시된 문턱 전압 범위 내에 포함되는 문턱 전압을 갖도록 프로그램될 수 있다. 마찬가지로, 제2 내지 제7 프로그램 상태들(P2~P7)로 프로그램되는 메모리 셀들은 제2 내지 제7 프로그램 상태들(P2~P7)로 표시된 문턱 전압 범위들 내에 포함되는 문턱 전압들을 갖도록 프로그램될 수 있다.
도 7은 불휘발성 메모리 장치(100)가 프로그램 커맨드에 응답하여 프로그램 동작의 프로그램 루프들을 수행하는 예를 보여준다. 도 7에서, 가로축은 시간(T)을 가리키고, 그리고 세로축은 선택된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 1, 도 6 및 도 7을 참조하면, 프로그램 동작 시에, 불휘발성 메모리 장치(100)는 제1 내지 제m 프로그램 루프들(LP1~LPm)(m은 양의 정수)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제1 내지 제n 서브 체크 회로들(141~14n)에 의해 프로그램 패스가 판단될 때까지, 또는 미리 정해진 최대 프로그램 횟수만큼 제1 내지 제m 프로그램 루프들(LP1~LPm)을 수행할 수 있다.
제1 내지 제m 프로그램 루프들(LP1~LPm)의 각각은 프로그램 전압(VPGM)을 인가하는 프로그램, 그리고 제1 내지 제7 검증 전압들(VFY1~VFY7)을 인가하는 검증을 포함할 수 있다. 프로그램 전압(VPGM)을 인가함으로써, 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인)의 메모리 셀들의 문턱 전압들이 상승할 수 있다. 제1 내지 제7 검증 전압들(VFY1~VFY7)을 인가함으로써, 검증 읽기가 수행될 수 있다. 불휘발성 메모리 장치(100)는 페이지 버퍼 회로(130)에 저장된 검증 읽기의 결과들에 대해 패스 페일 체크(PFC)를 수행함으로써, 메모리 셀들의 각각이 제1 내지 제7 프로그램 상태들(P1~P7) 중 목표 프로그램 상태로 프로그램 되었는지 판단할 수 있다.
예를 들어, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀의 문턱 전압이 제1 검증 전압(VFY1)보다 낮을 때, 해당 메모리 셀은 프로그램 페일로 판단될 수 있다. 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀의 문턱 전압이 제1 검증 전압(VFY1)보다 높아지면, 해당 메모리 셀은 프로그램 금지될 수 있다. 마찬가지로, 불휘발성 메모리 장치(100)는 제2 내지 제7 검증 전압들(VFY2~VFY7)을 이용하여 메모리 셀들을 제2 내지 제7 프로그램 상태들(P2~P7)로 프로그램할 수 있다.
프로그램 루프가 진행될수록(또는 반복될수록), 프로그램 전압(VPGM)의 레벨은 상승할 수 있다. 제1 프로그램 루프(LP1)와 같은 초기 프로그램 루프들에서, 제1 내지 제7 검증 전압들(VFY1~VFY7) 중 제7 검증 전압(VFY7)과 같이 다른 검증 전압들보다 높은 일부 검증 전압들은 인가되지 않을 수 있다. 프로그램 루프가 진행됨에 따라(또는 반복됨에 따라), 제1 프로그램 상태(P1)와 같은 다른 프로그램 상태들보다 낮은 문턱 전압 범위를 갖는 프로그램 상태들은 다른 프로그램 상태들보다 먼저 프로그램 패스될 수 있다. 제1 내지 제7 검증 전압들(VFY1~VFY7) 중에서 먼저 프로그램 패스된 프로그램 상태에 대응하는 검증 전압(예를 들어, 제1 검증 전압(VFY1)과 같은)은 더 이상 인가되지 않을 수 있다.
도 8은 제1 내지 제n 서브 체크 회로들(141~14n)이 프로그램 속도를 검출하는 제1 예를 보여준다. 도 1, 도 2 및 도 8을 참조하면, 제1 내지 제n 서브 체크 회로들(141~14n)은 프로그램 완료될 때까지 프로그램 루프들이 수행된 횟수들(NPL1~NPLn)을 프로그램 속도들로 검출할 수 있다.
예를 들어, 제1 서브 체크 회로(141)는 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인)에 연결된 메모리 셀들 중에서, 제1 비트 라인 그룹(BG1)에 대응하는 메모리 셀들이 프로그램 완료될(또는 패스될) 때까지 프로그램 루프들이 수행된 횟수(NPL1)를 카운트할 수 있다. 제2 서브 체크 회로(142)는 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인)에 연결된 메모리 셀들 중에서, 제2 비트 라인 그룹(BG2)에 대응하는 메모리 셀들이 프로그램 완료될(또는 패스될) 때까지 프로그램 루프들이 수행된 횟수(NPL2)를 카운트할 수 있다.
마찬가지로, 제n 서브 체크 회로(14n)는 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인)에 연결된 메모리 셀들 중에서, 제n 비트 라인 그룹(BGn)에 대응하는 메모리 셀들이 프로그램 완료될(또는 패스될) 때까지 프로그램 루프들이 수행된 횟수(NPLn)를 카운트할 수 있다.
예시적으로, 제7 프로그램 상태(P7)와 같은 다른 프로그램 상태들보다 높은 문턱 전압 범위에 대응하는 프로그램 상태의 프로그램이 가장 늦게 완료될(또는 패스될) 수 있다. 랜더마이징(randomizing)과 같은 디코딩 알고리즘에 의해, 제1 비트 라인 그룹(BG1)에 대응하는 메모리 셀들 중 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 수, 제2 비트 라인 그룹(BG2)에 대응하는 메모리 셀들 중 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 수, 그리고 제n 비트 라인 그룹(BGn)에 대응하는 메모리 셀들 중 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 수는 유사할 수 있다.
메모리 셀들이 프로그램 완료되는 시점들의 차이가 제1 문턱값 이하일 때, 즉 메모리 셀들이 프로그램 되는 속도들의 차이들이 제1 문턱값 이하일 때, 선택된 워드 라인은 행 디코더 회로(120) 및 서브 디코더 회로(125)와 전기적으로 연결된 것으로 여겨질 수 있다. 메모리 셀들이 프로그램 완료되는 시점들의 차이가 제1 문턱값보다 클 때, 즉 메모리 셀들이 프로그램 되는 속도들의 차이들이 제1 문턱값보다 클 때, 선택된 워드 라인은 행 디코더 회로(120) 및 서브 디코더 회로(125) 중 하나와 전기적으로 끊긴 것으로 여겨질 수 있다.
도 9는 제1 내지 제n 서브 체크 회로들(141~14n)이 프로그램 속도를 검출하는 제2 예를 보여준다. 도 1, 도 2 및 도 9를 참조하면, 제1 내지 제n 서브 체크 회로들(141~14n)은 특정한 순서의 프로그램 루프가 수행된 후에, 페일 비트들의 개수들(NFB1~NFBn) 을 프로그램 속도들로 검출할 수 있다.
예를 들어, 제1 서브 체크 회로(141)는 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인) 및 제1 비트 라인 그룹(BG1)에 대응하는 메모리 셀들 중에서 제k 프로그램 루프(k는 m 이하의 양의 정수)가 수행된 후의 페일 비트들의 수(NFB1)를 카운트할 수 있다. 제2 서브 체크 회로(142)는 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인) 및 제2 비트 라인 그룹(BG2)에 대응하는 메모리 셀들 중에서 제k 프로그램 루프가 수행된 후의 페일 비트들의 수(NFB2)를 카운트할 수 있다.
마찬가지로, 제n 서브 체크 회로(14n)는 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인) 및 제n 비트 라인 그룹(BGn)에 대응하는 메모리 셀들 중에서 제k 프로그램 루프가 수행된 후의 페일 비트들의 수(NFBn)를 카운트할 수 있다.
예시적으로, 제1 내지 제n 서브 체크 회로들(141~14n)은 가장 높은 프로그램 상태(예를 들어, 제7 프로그램 상태)로 프로그램되는 메모리 셀들의 페일 비트들의 수를 카운트할 수 있다. 페일 비트들의 수가 클수록, 프로그램 속도가 느린 것으로 여겨질 수 있다. 페일 비트들의 수가 작을수록, 프로그램 속도가 빠른 것으로 여겨질 수 있다.
랜더마이징(randomizing)과 같은 디코딩 알고리즘에 의해, 제1 비트 라인 그룹(BG1)에 대응하는 메모리 셀들 중 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 수, 제2 비트 라인 그룹(BG2)에 대응하는 메모리 셀들 중 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 수, 그리고 제n 비트 라인 그룹(BGn)에 대응하는 메모리 셀들 중 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 수는 유사할 수 있다.
메모리 셀들의 프로그램 속도들의 차이가 제1 문턱값 이하일 때, 선택된 워드 라인은 행 디코더 회로(120) 및 서브 디코더 회로(125)와 전기적으로 연결된 것으로 여겨질 수 있다. 메모리 셀들이 프로그램 되는 속도들의 차이들이 제1 문턱값보다 클 때, 선택된 워드 라인은 행 디코더 회로(120) 및 서브 디코더 회로(125) 중 하나와 전기적으로 끊긴 것으로 여겨질 수 있다.
도 10은 페이지 버퍼 회로(130) 및 패스 페일 체크 회로(140)의 물리적 비율로 구현되는 예를 보여준다. 도 1, 도 2 및 도 10을 참조하면, 제1 페이지 버퍼(131)는 메모리 셀 어레이(110)의 메모리 셀들 중에서 행 디코더 회로(120)에 인접한 메모리 셀들에 연결될 수 있다. 제1 서브 체크 회로(141)는 제1 페이지 버퍼(131)와 연관되어 동작할 수 있다. 제1 서브 체크 회로(141)는 행 디코더 회로(120)에 인접한 메모리 셀들의 프로그램 속도를 검출함으로써, 행 디코더 회로(120)와 워드 라인(들)이 전기적으로 연결되었는지 또는 끊겼는지를 판단하는데 사용되는 정보를 제공할 수 있다.
제3 페이지 버퍼(133)는 메모리 셀 어레이(110)의 메모리 셀들 중에서 서브 디코더 회로(125)에 인접한 메모리 셀들에 연결될 수 있다. 제3 서브 체크 회로(143)는 제3 페이지 버퍼(133)와 연관되어 동작할 수 있다. 제3 서브 체크 회로(143)는 서브 디코더 회로(125)에 인접한 메모리 셀들의 프로그램 속도를 검출함으로써, 서브 디코더 회로(125)와 워드 라인(들)이 전기적으로 연결되었는지 또는 끊겼는지를 판단하는데 사용되는 정보를 제공할 수 있다.
제2 페이지 버퍼(132)는 제1 페이지 버퍼(131) 및 제3 페이지 버퍼(133)의 사이에서 메모리 셀들과 연결될 수 있다. 제2 서브 체크 회로(142)는 제2 페이지 버퍼(132)와 연관되어 동작할 수 있다.
불휘발성 메모리 장치(100)는 제1 서브 체크 회로(141)에서 검출된 프로그램 속도 및 제2 서브 체크 회로(142)에서 검출된 프로그램 속도를 비교함으로써, 프로그램 페일을 판단할 수 있다.
예시적으로, 불휘발성 메모리 장치(100)는 프로그램 속도를 미리 정해진 기준값과 비교함으로써 프로그램 페일을 판단하도록 구현될 수 있다. 예를 들어, 행 디코더 회로(120) 및 서브 디코더 회로(125) 모두와 특정한 워드 라인의 사이에 저항 성분이 발생하면, 해당 워드 라인에 연결된 메모리 셀들의 프로그램 속도들이 전반적으로 감소할 수 있다.
또는, 행 디코더 회로(120) 및 서브 디코더 회로(125) 모두와 특정한 워드 라인의 사이에 저항 성분이 발생하면, 해당 워드 라인이 인접 워드 라인으로부터 받는 커플링의 영향이 증가할 수 있다. 따라서, 해당 워드 라인에 연결된 메모리 셀들의 프로그램 속도들이 전반적으로 증가할 수도 있다.
불휘발성 메모리 장치(100)는 프로그램 및 소거 횟수, 온도 변화를 포함하는 온도 프로파일과 같은 불휘발성 메모리 장치(100)의 환경 정보에 따른 평균 프로그램 속도들을 가리키는 기준값들을 테이블의 형태로 저장할 수 있다. 또는, 불휘발성 메모리 장치(100)는 동일한 메모리 블록에 속하며 다른 워드 라인에 연결된 메모리 셀들의 프로그램 속도들을 기준값들로 저장할 수 있다.
불휘발성 메모리 장치(100)는 제1 서브 체크 회로(141), 제2 서브 체크 회로(142), 그리고/또는 제3 서브 체크 회로(143)에서 검출된 프로그램 속도(들)를 기준값들과 비교할 수 있다. 검출된 프로그램 속도(들)와 기준값의 차이가 제2 문턱값(제1 문턱값과 같거나 다를 수 있는)보다 클 때, 불휘발성 메모리 장치(100)는 프로그램 페일을 판단할 수 있다.
도 11은 불휘발성 메모리 장치(100)가 테스트 프로그램 커맨드에 응답하여 프로그램 동작을 수행하는 예를 보여준다. 도 11에서, 가로축은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 그리고 세로축은 메모리 셀들의 수를 가리킬 수 있다.
도 1, 도 2 및 도 11을 참조하면, 불휘발성 메모리 장치(100)는 소거 상태(E)의 메모리 셀들을 프로그램 속도들을 검출하기 용이한 적어도 하나의 프로그램 상태, 예를 들어 제7 프로그램 상태(P7)로 프로그램할 수 있다. 불휘발성 메모리 장치(100)는 제7 검증 전압(VFY7)을 이용하여, 메모리 셀들을 제7 프로그램 상태(P7)로 프로그램할 수 있다. 테스트 프로그램 동작을 위한 테스트 데이터는 외부의 장치로부터 수신되거나, 또는 내부적으로 생성될 수 있다
도 12는 불휘발성 메모리 장치(100)가 테스트 프로그램 커맨드에 응답하여 프로그램 동작의 프로그램 루프들을 수행하는 예를 보여준다. 도 12에서, 가로축은 시간(T)을 가리키고, 그리고 세로축은 선택된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 1, 도 11 및 도 12를 참조하면, 테스트 프로그램 동작 시에, 불휘발성 메모리 장치(100)는 제1 내지 제m 프로그램 루프들(LP1~LPm)(m은 양의 정수)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제1 내지 제n 서브 체크 회로들(141~14n)에 의해 프로그램 패스가 판단될 때까지, 또는 미리 정해진 최대 프로그램 횟수만큼 제1 내지 제m 프로그램 루프들(LP1~LPm)을 수행할 수 있다.
제1 내지 제m 프로그램 루프들(LP1~LPm)의 각각은 프로그램 전압(VPGM)을 인가하는 프로그램, 그리고 제7 검증 전압(VFY7)을 인가하는 검증을 포함할 수 있다. 프로그램 전압(VPGM)을 인가함으로써, 선택된 워드 라인(예를 들어, 선택된 서브 워드 라인)의 메모리 셀들의 문턱 전압들이 상승할 수 있다. 제7 검증 전압(VFY7)을 인가함으로써, 검증 읽기가 수행될 수 있다. 불휘발성 메모리 장치(100)는 페이지 버퍼 회로(130)에 저장된 검증 읽기의 결과들에 대해 패스 페일 체크(PFC)를 수행함으로써, 메모리 셀들의 각각이 제7 프로그램 상태(P7)로 프로그램 되었는지 판단할 수 있다.
예를 들어, 메모리 셀의 문턱 전압이 제7 검증 전압(VFY7)보다 낮을 때, 해당 메모리 셀은 프로그램 페일로 판단될 수 있다. 메모리 셀의 문턱 전압이 제7 검증 전압(VFY7)보다 높아지면, 해당 메모리 셀은 프로그램 패스로 판단될 수 있다. 프로그램 루프가 진행될수록(또는 반복될수록), 프로그램 전압(VPGM)의 레벨은 상승할 수 있다.
예시적으로, 테스트 프로그램 동작은 프로그램 동작과 다르게 수행될 수 있다. 테스트 프로그램 동작은 프로그램 속도들의 검출이 더 용이한 전압들을 이용하여 수행될 수 있다. 예를 들어, 테스트 프로그램 동작의 프로그램 전압(VPGM)의 초기 레벨은 프로그램 동작의 프로그램 전압(VPGM)의 초기 레벨보다 높을 수 있다. 테스트 프로그램 동작의 프로그램 전압(VPGM)의 증분(예를 들어, 프로그램 루프들이 진행될 때에 프로그램 전압(VPGM)이 상승하는 정도)은 프로그램 동작의 프로그램 전압(VPGM)의 증분보다 클 수 있다.
예시적으로, 테스트 프로그램 동작을 위한 테스트 데이터는 메모리 셀들의 위치, 예를 들어 행 디코더 회로(120)와 서브 디코더 회로(125) 사이의 메모리 셀들의 위치에 따라 달라질 수 있다. 도 10을 참조하여 설명된 제1 페이지 버퍼(131)와 같이, 행 디코더 회로(120)에 인접한 메모리 셀들에 프로그램 속도를 검출하기 위한 가장 높은 프로그램 상태에 대응하는 테스트 데이터가 프로그램될 수 있다.
도 10을 참조하여 설명된 제3 페이지 버퍼(133)와 같이, 서브 디코더 회로(125)에 인접한 메모리 셀들에 프로그램 속도를 검출하기 위한 가장 높은 프로그램 상태에 대응하는 테스트 데이터가 프로그램될 수 있다. 도 10을 참조하여 설명된 제2 페이지 버퍼(132)와 같이, 행 디코더 회로(120)에 인접하지 않고 그리고 서브 디코더 회로(125)에 인접하지 않은 메모리 셀들에 프로그램 속도를 검출하기 위한 가장 높은 프로그램 상태, 또는 스트레스를 줄이기 위한 중간 프로그램 상태 또는 소거 상태의 테스트 데이터가 프로그램될 수 있다.
예시적으로, 도 8 및 도 9를 참조하여 설명된 바와 같이, 패스 페일 체크 회로(140)의 제1 내지 제n 서브 체크 회로들(141~14n)은 메모리 셀들이 프로그램 완료될 때까지 수행된 프로그램 루프들의 횟수, 또는 제k 프로그램 루프가 수행된 후에 검출되는 페일 비트들의 수를 프로그램 속도로 검출할 수 있다.
도 13은 본 기재의 제2 실시 예에 따른 불휘발성 메모리 장치(300)를 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더 회로(320), 페이지 버퍼 회로(330), 패스 페일 체크 회로(340)(PFC), 데이터 입력 및 출력 회로(350), 버퍼 회로(360), 그리고 제어 로직 회로(370)를 포함한다. 도 1의 불휘발성 메모리 장치(100)와 비교하면, 불휘발성 메모리 장치(300)에 서브 디코더 회로(125)가 제공되지 않을 수 있다.
도 1 내지 도 12를 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(300)는 제1 내지 제n 서브 체크 회로들(341~34n)에 의해 검출되는 프로그램 속도들을 비교할 수 있다. 불휘발성 메모리 장치(300)는 프로그램 속도들의 차이가 문턱값보다 클 때, 프로그램 페일을 판단할 수 있다.
예를 들어, 행 디코더 회로(320)와 워드 라인들(WL) 중 특정한 워드 라인을 연결하는 배선(예를 들어, 제1 비아들(241), 제2 비아들(242) 또는 도전 물질들(243))(도 4 참조)에 강한 저항 성분이 발생하면, 행 디코더 회로(320)가 해당 워드 라인에 전압을 구동하는 능력이 감소할 수 있다.
따라서, 해당 워드 라인 중 행 디코더 회로(320)에 인접한 부분의 전압이 목표 레벨에 도달하는 시간과 행 디코더 회로(320)로부터 먼 부분의 전압이 목표 레벨에 도달하는 시간의 사이에 차이가 발생할 수 있다. 즉, 행 디코더 회로(320)로부터의 위치에 따라, 메모리 셀들의 프로그램 속도들에 차이가 발생할 수 있다. 불휘발성 메모리 장치(300)는 프로그램 속도들의 차이를 문턱값과 비교함으로써, 저항 성분이 발생한 워드 라인에 연결된 메모리 셀들의 프로그램 동작을 페일로 판단할 수 있다.
다른 예로서, 행 디코더 회로(320)와 특정한 워드 라인의 사이에 저항 성분이 발생하면, 해당 워드 라인에 연결된 메모리 셀들의 프로그램 속도들이 전반적으로 감소할 수 있다. 불휘발성 메모리 장치(300)는 프로그램 및 소거 횟수, 온도 변화를 포함하는 온도 프로파일과 같은 불휘발성 메모리 장치(300)의 환경 정보에 따른 평균 프로그램 속도들을 가리키는 기준값들을 테이블의 형태로 저장할 수 있다. 또는, 불휘발성 메모리 장치(300)는 동일한 메모리 블록에 속하며 다른 워드 라인에 연결된 메모리 셀들의 프로그램 속도들을 기준값들로 저장할 수 있다.
불휘발성 메모리 장치(300)는 제1 내지 제n 서브 체크 회로들(341~34n) 중 적어도 하나에서 검출된 프로그램 속도(들)를 기준값들과 비교할 수 있다. 검출된 프로그램 속도(들)와 기준값의 차이가 제2 문턱값(제1 문턱값과 같거나 다를 수 있는)보다 클 때, 불휘발성 메모리 장치(300)는 프로그램 페일을 판단할 수 있다.
도 14는 본 기재의 제3 실시 예에 따른 불휘발성 메모리 장치(400)를 보여주는 블록도이다. 도 14를 참조하면, 불휘발성 메모리 장치(400)는 메모리 셀 어레이(410), 행 디코더 회로(420), 서브 디코더 회로(425), 페이지 버퍼 회로(430), 패스 페일 체크 회로(440)(PFC), 데이터 입력 및 출력 회로(450), 버퍼 회로(460), 그리고 제어 로직 회로(470)를 포함한다.
도 1과 비교하면, 패스 페일 체크 회로(440)는 페이지 버퍼 회로(430)의 전체로부터 패스 또는 페일을 판단할 수 있다. 따라서, 페이지 버퍼 회로(430)의 내부에서, 페이지 버퍼들이 위치에 따라 구별되어 도시되지 않는다. 또한, 비트 라인들(BL)은 비트 라인 그룹들로 구별되어 도시되지 않는다.
패스 페일 체크 회로(440)는 페이지 버퍼 회로(430)에 저장된 검증 읽기(예를 들어, 프로그램 검증 읽기 또는 소거 검증 읽기)의 결과로부터 패스 또는 페일을 판단할 수 있다.
프로그램 동작의 검증 읽기 시에, 패스 페일 체크 회로(440)는 페이지 버퍼 회로(430)에 의해 감지된 검증 읽기의 결과, 즉 비트 라인들(BL)에 연결된 메모리 셀들의 검증 읽기의 결과에 기반하여 패스 또는 페일을 판단할 수 있다. 패스 페일 체크 회로(440)는 목표 문턱 전압 이상의 문턱 전압으로 프로그램되지 않은 온-셀들(또는 페일 비트들)에 대응하는 값(예를 들어 '0')의 수를 카운트할 수 있다.
소거 동작의 검증 읽기 시에, 패스 페일 체크 회로(440)는 페이지 버퍼 회로(430)에 의해 감지된 검증 읽기의 결과, 즉 비트 라인들(BL)에 연결된 메모리 셀들의 검증 읽기의 결과에 기반하여 패스 또는 페일을 판단할 수 있다. 패스 페일 체크 회로(440)는 목표 문턱 전압 이하의 문턱 전압으로 소거되지 않은 오프-셀들(또는 페일 비트들)에 대응하는 값(예를 들어 '1')이 수를 카운트할 수 있다.
패스 페일 체크 회로(440)는 카운트된 결과가 제3 문턱값 이상일 때, 페일을 나타내는 신호를 제어 로직 회로(470)로 출력할 수 있다. 패스 페일 체크 회로(440)는 카운트된 결과가 제3 문턱값보다 작을 때, 패스를 나타내는 신호를 제어 로직 회로(470)로 출력할 수 있다.
예시적으로, 패스 페일 체크 회로(440)는 메모리 셀들의 프로그램 속도를 검출할 수 있다. 예를 들어, 패스 페일 체크 회로(440)는 프로그램 속도로서 프로그램 루프가 수행되는 횟수를 카운트하거나 또는 페일 비트들의 수를 카운트할 수 있다. 패스 페일 체크 회로(440)는 적어도 두 개의 테스트 프로그램 동작들(예를 들어, 시간적으로 연속한 또는 분리된)에서 적어도 두 번 프로그램 속도들을 검출할 수 있다.
예시적으로, 패스 페일 체크 회로(440)는 검출된 적어도 두 개의 프로그램 속도들에 기반하여 테스트 프로그램 동작의 프로그램 페일을 판단할 수 있다. 프로그램 속도들에 의해 프로그램 페일이 판단되면, 프로그램 페일을 가리키는 신호를 제어 로직 회로(470)로 제공할 수 있다.
다른 예로서, 패스 페일 체크 회로(440)는 검출된 적어도 두 개의 프로그램 속도들을 제어 로직 회로(470)에 제공할 수 있다. 제어 로직 회로(470)는 적어도 두 개의 프로그램 속도들에 기반하여 테스트 프로그램 동작의 프로그램 페일을 판단할 수 있다.
도 15는 도 14의 불휘발성 메모리 장치(400)의 동작 방법의 예를 보여준다. 도 14 및 도 15를 참조하면, S210 단계에서, 불휘발성 메모리 장치(400)는 외부의 장치로부터 커맨드(CMD)로서 테스트 프로그램 커맨드를 수신할 수 있다. 불휘발성 메모리 장치(400)는 테스트 프로그램 동작을 위한 테스트 데이터를 외부의 장치로부터 수신하거나 또는 내부적으로 생성할 수 있다.
S220 단계에서, 불휘발성 메모리 장치(400)는 제1 테스트 프로그램 동작을 수행할 수 있다. S230 단계에서, 불휘발성 메모리 장치(400)는 제1 테스트 프로그램 동작의 제1 테스트 프로그램 속도를 검출할 수 있다. S240 단계에서, 불휘발성 메모리 장치(400)는 제2 테스트 프로그램 동작을 수행할 수 있다. S250 단계에서, 불휘발성 메모리 장치(400)는 제2 테스트 프로그램 동작의 제2 테스트 프로그램 속도를 검출할 수 있다.
S260 단계에서, 불휘발성 메모리 장치(400)는 테스트 프로그램 속도들에 기반하여, 테스트 프로그램 동작의 프로그램 페일을 판단할 수 있다. 예를 들어, 불휘발성 메모리 장치(400)는 프로그램 속도들의 차이가 제4 문턱값보다 클 때, 프로그램 페일을 판단할 수 있다.
도 16은 불휘발성 메모리 장치(400)에서 테스트 프로그램 동작들이 수행되는 예를 보여준다. 도 14 및 도 16을 참조하면, 제1 테스트 데이터(TD1)는 제1 테스트 프로그램 동작을 위한 데이터일 수 있다. 제1 테스트 데이터(TD1)는 제1 세그먼트(S1) 및 제2 세그먼트(S2)를 포함할 수 있다.
제1 세그먼트(S1)는 행 디코더 회로(420)에 인접한 메모리 셀들에 프로그램 되고, 그리고 제2 세그먼트(S2)는 행 디코더 회로(420)에 인접하지 않은 다른 메모리 셀들에 프로그램될 수 있다. 제1 세그먼트(S1)는 행 디코더 회로(420)에 인접한 메모리 셀들의 프로그램 속도를 검출하는데 사용될 수 있다.
예를 들어, 도 11 및 도 12를 참조하여 설명된 바와 같이, 제1 세그먼트(S1)는 제7 프로그램 상태(P7)와 같은 가장 높은 프로그램 상태에 대응하는 데이터를 포함할 수 있다. 제2 세그먼트(S2)는 소거 상태(E) 또는 제7 프로그램 상태(P7)보다 낮은 프로그램 상태(들)에 대응하는 데이터를 포함할 수 있다.
제2 테스트 데이터(TD2)는 제2 테스트 프로그램 동작을 위한 데이터일 수 있다. 제2 테스트 데이터(TD2)는 제3 세그먼트(S3) 및 제4 세그먼트(S4)를 포함할 수 있다.
제4 세그먼트(S4)는 서브 디코더 회로(425)에 인접한 메모리 셀들에 프로그램 되고, 그리고 제3 세그먼트(S3)는 서브 디코더 회로(425)에 인접하지 않은 다른 메모리 셀들에 프로그램될 수 있다. 제4 세그먼트(S4)는 서브 디코더 회로(425)에 인접한 메모리 셀들의 프로그램 속도를 검출하는데 사용될 수 있다.
예를 들어, 도 11 및 도 12를 참조하여 설명된 바와 같이, 제4 세그먼트(S4)는 제7 프로그램 상태(P7)와 같은 가장 높은 프로그램 상태에 대응하는 데이터를 포함할 수 있다. 제3 세그먼트(S3)는 소거 상태(E) 또는 제7 프로그램 상태(P7)보다 낮은 프로그램 상태(들)에 대응하는 데이터를 포함할 수 있다.
제1 테스트 프로그램 동작을 수행함으로써, 도 10의 제1 페이지 버퍼(131) 및 제1 서브 체크 회로(141)를 참조하여 설명된 것과 유사하게, 불휘발성 메모리 장치(400)는 행 디코더 회로(420)에 인접한 메모리 셀들의 프로그램 속도를 검출할 수 있다.
제2 테스트 프로그램 동작을 수행함으로써, 도 10의 제3 페이지 버퍼(133) 및 제3 서브 체크 회로(143)를 참조하여 설명된 것과 유사하게, 불휘발성 메모리 장치(400)는 서브 디코더 회로(425)에 인접한 메모리 셀들의 프로그램 속도를 검출할 수 있다.
예시적으로, 도 8 및 도 9를 참조하여 설명된 바와 같이, 패스 페일 체크 회로(440)는 제1 세그먼트(S1)의 데이터 또는 제4 세그먼트(S4)의 데이터가 프로그램 완료될 때까지 수행된 프로그램 루프들의 횟수, 또는 제k 프로그램 루프가 수행된 후에 제1 세그먼트(S1) 또는 제4 세그먼트(S4)의 검증 읽기의 결과에서 검출되는 페일 비트들의 수를 프로그램 속도로 검출할 수 있다.
도 17은 불휘발성 메모리 장치(400)에서 테스트 프로그램 동작들이 수행되는 다른 예를 보여준다. 도 14 및 도 17을 참조하면, 제3 테스트 데이터(TD3)를 이용하여, 제1 테스트 프로그램 동작(TP1) 및 제2 테스트 프로그램 동작(TP2)이 수행될 수 있다. 도 11 및 도 12를 참조하여 설명된 바와 같이, 제3 테스트 데이터(TD3)는 제7 프로그램 상태(P7)와 같은 가장 높은 프로그램 상태에 대응하는 데이터를 포함할 수 있다.
제1 테스트 프로그램 동작(TP1) 시에, 행 디코더 회로(420)는 워드 라인들(WL) 중 선택된 워드 라인에 프로그램 전압을 인가하도록 활성화(ACT)될 수 있다. 제1 테스트 프로그램 동작(TP1) 시에, 서브 디코더 회로(425)는 워드 라인들(WL) 중 선택된 워드 라인에 프로그램 전압을 인가하지 않도록 비활성화(DACT)될 수 있다. 제1 테스트 프로그램 동작(TP1)을 이용하여, 불휘발성 메모리 장치(400)는 행 디코더 회로(420)에 대응하는 프로그램 속도를 검출할 수 있다.
제2 테스트 프로그램 동작(TP2) 시에, 행 디코더 회로(420)는 워드 라인들(WL) 중 선택된 워드 라인에 프로그램 전압을 인가하지 않도록 비활성화( DACT)될 수 있다. 제2 테스트 프로그램 동작(TP2) 시에, 서브 디코더 회로(425)는 워드 라인들(WL) 중 선택된 워드 라인에 프로그램 전압을 인가하도록 활성화(ACT)될 수 있다. 제2 테스트 프로그램 동작(TP2)을 이용하여, 불휘발성 메모리 장치(400)는 서브 디코더 회로(425)에 대응하는 프로그램 속도를 검출할 수 있다.
예시적으로, 도 8 및 도 9를 참조하여 설명된 바와 같이, 패스 페일 체크 회로(440)는 제1 테스트 프로그램 동작(TP1) 또는 제2 테스트 프로그램 동작(TP2) 시에 메모리 셀들이 프로그램 완료될 때까지 수행된 프로그램 루프들의 횟수, 또는 제k 프로그램 루프가 수행된 후에 검증 읽기의 결과에서 검출되는 페일 비트들의 수를 프로그램 속도로 검출할 수 있다.
도 18은 본 기재의 제4 실시 예에 따른 불휘발성 메모리 장치(500)를 보여주는 블록도이다. 도 18을 참조하면, 불휘발성 메모리 장치(500)는 메모리 셀 어레이(510), 행 디코더 회로(520), 페이지 버퍼 회로(530), 패스 페일 체크 회로(540)(PFC), 데이터 입력 및 출력 회로(550), 버퍼 회로(560), 그리고 제어 로직 회로(570)를 포함한다. 도 14의 불휘발성 메모리 장치(400)와 비교하면, 불휘발성 메모리 장치(500)에 서브 디코더 회로(425)가 제공되지 않을 수 있다.
도 13을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(500)는 프로그램 및 소거 횟수, 온도 변화를 포함하는 온도 프로파일과 같은 불휘발성 메모리 장치(500)의 환경 정보에 따른 평균 프로그램 속도들을 가리키는 기준값들을 테이블의 형태로 저장할 수 있다. 또는, 불휘발성 메모리 장치(500)는 동일한 메모리 블록에 속하며 다른 워드 라인에 연결된 메모리 셀들의 프로그램 속도들을 기준값들로 저장할 수 있다.
불휘발성 메모리 장치(500)는 제1 내지 제n 서브 체크 회로들(541~34n) 중 적어도 하나에서 검출된 프로그램 속도(들)를 기준값들과 비교할 수 있다. 검출된 프로그램 속도(들)와 기준값의 차이가 제4 문턱값보다 클 때, 불휘발성 메모리 장치(500)는 프로그램 페일을 판단할 수 있다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치(600)를 보여준다. 도 19를 참조하면, 스토리지 장치(600)는 불휘발성 메모리 장치(610), 메모리 컨트롤러(620), 그리고 외부 버퍼(630)를 포함할 수 있다. 불휘발성 메모리 장치(610)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들의 각각은 둘 이상의 비트들을 저장할 수 있다.
예를 들어, 불휘발성 메모리 장치(610)는 플래시 메모리 장치, 상 변화 메모리 장치, 강유전체 메모리 장치, 자기 메모리 장치, 저항성 메모리 장치 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다. 불휘발성 메모리 장치(610)는 도 1 내지 도 18을 참조하여 설명된 불휘발성 메모리 장치들(100, 300, 400, 500) 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(620)는 외부의 호스트 장치로부터 불휘발성 메모리 장치(610)에 데이터를 기입하거나 또는 불휘발성 메모리 장치(610)로부터 데이터를 읽기 위한 다양한 요청들을 수신할 수 있다. 메모리 컨트롤러(620)는 외부의 호스트 장치와 통신되는 사용자 데이터를 외부 버퍼(630)에 저장(또는 버퍼링)하고, 그리고 스토리지 장치(600)를 관리하기 위한 메타 데이터를 외부 버퍼(630)에 저장할 수 있다.
메모리 컨트롤러(620)는 제1 신호선들(SIGL1) 및 제2 신호선들(SIGL2)을 통해 불휘발성 메모리 장치(610)를 액세스할 수 있다. 예를 들어, 메모리 컨트롤러(620)는 제1 신호선들(SIGL1)을 통해 불휘발성 메모리 장치(610)에 명령 및 주소를 전송할 수 있다. 메모리 컨트롤러(620)는 제1 신호선들(SIGL1)을 통해 불휘발성 메모리 장치(610)와 데이터를 교환할 수 있다.
메모리 컨트롤러(620)는 제2 신호선들(SIGL2)을 통해 불휘발성 메모리 장치(610)에 제1 제어 신호를 전송할 수 있다. 메모리 컨트롤러(620)는 제2 신호선들(SIGL2)을 통해 불휘발성 메모리 장치(610)로부터 제2 제어 신호를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(620)는 둘 이상의 불휘발성 메모리 장치들을 제어하도록 구성될 수 있다. 메모리 컨트롤러(620)는 둘 이상의 불휘발성 메모리 장치들의 각각에 대해 서로 다른 제1 신호선들 및 서로 다른 제2 신호선들을 구비할 수 있다.
다른 예로서, 메모리 컨트롤러(620)는 둘 이상의 불휘발성 메모리 장치들에 대해 하나의 제1 신호선들을 공유할 수 있다. 메모리 컨트롤러(620)는 둘 이상의 불휘발성 메모리 장치들에 대해 제2 신호선들의 일부를 공유하고, 그리고 나머지 일부를 별도로 구비할 수 있다.
외부 버퍼(630)는 랜덤 액세스 메모리를 포함할 수 있다. 예를 들어, 외부 버퍼(630)는 동적 랜덤 액세스 메모리, 상 변화 랜덤 액세스 메모리, 강유전체 랜덤 액세스 메모리, 자기 랜덤 액세스 메모리, 저항성 랜덤 액세스 메모리 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(620)는 버스(621), 호스트 인터페이스(622), 내부 버퍼(623), 프로세서(624), 버퍼 제어기(625), 메모리 관리자(626), 그리고 에러 정정 코드 블록(627)(ECC 블록)(Error Correction Code 블록)을 포함할 수 있다.
버스(621)는 메모리 컨트롤러(620) 내부의 구성 요소들 사이에 통신 채널들을 제공할 수 있다. 호스트 인터페이스(622)는 외부의 호스트 장치로부터 다양한 요청들을 수신하고, 그리고 수신된 요청들을 해석할 수 있다. 호스트 인터페이스(622)는 해석된 요청들을 내부 버퍼(623)에 저장할 수 있다.
호스트 인터페이스(622)는 외부의 호스트 장치에 다양한 응답들을 전송할 수 있다. 호스트 인터페이스(622)는 정해진 통신 프로토콜에 기반하여 외부의 호스트 장치와 신호들을 교환할 수 있다. 내부 버퍼(623)는 랜덤 액세스 메모리를 포함할 수 있다. 예를 들어, 내부 버퍼(623)는 정적 랜덤 액세스 메모리 또는 동적 랜덤 액세스 메모리를 포함할 수 있다.
프로세서(624)는 메모리 컨트롤러(620)를 구동하기 위한 운영 체제 또는 펌웨어를 구동할 수 있다. 프로세서(624)는 내부 버퍼(623)에 저장된 해석된 요청들을 읽고, 불휘발성 메모리 장치(610)를 제어하기 위한 명령들 및 주소들을 생성할 수 있다. 프로세서(624)는 생성된 명령들 및 주소들을 메모리 관리자(626)로 전달할 수 있다.
프로세서(624)는 스토리지 장치(600)를 관리하기 위한 다양한 메타 데이터를 내부 버퍼(623)에 저장할 수 있다. 프로세서(624)는 버퍼 제어기(625)를 통해 외부 버퍼(630)를 액세스할 수 있다. 프로세서(624)는 외부 버퍼(630)에 저장된 사용자 데이터를 불휘발성 메모리 장치(610)로 전송하도록 버퍼 제어기(625) 및 메모리 관리자(626)를 제어할 수 있다.
프로세서(624)는 외부 버퍼(630)에 저장된 데이터를 외부의 호스트 장치로 전송하도록 호스트 인터페이스(622) 및 버퍼 제어기(625)를 제어할 수 있다. 프로세서(624)는 불휘발성 메모리 장치(610)로부터 수신되는 데이터를 외부 버퍼(630)에 저장하도록 버퍼 제어기(625) 및 메모리 관리자(626)를 제어할 수 있다. 프로세서(624)는 외부의 호스트 장치로부터 수신되는 데이터를 외부 버퍼(630)에 저장하도록 호스트 인터페이스(622) 및 버퍼 제어기(625)를 제어할 수 있다.
버퍼 제어기(625)는 프로세서(624)의 제어에 따라 외부 버퍼(630)에 데이터를 기입하거나 외부 버퍼(630)로부터 데이터를 읽을 수 있다. 메모리 관리자(626)는 프로세서(624)의 제어에 따라 제1 신호선들(SIGL1) 및 제2 신호선들(SIGL2)을 통해 불휘발성 메모리 장치(610)와 통신할 수 있다.
메모리 관리자(626)는 프로세서(624)의 제어에 따라 불휘발성 메모리 장치(610)를 액세스할 수 있다. 예를 들어, 메모리 관리자(626)는 제1 신호선들(SIGL1) 및 제2 신호선들(SIGL2)을 통해 불휘발성 메모리 장치(610)를 액세스할 수 있다. 메모리 관리자(626)는 표준에 기반하여 정해진 또는 제조자에 의해 정해진 프로토콜에 기반하여 불휘발성 메모리 장치(610)와 통신할 수 있다.
에러 정정 코드 블록(627)은 불휘발성 메모리 장치(610)로 전송되는 데이터에 대해 에러 정정 코드(ECC)를 이용하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 코드 블록(627)은 불휘발성 메모리 장치(610)로부터 수신되는 데이터에 대해 에러 정정 코드(ECC)를 이용하여 에러 정정 디코딩을 수행할 수 있다.
예시적으로, 스토리지 장치(600)에서 외부 버퍼(630) 및 버퍼 제어기(625)는 생략될 수 있다. 외부 버퍼(630) 및 버퍼 제어기(625)가 생략될 때, 외부 버퍼(630) 및 버퍼 제어기(625)에 의해 수행되는 것으로 설명된 기능들은 내부 버퍼(623)에 의해 수행될 수 있다.
도 20은 도 19의 스토리지 장치(600)의 동작 방법의 예를 보여준다. 도 19 및 도 20을 참조하면, S310 단계에서, 메모리 컨트롤러(620)는 불휘발성 메모리 장치(610)에 커맨드(CMD)를 전송할 수 있다. S320 단계에서, 커맨드(CMD)에 응답하여, 도 1 내지 도 18을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(610)는 프로그램 동작(들)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(610)는 프로그램 동작(들)을 수행하여 프로그램 속도들을 검출할 수 있다.
S330 단계에서, 도 1 내지 도 18을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(610)는 프로그램 속도들에 기반하여 프로그램 페일을 판단할 수 있다. S340 단계에서 페일이 판단되면, 불휘발성 메모리 장치(610)는 메모리 컨트롤러(620)에 프로그램 상태 페일(PSF)(Program Status Fail) 신호를 전송할 수 있다. S340 단계에서 페일이 판단되지 않으면, 불휘발성 메모리 장치(610)는 프로그램 동작을 종료할 수 있다.
예시적으로, 커맨드(CMD)는 프로그램 커맨드일 수 있다. 메모리 컨트롤러(620)는 불휘발성 메모리 장치(610)에 데이터를 프로그램할 때, 프로그램 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(610)로 전송할 수 있다.
다른 예로서, 커맨드(CMD)는 테스트 프로그램 커맨드일 수 있다. 메모리 컨트롤러(620)는 불휘발성 메모리 장치(610)의 특정한 워드 라인(또는 서브 워드 라인)에 연결된 메모리 셀들을 테스트할 때, 테스트 프로그램 커맨드 및 어드레스를 불휘발성 메모리 장치(610)로 전송할 수 있다.
메모리 컨트롤러(620)는 테스트 데이터 또는 프로그램 및 테스트와 무관한 더미 데이터를 불휘발성 메모리 장치(610)로 전송하거나 전송하지 않을 수 있다. 메모리 컨트롤러(620)가 테스트 데이터를 전송하지 않으면, 불휘발성 메모리 장치(610)는 테스트 데이터를 내부적으로 전송할 수 있다.
메모리 컨트롤러(620)는 불휘발성 메모리 장치(610)의 메모리 블록들(BLK1~BLKz)(도 1 참조)의 각각의 프로그램 및 소거 횟수에 기반하여, 예를 들어 프로그램 및 소거 횟수가 서로 다른 임계 횟수들(예를 들어, 100, 200, 300 등) 중 하나에 도달하는 것에 응답하여, 해당 메모리 블록의 워드 라인들의 일부 또는 전부에 대해 테스트 프로그램 커맨드를 전송할 수 있다. 메모리 컨트롤러(620)는 사용자로부터 임계 횟수들을 수신하여 저장할 수 있다.
메모리 컨트롤러(620)는 불휘발성 메모리 장치(610)의 온도 프로파일에 기반하여, 예를 들어 불휘발성 메모리 장치(610)에서 발생한 온도 변화(예를 들어, 단위 시간당 온도 변화, 총 온도 변화, 누적 온도 변화 등)가 임계값에 도달하는 것에 응답하여, 불휘발성 메모리 장치(610)로 테스트 프로그램 커맨드를 전송할 수 있다. 메모리 컨트롤러(620)는 사용자로부터 임계값을 수신하여 저장할 수 있다.
메모리 컨트롤러(620)는 불휘발성 메모리 장치(610)에서 프로그램 페일이 발생하는 것에 응답하여, 프로그램 페일이 발생한 메모리 셀들에 대한 테스트 프로그램 커맨드를 불휘발성 메모리 장치(610)로 전송할 수 있다.
상술된 바와 같이, 본 기재의 실시 예에 따른 불휘발성 메모리 장치들(100, 300, 400, 500)은 행 디코더 회로들(120, 320, 420, 520)와 메모리 셀 어레이들(110, 310, 410, 510) 사이의 저항성 결함, 또는 서브 디코더 회로들(125, 425)과 메모리 셀 어레이들(110, 410) 사이의 저항성 결함을 검출할 수 있다. 따라서, 불휘발성 메모리 장치들(100, 300, 400, 500)의 결함 관리들이 가능하며, 불휘발성 메모리 장치들(100, 300, 400, 500) 및 불휘발성 메모리 장치들(100, 300, 400, 500)을 포함하는 스토리지 장치(600)의 신뢰성이 향상된다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 행 디코더 회로
125: 서브 디코더 회로
130: 페이지 버퍼 회로
131~13n: 페이지 버퍼들
140: 패스 페일 체크회로
141~14n: 서브 체크 회로들
150: 데이터 입력 및 출력 회로
160: 버퍼 회로
170: 제어 로직 회로

Claims (20)

  1. 행들 및 열들로 배열되는 메모리 셀들을 포함하고, 각 행 및 각 열에서 상기 메모리 셀들 중 둘 이상의 메모리 셀들이 기판과 수직한 방형으로 적층되는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀들의 행들에 연결되고, 그리고 프로그램 동작 시에 상기 워드 라인들 중 하나의 워드 라인을 상기 프로그램 동작의 대상으로 선택하는 행 디코더 회로;
    비트 라인들을 통해 상기 메모리 셀들의 열들에 연결되고, 그리고 상기 프로그램 동작 시에 상기 선택된 워드 라인에 연결된 메모리 셀들에 기입될 데이터를 저장하는 페이지 버퍼 회로; 그리고
    상기 페이지 버퍼 회로에 연결되고, 그리고 상기 프로그램 동작 시에 상기 프로그램 동작의 패스 또는 페일을 판단하는 패스 페일 체크 회로를 포함하고,
    상기 비트 라인들은 제1 비트 라인 그룹의 비트 라인을 및 제2 비트 라인 그룹의 비트 라인들을 포함하고,
    상기 프로그램 동작 시에, 상기 패스 페일 체크 회로는 상기 선택된 워드 라인에 연결된 메모리 셀들 중 상기 제1 비트 라인 그룹의 비트 라인들에 연결된 제1 메모리 셀들의 제1 프로그램 속도 및 상기 제2 비트 라인 그룹의 비트 라인들에 연결된 제2 메모리 셀들의 제2 프로그램 속도를 검출하고, 그리고 상기 제1 프로그램 속도 및 상기 제2 프로그램 속도에 기반하여 프로그램 페일을 판단하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 프로그램 동작은 외부의 호스트 장치로부터 프로그램 커맨드가 수신되는 것에 응답하여 수행되고, 그리고
    상기 데이터는 상기 프로그램 커맨드와 함께 수신되는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 프로그램 동작은 외부의 호스트 장치로부터 테스트 커맨드가 수신되는 것에 응답하여 수행되고, 그리고
    상기 데이터는 테스트 데이터인 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 테스트 데이터는 상기 선택된 워드 라인에 연결된 메모리 셀들을 하나의 프로그램 상태에 속하도록 프로그램하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 그리고 상기 복수의 프로그램 루프들의 각각은 프로그램 전압을 인가하는 프로그램 및 검증 전압을 이용하여 읽기를 수행하는 검증을 포함하고, 그리고
    상기 패스 페일 체크 회로는 상기 제1 프로그램 속도로서 상기 제1 메모리 셀들이 프로그램 완료될 때까지 수행된 프로그램 루프들의 수를 검출하고, 그리고 상기 제2 프로그램 속도로서 상기 제2 메모리 셀들이 프로그램 완료될 때까지 수행된 프로그램 루프들의 수를 검출하는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 그리고 상기 복수의 프로그램 루프들의 각각은 프로그램 전압을 인가하는 프로그램 및 검증 전압을 이용하여 읽기를 수행하는 검증을 포함하고, 그리고
    상기 패스 페일 체크 회로는 상기 제1 프로그램 속도로서 k번째(k는 양의 정수) 프로그램 루프의 검증 시에 상기 제1 메모리 셀들의 페일 비트들의 수를 검출하고, 그리고 상기 제2 프로그램 속도로서 상기 k번째 프로그램 루프의 검증 시에 상기 제2 메모리 셀들의 페일 비트들의 수를 검출하는 불휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 패스 페일 체크 회로는 상기 메모리 셀들이 프로그램되는 프로그램 상태들 중 가장 높은 프로그램 상태에 기반하여 상기 제1 프로그램 속도 및 상기 제2 프로그램 속도를 검출하는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 패스 페일 체크 회로는 상기 제1 프로그램 속도 및 상기 제2 프로그램 속도의 차이가 문턱값보다 클 때, 상기 프로그램 동작을 페일로 판단하는 불휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 비트 라인들은 제3 비트 라인 그룹의 비트 라인들을 더 포함하고,
    상기 비트 라인들은 상기 행 디코더 회로부터 상기 제1 비트 라인 그룹의 비트 라인들, 상기 제3 비트 라인 그룹의 비트 라인들, 그리고 상기 제2 비트 라인 그룹의 비트 라인들의 순서로 제공되는 불휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 워드 라인들을 통해 상기 메모리 셀들의 행들에 연결되고, 그리고 상기 프로그램 동작 시에 상기 행 디코더 회로와 함께 상기 하나의 워드 라인을 선택하는 서브 디코더 회로를 더 포함하고,
    상기 메모리 셀 어레이는 상기 행 디코더 회로 및 상기 서브 디코더 회로의 사이에 상기 워드 라인들을 통해 연결되는 불휘발성 메모리 장치.
  11. 행들 및 열들로 배열되는 메모리 셀들을 포함하고, 각 행 및 각 열에서 상기 메모리 셀들 중 둘 이상의 메모리 셀들이 기판과 수직한 방형으로 적층되는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀들의 행들에 연결되고, 그리고 제1 프로그램 동작 및 제2 프로그램 동작을 포함하는 테스트 동작 시에 상기 워드 라인들 중 하나의 워드 라인을 상기 프로그램 동작의 대상으로 선택하는 행 디코더 회로;
    비트 라인들을 통해 상기 메모리 셀들의 열들에 연결되고, 그리고 상기 제1 프로그램 동작 시에 상기 선택된 워드 라인에 연결된 메모리 셀들에 기입될 제1 데이터를 저장하고, 그리고 상기 제2 프로그램 동작 시에 상기 선택된 워드 라인에 연결된 메모리 셀들에 기입될 제2 데이터를 저장하는 페이지 버퍼 회로; 그리고
    상기 페이지 버퍼 회로에 연결되고, 그리고 상기 테스트 동작 시에 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작의 각각의 패스 또는 페일을 판단하는 패스 페일 체크 회로를 포함하고,
    상기 패스 페일 체크 회로는 상기 제1 프로그램 동작 시에 상기 선택된 워드 라인에 연결된 메모리 셀들로부터 제1 프로그램 속도를 검출하고, 상기 제2 프로그램 동작 시에 상기 선택된 워드 라인에 연결된 메모리 셀들로부터 제2 프로그램 속도를 검출하고, 그리고 상기 제1 프로그램 속도 및 상기 제2 프로그램 속도에 기반하여 테스트 페일을 판단하는 불휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 데이터는 제1 세그먼트 및 제2 세그먼트를 포함하고, 상기 제1 세그먼트는 가장 높은 프로그램 상태에 대응하는 데이터를 포함하고, 그리고 상기 제2 세그먼트는 소거 상태에 대응하는 데이터를 포함하는 불휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 제2 데이터는 제3 세그먼트 및 제4 세그먼트를 포함하고, 상기 제4 세그먼트는 소거 상태에 대응하는 데이터를 포함하고, 그리고 상기 제4 세그먼트는 가장 높은 프로그램 상태에 대응하는 데이터를 포함하는 불휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 세그먼트 및 상기 제3 세그먼트는 상기 선택된 워드 라인에 연결된 메모리 셀들 중 상기 행 디코더 회로에 인접한 메모리 셀들에 대응하고, 그리고
    상기 제2 세그먼트 및 상기 제4 세그먼트는 상기 선택된 워드 라인에 연결된 메모리 셀들 중 상기 행 디코더 회로로부터 떨어진 메모리 셀들에 대응하는 불휘발성 메모리 장치.
  15. 제11항에 있어서,
    상기 워드 라인들을 통해 상기 메모리 셀들의 행들에 연결되고, 그리고 상기 프로그램 동작 시에 상기 행 디코더 회로와 함께 상기 하나의 워드 라인을 선택하는 서브 디코더 회로를 더 포함하고,
    상기 메모리 셀 어레이는 상기 행 디코더 회로 및 상기 서브 디코더 회로의 사이에 상기 워드 라인들을 통해 연결되는 불휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 그리고 상기 복수의 프로그램 루프들의 각각은 프로그램 전압을 인가하는 프로그램 및 검증 전압을 이용하여 읽기를 수행하는 검증을 포함하고, 그리고
    상기 제1 프로그램 동작 시에, 상기 행 디코더 회로는 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하고, 그리고 상기 서브 디코더 회로는 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하지 않는 불휘발성 메모리 장치.
  17. 제15항에 있어서,
    상기 제2 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 그리고 상기 복수의 프로그램 루프들의 각각은 프로그램 전압을 인가하는 프로그램 및 검증 전압을 이용하여 읽기를 수행하는 검증을 포함하고, 그리고
    상기 제2 프로그램 동작 시에, 상기 행 디코더 회로는 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하지 않고, 그리고 상기 서브 디코더 회로는 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하는 불휘발성 메모리 장치.
  18. 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 메모리 셀들을 포함하고, 각 워드 라인 및 각 비트 라인에서 상기 메모리 셀들 중 둘 이상의 메모리 셀들이 기판과 수직한 방형으로 적층되는 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치에 연결되어 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러로부터 전달되는 테스트 커맨드에 응답하여, 상기 불휘발성 메모리 장치는 상기 복수의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 대해 테스트 데이터에 기반하여 적어도 한 번의 프로그램 동작을 수행함으로써, 상기 선택된 워드 라인에 연결된 메모리 셀들의 프로그램 속도들의 차이들을 검출하고, 그리고 상기 프로그램 속도들의 차이가 문턱보다 클 때에 상기 메모리 컨트롤러로 프로그램 상태 페일 신호를 전달하고,
    상기 메모리 컨트롤러는 주기적으로, 상기 불휘발성 메모리 장치의 프로그램 및 소거 횟수에 기반하여, 상기 불휘발성 메모리 장치의 온도 프로파일에 기반하여, 또는 상기 불휘발성 메모리 장치에서 프로그램 페일이 발생한 때에 상기 테스트 커맨드를 상기 불휘발성 메모리 장치로 전송하는 스토리지 장치.
  19. 제18항에 있어서,
    상기 메모리 컨트롤러는 상기 불휘발성 메모리 장치에 데이터를 기입할 때, 프로그램 커맨드 및 프로그램 데이터를 상기 불휘발성 메모리 장치로 전송하고,
    상기 불휘발성 메모리 장치는 상기 복수의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 대해 상기 프로그램 데이터에 기반하여 적어도 한 번의 프로그램 동작을 수행함으로써, 상기 선택된 워드 라인에 연결된 메모리 셀들의 프로그램 속도들의 차이들을 검출하고, 그리고 상기 프로그램 속도들의 차이가 문턱보다 클 때에 상기 메모리 컨트롤러로 프로그램 상태 페일 신호를 전달하는 스토리지 장치.
  20. 제18항에 있어서,
    상기 테스트 데이터는 상기 선택된 워드 라인에 연결된 메모리 셀들을 하나의 프로그램 상태에 속하도록 프로그램하는 스토리지 장치.
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