KR102170975B1 - 불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법 Download PDF

Info

Publication number
KR102170975B1
KR102170975B1 KR1020130131332A KR20130131332A KR102170975B1 KR 102170975 B1 KR102170975 B1 KR 102170975B1 KR 1020130131332 A KR1020130131332 A KR 1020130131332A KR 20130131332 A KR20130131332 A KR 20130131332A KR 102170975 B1 KR102170975 B1 KR 102170975B1
Authority
KR
South Korea
Prior art keywords
word line
memory cells
program
segment
erase
Prior art date
Application number
KR1020130131332A
Other languages
English (en)
Other versions
KR20150050019A (ko
Inventor
정봉길
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130131332A priority Critical patent/KR102170975B1/ko
Priority to US14/476,151 priority patent/US9224495B2/en
Publication of KR20150050019A publication Critical patent/KR20150050019A/ko
Application granted granted Critical
Publication of KR102170975B1 publication Critical patent/KR102170975B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 불휘발성 메모리 장치 및 그것의 불량 워드 라인 탐지 방법에 관한 것이다. 본 발명에 의한 불휘발성 메모리 장치는 전압 발생기, 상기 전압 발생기로부터 서로 다른 거리만큼 이격되어 동일 페이지에 위치되는 제 1 및 제 2 세그먼트를 포함하고, 상기 제 1 및 제 2 세그먼트는 각각 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 제 1 및 제 2 세그먼트의 프로그램 속도를 이용하여 상기 동일 페이지의 워드 라인의 불량을 탐지하는 제어 로직을 포함한다. 본 발명의 불휘발성 메모리 장치 및 그것의 불량 워드 라인 탐지 방법에 의하면, 불량 워드 라인이 탐지되므로 저장된 데이터의 신뢰성이 보장될 수 있다.

Description

불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법{NONVOLATILE MEMORY DEVICE AND DEFECTED WORDLINE DETECTION METHOD THEREOF}
본 발명은 불휘발성 메모리 장치 및 그것의 불량 워드 라인 탐지 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명에 의한 불휘발성 메모리 장치 및 그것의 불량 워드 라인 탐지 방법은 불량 워드 라인, 특히 저항성 불량 워드 라인을 탐지하여 저장된 데이터의 신뢰성을 보장하는 것을 목적으로 한다.
본 발명에 의한 불휘발성 메모리 장치는 전압 발생기, 상기 전압 발생기로부터 서로 다른 거리만큼 이격되어 동일 페이지에 위치되는 제 1 및 제 2 세그먼트를 포함하고, 상기 제 1 및 제 2 세그먼트는 각각 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 제 1 및 제 2 세그먼트의 프로그램 속도를 이용하여 상기 동일 페이지의 워드 라인의 불량을 탐지하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 제어 로직은 외부로부터 입력된 커맨드에 응답하여 상기 워드 라인의 불량을 탐지한다.
실시 예에 있어서, 상기 제어 로직은 상기 동일 페이지에 대한 프로그램을 지시하는 커맨드에 응답하여 상기 워드 라인의 불량을 탐지한다.
실시 예에 있어서, 상기 제 2 세그먼트는 상기 제 1 세그먼트보다 상기 전압 발생기로부터 먼 거리에 위치되고, 상기 제어 로직은 상기 제 1 및 제 2 세그먼트 간의 프로그램 속도 차이를 이용하여 상기 워드 라인의 불량을 탐지한다.
실시 예에 있어서, 상기 제어 로직은 소정의 루프 카운트에서 상기 제 1 및 제 2 세그먼트에 포함된 메모리 셀들 중 프로그램 페일된 셀들의 수를 측정하고, 상기 측정 결과를 기초로 상기 제 1 및 제 2 세그먼트의 프로그램 속도를 판정한다.
실시 예에 있어서, 상기 제어 로직은 상기 제 1 세그먼트에 포함된 프로그램 페일된 셀들의 수와 상기 제 2 세그먼트에 포함된 프로그램 페일된 셀들의 수가 소정의 기준값 이상이면 상기 워드 라인을 불량으로 판정한다.
실시 예에 있어서, 상기 소정의 기준값은 외부 신호에 응답하여 설정된다.
실시 예에 있어서, 상기 제어 로직은 레지스터를 포함하며, 상기 소정의 기준값 및 상기 워드 라인의 불량 판정 결과는 상기 레지스터에 저장된다.
실시 예에 있어서, 상기 소정의 기준값 및 상기 워드 라인의 불량 판정 결과는 상기 메모리 셀 어레이에 저장된다.
본 발명에 의한 불휘발성 메모리 장치의 불량 워드 라인 탐지 방법에 있어서, 상기 불휘발성 메모리 장치는 상기 전압 발생기로부터 서로 다른 거리만큼 이격되어 동일 페이지에 위치되는 제 1 및 제 2 세그먼트를 포함하고, 상기 제 1 및 제 2 세그먼트는 각각 적어도 하나의 메모리 셀을 포함하되, 상기 불량 워드 라인 탐지 방법은 워드 라인 검증 모드에 진입하는 단계 및 상기 동일 페이지의 워드 라인의 불량 여부를 상기 제 1 및 제 2 세그먼트의 프로그램 속도에 응답하여 판정하는 단계를 포함한다.
실시 예에 있어서, 상기 워드 라인 검증 모드에 진입하는 단계는 외부로부터 커맨드를 수신하는 단계, 상기 수신된 커맨드가 프로그램 커맨드인지 여부를 판별하는 단계 및 워드 라인 검증 모드가 활성화된 상태인지 여부를 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 워드 라인 검증 모드에 진입하는 단계는 상기 수신된 커맨드가 프로그램 커맨드이고, 상기 워드 라인 검증 모드가 활성화된 상태이면 워드 라인 검증 모드에 진입하는 단계이다.
실시 예에 있어서, 상기 워드 라인의 불량 여부를 상기 제 1 및 제 2 세그먼트의 프로그램 속도에 응답하여 판정하는 단계는 상기 동일 페이지를 프로그램하는 단계, 상기 프로그램된 동일 페이지의 메모리 셀들을 검증하는 단계 및 루프 카운트가 소정의 카운트 값에 도달되면, 상기 제 1 세그먼트에 포함된 프로그램 페일 셀 수와 상기 제 2 세그먼트에 포함된 프로그램 페일 셀 수 간의 차이를 이용하여 상기 워드 라인의 불량 여부를 판정하는 단계이다.
실시 예에 있어서, 상기 워드 라인의 불량 여부에 관한 정보를 레지스터 혹은 상기 메모리 셀 어레이에 저장하는 단계를 더 포함한다.
실시 예에 있어서, 상기 소정의 카운트 값은 외부 신호에 응답하여 설정된다.
실시 예에 있어서, 상기 제 1 세그먼트에 포함된 프로그램 페일 셀 수와 상기 제 2 세그먼트에 포함된 프로그램 페일 셀 수 간의 차이를 이용하여 상기 제 1 워드 라인의 불량 여부를 판정하는 단계는 상기 프로그램 페일 셀 수 간의 차이가 소정의 기준값 이상이면 상기 워드 라인을 불량으로 판정하는 단계를 포함한다.
본 발명에 의한 불휘발성 메모리 장치의 불량 워드 라인 탐지 방법에 있어서, 상기 불휘발성 메모리 장치는 전압 발생기 및 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는 동일 워드 라인을 공유하며 상기 동일 워드 라인을 통해 상기 전압 발생기와 연결되고 상기 전압 발생기로부터의 거리에 따라 구분되는 복수의 세그먼트들을 포함하되, 상기 복수의 세그먼트들은 적어도 하나의 메모리 셀을 각각 포함하고, 상기 불량 워드 라인 탐지 방법은 워드 라인 검증 모드에 진입하는 단계 및 상기 동일 워드 라인의 불량 여부를 상기 복수의 세그먼트들 중 선택된 적어도 하나의 세그먼트의 프로그램 속도에 응답하여 판정하는 단계를 포함한다.
실시 예에 있어서, 상기 워드 라인 검증 모드에 진입하는 단계는
외부로부터 커맨드를 수신하는 단계, 상기 수신된 커맨드가 프로그램 커맨드인지 여부를 판별하는 단계 및 워드 라인 검증 모드가 활성화된 상태인지 여부를 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 동일 워드 라인의 불량 여부를 상기 복수의 세그먼트들 중 선택된 적어도 하나의 세그먼트의 프로그램 속도에 응답하여 판정하는 단계는 제 1 및 제 2 프로그램 루프에서, 상기 선택된 적어도 하나의 세그먼트에 포함된 메모리 셀들 중 프로그램 페일된 메모리 셀의 수를 계산하는 단계, 상기 제 1 및 제 2 프로그램 루프에서 프로그램 페일된 메모리 셀의 수 사이의 차이값과 소정의 기준값을 비교하는 단계 및 상기 비교 결과에 기초하여 상기 동일 워드 라인의 불량 여부를 판정하는 단계를 포함한다.
실시 예에 있어서, 상기 제 1 프로그램 루프는 상기 제 2 프로그램 루프보다 하나 앞선 프로그램 루프이다.
실시 예에 있어서, 상기 소정의 기준값은 외부 신호에 응답하여 설정된다.
본 발명의 불휘발성 메모리 장치 및 그것의 불량 워드 라인 탐지 방법에 의하면, 불량 워드 라인이 탐지되므로 저장된 데이터의 신뢰성이 보장될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 도시하는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 4는 도 3의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 5는 도 1의 메모리 블록의 다른 실시 예를 보여주는 블록도이다.
도 6은 도 1의 메모리 블록의 또 다른 실시 예를 보여주는 사시도이다.
도 7은 도 6의 메모리 블록의 선(Ⅱ-Ⅱ')에 따른 단면도이다.
도 8은 도 1의 메모리 블록의 또 다른 실시 예를 보여주는 사시도이다.
도 9는 도 8의 메모리 블록의 선(Ⅲ-Ⅲ')에 따른 단면도이다.
도 10은 도 1의 메모리 블록의 또 다른 실시 예를 보여주는 사시도이다.
도 11은 도 10의 메모리 블록의 선(Ⅳ-Ⅳ')에 따른 단면도이다.
도 12는 도 1의 제 1 세그먼트 및 제 2 세그먼트의 전압 변화를 도시하는 그래프이다.
도 13은 도 1의 불휘발성 메모리 장치의 불량 워드 라인 탐지 동작을 도시하는 순서도이다.
도 14는 도 13의 워드 라인 검증 모드 진입 단계의 일실시예를 도시하는 순서도이다.
도 15는 도 13의 불량 워드 라인 판정 단계의 일실시예를 도시하는 순서도이다.
도 16은 본 발명의 불량 워드 라인 탐지 동작을 설명하기 위한 그래프이다.
도 17은 도 13의 불량 워드 라인 판정 단계의 다른 실시예를 도시하는 순서도이다.
도 18은 도 13의 불량 워드 라인 판정 단계의 또 다른 실시예를 도시하는 순서도이다.
도 19는 도 18의 불량 워드 라인 판정 단계를 설명하기 위한 그래프이다.
도 20은 도 18의 적어도 하나의 세그먼트의 프로그램 속도에 응답하여 워드 라인의 불량을 판별하는 단계의 실시예를 도시하는 순서도이다.
도 21은 도 13의 불량 워드 라인 판정 단계의 또 다른 실시예를 도시하는 순서도이다.
도 22는 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치를 도시하는 블록도이다.
도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다.
도 25는 도 24에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
이하 설시되는 실시예에서는 설명의 편의를 위하여, 본 발명의 불휘발성 메모리 장치가 낸드 플래시 메모리 장치인 것으로 가정한다. 그러나 이는 예시적인 것으로, 본 발명의 불휘발성 메모리 장치의 종류는 이에 한정되지 않는다.
예를 들어, 불휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 불휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 도시하는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
본 발명의 불휘발성 메모리 장치(100)의 각 페이지, 즉 각 워드 라인들에 연결된 메모리 셀들은 어드레스 디코더(120)로부터의 거리에 기초하여 복수의 세그먼트들로 구분된다. 불휘발성 메모리 장치(100)는 각 세그먼트들의 프로그램 혹은 소거 속도를 이용하여 각 워드 라인들의 불량 여부를 탐지할 수 있다. 불휘발성 메모리 장치(100)는 불량 워드 라인 탐지 동작을 이용하여, 저장된 데이터의 신뢰성을 보장할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 메모리 블록들 각각은 3차원 구조(혹은 수직 구조)를 가질 수 있다. 예를 들어, 메모리 블록들 각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 실시 예에 있어서, 메모리 블록 각각은 제 2 방향을 따라 신장된 복수의 스트링들을 포함할 수 있다. 예를 들어, 제 1 및 제 3 방향들을 따라 복수의 스트링들이 제공될 수 있다. 도 1에서는 예시적으로 하나의 메모리 블록만 도시되었다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL1~WLn), 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 통하여 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL1~BLm)을 통하여 입출력 회로(140)에 연결된다.
메모리 셀 어레이(110)의 각 페이지들, 즉 워드 라인들에 연결된 복수의 메모리 셀들은 전압 발생기(130) 혹은 어드레스 디코더(120)로부터의 거리에 기초하여 복수의 세그먼트들로 구분된다. 도 1의 워드 라인(WLn)에 연결된 메모리 셀들은 예시적으로 2개의 세그먼트들(111, 112)로 구분된다. 그러나 이는 예시적인 것으로 본 발명에서 하나의 워드 라인에 연결된 메모리 셀들이 구성하는 세그먼트의 수는 한정되지 않는다. 예를 들어, 워드 라인(WLn)에 연결된 메모리 셀들은 전압 발생기(130) 혹은 어드레스 디코더(120)로부터의 물리적 거리에 대응하여 3개 이상의 세그먼트들로 구분될 수 있다.
세그먼트들을 구성하는 메모리 셀들(MC1~MCm)은 워드라인(WLn)을 통하여 제공되는 전압에 의하여 구동된다. 메모리 셀들(MC1~MCm) 각각은 적어도 하나의 비트의 데이터를 저장한다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택한다. 어드레스 디코더(120)는 구동에 필요한 워드라인 전압들(예를 들어, 프로그램 전압, 패스 전압, 소거 전압, 검증 전압, 읽기 전압, 읽기 패스 전압 등)을 대응하는 워드라인들로 전송한다.
전압 발생기(130)는 구동에 필요한 워드라인 전압들을 발생한다. 전압 발생기(130)는 고전압을 발생하기 위한 고전압 발생기, 저전압을 발생하기 위한 저전압 발생기, 음전압을 발생하기 위한 음전압 발생기를 포함할 수 있다.
입출력 회로(140)는 프로그램 동작시 외부로부터 입력된 데이터를 임시로 저장하였다가 쓰여질 페이지에 로딩한다. 또한, 입출력 회로(140)는 읽기 동작시 대응하는 페이지로부터 데이터를 읽어 임시로 저장하였다가 외부로 출력한다. 입출력 회로(140)는 비트라인들(BL1~BLm) 각각에 대응하는 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들 각각은, 대응하는 비트라인에 연결된 메모리 셀에 프로그램될 데이터를 임시로 저장하거나, 혹은 대응하는 비트라인에 연결된 메모리 셀로부터 읽혀진 데이터를 임시로 저장하는 적어도 하나의 래치를 포함할 수 있다.
제어 로직(150)은 불휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 로직(150)은 외부에서 제공되는 제어 신호들(CTRL) 및 커맨드(CMD)를 디코딩한다. 제어 로직(150)은 디코딩 결과에 응답하여 로우 디코더(120), 전압 발생기(130) 및 입출력 회로(140)를 제어한다.
즉, 제어 로직(150)은 불휘발성 메모리 장치(100)의 구동(예를 들어, 프로그램/읽기/소거 동작)에 필요한 전압들을 발생하도록 전압 발생기(130)를 제어하고, 발생된 전압들이 워드라인들(WL1~WLn)에 전송되도록 로우 디코더(120)를 제어하고, 프로그램될 페이지 데이터 및 읽혀진 페이지 데이터의 입출력을 위하여 입출력 회로(140)를 제어한다.
제어 로직(150)은 소정의 조건에서 불휘발성 메모리 장치(100)에 포함된 워드 라인들의 불량 여부를 탐지할 수 있다. 실시 예에 있어서, 소정의 조건은 외부로부터 제공되는 커맨드(CMD)일 수 있다. 일실시예로, 제어 로직(150)은 프로그램 동작을 지시하는 커맨드(CMD)에 응답하여 불량 워드 라인 탐지 동작을 수행할 수 있다. 다른 실시예로, 제어 로직(150)은 소거 동작을 지시하는 커맨드에 응답하여 불량 워드 라인 탐지 동작을 수행할 수 있다. 제어 로직(150)의 불량 워드 라인 탐지 동작 진입 조건은 도 4를 참조하여 더 자세히 설명될 것이다.
불량 워드 라인 탐지 동작 동안, 제어 로직(150)은 각 워드 라인에 연결된 세그먼트들의 프로그램 속도 혹은 소거 속도를 이용하여 워드 라인의 불량 여부를 판별할 수 있다. 제어 로직(150)의 불량 워드 라인 탐지 동작은 도 5 내지 도 9를 참조하여 더 자세히 설명될 것이다.
제어 로직(150)은 불량 워드 라인으로 판별된 워드 라인들에 대한 정보를 외부, 예를 들어 컨트롤러, 로 출력할 수 있다. 또한 제어 로직(150)은 불량 워드 라인으로 판별된 워드 라인들에 저장된 데이터를 카피백하고, 해당 워드 라인을 사용 금지할 수 있다.
상술된 불휘발성 메모리 장치(100)는 동일한 워드 라인을 공유하는 세그먼트들의 프로그램 혹은 소거 속도를 이용하여 각 워드 라인들의 불량 여부를 탐지할 수 있다. 불휘발성 메모리 장치(100)는 불량 워드 라인 탐지 동작을 이용하여, 저장된 데이터의 신뢰성을 보장할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다. 도 3은 도 2에 도시된 메모리 블록의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 2 및 도 3을 참조하면, 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 실시 예에 있어서, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함한다. 예를 들어, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함한다. 예를 들어, 기판(111)은 p 타입 웰(예를 들어, 포켓 p 웰)이다. 예를 들어, 기판(111)은 p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 아래에서는, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가진다. 예를 들어, 복수의 도핑 영역들(311~314)은 n-타입을 가진다. 아래에서는, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 예를 들어, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 실시 예에 있어서, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함한다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 실시 예에 있어서, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결된다.
실시 예에 있어서, 각 필라(113)는 복수의 물질들로 구현된다. 예를 들어, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함한다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함한다. 아래에서는, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구현된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함한다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 실시 예에 있어서, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 실시 예에 있어서, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 실시 예에 있어서, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질이다. 실시 예에 있어서, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공된다. 실시 예에 있어서, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공된다. 실시 예에 있어서, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 실시 예에 있어서, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들이다. 예를 들어, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들이다. 아래에서는, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 실시 예에 있어서, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들어, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 실시 예에 있어서, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 실시 예에 있어서, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들이다. 실시 예에 있어서, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들이다.
도 2 및 도 3에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들어, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링(ST)을 형성한다. 스트링(ST)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 4를 참조하여 더 상세하게 설명된다.
도 4는 도 3의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 2 내지 도 4를 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작한다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작한다. 예를 들어, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함한다.
제 2 서브 절연막(118)은 전하 저장막으로 동작한다. 예를 들어, 제 2 서브 절연막(118)은 전하 포획층으로 동작한다. 예를 들어, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)을 포함한다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작한다. 실시 예에 있어서, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작한다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성한다. 실시 예에 있어서, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구현할 수 있다. 아래에서는, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 스트링들(ST)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 스트링들(ST)을 포함한다.
각 스트링(ST)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 스트링(ST)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 스트링(ST)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드라인들, 그리고 적어도 두 개의 선택 라인들(예를 들어, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 스트링들(ST)의 일단에 연결된다. 실시 예에 있어서, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 복수의 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 스트링들을 포함하며, 하나의 비트라인(BL)에 복수의 스트링들(ST)이 연결되는 낸드 플래시 메모리 블록(예를 들어, 전하 포획형)으로 동작한다.
도 2 내지 도 4에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명한다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들어, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.
도 2 내지 도 4에서, 하나의 비트라인(BL)에 3 개의 스트링들(ST)이 연결되는 것으로 설명한다. 그러나, 하나의 비트라인(BL)에 3개의 스트링들(ST)이 연결되는 것으로 한정되지 않는다. 실시 예에 있어서, 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 m 개의 스트링들(ST)이 연결될 수 있다. 이때, 하나의 비트라인(BL)에 연결되는 스트링들(ST)의 수 만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절된다.
도 2 내지 도 4에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 스트링들(ST)이 연결되는 것으로 설명한다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 스트링들(ST)이 연결되는 것으로 한정되지 않는다. 예를 들어, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 스트링들(ST)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 스트링들(ST)의 수 만큼, 비트라인들(331~333)의 수 또한 조절된다.
도 5는 도 1의 메모리 블록의 다른 실시 예를 보여주는 블록도이다. 도 2에 도시된 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKi')에서, 필라들(113')은 사각 기둥의 형태로 제공된다. 또한, 제 1 방향을 따라 배치된 필라들(113') 사이에, 절연 물질들(120)이 제공된다.
실시 예에 있어서, 절연 물질들(120)은 제 2 방향을 따라 신장되어 기판(101)에 연결된다. 또한, 절연 물질들(120)은 필라들(113')이 제공되는 영역을 제외한 영역에서 제 1 방향을 따라 신장된다. 즉, 도 2를 참조하여 설명된 제 1 방향을 따라 신장되는 도전 물질들(211~291, 212~292, 213~293))은 절연 물질들(120)에 의해 각각 두 부분들(211a~291a, 211b~291b, 212a~292a, 212b~292b, 213a~293a, 213b~293b)로 분리된다. 즉, 분리된 도전 물질들의 부분들(211a~291a, 211b~291b, 212a~292a, 212b~292b, 213a~293a, 213b~293b)은 전기적으로 절연된다.
제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(211a~291a) 및 절연막(116)과 하나의 스트링(ST)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(211b~291b) 및 절연막(116)과 다른 하나의 스트링(ST)을 형성한다.
제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(212a~292a) 및 절연막(116)과 하나의 스트링(ST)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(212b~292b) 및 절연막(116)과 다른 하나의 스트링(ST)을 형성한다.
제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(213a~293a) 및 절연막(116)과 하나의 스트링(ST)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(213b~293b) 및 절연막(116)과 다른 하나의 스트링(ST)을 형성한다.
즉, 절연막(120)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 방향으로 신장되는 도전 물질들(211a~291a, 211b~291b)을 전기적으로 절연함으로써, 각 필라(113')는 두 개의 스트링(ST)을 형성할 수 있다.
도 6은 도 1의 메모리 블록의 또 다른 실시 예를 보여주는 사시도이다. 도 7은 도 6의 메모리 블록(BLKj)의 선(Ⅱ-Ⅱ')에 따른 단면도이다. 도 6 및 도 7을 참조하면, 기판(101) 상의 제 2 타입 도핑 영역(315)이 필라들(113)의 하부에 플레이트 형태로 제공되는 것을 제외하면, 메모리 블록(BLKj)은 도 2 및 도 5를 참조하여 설명된 바와 마찬가지로 구현된다.
도 8은 도 1의 메모리 블록의 또 다른 실시 예를 보여주는 사시도이다. 도 9는 도 8의 메모리 블록(BLKp)의 선(Ⅲ-Ⅲ')에 따른 단면도이다. 도 8 및 도 9를 참조하면, 기판(101) 상에 플레이트 형태의 제 2 타입 도핑 영역(315)이 제공된다. 도전 물질들(221'~281')은 플레이트(plate) 형태로 제공된다. 및, 절연막(116')은 필라(113')의 표면층(116')에 제공된다. 필라(113')의 중간층(114')은 p-타입 실리콘을 포함한다. 필라(113')의 중간층(114')은 제 2 방향의 바디(114')로 동작한다. 필라(113')의 내부층(115')은 절연 물질을 포함한다.
도 10은 도 1의 메모리 블록의 또 다른 실시 예를 보여주는 사시도이다. 도 11은 도 10의 메모리 블록(BLKq)의 선(Ⅳ-Ⅳ')에 따른 단면도이다. 도 10 및 도 11을 참조하면, 기판(101) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드라인들(UW1~UW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 상부 워드라인들(UW1~UW4)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.
기판(101) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드라인들(DW1~DW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 하부 워드라인들(DW1~DW4)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 및, 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 실시 예에 있어서, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다.
기판(101) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드라인들(UW5~UW8)이 제 2 방향을 따라 순차적으로 제공된다. 제 5 내지 제 8 상부 워드라인들(UW5~UW8)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.
제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 실시 예에 있어서, 공통 소스 라인(CSL)은 n-타입 실리콘이다. 실시 예에 있어서, 공통 소스 라인(CSL)이 금속 혹은 폴리 실리콘 등과 같이 극성을 갖지 않는 도전 물질로 구현될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n-타입 소스들이 추가적으로 제공될 수 있다. 실시 예에 있어서, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 실시 예에 있어서, 드레인들(320)은 n-타입 실리콘이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트라인들(BL1~BL3)이 제 1 방향을 따라 순차적으로 제공된다. 실시 예에 있어서, 비트라인들(BL1~BL3)은 금속으로 구현된다. 실시 예에 있어서, 비트라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들을 통해 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 상부 필라들(UP1, UP2), 및 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층(116'')은 블로킹 절연막, 전하 저장막, 및 터널링 절연막을 포함한다.
터널 절연막은 열산화막을 포함한다. 전하 저장막(118)은 질화막 혹은 금속 산화막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)을 포함한다. 블로킹 절연막은(119)은 단일층 혹은 다층으로 형성될 수 있다. 블로킹 절연막(119)은 터널 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 실시 예에 있어서, 터널 절연막, 전하 저장막, 및 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구현할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2), 및 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 p-타입 실리콘이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 및 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 바디로 동작한다.
제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 실시 예에 있어서, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')은 제 1 파이프라인 콘택들(PC1)의 표면층들을 통해 각각 연결된다. 제 1 파이프라인 콘택들(PC1)의 표면층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')과 동일한 물질들로 구현된다.
실시 예에 있어서, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')은 제 1 파이프라인 콘택들(PC1)의 내부층들을 통해 각각 연결된다. 제 1 파이프라인 콘택들(PC1)의 내부층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')과 동일한 물질들로 구현된다.
즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 제 1 내지 제 4 하부 워드라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들을 형성한다.
마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 제 1 내지 제 4 하부 워드라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들을 형성한다.
하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKi_7)의 등가 회로는 도 2과 마찬가지로 나타날 것이다. 하지만, 메모리 블록(BLKi_7)의 워드라인들, 비트라인들, 및 스트링들의 수는 한정되지 않는다.
실시 예에 있어서, 제 1 및 제 2 파이프라인 콘택들(PC1, PC2) 내의 바디들(114'')에 채널을 형성하기 위하여, 제 1 및 제 2 파이프라인 콘택 게이트들(미도시)이 각각 제공될 수 있다. 실시 예에 있어서, 제 1 및 제 2 파이프라인 콘택 게이트들(미도시)은 제 1 및 제 2 파이프라인 콘택들(PC1, PC2)의 표면상에 제공된다.
실시 예에 있어서, 인접한 하부 필라들(DP1,DP2)에서 하부 워드라인들(DW1~DW4)이 공유되는 것으로 설명한다. 하지만, 상부 필라들(UP1, 혹은 UP2)에 인접한 상부 필라들이 추가될 때, 인접한 상부 필라들은 상부 워드라인들(UW1~UW4 혹은 UW5~UW8)을 공유하도록 구현될 수 있다.
도 12는 도 1의 제 1 세그먼트(111) 및 제 2 세그먼트(112)의 전압 변화를 도시하는 그래프이다. 도 12에서 가로축은 워드 라인(WLn)을 통해 워드 라인 전압이 인가된 시간을, 세로축은 인가된 워드 라인 전압에 응답하여 증가된 각 세그먼트들의 평균 전압을 나타낸다.
도 12를 참조하면, 워드 라인 전압이 제공되는 전압 발생기(도 1 참조, 130) 혹은 어드레스 디코더(도 1 참조, 120)로부터 먼 거리에 있는 제 2 세그먼트의 전압은 제 1 세그먼트의 전압에 비하여 느리게 증가된다. 워드 라인에 저항성 불량이 있는 경우, 제 1 세그먼트와 제 2 세그먼트 사이의 전압 상승 속도 차이는 더욱 현저해진다.
제 1 및 제 2 세그먼트 사이의 전압 상승 속도 차이에 의해 제 1 및 제 2 세그먼트의 프로그램 속도에 차이가 발생된다. 전압 상승 속도가 느린 제 2 세그먼트는 제 1 세그먼트에 비하여 느린 속도로 프로그램된다. 제어 로직(도 1 참조, 150)은 제 1 세그먼트와 제 2 세그먼트의 프로그램 속도 차이를 탐지하여 워드 라인의 저항성 불량 여부를 판단할 수 있다.
도 13은 도 1의 불휘발성 메모리 장치의 불량 워드 라인 탐지 동작을 도시하는 순서도이다. 도 13의 불량 워드 라인 탐지 동작에 의하면, 불휘발성 메모리 장치(도 1 참조, 100)는 워드 라인에 연결된 세그먼트들의 프로그램 혹은 소거 속도를 이용하여 각 워드 라인들의 불량 여부를 탐지할 수 있다.
S11 단계에서, 불휘발성 메모리 장치(100)가 워드 라인 검증 모드에 진입된다. 불휘발성 메모리 장치(100)는 소정의 다양한 조건에서 워드 라인 검증 모드에 진입될 수 있다.
S12 단계에서, 각 워드 라인을 구성하는 세그먼트들의 프로그램 혹은 소거 속도를 기초로 각 워드 라인의 불량 여부가 판별된다. 각 워드 라인의 불량 여부는 세그먼트들 간의 프로그램 속도 차 혹은 소거 속도 차, 혹은 각 세그먼트의 프로그램 속도 혹은 소거 속도와 소정의 기준치와의 비교 결과를 기초로 판별될 수 있다.
도 14는 도 13의 워드 라인 검증 모드 진입 단계(S11)의 일실시예를 도시하는 순서도이다. 도 14를 참조하면, 불휘발성 메모리 장치(도 1 참조, 100)는 외부로부터 제공되는 커맨드에 응답하여 워드 라인 검증 모드에 진입될 수 있다.
S111 단계에서, 외부, 예를 들어 컨트롤러, 로부터 제공된 커맨드가 수신된다. 커맨드는 불휘발성 메모리 장치(100)의 동작을 제어하기 위하여 외부로부터 제공된다. 커맨드는 불휘발성 메모리 장치(100)에 다양한 동작을 지시할 수 있다.
S112 단계에서, S111 단계에서 수신된 커맨드가 소거 혹은 프로그램 동작을 지시하는 커맨드인지 판별된다. 수신된 커맨드가 소거 혹은 프로그램 동작을 지시하지 않는 커맨드이면, 불휘발성 메모리 장치(100)는 불량 워드 라인 탐지 동작을 생략하고 수신된 커맨드에 의하여 지시된 동작을 수행한다.
수신된 커맨드가 소거 혹은 프로그램 동작을 지시하는 커맨드이면, S113 단계에서, 워드 라인 검증 모드가 활성화 되어 있는지 판별된다. 불휘발성 메모리 장치(100)는 워드 라인 검증 모드의 활성화 여부에 응답하여 불량 워드 라인 탐지 동작을 선택적으로 수행할 수 있다.
S114 단계에서, 워드 라인 검증 모드가 활성화되어 있는 경우 불휘발성 메모리 장치(100)는 워드 라인 검증 모드에 진입한다. 불휘발성 메모리 장치(100)는 워드 라인 검증 모드 동안, 각 워드 라인들에 대하여 불량 워드 라인 탐지 동작을 수행할 수 있다.
상술된 워드 라인 검증 모드 진입 단계에 의하면, 불휘발성 메모리 장치(100)는 외부로부터 제공되는 커맨드 및 워드 라인 검증 모드 활성화 여부에 응답하여 불량 워드 라인 탐지 동작을 수행할 수 있다.
도 15는 도 13의 불량 워드 라인 판정 단계(S12)의 일실시예를 도시하는 순서도이다. 도 15를 참조하면, 불휘발성 메모리 장치(도 1 참조, 100)는 프로그램 동작 동안 각 워드 라인을 구성하는 세그먼트들의 프로그램 속도를 이용하여 각 워드 라인의 불량 여부를 판정할 수 있다.
S121 단계에서, 선택된 워드 라인에 연결된 선택 메모리 셀들에 대한 프로그램 동작이 수행된다. 프로그램 동작은 선택된 워드 라인에 인가되는 프로그램 전압을 이용하여 수행될 수 있다. 프로그램 전압의 크기는 현재 프로그램의 루프 카운트에 응답하여 가변될 수 있다.
S122 단계에서, S121 단계에서 프로그램된 메모리 셀들의 프로그램 패스 여부가 검증된다. 프로그램 패스 여부는 S121 단계에서 프로그램된 메모리 셀들의 문턱 전압이 소정의 목표 문턱 전압에 도달하였는지 여부를 기초로 판정된다.
S123 단계에서, 현재 루프 카운트가 소정의 카운트 집합에 속하는지 판별된다. 루프 카운트는 현 프로그램 단계까지 반복된 루프 횟수를 지시한다. 소정의 카운트 집합은 적어도 하나의 카운트 수를 포함하는 집합이다.
카운트 집합에 포함되는 카운트 수는 1 이상 최대 루프 카운트 이하의 값을 가진다. 카운트 집합은 제어 로직에 미리 정의되어 있거나, 혹은 사용자에 의하여 설정될 수 있다. 일실시예로, 카운트 집합이 포함하는 적어도 하나의 카운트 수는 하나의 카운트 수의 정수배로 이루어질 수 있다.
S124 단계에서, 루프 카운트가 카운트 집합에 속하는 경우, 선택 워드 라인에 연결된 각 세그먼트들의 프로그램 속도를 기초로 선택된 워드 라인의 불량 여부가 판별된다. 워드 라인이 불량으로 판별되면, S127 단계에서, 불량 워드 라인에 관한 정보가 저장된다.
워드 라인이 불량이 아닌 것으로 판단되면, S126 단계에서, 선택된 워드 라인에 대한 프로그램이 완료되었는지 판별된다. 프로그램이 완료되었으면, 워드 라인은 불량이 아닌 것으로 판정되고, 프로그램 동작은 종료된다.
선택된 워드 라인에 대한 프로그램이 완료되지 않았으면, S128 단계에서, 루프 카운트가 증가된다. 증가된 루프 카운트에 응답하여 S121 단계로부터 프로그램 및 불량 워드 라인 탐지 동작이 반복된다.
상술된 불량 워드 라인 판정 단계(S120)에 의하면, 불량 워드 라인 탐지 동작은 프로그램 동작 중 소정의 루프 카운트에서 수행될 수 있다. 불량 워드 라인 탐지 동작은 소정의 루프 카운트에서 측정된 각 세그먼트들의 프로그램 속도를 이용하여 수행될 수 있다.
도 16은 본 발명의 불량 워드 라인 탐지 동작을 설명하기 위한 그래프이다. 도 16에서 가로축은 루프 카운트를, 세로축은 각 세그먼트의 프로그램 페일된 셀의 수를 나타낸다.
도 12를 참조하여 설명된 바와 같이, 워드 라인 전압이 제공되는 어드레스 디코더(도 1 참조, 120)로부터 먼 거리에 있는 제 2 세그먼트의 전압은 제 1 세그먼트의 전압에 비하여 느리게 증가된다. 전압 상승 속도가 느린 제 2 세그먼트는 제 1 세그먼트에 비하여 느린 속도로 프로그램된다. 워드 라인에 저항성 불량이 있는 경우, 제 1 세그먼트와 제 2 세그먼트 사이의 프로그램 속도 차이는 더욱 현저해진다.
제어 로직(도 1 참조, 150)은 소정의 루프 카운트, 예를 들어 루프 카운트 n에서 제 1 세그먼트와 제 2 세그먼트 사이의 프로그램 속도 차이를 측정할 수 있다.
제 1 및 제 2 세그먼트 사이의 프로그램 속도 차이는 프로그램 페일된 셀의 수를 이용하여 판정될 수 있다. 빠르게 프로그램되는 제 1 세그먼트의 프로그램 페일 셀 수는 루프 카운트가 증가함에 응답하여 빠르게 감소될 것이다. 제 2 세그먼트의 프로그램 페일 셀 수는 제 1 세그먼트의 그것에 비하여 느린 속도로 감소될 것이다.
제어 로직(150)은 소정의 루프 카운트 n에서, 제 1 및 제 2 세그먼트의 프로그램 페일 수를 탐지한다. 제어 로직(150)은 프로그램 검증 동작(도 5 참조, S122)동안 입출력 회로(도 1 참조, 140)의 페이지 버퍼들에 저장된 프로그램 페일 셀 정보를 참조하여 제 1 및 제 2 세그먼트의 프로그램 페일 수를 탐지할 수 있다.
제어 로직(150)은 탐지 결과를 참조하여 제 1 및 제 2 세그먼트의 프로그램 페일 수를 계산할 수 있다. 혹은 제어 로직(150)은 루프 카운트 n에서 제 1 및 제 2 세그먼트의 프로그램 페일 수 비율을 계산할 수 있다. 제어 로직(150)은 계산된 차이 혹은 비율을 소정의 기준값과 비교한다.
제어 로직(150)은 계산된 차이 혹은 비율이 소정의 기준값 이상이면 선택된 워드 라인이 불량이라고 판정할 수 있다. 반대로, 제어 로직(150)은 계산된 차이 혹은 비율이 기준값에 미달하면 선택된 워드 라인이 정상이라고 판정할 수 있다.
도 16에서 설명된 바에 의하면, 본 발명의 제어 로직(150)은 불량 워드 라인 탐지 동작 동안, 소정의 루프 카운트에서 측정된 각 세그먼트들의 프로그램 속도 차이를 각 세그먼트들의 프로그램 페일 셀 수를 이용하여 측정할 수 있다.
도 17은 도 13의 불량 워드 라인 판정 단계(S12)의 다른 실시예를 도시하는 순서도이다. 도 17을 참조하면, 불휘발성 메모리 장치(도 1 참조, 100)는 소거 동작 동안 각 워드 라인을 구성하는 세그먼트들 간의 소거 속도 차이를 이용하여 각 워드 라인의 불량 여부를 판정할 수 있다.
S221 단계에서, 선택된 워드 라인에 연결된 선택 메모리 셀들에 대한 소거 동작이 수행된다. 소거 동작은 선택된 워드 라인에 인가되는 소거 전압을 이용하여 수행될 수 있다. 일실시예로, 본 발명의 소거 동작은 ISPE(Increasement Step Pulse Erase)로 수행될 수 있다. ISPE 하에서, 소거 전압의 크기는 현재 소거 동작의 루프 카운트에 응답하여 가변될 수 있다.
S222 단계에서, S221 단계에서 소거된 메모리 셀들의 소거 완료 여부가 검증된다. 소거 완료 여부는 S221 단계에서 소거된 메모리 셀들의 문턱 전압과 소정의 소거 문턱 전압을 비교하여 판정된다.
S223 단계에서, 현재 루프 카운트가 소정의 카운트 집합에 속하는지 판별된다. 루프 카운트는 현 소거 단계까지 반복된 루프 횟수를 지시한다. 소정의 카운트 집합은 적어도 하나의 카운트 수를 포함하는 집합이다.
카운트 집합에 포함되는 카운트 수는 1 이상 최대 루프 카운트 이하의 값을 가진다. 카운트 집합은 제어 로직에 미리 정의되어 있거나, 혹은 사용자에 의하여 설정될 수 있다. 일실시예로, 카운트 집합이 포함하는 적어도 하나의 카운트 수는 하나의 카운트 수의 정수배로 이루어질 수 있다.
S224 단계에서, 루프 카운트가 카운트 집합에 속하는 경우, 선택 워드 라인에 연결된 각 세그먼트들의 소거 속도를 기초로 선택된 워드 라인의 불량 여부가 판별된다. 각 세그먼트들의 소거 속도는 각 세그먼트들의 소거 페일 셀들의 수를 이용하여 판별될 수 있다.
워드 라인이 불량으로 판별되면, S227 단계에서, 불량 워드 라인에 관한 정보가 저장된다.
워드 라인이 불량이 아닌 것으로 판단되면, S226 단계에서, 선택된 워드 라인에 대한 소거가 완료되었는지 판별된다. 소거가 완료되었으면, 워드 라인은 불량이 아닌 것으로 판정되고, 소거 동작은 종료된다.
선택된 워드 라인에 대한 소거가 완료되지 않았으면, S228 단계에서, 루프 카운트가 증가된다. 증가된 루프 카운트에 응답하여 S221 단계로부터 소거 및 불량 워드 라인 탐지 동작이 반복된다.
상술된 불량 워드 라인 판정 단계(S220)에 의하면, 불량 워드 라인 탐지 동작은 소거 동작 중 소정의 루프 카운트에서 수행될 수 있다. 불량 워드 라인 탐지 동작은 소정의 루프 카운트에서 측정된 각 세그먼트들의 소거 속도를 이용하여 수행될 수 있다.
도 18은 도 13의 불량 워드 라인 판정 단계(S12)의 또 다른 실시예를 도시하는 순서도이다. 도 18을 참조하면, 불휘발성 메모리 장치(도 1 참조, 100)는 프로그램 동작 동안 각 워드 라인에 연결된 세그먼트들 중 적어도 하나의 세그먼트의 소거 속도를 이용하여 각 워드 라인의 불량 여부를 판정할 수 있다.
S321 단계에서, 선택된 워드 라인에 연결된 선택 메모리 셀들에 대한 프로그램 동작이 수행된다. 프로그램 동작은 선택된 워드 라인에 인가되는 프로그램 전압을 이용하여 수행될 수 있다. 프로그램 전압의 크기는 현재 프로그램의 루프 카운트에 응답하여 가변될 수 있다.
S322 단계에서, S321 단계에서 프로그램된 메모리 셀들의 프로그램 패스 여부가 검증된다. 프로그램 패스 여부는 S321 단계에서 프로그램된 메모리 셀들의 문턱 전압이 소정의 목표 문턱 전압에 도달하였는지 여부를 기초로 판정된다.
S323 단계에서, 현재 루프 카운트가 소정의 카운트 집합에 속하는지 판별된다. 카운트 집합은 제어 로직에 미리 정의되어 있거나, 혹은 사용자에 의하여 설정될 수 있다.
S324 단계에서, 루프 카운트가 카운트 집합에 속하는 경우, 선택 워드 라인에 연결된 각 세그먼트들의 프로그램 속도를 기초로 선택된 워드 라인의 불량 여부가 판별된다.
선택된 워드 라인의 불량 여부는 각 세그먼트들의 프로그램 속도와 소정의 기준값을 비교하여 판별될 수 있다. 각 세그먼트들의 프로그램 속도는 소정의 루프 카운트에서의 프로그램 페일 셀 수와 현재 루프 카운트에서의 프로그램 페일 셀 수 간의 차이를 이용하여 판별될 수 있다. 일실시예로, 각 세그먼트들의 프로그램 속도는 현재 루프 카운트 n에서의 프로그램 페일 셀 수와 전회 루프 카운트 n-1에서의 프로그램 페일 셀 수 간의 차이로 판별될 수 있다.
워드 라인이 불량으로 판별되면, S327 단계에서, 불량 워드 라인에 관한 정보가 저장된다.
워드 라인이 불량이 아닌 것으로 판단되면, S326 단계에서, 선택된 워드 라인에 대한 프로그램이 완료되었는지 판별된다. 프로그램이 완료되었으면, 워드 라인은 불량이 아닌 것으로 판정되고, 프로그램 동작은 종료된다.
선택된 워드 라인에 대한 프로그램이 완료되지 않았으면, S328 단계에서, 루프 카운트가 증가된다. 증가된 루프 카운트에 응답하여 S321 단계로부터 프로그램 및 불량 워드 라인 탐지 동작이 반복된다.
상술된 불량 워드 라인 판정 단계(S320)에 의하면, 불량 워드 라인 탐지 동작은 프로그램 동작 중 소정의 루프 카운트에서 수행될 수 있다. 불량 워드 라인 탐지 동작은 소정의 루프 카운트에서 측정된 각 세그먼트들의 프로그램 속도를 이용하여 수행될 수 있다.
도 19는 도 18의 불량 워드 라인 판정 단계를 설명하기 위한 그래프이다. 도 19의 가로축은 루프 카운트를, 세로축은 프로그램 페일 셀 수를 나타낸다. 도 12에는 하나의 세그먼트에 관하여만 예시적으로 도시되었다.
프로그램 동작이 진행됨에 따라 각 세그먼트의 프로그램 페일 셀의 수는 감소된다. 프로그램 동작 중 각 세그먼트의 프로그램 속도는 프로그램 페일 수의 감소 속도를 이용하여 판별될 수 있다. 예를 들어, 소정의 루프 카운트(n)에서, 세그먼트의 프로그램 속도는 루프 카운트(n)에서의 프로그램 페일 셀 수와 선행된 루프 카운트(m)에서의 프로그램 페일 셀 수 간의 차이로 근사될 수 있다.
선택된 워드 라인과 인접한 워드 라인 사이에 브리지(Bridge)가 존재하는 경우, 선택된 워드 라인으로부터 인접한 워드 라인으로 흐르는 누설 전류(Leakage Current)가 발생된다. 누설 전류에 의하여 선택된 워드 라인에 연결된 메모리 셀들에 대한 프로그램 속도는 감소될 수 있다.
본 발명의 제어 로직(도 1 참조, 150)은 소정의 루프 카운트에서 적어도 하나의 세그먼트의 프로그램 속도를 판별한다. 제어 로직(150)은 선택된 워드 라인에 연결된 각 세그먼트들의 프로그램 속도를 각각 판별할 수 있다. 혹은 제어 로직(150)은 선택된 워드 라인에 연결된 세그먼트들 중 선택된 복수의 세그먼트들로 구성된 세그먼트 그룹의 프로그램 속도를 판별할 수 있다.
제어 로직(150)은 판별된 프로그램 속도와 소정의 기준값을 비교한다. 제어 로직(150)은 판별된 프로그램 속도가 기준값에 미달하면 선택된 워드 라인을 불량 워드 라인으로 판별할 수 있다. 반대로, 제어 로직(150)은 판별된 프로그램 속도가 기준값 이상이면 선택된 워드 라인을 정상 워드 라인으로 판별할 수 있다.
도 12를 참조하면, 불휘발성 메모리 장치(100)는 프로그램 동작 중 소정의 루프 카운트에서 불량 워드 라인 탐지 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 소정의 루프 카운트에서 측정된 적어도 하나의 세그먼트의 프로그램 속도와 소정의 기준값을 비교하여 불량 워드 라인 탐지 동작을 수행할 수 있다.
도 20은 도 18의 적어도 하나의 세그먼트의 프로그램 속도에 응답하여 워드 라인의 불량을 판별하는 단계(S324)의 실시예를 도시하는 순서도이다. 도 20을 참조하면, 도 19를 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(도 1 참조, 100)는 소정의 루프 카운트에서 측정된 적어도 하나의 세그먼트의 프로그램 속도와 소정의 기준값을 비교하여 불량 워드 라인 탐지 동작을 수행할 수 있다.
S3241 단계에서, 선택된 워드 라인에 연결된 세그먼트들 중 적어도 하나의 세그먼트를 포함하는 세그먼트 그룹의 프로그램 페일 셀의 수가 판별된다.
S3242 단계에서, S3241 단계에서 판별된 현재 프로그램 페일 셀의 수와 상기 세그먼트 그룹의 소정의 선행 루프에서의 프로그램 페일 셀의 수의 차이가 계산된다. 소정의 선행 루프는 현재 루프보다 하나 앞선 루프일 수 있다. 그러나 본 발명의 기술적 특징은 이에 한정되지 않으며 다양한 조건의 선행 루프가 이용될 수 있다.
S3243 단계에서, S3242 단계에서 계산된 프로그램 페일 수 차이와 소정의 기준값이 비교된다. 불휘발성 메모리 장치(100)는 프로그램 페일 수 차이가 기준값에 미달되면, 선택된 워드 라인을 브릿지 불량을 가지는 불량 워드 라인으로 판정할 수 있다. 불휘발성 메모리 장치(100)는 프로그램 페일 수 차이가 기준값 이상이면 선택된 워드 라인을 정상 워드 라인으로 판정할 수 있다.
한편, 소정의 기준값은 세그먼트 그룹에 따라 달리 지정될 수 있다. 예를 들어, 어드레스 디코더(도 1 참조, 120)와 가까운 곳에 위치된 세그먼트들을 포함하는 세그먼트 그룹은 프로그램 속도가 빠르므로 큰 기준값을 가질 수 있다. 반면, 어드레스 디코더(120)와 먼 곳에 위치된 세그먼트들을 포함하는 세그먼트 그룹은 프로그램 속도가 느리므로 상대적으로 작은 기준값을 가질 수 있다.
또한 소정의 기준값은 프로그램 동작(Operation)에 따라 달리 지정될 수 있다. 예를 들어, 기준값은 현재 프로그램이 멀티 레벨 셀(MLC)에 대한 프로그램인지, 혹은 싱글 레벨 셀(SLC)에 대한 프로그램인지 여부에 따라 달리 지정될 수 있다.
소정의 기준값은 불휘발성 메모리 장치(100)의 메모리 셀 어레이(도 1 참조, 110)에 저장되어 있을 수 있다. 메모리 셀 어레이(110)에 저장된 기준값은 불휘발성 메모리 장치(100)의 기동시 제어 로직(150)으로 로드될 수 있다. 혹은 기준값은 제어 로직(150)에 구비된 레지스터에 저장되어 있을 수 있다.
제어 로직(150)은 저장된 복수의 기준값들 중 선택된 기준값을 이용하여 불량 워드 라인 판정 동작을 수행할 수 있다. 제어 로직(150)은 외부 신호에 응답하여 기준값을 선택할 수 있다.
도 21은 도 13의 불량 워드 라인 판정 단계(S12)의 또 다른 실시예를 도시하는 순서도이다. 도 21을 참조하면, 불휘발성 메모리 장치(도 1 참조, 100)는 소거 동작 동안 각 워드 라인을 구성하는 세그먼트들 중 선택된 적어도 하나의 세그먼트의 소거 속도를 이용하여 각 워드 라인의 불량 여부를 판정할 수 있다.
S421 단계에서, 선택된 워드 라인에 연결된 선택 메모리 셀들에 대한 소거 동작이 수행된다. 소거 동작은 선택된 워드 라인에 인가되는 소거 전압을 이용하여 수행될 수 있다.소거 전압의 크기는 현재 소거 동작의 루프 카운트에 응답하여 가변될 수 있다.
S422 단계에서, S421 단계에서 소거된 메모리 셀들의 소거 완료 여부가 검증된다. 소거 완료 여부는 S421 단계에서 소거된 메모리 셀들의 문턱 전압과 소정의 소거 문턱 전압을 비교하여 판정된다.
S423 단계에서, 현재 루프 카운트가 소정의 카운트 집합에 속하는지 판별된다. 카운트 집합은 제어 로직에 미리 정의되어 있거나, 혹은 사용자에 의하여 설정될 수 있다.
S424 단계에서, 루프 카운트가 카운트 집합에 속하는 경우, 선택 워드 라인에 연결된 각 세그먼트들 중 선택된 적어도 하나의 세그먼트의 소거 속도를 기초로 선택된 워드 라인의 불량 여부가 판별된다.
선택된 워드 라인의 불량 여부는 적어도 하나의 세그먼트의 소거 속도와 소정의 기준값을 비교하여 판별될 수 있다. 적어도 하나의 세그먼트의 프로그램 속도는 소정의 루프 카운트에서 상기 세그먼트의 소거 페일 셀 수와 현재 루프 카운트에서의 소거 페일 셀 수 간의 차이를 이용하여 판별될 수 있다. 일실시예로, 세그먼트들의 소거 속도는 현재 루프 카운트 n에서의 소거 페일 셀 수와 전회 루프 카운트 n-1에서의 소거 페일 셀 수 간의 차이로 판별될 수 있다.
워드 라인이 불량으로 판별되면, S427 단계에서, 불량 워드 라인에 관한 정보가 저장된다.
워드 라인이 불량이 아닌 것으로 판단되면, S426 단계에서, 선택된 워드 라인에 대한 소거 동작의 완료 여부가 판별된다. 소거가 완료되었으면, 워드 라인은 불량이 아닌 것으로 판정되고, 소거 동작은 종료된다.
선택된 워드 라인에 대한 소거 동작이 완료되지 않았으면, S428 단계에서, 루프 카운트가 증가된다. 증가된 루프 카운트에 응답하여 S421 단계로부터 소거 및 불량 워드 라인 탐지 동작이 반복된다.
상술된 불량 워드 라인 판정 단계(S420)에 의하면, 불량 워드 라인 탐지 동작은 소거 동작 중 소정의 루프 카운트에서 수행될 수 있다. 불량 워드 라인 탐지 동작은 소정의 루프 카운트에서 측정된 적어도 하나의 세그먼트의 소거 속도와 소정의 기준값을 이용하여 수행될 수 있다.
도 22는 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치(200)를 도시하는 블록도이다. 도 22의 메모리 셀 어레이(210), 어드레스 디코더(220), 전압 발생기(230) 및 입출력 회로(240)는 도 1의 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130) 및 입출력 회로(140)와 그 동작 및 구성이 유사하다.
제어 로직(250)은 레지스터(251)를 구비한다. 제어 로직(250)은 레지스터(251)에 메모리 셀 어레이(210)의 각 워드 라인들의 불량 여부에 관한 정보를 저장할 수 있다. 제어 로직(250)은 저장된 정보를 외부로 출력할 수 있다.
또한, 제어 로직(250)은 레지스터(251)에 불량 워드 라인 탐지 동작에 이용하기 위한 소정의 기준값들을 저장할 수 있다. 소정의 기준값들은 외부 신호 혹은 동작 환경에 따라 선택적으로 이용될 수 있다.
상술된 불휘발성 메모리 장치(200)는 워드 라인에 연결된 세그먼트들의 프로그램 혹은 소거 속도를 이용하여 각 워드 라인들의 불량 여부를 탐지할 수 있다. 더하여, 불휘발성 메모리 장치(200)의 제어 로직(250)은 불량 워드 라인 탐지 동작에 이용되는 기준값 및 탐지 결과를 저장하기 위한 레지스터를 구비한다. 불휘발성 메모리 장치(200)는 불량 워드 라인 탐지 동작을 이용하여, 저장된 데이터의 신뢰성을 보장할 수 있다.
도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다. 메모리 카드 시스템(1000)은 호스트(1100)와 메모리 카드(1200)를 포함한다. 호스트(1100)는 호스트 컨트롤러(1110), 호스트 접속 유닛(1120), 그리고 디램(1130)을 포함한다.
호스트(1100)는 메모리 카드(1200)에 데이터를 쓰거나, 메모리 카드(1200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(1110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(1100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(1120)을 통해 메모리 카드(1200)로 전송한다. 디램(1130)은 호스트(1100)의 메인 메모리이다.
메모리 카드(1200)는 카드 접속 유닛(1210), 카드 컨트롤러(1220), 그리고 플래시 메모리(1230)를 포함한다. 카드 컨트롤러(1220)는 카드 접속 유닛(1210)을 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(1230)에 저장한다. 플래시 메모리(1230)는 호스트(1100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(1100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 23에 도시된 메모리 카드 시스템(1000)은 플래시 메모리(1230)의 워드 라인에 연결된 세그먼트들의 프로그램 혹은 소거 속도를 이용하여 각 워드 라인들의 불량 여부를 탐지할 수 있다. 메모리 카드 시스템(1000)은 불량 워드 라인 탐지 동작을 이용하여, 플래시 메모리(1230)에 저장된 데이터의 신뢰성을 보장할 수 있다.
도 24는 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(2000)은 호스트(2100)와 SSD(2200)를 포함한다. 호스트(2100)는 호스트 인터페이스(2111), 호스트 컨트롤러(2120), 그리고 디램(2130)을 포함한다.
호스트(2100)는 SSD(2200)에 데이터를 쓰거나, SSD(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2120)는 커맨드, 어드레스, 제어 신호 등의 신호(SGL)를 호스트 인터페이스(2111)를 통해 SSD(2200)로 전송한다. 디램(2130)은 호스트(2100)의 메인 메모리이다.
SSD(2200)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 2221)를 통해 전원을 입력받는다. SSD(2200)는 복수의 불휘발성 메모리(2201~220n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(2220)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리(2201~220n)는 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리(2201~220n)는 SSD(2200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(2201~220n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(3210)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2210)는 호스트(2100)의 커맨드에 따라 해당 불휘발성 메모리에 데이터를 쓰거나 해당 불휘발성 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(2210)의 내부 구성은 도 13을 참조하여 상세하게 설명된다.
보조 전원 장치(2220)는 전원 커넥터(2221)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2220)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(2220)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2220)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
도 25는 도 23에 도시된 SSD 컨트롤러(2210)의 구성을 예시적으로 보여주는 블록도이다. 도 25를 참조하면, SSD 컨트롤러(2210)는 NVM 인터페이스(2211), 호스트 인터페이스(2212), 제어 유닛(2213) 및 에스램(2214)을 포함한다.
NVM 인터페이스(2211)는 호스트(2100)의 메인 메모리로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(2211)는 불휘발성 메모리(2201~220n)로부터 읽은 데이터를 호스트 인터페이스(2212)를 경유하여 호스트(2100)로 전달한다.
호스트 인터페이스(2212)는 호스트(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 호스트 인터페이스(2212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스(2212)는 호스트(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
제어 유닛(2213)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리한다. 제어 유닛(2213)은 호스트 인터페이스(2212)나 NVM 인터페이스(2211)를 통해 호스트(2100)나 불휘발성 메모리(2201~220n)를 제어한다. 제어 유닛(2213)은 SSD(2200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리(2201~220n)의 동작을 제어한다.
에스램(2214)은 불휘발성 메모리(2201~220n)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는 데 사용될 수 있다. 또한, 에스램(2214)은 호스트(2100)의 메인 메모리로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 에스램(2214)에 저장된 메타 데이터나 캐시 데이터는 보조 전원 장치(2220)를 이용하여 불휘발성 메모리(2201~220n)에 저장될 수 있다.
다시 도 24를 참조하면, 본 실시예의 SSD 시스템(2000)은 불휘발성 메모리(2201~220n)의 워드 라인에 연결된 세그먼트들의 프로그램 혹은 소거 속도를 이용하여 각 워드 라인들의 불량 여부를 탐지할 수 있다. SSD 시스템(2000)은 불량 워드 라인 탐지 동작을 이용하여, 불휘발성 메모리(2201~220n)에 저장된 데이터의 신뢰성을 보장할 수 있다.
도 24 및 도 25에서 SRAM(2214)은 불휘발성 메모리로 대체될 수도 있다. 즉, 본 발명의 다른 실시 예에 따른 SSD 시스템(2000)은 SRAM(2214)의 역할을 플래시 메모리, PRAM, RRAM, MRAM 등의 불휘발성 메모리가 수행하도록 구현될 수도 있다.
도 26은 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(3000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 26을 참조하면, 전자 장치(3000)는 메모리 장치(3100), 전원 장치(3200), 보조 전원 장치(3250), 중앙처리장치(3300), 디램(3400), 그리고 사용자 인터페이스(3500)를 포함한다. 메모리 장치(3100)는 플래시 메모리(3110) 및 메모리 컨트롤러(3120)를 포함한다. 메모리 장치(3100)는 전자 장치(3000)에 내장될 수 있다.
앞에서 설명된 바와 같이, 본 발명에 따른 전자 장치(3000)는 플래시 메모리(3110)의 워드 라인에 연결된 세그먼트들의 프로그램 혹은 소거 속도를 이용하여 각 워드 라인들의 불량 여부를 탐지할 수 있다. 전자 장치(3000)는 불량 워드 라인 탐지 동작을 이용하여, 플래시 메모리(3110)에 저장된 데이터의 신뢰성을 보장할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 불휘발성 메모리 장치, 메모리 셀 어레이, 어드레스 디코더, 전압 발생기, 입출력 회로 및 제어 로직의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
111: 제 1 세그먼트
112: 제 2 세그먼트
120: 어드레스 디코더
130: 전압 발생기
140: 입출력 회로
150: 제어 로직

Claims (20)

  1. 전압 생성기;
    제 1 세그먼트 및 제 2 세그먼트에 직접 연결되는 워드 라인을 포함하되, 상기 제 1 세그먼트는 상기 전압 생성기로부터 기준 거리보다 짧은 거리에 위치하는 제 1 메모리 셀들을 포함하고 상기 제 2 세그먼트는 상기 전압 생성기로부터 기준 거리보다 긴 거리에 위치하는 제 2 메모리 셀들을 포함하는, 메모리 셀 어레이; 그리고
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들에 대한 프로그램 동작 또는 소거 동작 동안, 상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 각각의 워드 라인 전압 응답들과 관련하여 상기 워드 라인의 결함을 판단하도록 구성되는 제어 로직을 포함하되,
    상기 제어 로직은 상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 상기 워드 라인 전압 응답들에 기반하여 상기 워드 라인의 결함을 판단하도록 구성되고,
    상기 워드 라인의 결함은:
    상기 제 1 메모리 셀들 중 프로그램 페일 셀들의 개수 및 상기 제 2 메모리 셀들 중 프로그램 페일 셀들의 개수의 차이;
    제 1 메모리 셀들 또는 제 2 메모리 셀들에 대한 프로그램 페일 셀들의 개수의 비율; 및
    연속하는 프로그램 또는 소거 루프들에서 제 1 메모리 셀들 및 제 2 메모리 셀들의 프로그램 페일 셀들의 개수의 차이에 기반하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 상기 각각의 워드 라인 전압 응답들은 상기 프로그램 동작 동안 상기 워드 라인에 인가되는 프로그램 전압과 관련하여 발생하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 상기 프로그램 동작 동안 프로그램 루프 횟수에 대하여 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 프로그램 페일 셀들의 개수에 따라 상기 각각의 워드 라인 전압 응답들을 판단하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 상기 각각의 워드 라인 전압 응답들은 상기 소거 동작 동안 상기 워드 라인에 인가되는 소거 전압과 관련하여 일어나는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 로직은 상기 소거 동작 동안 소거 루프 횟수에 대하여 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 프로그램 페일 셀들의 개수에 따라 상기 각각의 워드 라인 전압 응답들을 판단하는 불휘발성 메모리 장치.
  6. 제 1 세그먼트 및 제 2 세그먼트에 직접 연결되는 복수의 워드 라인들을 포함하되, 상기 제 1 세그먼트는 전압 생성기로부터 기준 거리보다 짧은 거리에 위치하는 제 1 메모리 셀들을 포함하고 상기 제 2 세그먼트는 상기 전압 생성기로부터 기준 거리보다 긴 거리에 위치하는 제 2 메모리 셀들을 포함하는, 불휘발성 메모리 장치의 결함 워드 라인을 감지하는 방법에 있어서:
    결함 워드 라인 감지 모드로 진입하는 단계; 그리고
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들에 대한 프로그램 동작과 관련된 프로그램 커맨드에 응답하여, 선택된 워드 라인에 인가되는 프로그램 전압을 이용하여 결함 워드 라인 감지 동작을 실행하는 단계를 포함하되,
    상기 결함 워드 라인 감지 동작은, 상기 프로그램 동작의 실행 동안 상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 각각의 워드 라인 전압 응답들과 관련하여 상기 선택된 워드 라인의 결함을 판단하고,
    상기 선택된 워드 라인의 결함은:
    상기 제 1 메모리 셀들 중 프로그램 페일 셀들의 개수 및 상기 제 2 메모리 셀들 중 프로그램 페일 셀들의 개수의 차이;
    제 1 메모리 셀들 또는 제 2 메모리 셀들에 대한 프로그램 페일 셀들의 개수의 비율; 및
    연속하는 프로그램 루프들에서 제 1 메모리 셀들 및 제 2 메모리 셀들의 프로그램 페일 셀들의 개수의 차이에 기반하는 방법.
  7. 제 6 항에 있어서,
    상기 프로그램 커맨드에 응답하여 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들을 프로그램 하는 단계;
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 문턱 전압들을 검증하여 검증 결과를 생성하는 단계;
    상기 프로그램 동작의 프로그램 루프들의 루프 횟수가 최대값에 도달하였는지 여부를 판단하는 단계; 그리고
    상기 루프 횟수가 상기 최대값에 도달하는 경우, 상기 결함 워드 라인 감지 동작을 실행하는 단계를 포함하는 방법.
  8. 제 7 항에 있어서,
    상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 상기 각각의 워드 라인 전압 응답들은 상기 프로그램 동작의 미리 정해진 프로그램 루프 동안 판단되는 방법.
  9. 제 6 항에 있어서,
    결함 워드 라인 정보를 저장하는 단계를 더 포함하되,
    상기 결함 워드 라인 정보는 상기 결함 워드 라인 감지 동작의 상기 실행에 의해 생성되는 방법.
  10. 제 7 항에 있어서,
    상기 루프 횟수가 상기 최대값에 도달하지 않는 경우, 상기 검증 결과와 관련하여 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들 모두 프로그램 패스되었는지 여부를 판단하는 단계; 그리고
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들 모두 프로그램 패스된 경우, 상기 프로그램 동작을 종료하고, 프로그램 루프 횟수를 증가시키고, 다음 프로그램 루프를 실행하는 단계를 더 포함하는 방법.
  11. 제 6 항에 있어서,
    상기 결함 워드 라인 감지 동작의 상기 실행은:
    상기 프로그램 동작의 미리 정해진 프로그램 루프 동안, 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 각각의 프로그램 페일 메모리 셀들의 개수를 판단하는 단계; 그리고
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 상기 각각의 프로그램 페일 메모리 셀들의 개수를 기준 값과 비교하여 상기 워드 라인의 결함을 판단하는 단계를 더 포함하는 방법.
  12. 제 11 항에 있어서,
    상기 기준 값은 외부로부터 제공되는 신호에 응답하여 상기 불휘발성 메모리 장치에 저장되는 방법.
  13. 제 12 항에 있어서,
    상기 워드 라인의 결함을 판단하는 단계는 상기 제 1 메모리 셀들의 프로그램 페일 메모리 셀들의 개수 및 상기 제 2 메모리 셀들의 프로그램 페일 메모리 셀들의 개수의 차이에 따라 수행되는 방법.
  14. 제 1 세그먼트 및 제 2 세그먼트에 직접 연결되는 복수의 워드 라인들을 포함하되, 상기 제 1 세그먼트는 전압 생성기로부터 기준 거리보다 짧은 거리에 위치하는 제 1 메모리 셀들을 포함하고 상기 제 2 세그먼트는 상기 전압 생성기로부터 기준 거리보다 긴 거리에 위치하는 제 2 메모리 셀들을 포함하는, 불휘발성 메모리 장치의 결함 워드 라인을 감지하는 방법에 있어서:
    결함 워드 라인 감지 모드로 진입하는 단계; 그리고
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들에 대한 소거 동작과 관련된 소거 커맨드에 응답하여, 선택된 워드 라인에 인가되는 소거 전압을 이용하여 결함 워드 라인 감지 동작을 실행하는 단계를 포함하되,
    상기 결함 워드 라인 감지 동작은, 상기 소거 동작의 실행 동안 상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 각각의 워드 라인 전압 응답들과 관련하여 상기 선택된 워드 라인의 결함을 판단하고,
    상기 선택된 워드 라인의 결함은:
    상기 제 1 메모리 셀들 중 소거 페일 셀들의 개수 및 상기 제 2 메모리 셀들 중 소거 페일 셀들의 개수의 차이;
    제 1 메모리 셀들 또는 제 2 메모리 셀들에 대한 소거 페일 셀들의 개수의 비율; 및
    연속하는 소거 루프들에서 제 1 메모리 셀들 및 제 2 메모리 셀들의 소거 페일 셀들의 개수의 차이에 기반하는 방법.
  15. 제 14 항에 있어서,
    상기 소거 커맨드에 응답하여 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들을 소거 하는 단계;
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 문턱 전압들을 검증하여 검증 결과를 생성하는 단계;
    상기 소거 동작의 소거 루프들의 루프 횟수가 최대값에 도달하였는지 여부를 판단하는 단계; 그리고
    상기 루프 횟수가 상기 최대값에 도달하는 경우, 상기 결함 워드 라인 감지 동작을 실행하는 단계를 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 세그먼트 및 상기 제 2 세그먼트에 대한 상기 각각의 워드 라인 전압 응답들은 상기 소거 동작의 미리 정해진 소거 루프 동안 판단되는 방법.
  17. 제 14 항에 있어서,
    결함 워드 라인 정보를 저장하는 단계를 더 포함하되,
    상기 결함 워드 라인 정보는 상기 결함 워드 라인 감지 동작의 상기 실행에 의해 생성되는 방법.
  18. 제 15 항에 있어서,
    상기 루프 횟수가 상기 최대값에 도달하지 않는 경우, 상기 검증 결과와 관련하여 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들 모두 소거 패스되었는지 여부를 판단하는 단계; 그리고
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들 모두 소거 패스된 경우, 상기 소거 동작을 종료하고, 소거 루프 횟수를 증가시키고, 다음 소거 루프를 실행하는 단계를 더 포함하는 방법.
  19. 제 14 항에 있어서,
    상기 결함 워드 라인 감지 동작의 상기 실행은:
    상기 소거 동작의 미리 정해진 소거 루프 동안, 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 각각의 소거 페일 메모리 셀들의 개수를 판단하는 단계; 그리고
    상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들의 상기 각각의 소거 페일 메모리 셀들의 개수를 기준 값과 비교하여 상기 워드 라인의 결함을 판단하는 단계를 더 포함하는 방법.
  20. 제 19 항에 있어서,
    상기 기준 값은 외부로부터 제공되는 신호에 응답하여 상기 불휘발성 메모리 장치에 저장되는 방법.
KR1020130131332A 2013-10-31 2013-10-31 불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법 KR102170975B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130131332A KR102170975B1 (ko) 2013-10-31 2013-10-31 불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법
US14/476,151 US9224495B2 (en) 2013-10-31 2014-09-03 Nonvolatile memory device and method detecting defective word line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130131332A KR102170975B1 (ko) 2013-10-31 2013-10-31 불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법

Publications (2)

Publication Number Publication Date
KR20150050019A KR20150050019A (ko) 2015-05-08
KR102170975B1 true KR102170975B1 (ko) 2020-10-28

Family

ID=52995275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130131332A KR102170975B1 (ko) 2013-10-31 2013-10-31 불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법

Country Status (2)

Country Link
US (1) US9224495B2 (ko)
KR (1) KR102170975B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742052B2 (en) 2020-09-21 2023-08-29 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102397394B1 (ko) * 2015-11-05 2022-05-12 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR102361642B1 (ko) * 2015-10-16 2022-02-10 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 동작 방법
KR102502234B1 (ko) * 2015-12-03 2023-02-21 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US9449698B1 (en) 2015-10-20 2016-09-20 Sandisk Technologies Llc Block and zone erase algorithm for memory
US20180129559A1 (en) * 2016-11-08 2018-05-10 SK Hynix Inc. Semiconductor memory device, controller, and operating methods thereof
US9785493B1 (en) 2016-12-09 2017-10-10 Sandisk Technologies Llc Data recovery method after word line-to-word line short circuit
KR102508522B1 (ko) 2017-11-09 2023-03-10 삼성전자주식회사 3차원 반도체 메모리 소자 및 이의 전기적 불량 판별 방법
KR102477267B1 (ko) * 2017-11-14 2022-12-13 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10964398B2 (en) 2018-09-28 2021-03-30 Samsung Electronics Co., Ltd. Memory device and a storage system using the same
KR102701788B1 (ko) 2018-09-28 2024-08-30 삼성전자주식회사 메모리 장치 및 이를 이용한 스토리지 시스템
KR20210119632A (ko) * 2020-03-25 2021-10-06 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11775374B2 (en) 2021-04-15 2023-10-03 Western Digital Technologies, Inc. State-by-state program loop delta detection mode for detecting a defective memory array
KR20230050549A (ko) 2021-10-07 2023-04-17 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
US20230144141A1 (en) * 2021-11-10 2023-05-11 Samsung Electronics Co., Ltd. Non-volatile memory device for detecting defects of bit lines and word lines
US20230223082A1 (en) * 2022-01-13 2023-07-13 Samsung Electronics Co., Ltd. Memory device and operating method thereof
US20240312538A1 (en) * 2023-03-13 2024-09-19 Western Digital Technologies, Inc. Non-volatile memory with intelligent erase testing to avoid neighbor plane disturb

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706816B1 (ko) 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
US20110148509A1 (en) 2009-12-17 2011-06-23 Feng Pan Techniques to Reduce Charge Pump Overshoot
US20140085985A1 (en) 2012-09-27 2014-03-27 Sandisk Technologies Inc. Sigma Delta Over-Sampling Charge Pump Analog-To-Digital Converter

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114077B2 (ja) * 1989-06-01 1995-12-06 三菱電機株式会社 不揮発性半導体記憶装置
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5428621A (en) * 1992-09-21 1995-06-27 Sundisk Corporation Latent defect handling in EEPROM devices
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
KR100394574B1 (ko) 2001-04-10 2003-08-14 삼성전자주식회사 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치
JP4593159B2 (ja) * 2003-05-28 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置
US7212454B2 (en) 2005-06-22 2007-05-01 Sandisk 3D Llc Method and apparatus for programming a memory array
US7405986B2 (en) 2005-09-29 2008-07-29 Infineon Technologies Ag Redundant wordline deactivation scheme
US7532518B2 (en) * 2007-06-25 2009-05-12 Spansion Llc Compensation method to achieve uniform programming speed of flash memory devices
US7532513B2 (en) * 2007-08-27 2009-05-12 Macronix International Co., Ltd. Apparatus and method for detecting word line leakage in memory devices
KR20100013962A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US7768836B2 (en) * 2008-10-10 2010-08-03 Sandisk Corporation Nonvolatile memory and method with reduced program verify by ignoring fastest and/or slowest programming bits
US8305807B2 (en) * 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
US8379454B2 (en) * 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
JP5426711B2 (ja) 2011-06-08 2014-02-26 パナソニック株式会社 メモリコントローラ及び不揮発性記憶装置
US8775901B2 (en) * 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays
US8630118B2 (en) * 2011-11-09 2014-01-14 Sandisk Technologies Inc. Defective word line detection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706816B1 (ko) 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
US20110148509A1 (en) 2009-12-17 2011-06-23 Feng Pan Techniques to Reduce Charge Pump Overshoot
US20140085985A1 (en) 2012-09-27 2014-03-27 Sandisk Technologies Inc. Sigma Delta Over-Sampling Charge Pump Analog-To-Digital Converter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742052B2 (en) 2020-09-21 2023-08-29 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device

Also Published As

Publication number Publication date
US20150117105A1 (en) 2015-04-30
US9224495B2 (en) 2015-12-29
KR20150050019A (ko) 2015-05-08

Similar Documents

Publication Publication Date Title
KR102170975B1 (ko) 불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법
US9659658B2 (en) Nonvolatile memory device, storage device including the nonvolatile memory device, and operating method of the storage device
KR102154499B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR101891164B1 (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
US8363482B2 (en) Flash memory devices with selective bit line discharge paths and methods of operating the same
US8953379B2 (en) Apparatuses and methods of reprogramming memory cells
US9941016B2 (en) Flash memory device performing adaptive loop, memory system and method of operating the memory system
KR20130118033A (ko) 플래그 셀을 포함하는 불휘발성 메모리 장치 및 그것의 사용자 장치
KR20120121170A (ko) 반도체 장치 및 이의 동작 방법
KR20140136691A (ko) 반도체 메모리 장치 및 이의 동작 방법
US20150146489A1 (en) Method of operating nonvolatile memory device
KR102599835B1 (ko) 3d nand를 위한 소스측 프로그램, 방법 및 장치
US10545880B2 (en) Memory device and memory system performing an unmapped read
US20230207018A1 (en) Charge loss acceleration during programming of memory cells in a memory sub-system
US20230195328A1 (en) Multi-stage erase operation of memory cells in a memory sub-system
WO2022247775A1 (zh) 存储器及其擦除验证方法、操作方法、存储器系统
US11538535B2 (en) Apparatus for rapid data destruction
US11854644B2 (en) Performing select gate integrity checks to identify and invalidate defective blocks
US10950313B1 (en) Responding to changes in available power supply
US11966608B2 (en) Memory controller with improved data reliability and memory system including the same
US20240069749A1 (en) Asymmetric pass through voltage for reduction of cell-to-cell interference
US20240086079A1 (en) Memory pattern management for improved data retention in memory devices
US11966625B2 (en) Memory device and operating method for setting and repairing data errors
US11742036B2 (en) Reducing maximum programming voltage in memory programming operations
US20230206999A1 (en) Erase operation with electron injection for reduction of cell-to-cell interference in a memory sub-system

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant