KR102361642B1 - 비휘발성 메모리 장치의 프로그램 방법 및 동작 방법 - Google Patents

비휘발성 메모리 장치의 프로그램 방법 및 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 프로그램 방법 및 동작 방법이 개시된다. 본 개시의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 메모리 셀들을 멀티 비트 데이터에 대응하는 타겟 상태로 프로그램하는 단계; 상기 메모리 셀들의 가우시안 형태의 문턱 전압 분포를 기초로 상기 메모리 셀들을 프로그램 속도에 따른 적어도 세 개의 셀 그룹으로 구분하는 단계; 및 상기 적어도 세 개의 셀 그룹 중 상기 문턱 전압 산포의 최상위 영역에 대응하는 제1 셀 그룹을 제외한 다른 셀 그룹들의 메모리 셀들을 상기 타겟 상태로 재프로그램하는 단계를 포함하고, 상기 메모리 셀들을 프로그램 속도에 따른 적어도 세 개의 셀 그룹으로 구분 시, 문턱 전압별 셀의 개수에 기초하여, 상기 적어도 세 개의 셀 그룹의 문턱 전압 분할 범위를 다르게 설정할 수 있다.

Description

비휘발성 메모리 장치의 프로그램 방법 및 동작 방법 {Programming method and operating method of a non volatile memory device}
본 개시의 기술적 사상은 비휘발성 메모리 장치의 프로그램 방법 및 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 프로그램 속도를 향상시킬 수 있는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 메모리 셀들을 멀티 비트 데이터에 대응하는 타겟 상태로 프로그램하는 단계; 상기 메모리 셀들의 가우시안 형태의 문턱 전압 분포를 기초로 상기 메모리 셀들을 프로그램 속도에 따른 적어도 세 개의 셀 그룹으로 구분하는 단계; 및 상기 적어도 세 개의 셀 그룹 중 상기 문턱 전압 산포의 최상위 영역에 대응하는 제1 셀 그룹을 제외한 다른 셀 그룹들의 메모리 셀들을 상기 타겟 상태로 재프로그램하는 단계를 포함하고, 상기 메모리 셀들을 프로그램 속도에 따른 적어도 세 개의 셀 그룹으로 구분 시, 문턱 전압별 셀의 개수에 기초하여, 상기 적어도 세 개의 셀 그룹의 문턱 전압 분할 범위를 다르게 설정할 수 있다.
실시예들에 있어서, 상기 프로그램하는 단계는, 상기 제1 셀 그룹의 메모리 셀들이 일회의 프로그램을 통해 상기 타겟 상태가 되도록 미리 설정된 1차 프로그램 전압을 상기 메모리 셀에 인가할 수 있다.
실시예들에 있어서, 상기 타겟 상태는, 상기 멀티 비트 데이터에 따른 복수의 프로그램 상태 중 하나이며, 상기 복수의 프로그램 상태의 각각에 대응하는 복수의 1차 프로그램 전압이 미리 설정될 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 다른 실시예에 따른 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 비휘발성 메모리 장치의 동작 방법은, 복수의 프로그램 상태 각각에 대응하는 복수의 구동 전압들을 설정하는 단계; 외부로부터 상기 멀티 비트 데이터를 수신하는 단계; 제1 프로그램 전압을 기초로 메모리 셀들을 제1 프로그램 상태로 프로그램하는 제1 프로그램 단계; 및 제2 프로그램 전압을 기초로 다른 메모리 셀들을 제2 프로그램 상태로 프로그램하는 제2 프로그램 단계를 포함하고, 상기 프로그램 단계 각각은, 상기 메모리 셀들을 프로그램 속도에 따라 세 개의 셀 그룹으로 구분하여 프로그램할 수 있다.
실시예들에 있어서, 상기 제1 프로그램 단계는, 상기 제1 프로그램 전압을 상기 메모리 셀들에 인가하는 단계; 상기 메모리 셀들을 검증 독출하여 상기 메모리 셀들의 문턱 전압 산포를 기초로 상기 메모리 셀들을 상기 세 개의 셀 그룹으로 구분하는 단계; 및 상기 세 개의 셀 그룹 중 메모리 셀들의 상기 문턱 전압 산포의 최상위 영역에 대응하는 제1 셀 그룹을 제외한 제2 셀 및 제3 셀 그룹의 메모리 셀들에 상기 제1 프로그램 전압보다 레벨이 높은 2차 프로그램 전압을 인가하는 단계를 포함할 수 있다.
실시예들에 있어서, 상기 제2 셀 그룹의 프로그램 속도는 상기 제1 셀 그룹의 프로그램 속도보다 느리고, 상기 제3 셀 그룹의 프로그램 속도보다 빠르며, 상기 제2 셀 그룹의 문턱 전압 범위는 상기 제1 셀 그룹 및 상기 제3 셀 그룹의 문턱 전압 범위보다 좁을 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치의 프로그램 방법 및 동작 방법에 따르면, 메모리 셀 어레이에 데이터를 프로그램하는데 소요되는 시간을 감소시킬 수 있다. 또한, 메모리 장치의 동작 속도를 향상시킬 수 있다.
본 개시의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 실시예에 따른 메모리 블록의 일 예를 나타내는 회로도이다.
도 4는 본 개시의 실시예에 따른 메모리 블록의 다른 예를 나타내는 회로도이다.
도 5는 도 4의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 6은 원샷 프로그램 동작을 설명하기 위한 도면이다.
도 7은 본 개시의 실시예에 따른 프로그램 동작을 나타내는 흐름도이다.
도 8은 본 개시의 실시예에 따른 프로그램 동작을 설명하는 그래프이다.
도 9a 및 도 9b는 셀 그룹들의 문턱 전압 범위의 설정에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 10은 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다.
도 11은 본 개시의 실시예에 따른 1회의 프로그램 싸이클을 나타내는 도면이다.
도 12a 내지 도 12d는 본 개시의 실시예에 따른 프로그램 방법을 상세하게 나타내는 도면이다.
도 13은 본 개시의 실시예에 따른 프로그램 동작을 설명하는 그래프이다.
도 14는 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다.
도 15는 본 개시의 실시예에 따른 1회의 프로그램 싸이클을 나타내는 도면이다.
도 16은 본 개시의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17은 본 개시의 실시예에 따른 메모리 장치의 동작 방법의 일 예를 펄스 관점에서 도시한 것이다.
도 18은 본 개시의 실시예에 따른 메모리 장치의 프로그램 방법의 일 예를 펄스 관점에서 도시한 것이다.
도 19는 본 개시의 실시예에 따른 프로그램 제어부의 일 예를 나타내는 블록도이다.
도 20은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 21은 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 22는 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 23은 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
도 24는 본 개시의 실시예에 따른 UFS(uiversal flash storage)를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
메모리 시스템(1000)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants: PDA), 피엠피(Portable Multimedia Player: PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 장치에 탑재될 수 있다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(150) 및 프로그램 제어부(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 실시예들을 상술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(110)는 3차원 (3D) 메모리 셀 어레이일 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 상기 3D 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시예에 있어서, 메모리 셀 어레이(110)는 2차원 메모리 셀 어레이일 수 있다.
본 실시예에서, 메모리 셀 어레이(110)에 포함되는 각 메모리 셀은 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 예를 들어, 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 예로서, 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 일부 메모리 셀들은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀(multi level cell, MLC)일 수 있다.
제어 로직(150)은 메모리 컨트롤러(도 1의 200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 예컨대, 제어 로직(150)은 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다.
프로그램 제어부(160)는, 메모리 셀 어레이(110)에 멀티 비트 데이터가 저장되도록 메모리 장치(100)를 제어할 수 있다. 프로그램 제어부(160)는, 1회의 프로그램 사이클 동안 멀티 레벨 셀(MLC)에 멀티 비트 데이터를 저장할 수 있다. 또한, 프로그램 제어부(160)는, 하나의 프로그램 상태로 프로그램이 수행되도록 설정된 메모리 셀들을 프로그램 속도에 따라 적어도 세 개의 셀 그룹으로 구분하고 각각의 셀 그룹에 대하여 서로 다른 구동 전압 또는 프로그램 횟수가 적용되어 상기 메모리 셀들이 프로그램될 수 있도록 메모리 장치(100)를 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 독출/기입 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 프로그램 동작을 위한 데이터(DATA)를 메모리 장치(100)에 송신할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)의 프로그램 단위에 해당하는 사이즈의 데이터(DATA), 상기 데이터가 저장되는 어드레스(ADDR) 및 기입 요청을 나타내는 커맨드(CMD)를 메모리 장치(100)로 제공할 수 있다. 예를 들어, 메모리 장치(100)에서, 하나의 프로그램 단위가 3개의 페이지 사이즈에 대응하는 경우, 메모리 컨트롤러(200)는 3 개의 페이지 사이즈의 데이터(DATA)를 상기 데이터가 저장되는 어드레스(ADDR)와 함께 메모리 장치(100)로 송신할 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
도 2는 본 개시의 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 입출력 회로(130), 전압 생성부(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로 메모리 셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 로우 디코더(120)에 연결되고, 비트 라인들(BL)을 통해서 입출력 회로(130)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록(BL1~BLKi)을 포함할 수 있다. 복수의 메모리 블록(BLK1~BLKi)은 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
일 실시예에서, 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 각 메모리 블록은 기판에 대하여 수직한 방향으로 신장된 복수의 메모리 스트링들을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 각 메모리 블록은 2차원 구조를 가질수 있다.
메모리 셀 어레이(110)에 소거 전압이 인가되면 복수의 메모리 셀들은 소거 상태가 되며, 메모리 셀 어레이(110)에 프로그램 전압이 인가되면 복수의 메모리 셀들은 프로그램 상태가 된다. 이때, 각 메모리 셀은 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태를 가질 수 있다.
일 실시예에서, 메모리 셀이 싱글 레벨 셀인 경우, 메모리 셀은 소거 상태 및 프로그램 상태를 가질 수 있다. 다른 실시예에서, 메모리 셀이 멀티 레벨 셀인 경우, 메모리 셀은 소거 상태 및 적어도 세 개의 프로그램 상태를 가질 수 있다.
본 실시예에 있어서, 메모리 셀은 적어도 세 개의 프로그램 상태 중 하나로 프로그램될 수 있다. 이때, 하나의 프로그램 상태로 프로그램되도록 설정된 메모리 셀들은 프로그램되는 속도에 따라 적어도 세 개의 셀 그룹으로 구분되어, 프로그램될 수 있다.
메모리 셀들은 프로그램 상태에 대응하여 미리 설정된 1차 프로그램 전압에 기초하여 프로그램된 후, 상기 메모리 셀들의 가우시안 형태의 문턱 전압 산포(이후, 간략하게 산포라고 개시한다)에 기초하여 프로그램 속도에 따른 적어도 세 개의 셀 그룹으로 구분될 수 있다. 이후, 적어도 세 개의 셀 그룹 중 메모리 셀들의 산포의 최상위 영역에 대응하는 제1 셀 그룹을 제외한 다른 셀 그룹들이, 2차 프로그램 전압을 기초로, 상기 프로그램 상태로 재프로그램될 수 있다. 이때, 2차 프로그램 전압은 메모리 셀들의 산포 및 1차 프로그램 전압에 따라 미리 설정될 수 있다.
일 실시예에 있어서, 제1 셀 그룹은 적어도 세 개의 셀 그룹 중 가장 빠른 속도로 프로그램되며, 제1 셀 그룹의 산포는 프로그램 상태의 타겟 산포에 포함될 수 있다.
일 실시예에 있어서, 메모리 셀들의 산포의 중간 영역에 대응하는 셀 그룹의 문턱 전압 범위는 다른 셀 그룹들의 문턱 전압 범위보다 좁을 수 있다.
이러한 단계들을 포함하는 1회의 프로그램 싸이클 동안 상기 메모리 셀들이 복수의 프로그램 상태들 중 하나로 프로그램될 수 있다. 복수회의 프로그램 싸이클 동안 복수의 메모리 셀들이 복수의 프로그램 상태로 프로그램될 수 있다. 예를 들어, 메모리 셀이 2 비트의 데이터를 저장하는 멀티 비트 셀일 경우, 메모리 셀은 3개의 프로그램 상태를 가질 수 있고, 3회의 프로그램 싸이클 동안 복수의 메모리 셀들이 각각 세 개의 프로그램 상태 중 하나로 프로그램될 수 있다. 본 실시예에 따른 프로그램 방법은, 이하 도 6 내지 도 18을 참조하여 상세하게 설명하기로 한다.
로우 디코더(120)는 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(120)는 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시, 로우 디코더(120)는 선택된 워드라인에 프로그램 전압과 검증 전압을, 비선택된 워드 라인(Unselected WL)에는 프로그램 인히빗 전압을 인가할 수 있다. 독출 동작시, 로우 디코더(120)는 선택 워드 라인에는 독출 전압을, 비선택된 워드 라인에는 독출 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(120)는 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
입출력 회로(130)는 외부로부터(예를 들어, 메모리 콘트롤러) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 독출된 데이터를 외부로 출력할 수 있다. 입출력 회로(130)는 비트 라인들(BL)에 대응하는 페이지 퍼버들(미도시)을 포함할 수 있다. 페이지 버퍼는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(150)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 프로그램 동작 시 페이지 버퍼는 기입 드라이버로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 프로그램할 수 있다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(140)는 워드 라인 전압, 예를 들어, 프로그램 전압(또는 기입 전압), 독출 전압, 패스 전압(또는 워드 라인 비선택 전압), 또는 검증 전압 등을 생성할 수 있다. 전압 생성부(140)는 비트 라인 전압, 예를 들어 비트 라인 포싱 전압, 인히빗 전압 등을 생성할 수 있다. 또한, 전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
제어 로직(150)은 메모리 컨트롤러(도 1의 200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(150)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(150)에서 출력된 각종 제어 신호는 전압 생성부(140), 로우 디코더(120) 및 입출력 회로(130)에 제공될 수 있다. 구체적으로, 제어 로직(150)은 전압 생성부(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(120)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 입출력 회로(130)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 제어 로직(150)은 전압 생성부(140), 로우 디코더(120) 및 입출력 회로(130)에 다른 제어 신호들을 더 제공할 수 있다.
본 실시예에서, 제어 로직(150)은 복수의 프로그램 상태들 각각에 대응하는 복수의 구동 전압들의 전압 레벨을 설정할 수 있다. 복수의 구동 전압은, 복수의 프로그램 상태 각각에 대응하는 프로그램 전압들, 검증 전압들, 오프셋 전압들 중 적어도 하나를 포함할 수 있다. 이를 위해 제어 로직(150)은 프로그램 제어부(160)를 구비할 수 있다.
예를 들어, 프로그램 제어부(160)는 메모리 셀들의 일부가 제1 프로그램 상태의 타겟 산포에 대응하는 문턱 전압을 가질 수 있도록 하는 제1 프로그램 전압을 설정하고, 다른 메모리 셀들의 일부가 제2 프로그램 상태의 타겟 산포에 대응하는 문턱 전압을 가질 수 있도록 하는 제2 프로그램 전압을 설정할 수 있다.
이처럼, 프로그램 제어부(160)는 복수의 프로그램 상태 각각에 대응하는 구동 전압들을 설정할 수 있다. 또한 프로그램 제어부(160)는 워드 라인에 따라 상기 구동 전압들의 전압 레벨을 보상하는 보상 전압의 전압 레벨을 설정할 수 있다.
프로그램 제어부(160)는 메모리 셀 어레이(110)에 테스트 프로그램 전압을 인가하고, 적어도 하나의 독출 전압을 기초로 메모리 셀들의 가우시안 형태의 문턱 전압 분포를 판단할 수 있다. 프로그램 제어부(160)는 상기 메모리 셀들의 문턱 전압 분포를 기초로, 프로그램 동작 시, 프로그램될 메모리 셀들을 프로그램 속도별 그룹으로 분할하기 위한 제어 신호들, 예컨대 적어도 하나의 검증 전압, 검증 독출 시, 센싱 타임을 설정 신호 등을 설정할 수 있다. 또한, 프로그램 제어부(160)는 각 프로그램 상태별로 대응하는 프로그렘 전압들 및 보상 전압의 전압 레벨을 설정할 수 있다.
본 실시예에 따른 메모리 장치(100)는 프로그램 수행 시, 복수의 프로그램 상태 각각에 대응하여 미리 설정된 프로그램 전압을 기초로 메모리 셀들을 프로그램할 수 있다. 또한, 메모리 장치(100)는 메모리 셀들을 프로그램 되는 속도에 따라 적어도 세 개의 셀 그룹으로 구분하여 프로그램함으로서, 각 프로그램 상태에 대하여 동일한 프로그램 횟수를 적용하여 프로그램할 수 있다. 이에 따라 메모리 장치(100)의 프로그램 시간이 감소될 수 있다.
도 3은 본 개시의 실시예에 따른 메모리 블록의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 블록(BLKa)은 수평 구조의 낸드 플래쉬 메모리일 수 있다. 메모리 블록(BLKa)은 예를 들어, 개의 메모리 셀들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 직렬로 연결된 메모리 셀들(MC)의 양 끝에 각각 연결되는 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 여기서, 스트링들(STR)의 개수, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 3과 구조를 갖는 메모리 블록을 포함하는 낸드 플래쉬 메모리 장치는 메모리 블록 단위로 소거가 수행되고, 각 워드 라인(WL1 내지 WL8)에 대응되는 페이지(PAGE) 단위로 프로그램을 수행할 수 있다. 일 예에서, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 각 워드 라인에 하나의 페이지(PAGE)가 대응될 수 있다. 다른 예에서, 메모리 셀(MC)이 멀티 레벨 셀 또는 트리플 레벨 셀인 경우, 각 워드 라인에 복수의 페이지들(PAGE)이 대응될 수 있다.
도 4는 본 개시의 실시예에 따른 메모리 블록의 다른 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 블록(BLKb)은 수직 구조의 낸드 플래쉬 메모리일 수 있다. 메모리 블록(BLKb)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인 들(GSL1, GSL2, GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인들(GSL1, GSL2, GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택될 수 있다. 일 실시예에 있어서, 도 4에 도시된 바와 같이, 그라운드 선택 라인들(GSL1, GSL2, GSL3)은 서로 분리될 수 있다. 다른 실시예에 있어서, 그라운드 선택 라인들(GSL1, GSL2, GSL3)은 서로 연결될 수 있다.
도 5는 도 4의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 5를 참조하면, 메모리 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 도 1의 제1 반도체층(10)일 수 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, x방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 공통 소스 라인(CSL)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향(예를 들어, y 방향)을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 채널홀이 형성될 수 있다. 채널홀은 수직 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있다. 또는 채널홀은 도시된 바와 같이 필라 형상으로 형성될 수 있다. 이하, 채널홀은 필라(pillars)라고 지칭하기로 한다. 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라 (P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들 또는 드레인 컨택들(DR) 상에, 제2 방향(예를 들어, y 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL)이 제공될 수 있다.
도 5를 참조하여, 메모리 블록의 실시 예를 설명하였다. 그러나, 이에 제한되는 것은 아니며 메모리 블록의 구조는 다양하게 변형될 수 있다.
도 6은 원샷 프로그램 동작을 설명하기 위한 도면이다. 각각의 메모리 셀에 2 비트 데이터를 저장하는 경우를 예를 들어 설명하기로 한다.
본 개시의 실시예에서, 원샷 프로그램은 멀티-비트 데이터에 따라, 멀티 레벨 셀이 가질 수 있는 복수의 프로그램 상태 각각이 하나의 프로그램 사이클을 통해서 저장되는 프로그램 동작을 의미한다 다시 말해, 2 비트 멀티 레벨 셀의 경우, 원샷 프로그램에 의해서 하나의 메모리 셀에 2 비트 데이터가 1회의 프로그램 사이클 동안에 프로그램되는 동작을 일컫는다. 원샷 프로그램은 멀티 레벨 셀에 하나의 프로그램 사이클에서 1 비트가 저장되는 셰도우 프로그램(Shadow Program) 방식과 대비될 수 있다.
도 6을 참조하면, 프로그램되기 이전에 모든 메모리 셀들은 소거 상태(E0)에 해당하는 문턱 전압을 갖는다. 선택된 메모리 셀들은 소거 동작에 의해서 모두 소거 상태(E0)에 대응하는 문턱 전압을 가질 것이다. 선택된 메모리 셀들이 저장할 수 있는 최대 용량의 데이터가 제공되면, 메모리 셀들에 대한 원샷 프로그램(One Shot Program)이 실시될 수 있다. 메모리 셀들은 원샷 프로그램 동작을 통해 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나로 프로그램될 수 있다. 이‹š, 각각의 상태로 정상적으로 프로그램되었는지 여부는 검증 전압들(Vvf1, Vvf2, Vvf3)을 기초로 검증될 수 있다.
본 실시예에 따르면, 1회의 프로그램 사이클은 복수의 프로그램 상태 각각에 대응하여 설정된 1차 프로그램 전압을 메모리 셀들에 인가하여 프로그램하는 단계, 프로그램된 메모리 셀들을 검증 전압을 기초로 검증 독출하고, 메모리 셀들을 프로그램 속도에 따라 적어도 세 개의 셀 그룹으로 구분하는 단계 및 일부 셀 그룹에 오프셋 전압이 적용된 2차 프로그램 전압을 인가하여 재프로그램하는 단계로 구성될 수 있다. 일 실시예에 있어서, 1회의 프로그램 싸이클은 재프로그램하는 단계 이후에 메모리 셀들이 정상적으로 프로그램이 수행되었는지 판단하는 검증 독출 동작을 더 포함할 수 있다.
도 7은 본 개시의 실시예에 따른 프로그램 동작을 나타내는 흐름도이고, 도 8은 본 개시의 실시예에 따른 프로그램 동작을 설명하는 그래프이다. 도 7 및 도 8을 참조하여, 본 개시의 실시예에 따라 메모리 셀들을 복수의 상태 중 어느 하나의 상태로 프로그램 하는 동작을 설명하기로 한다.
도 7을 참조하면, 메모리 셀들을 멀티 비트 데이터에 대응하는 타겟 상태(또는 타겟 프로그램 상태)로 프로그램할 수 있다(S110). 이는 1차 프로그램(PGM1)이라고 지칭될 수 있다. 메모리 셀들에 대하여 타겟 상태에 대응하여 미리 설정된 1차 프로그램 전압이 인가됨으로써, 메모리 셀들이 타겟 상태로 프로그램될 수 있다. 도 8을 참조하면, 예를 들어 메모리 셀들이 제1 프로그램 상태(P1)로 프로그램되도록 설정된 경우, 제1 프로그램 상태(P1)에 대응하여 미리 설정된 제1 프로그램 전압이 상기 1차 프로그램 전압으로서 메모리 셀들에 인가될 수 있다. 이에 따라 메모리 셀들에 대하여 1차 프로그램(PGM1)이 수행될 수 있다. 1차 프로그램(PGM1)이 수행됨에 따라 소거 상태(E)의 메모리 셀들이 러프하게 제1 프로그램 상태(P1)로 프로그램될 수 있다. 이때, 프로그램된 메모리 셀들의 일부가 타겟 상태, 다시 말해 제1 프로그램 상태(P1)의 타겟 산포(빗금친 부분)에 포함될 수 있다. 제1 프로그램 전압은 이처럼 메모리 셀들의 일부가 타겟 상태의 타겟 산포에 포함되는 문턱 전압을 가질수 있도록 미리 설정될 수 있다.
이후, 메모리 셀들을 검증 독출하고, 메모리 셀들의 문턱 전압 기초로 상기 메모리 셀들을 적어도 세 개의 셀 그룹으로 구분할 수 있다(S120). 일 실시예에 있어서, 메모리 셀이 2 비트의 데이터를 저장하는 멀티 레벨 셀일 경우, 메모리 셀들을 세 개의 셀 그룹으로 구분할 수 있다. 다른 실시예에 있어서, 메모리 셀이 3 비트의 데이터를 저장하는 트리플 레벨 셀일 경우, 메모리 셀들을 다섯 개의 셀 그룹으로 구분할 수 있다. 그러나, 이에 제한되는 것은 아니며, 프로그램 상태의 타겟 산포의 폭에 따라서 셀 그룹의 개수가 결정될 수 있다. 예컨대, 프로그램 상태의 타겟 산포 폭이 좁을 경우의 셀 그룹의 개수는 프로그램 상태의 타겟 산포 폭이 넓을 경우의 셀 그룹의 개수보다 많을 수 있다. 상기 적어도 세 개의 셀 그룹 중 메모리 셀들의 산포의 최상위 영역에 대응하는 셀 그룹, 예컨대 제1 셀 그룹은 제1 프로그램 상태(P1)의 타겟 산포(빗금친 부분)에 포함될 수 있다.
한편, S120 단계에서, 적어도 세 개의 셀 그룹 중 메모리 셀들의 산포의 중간 영역에 대응하는 셀 그룹의 문턱 전압 범위(또는 산포 폭)는 다른 셀 그룹들의 문턱 전압 범위보다 상대적으로 좁게 설정될 수 있다. 또한, 메모리 셀들의 산포의 상위 영역 또는 하위 영역에 대응하는 셀 그룹들의 문턱 전압 범위는 다른 메모리 셀들의 문턱 전압 범위보다 상대적으로 넓게 설정될 수 있다.
도 8을 참조하면, 예를 들어, 1차 프로그램된 메모리 셀들은 제1 내지 제3 셀 그룹(UP, MD, UN)으로 구분될 수 있다. 제1 셀 그룹(UP)은 상대적으로 빨리 프로그램되는 메모리 셀들(예컨대, 패스트 셀)을 포함하고, 제3 셀 그룹(UN)은 상대적으로 늦게 프로그램되는 메모리 셀들(예컨대 슬로우 셀)을 포함할 수 있다. 이처럼, 메모리 셀들은 프로그램 속도에 따라 구분될 수 있다.
도 8에 도시된 바와 같이, 제1 내지 제3 셀 그룹(UP, MD, UN) 중, 메모리 셀들의 산포의 중간 영역에 대응하는 제2 셀 그룹(MD)의 문턱 전압 범위(dVth2)는 제1 셀 그룹(UP) 및 제3 셀 그룹(UN)의 문턱 전압 범위(dVth1, dVth3)보다 상대적으로 좁게 설정될 수 있다.
메모리 셀들의 산포는 도시된 바와 같이, 가우시안 분포를 가질 수 있다. 동일한 문턱 전압 범위에 대하여 산포의 중간 영역에서의 메모리 셀들의 개수는 산포의 엣지 영역에서의 메모리 셀들의 개수보다 많다. 그러므로, 본 실시예에 따라, 제2 셀 그룹(MD)의 문턱 전압 범위(dVth2)가 메모리 셀들의 산포의 엣지 영역에 대응하는 제1 셀 그룹(UP) 및 제3 셀 그룹(UN)의 문턱 전압 범위(dVth1, dVth3)보다 상대적으로 좁게 설정됨으로써, 제1 내지 제3 셀 그룹(UP, MD, UN)의 메모리 셀들의 개수는 실질적으로 동일 또는 유사할 수 있다.
한편, 검증 전압은 적어도 세개의 셀 그룹이 전술한 바와 같이 서로 다른 문턱 전압 범위를 갖도록 미리 설정될 수 있다. 일 실시예에 있어서, 하나의 검증 전압을 기초로 메모리 셀들을 시간을 달리하여 두 번 센싱함으로써, 메모리 셀들을 한번의 검증 독출 동작을 통하여 세 개의 셀 그룹으로 구분할 수 있다. 이를 더블 센싱 동작이라고 지칭할 수 있다. 이때, 첫번째 센싱 시점과 두 번째 센싱 시점간의 시간 간격은 세개의 셀 그룹의 문턱 전압 범위를 기초로 설정될 수 있다. 예를 들어, 제2 셀 그룹(MD)의 문턱 전압 범위가 1V(volt) 일 때의 상기 시간 간격은, 제2 문턱 전압 범위가 0.8V일 때의 상기 시간 간격보다 좁게 설정될 수 있다.
다른 예로서, 메모리 셀들을 다섯 개의 셀 그룹으로 구분하는 경우, 두 개의 검증 전압을 기초로 두 번의 더블 센싱 동작을 수행하여 메모리 셀들을 다섯 개의 셀 그룹으로 구분할 수 있다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며, 미리 설정된 두 개의 검증 전압을 기초로 메모리 셀들을 두 번의 검증 독출 동작을 통하여 적어도 세 개의 셀 그룹으로 구분할 수도 있다.
이후, 적어도 세 개의 셀 그룹 중 메모리 셀의 산포의 최상위 영역에 대응하는 제1 셀 그룹을 제외한 다른 셀 그룹들의 메모리 셀들을 타겟 상태로 재프로그램할 수 있다(S130). 이를 2차 프로그램(PGM2)이라고 지칭할 수 있다. 전술한 바와 같이, 적어도 세 개의 셀 그룹 중 제1 셀 그룹(UP)은 제1 프로그램 상태(P1)의 타겟 산포에 포함될 수 있으며, 제1 셀 그룹(UP)에 대한 재프로그램은 요구되지 않는다. 그러므로, 제1 셀 그룹을 제외한 다른 셀 그룹들의 메모리 셀들에 2차 프로그램 전압을 인가하여, 제2 셀 그룹(MD) 및 제3 셀 그룹(UN)의 셀 그룹들의 메모리 셀들이 상기 제1 프로그램 상태(P1)의 타겟 산포에 포함되도록 2차 프로그램(PGM2)을 수행한다. 이에 따라, 제1 프로그램 상태(P1)의 타겟 산포가 형성될 수 있다. 2차 프로그램 전압은, 상기 셀 그룹들(UP, MD, UN)간의 문턱 전압 차이 및 1차 프로그램 전압를 기초로 미리 설정된 전압일 수 있다. 예를 들어, 2차 프로그램 전압은 제1 셀 그룹(UP)의 문턱 전압과 제3 셀 그룹(UN)의 문턱 전압의 전압 차이 및 1차 프로그램 전압에 기초하여 설정될 수 있다.
한편, S120 단계에서, 제1 내지 제3 셀 그룹(UP, MD, UN)의 메모리 셀들의 개수가 실질적으로 동일 또는 유사하게 설정된바, 2차 프로그램(PGM2)에 따른 제1 내지 제3 셀 그룹(UP, MD, UN)의 최종 산포의 문턱 전압 범위가 유사할 수 있다.
도 9a 및 도 9b는 셀 그룹들의 문턱 전압 범위의 설정에 따른 메모리 셀들의 산포를 나타내는 그래프이다. 도 9a는 셀 그룹들의 문턱 전압 범위를 동일하게 설정한 경우를 나타내고, 도 9b는 본 개시의 실시예에 따라 셀 그룹들의 문턱 전압 범위를 서로 다르게 설정한 경우를 나타낸다.
도 9a를 참조하면, 예를 들어, 메모리 셀들을 ISPP(Incremental Step Pulse Programming) 방식에 따라, 타겟 프로그램 상태를 벗어난 메모리 셀들에, 프로그램 횟수에 따라 소정의 레벨로 전압 레벨이 증가하는 전압 펄스들을 인가하여 프로그램할 경우, 메모리 셀들을 각 프로그램 단계에 따라 타겟 프로그램 상태로 프로그램되는 메모리 셀들 단위로 구분하면, 메모리 셀들은 문턱 전압 범위가 동일한 복수개의 셀 그룹으로 구분될 수 있다. 각 프로그램 단계에 따라 전압 펄스가 일정한 레벨로 증가하므로, 각 프로그램 단계에서 타겟 프로그램 상태로 프로그램되는 셀 그룹들의 문턱 전압 범위(또는 산포 폭)또한 서로 동일할 수 있다. 이때, 제2 셀 그룹(MD)에 포함되는 메모리 셀의 개수는 제1 셀 그룹(UP) 또는 제 2 셀 그룹(UN)의 메모리 셀의 개수보다 많다. 따라서, 제2 셀 그룹(MD)의 최종 산포의 문턱 전압 범위(dVthF1)는 제1 셀 그룹(UP) 및 제3 셀 그룹(UP, MD, UN)의 최종 산포의 문턱 전압 범위(dVthF2)보다 넓을 수 있다. 이와 같이, 메모리 셀들을 문턱 전압 범위가 동일한 복수개의 셀 그룹으로 구분하여 프로그램할 경우, 셀 그룹들의 최종 문턱 산포의 문턱 전압 범위가 서로 다를 수 있다. 셀 그룹들의 최종 문턱 산포는 타겟 프로그램 상태의 타겟 산포에 포함되어야 한다. 따라서, 셀 그룹들 중 가장 산포가 넓은 셀 그룹의 최종 산포를 상기 타겟 산포에 맞추기 위해서 프로그램 횟수가 증가될 수 있다.
그러나, 도 9b에 도시된 바와 같이, 본 개시의 실시예에 따라 각각의 셀 그룹에 포함되는 메모리 셀들의 개수가 실질적으로 동일하도록, 메모리 셀들을 문턱 전압 범위를 달리하여 복수개의 셀 그룹으로 구분하여 프로그램하면, 각 셀 그룹들의 최종 산포의 문턱 전압 범위(dVthF3)는 서로 유사할 수 있다. 도 9a의 프로그램 방법으로 프로그램할 경우와 비교하면, 각 셀 그룹의 최종 산포의 문턱 전압 범위 중 최대값(dVthF3)은 도 9a의 각 셀 그룹의 최종 산포 중 최대값(dVthF2)보다 좁을 수 있다. 따라서, 본 개시의 실시예에 따른 프로그램 방법에 따라, 셀 그룹들의 문턱 전압 범위를 서로 다르게 설정하여 프로그램하면, 프로그램 횟수가 감소될 수 있다.
도 10은 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다. 도 10은 도 7의 프로그램 방법에서, 메모리 셀들을 프로그램 속도에 따라 세 개의 셀 그룹으로 구분하여 프로그램하는 경우를 보다 자세하게 나타낸다. 따라서, 도 7의 참조하여 설명한 내용은 본 실시예에도 적용될 수 있으며, 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 메모리 셀들이 연결된 워드 라인에 1차 프로그램 전압을 인가하여, 메모리 셀들을 1차 프로그램할 수 있다(S310). 메모리 셀들의 일부의 산포, 다시 말해, 메모리 셀들의 초기 가우시안 형태의 문턱 전압 분포에서, 상위 영역의 메모리 셀들의 산포는 타겟 프로그램 상태의 타겟 산포에 포함될 수 있다.
메모리 셀들을 문턱 전압에 따라 세 개의 셀 그룹으롱 구분한다(S320). 미리 설정된 검증 전압을 기초로 1차 프로그램된 메모리 셀들을 검증 독출하여, 메모리 셀들을 문턱 전압에 따라 세 개의 셀 그룹으로 구분할 수 있다. 이때, 메모리 셀들 중 상대적으로 문턱 전압이 높은 메모리 셀은 프로그램 속도가 빠른 패스트 셀이고, 상대적으로 문턱 전압이 낮은 메모리 셀은 프로그램 속도가 낮은 슬로우 셀이다. 따라서, 메모리 셀들은 프로그램 속도에 따른 세 개의 셀 그룹으로 구분될 수 있다. 이때, 세 개의 셀 그룹 중 메모리 셀들의 산포의 중간 영역에 해당하는 셀 그룹, 예컨대 제2 셀 그룹의 문턱 전압 범위는 다른 셀 그룹들, 예컨대 제1 셀 그룹 및 제2 셀 그룹의 문턱 전압 범위보다 좁게 설정될 수 있다. 이에 따라, 각각의 셀 그룹의 메모리 셀들의 개수가 실질적으로 동일 또는 유사할 수 있다.
제1 셀 그룹의 메모리 셀들의 비트 라인에 인히빗 전압을 인가한다(S330). 제1 셀 그룹의 산포는 타겟 프로그램 상태의 타겟 산포에 포함될 수 있다. 따라서, 제1 셀 그룹에 대한 프로그램은 더 이상 진행되지 않는다. 제1 셀 그룹에 대하여 프로그램이 수행되는 것을 방지하기 위하여 제1 셀 그룹의 메모리 셀들의 비트 라인에 인히빗 전압이 인가될 수 있다.
이후, 제2 셀 그룹 및 제3 셀 그룹의 메모리 셀들이 2차 프로그램될 수 있다. 이때, 제2 셀 그룹 및 제3 셀 그룹의 메모리 셀들은 동시에 프로그램될 수 있다. 제2 셀 그룹의 메모리 셀들의 비트 라인에 포싱 전압을 인가하고,메모리 셀들이 연결된 워드 라인에 2차 프로그램 전압을 인가할 수 있다(S340). 제2 셀 그룹의 산포의 이동 폭은 제3 셀 그룹의 산포의 이동 폭보다 적다. 제2 셀 그룹의 메모리 셀들의 비트 라인에 포싱 전압을 인가함으로써, 제2 셀 그룹의 프로그램 속도를 늦출 수 있다. 이에 따라, 제2 프로그램 전압을 기초로, 제2 셀 그룹 및 제3 셀 그룹의 메모리 셀들이 동시에 타겟 프로그램 상태로 재프로그램될 수 있다.
도시되지는 않았으나, 일 실시예에 있어서, 상기 S340 단계 이후, 메모리 셀들이 정상적으로 타겟 프로그램 상태로 프로그램되었는지를 판단하는 검증 독출 단계가 수행될 수 있다. 임계값을 넘는 수의 메모리 셀들이 타겟 프로그램 상태의 타겟 산포를 벗어나는 경우, 상기 메모리 셀들에 대하여 별도의 프로그램이 수행될 수도 있다. 또는 상기 메모리 셀들이 포함되는 페이지는 페일(fail) 처리될 수 있다.
도 11은 본 개시의 실시예에 따른 1회의 프로그램 싸이클을 나타내는 도면이다. 도 11은 메모리 셀들이 세 개의 셀 그룹으로 구분되는 경우의 1회의 프로그램 싸이클을 나타낸다.
도 11을 참조하면, 1회의 프로그램 싸이클은 1차 프로그램(PGM1), 검증 독출(VF) 및 2차 프로그램(PGM2)을 포함할 수 있다. 1차 프로그램(PGM1) 단계에서 메모리 셀들에 1차 프로그램 전압이 인가되어 프로그램되고, 검증 독출(VF) 단계에서, 상기 메모리 셀들이 세 개의 셀 그룹으로 구분될 수 있으며, 2차 프로그램(PGM2) 단계에서, 제2 셀 그룹 및 제3 셀 그룹이 2차 프로그램 전압을 기초로 재프로그램될 수 있다. 각각의 단계들에 대해서는 도 7내지 도 10을 참조하여 상술한바, 상세한 설명은 생략하기로 한다.
1회의 프로그램 싸이클 동안, 메모리 셀이 멀티 비트 데이터에 대응하는 프로그램 상태로 프로그램될 수 있다. 따라서, 기입 단위에 해당하는 복수의 메모리 셀들이 소거 상태 및 제1 내지 제3 프로그램 상태를 가질 경우, 3회의 프로그램 싸이클 동안, 복수의 메모리 셀들이 소거 상태 및 제1 내지 제3 프로그램 상태로 프로그램될 수 있다.
한편, 각 프로그램 싸이클에서 이용되는 1차 프로그램 전압(Vpgm_1), 검증 전압(Vvf) 및 2차 프로그램 전압(Vpgm_2), 다시 말해 각 프로그램 상태에 대응하는 프로그램 전압들, 검증 전압들은 각각의 프로그램 상태로 프로그램되는 메모리 셀들의 산포를 고려하여 미리 설정될 수 있다.
도 12a 내지 도 12d는 본 개시의 실시예에 따른 프로그램 방법을 상세하게 나타내는 도면이다. 도 12a 내지 도 12d는 한 워드 라인에 대응하는 메모리 셀들이 제1 프로그램 상태로 프로그램되는 것을 나타낸다. 설명의 편의를 위하여 메모리 셀 어레이의 일부를 도시하기로 한다.
도 12a를 참조하면, 제1 워드 라인(WL) 내지 제3 워드 라인(WL3) 중 제2 워드 라인(WL2)의 메모리 셀들에 대하여 프로그램이 수행될 수 있다. 선택된 제2 워드 라인(WL2)에는 제1 프로그램 상태에 대응하는 1차 프로그램 전압(Vpgm1_1)이 인가되고, 비선택된 제1 워드 라인(WL1) 및 제3 워드 라인(WL3)에는 패스 전압(Vpass)이 인가될 수 있다.
제2 워드 라인(WL2)의 메모리 셀들 선택된 메모리 셀들(SMC)이 1차 프로그램 상태로 프로그램될 수 있다. 선택된 메모리 셀들(SMC)에 대응하는 비트 라인들(BL1, BL2, BL4, BL5, BL6, BL7, BL9, BL10, BL11)에는 접지 전압이 인가되고, 비선택된 메모리 셀들(UMC)에는 차단 전압(VCC)이 인가될 수 있다. 이에 따라 선택된 메모리 셀들(SMC)이 제1 프로그램 상태를 타겟으로 1차 프로그램될 수 있다.
도 12b를 참조하면, 1차 프로그램이 수행된 선택된 메모리 셀들(SMC)을 검증 독출하여, 선택된 메모리 셀들(SMC)을 세 개의 셀 그룹(MCG1, MCG2, MCG3)으로 구분할 수 있다. 선택된 메모리 셀들(SMC)에 연결되는 비트 라인들(BL1, BL2, BL4, BL5, BL6, BL7, BL9, BL10, BL11)에 검증 전압(Vvf)을 인가하여, 검증 독출할 수 있다.
도 12c를 참조하면, 제2 워드 라인(WL2)에 제1 프로그램 상태에 대응하는 2차 프로그램 전압(Vpgm1_2)이 인가될 수 있다. 2차 프로그램 전압(Vpgm1_2)은 1차 프로그램 전압(Vpgm1_1)에 대하여 오프셋 전압(Voff)이 더해진 전압일 수 있다. 상기 오프셋 전압(Voff)은 셀 그룹들간의 문턱 전압 차이를 기초로 미리 설정될 수 있다.
제2 워드 라인(WL2)의 메모리 셀들 중 비선택된 메모리 셀(UMC) 및 제1 셀 그룹(MCG1)의 메모리 셀들에 연결된 비트 라인(BL3, BL4, BL6, BL8)에는 프로그램이 수행되는 것을 방지하기 위한 차단 전압(VCC)이 인가될 수 있다. 제2 셀 그룹(MCG2)의 메모리 셀들에 연결된 비트 라인(BL5, BL7, BL11)에는 포싱 전압이 인가되고, 제3 셀 그룹(MCG3)의 메모리 셀들에 연결된 비트 라인(BL1, BL2, BL10)에는 접지 전압이 인가될 수 있다. 제2 셀 그룹(MCG2)의 메모리 셀들에 연결된 비트 라인(BL5, BL7, BL11)에는 포싱 전압이 인가됨으로써, 제2 셀 그룹(MCG2)의 메모리 셀들의 프로그램 속도가 감소될 수 있다. 이에 따라서, 2차 프로그램 전압(Vpgm1_2)에 기초하여 제2 셀 그룹(MCG2) 및 제3 셀 그룹(MCG3)이 동시에 프로그램될 수 있다. 제1 셀 그룹 내지 제3 셀 그룹(MCG1, MCG2, MCG3)의 메모리 셀들은 도 12d에 도시된 바와 같이 모두 제1 프로그램 상태(P1)로 프로그램될 수 있다.
도 13은 본 개시의 실시예에 따른 프로그램 동작을 설명하는 그래프이다. 도 13은 메모리 셀들이 복수의 상태 중 어느 하나의 상태로 프로그램되며, 메모리 셀들이 프로그램 속도에 따라 다섯개의 셀 그룹으로 구분되어 프로그램되는 것을 나타낸다.
도 13을 참조하면, 소거 상태(E)의 메모리 셀들이 제1 프로그램 상태(P1)로 프로그램될 수 있다. 이는 1차 프로그램(PGM1)이라고 지칭될 수 있다. 소거 상태(E)의 메모리 셀들에 제1 프로그램 상태(P1)에 대응하여 미리 설정된 제1 프로그램 전압이 1차 프로그램 전압으로서 인가됨으로써, 메모리 셀들이 러프하게 제1 프로그램 상태(P1)로 프로그램될 수 있다. 이때, 프로그램된 메모리 셀들의 일부가 타겟 상태, 다시 말해 제1 프로그램 상태(P1)의 타겟 산포(TP1)에 포함될 수 있다. 제1 프로그램 전압은 이처럼 메모리 셀들의 일부가 타겟 상태의 타겟 산포에 포함되는 문턱 전압을 가질수 있도록 미리 설정될 수 있다.
이후, 메모리 셀들은 프로그램 속도에 따른 다섯 개의 셀 그룹(MCG1, MCG2, MCG3, MCG4, MCG5)으로 구분되어 프로그램될 수 있다. 제1 셀 그룹(MCG1)은 상대적으로 가장 빨리 프로그램되는 셀들을 포함하고, 제5 셀 그룹(MCG5)은 상대적으로 가장 느리게 프로그램되는 메모리 셀들을 포함할 수 있다. 이처럼, 메모리 셀들은 산포에 기초하여 프로그램 속도별로 구분될 수 있다. 이때, 제1 셀 그룹(MCG1)의 메모리 셀들의 문턱 전압은 제1 프로그램 상태(P1)의 타겟 산포(TP1) 내에 포함될 수 있다.
일 실시예에 있어서, 도 13에 도시된 바와 같이, 다섯 개의 셀 그룹(MCG1, MCG2, MCG3, MCG4, MCG5) 중, 메모리 셀들의 산포의 중간 영역에 대응하는 제3 셀 그룹(MCG3)의 문턱 전압 범위(dVth3)는 다른 셀 그룹들의 문턱 전압 범위보다 상대적으로 좁게 설정될 수 있다. 또한, 메모리 셀들의 산포의 엣지 영역에 대응하는 제1 셀 그룹(MCG1) 및 제5 셀 그룹(MCG5)의 문턱 전압 범위(dVth1, dVyh5)는 다른 셀 그룹들의 문턱 전압 범위보다 상대적으로 넓게 설정될 수 있다. 다시 말해, 메모리 셀들의 산포의 중간 영역에서 엣지 영역으로 갈수록 셀 그룹의 문턱 전압 범위는 넓게 설정될 수 있다. 실시예에 있어서, 제3 셀 그룹(MCG3)의 문턱 전압 범위(dVth3)는 제2 및 제4 셀 그룹(MCG2, MCG4)의 문턱 전압 범위(dVth2, dVth4)보다 좁게 설정되고, 제2 및 제4 셀 그룹(GMCG2, MCG4)의 문턱 전압 범위(dVth2, dVth4)는 제1 및 제5 셀 그룹(MCG1. MCG5)의 문턱 전압 범위(dVth1, dVyh5)보다 좁게 설정될 수 있다.
다른 실시예에 있어서, 다섯 개의 셀 그룹(MCG1, MCG2, MCG3, MCG4, MCG5) 중, 제3 셀 그룹(MCG3)의 문턱 전압 범위(dVth3)는 다른 셀 그룹들의 문턱 전압 범위보다 상대적으로 좁게 설정되고, 다른 셀 그룹들(MCG1, MCG2, MCG4, MCG5)의 문턱 전압 범위(dVth1, dVth2, dVth4, dVth5)는 유사하게 설정될 수 있다.
또 다른 실시예에 잇어서, 다섯 개의 셀 그룹(MCG1, MCG2, MCG3, MCG4, MCG5) 중, 메모리 셀들의 산포의 엣지 영역에 대응하는 제1 셀 그룹(MCG1) 및 제5 셀 그룹(MCG5)의 문턱 전압 범위(dVth1, dVyh5)는 다른 셀 그룹들의 문턱 전압 범위보다 상대적으로 넓게 설정되고, 다른 셀 그룹들(MCG2, MCG3, MCG4)의 문턱 전압 범위(dVth2, dVth3, dVth4)는 유사하게 설정될 수 있다.
한편, 메모리 셀들을 다섯 개의 셀 그룹으로 구분하는 검증 전압들은 다섯 개의 셀 그룹이 전술한 바와 같이 서로 다른 문턱 전압 범위를 갖도록 메모리 장치의 초기화 단계에서 미리 설정될 수 있다. 일 실시예에 있어서, 두 개의 검증 전압을 기초로 메모리 셀들이 두 번 더블 센싱되어 다섯 개의 셀 그룹으로 구분될 수 있다. 그러나 이에 제한되는 것은 아니며 네 개의 검증 전압을 기초로 다섯 번의 검증 독출 동작이 수행되어, 메모리 셀들이 다섯 개의 셀 그룹으로 구분될 수 있다. 우선, 1차 프로그램(PGM1)이 수행된 메모리 셀들에 대하여 제1 검증 전압을 기초로 검증 독출 동작이 수행되고, 그 결과에 따라 메모리 셀들이 프로그램 속도에 따라 세 개의 그룹으로 구분될 수 있다. 메모리 셀들은 제1 셀 그룹(MCG1), 제2 셀 그룹(MCG2) 및 나머지 셀들을 포함하는 셀 그룹(MCG3, MCG4, MCG5)으로 구분될 수 있다.
이후, 제2 셀 그룹(MCG2) 및 나머지 셀들을 포함하는 셀 그룹(MCG3, MCG4, MCG5)의 메모리 셀들이 2차 프로그램 전압을 기초로 제1 프로그램 상태(P1)로 재프로그램될 수 있다. 이는 2차 프로그램이라고 지칭될 수 있다. 2차 프로그램 전압은, 상기 셀 그룹들(MCG1~MCG5)간의 문턱 전압 차이 및 1차 프로그램 전압를 기초로 미리 설정된 전압일 수 있다. 예를 들어, 2차 프로그램 전압은 제1 셀 그룹(MCG1)의 문턱 전압과 제3 셀 그룹(MCG3)의 문턱 전압의 전압 차이 및 1차 프로그램 전압에 기초하여 설정될 수 있다. 2차 프로그램 전압의 전압 레벨은 1차 프로그램 전압의 전압 레벨보다 높을 수 있다. 2차 프로그램(PGM2)이 수행됨에 따라 제2 셀 그룹(MCG2) 및 나머지 셀들을 포함하는 셀 그룹(MCG3, MCG4, MCG5) 중 일부, 예컨대 제3 셀 그룹(MCG3)의 산포는 1차 프로그램 상태(P1)의 타겟 산포(TP1) 내에 포함될 수 있다.
2차 프로그램(PGM2)이 수행된 메모리 셀들에 대하여 제2 검증 전압을 기초로 검증 독출 동작이 수행되고, 그 결과에 따라 메모리 셀들이 프로그램 속도에 따라 다시 세 개의 그룹으로 구분될 수 있다. 예컨대, 상기 나머지 셀들을 포함하는 셀 그룹(MCG3, MCG4, MCG5)의 메모리 셀들이 세 개의 그룹으로 구분될 수 있다. 상기 나머지 셀들을 포함하는 셀 그룹(MCG3, MCG4, MCG5)의 메모리 셀들이 제3 셀 그룹(MCG3), 제4 셀 그룹(MCG4) 및 제5 셀 그룹(MCG5)으로 구분될 수 있다.
이후, 제4 및 제5 셀 그룹(MCG4, MCG5)의 메모리 셀들이 3차 프로그램 전압을 기초로 제1 프로그램 상태(P1)로 재프로그램될 수 있다. 이는 3차 프로그램이라고 지칭될 수 있다. 3차 프로그램 전압은 예를 들어, 제1 셀 그룹(MG1)의 문턱 전압과 제5 셀 그룹(MG5)의 문턱 전압의 전압 차이 및 1차 프로그램 전압에 기초하여 설정될 수 있다. 예컨대 3차 프로그램 전압의 전압 레벨은 1차 프로그램 전압 또는 2차 프로그램 전압보다 높을 수 있다. 3차 프로그램(PGM3)이 수행됨에 따라 제4 및 제5 셀 그룹(MCG4, MCG5)의 산포는 1차 프로그램 상태(P1)의 타겟 산포(TP1) 내에 포함될 수 있다.
상기한 과정을 통하여, 다섯 개의 셀 그룹들(MCG1~MCG5)의 메모리 셀들이 1차 프로그램 상태(P1)의 타겟 산포(TP1) 내에 포함될 수 있다. 도시된 바와 같이, 다섯 개의 셀 그룹들(MCG1~MCG5)의 최종 산포의 문턱 전압 범위가 유사할 수 있다.
도 14는 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다. 도 14는 도 7의 프로그램 방법에서, 메모리 셀들을 프로그램 속도에 따라 다섯 개의 셀 그룹으로 구분하여 프로그램하는 경우를 보다 자세하게 나타낸다. 따라서, 도 7의 참조하여 설명한 내용은 본 실시예에도 적용될 수 있으며, 중복되는 설명은 생략하기로 한다.
도 14를 참조하면, 메모리 셀들이 연결된 워드 라인에 1차 프로그램 전압을 인가하여, 메모리 셀들을 1차 프로그램할 수 있다(S410). 메모리 셀들의 일부의 산포는 타겟 프로그램 상태의 타겟 산포에 포함될 수 있다.
메모리 셀들을 문턱 전압에 따라, 세 개의 셀 그룹, 예컨대 제1, 제2 및 제3 셀 그룹으로 구분할 수 있다(S420). 미리 설정된 제1 검증 전압을 기초로 메모리 셀들을 검증 독출하고, 메모리 셀들을 문턱 전압에 따라 세 개의 셀 그룹으로 구분할 수 있다. 제1 셀 그룹의 문턱 전압이 가장 높고, 제3 셀 그룹의 문턱 전압이 가장 낮을 수 있다. 이때, 메모리 셀들의 문턱 전압이 높을수록 메모리 셀들의 프로그램 속도가 빠를 수 있다. 따라서, 메모리 셀들은 프로그램 속도에 따른 세 개의 셀 그룹으로 구분될 수 있다.
이후, 제2 및 제3 셀 그룹에 대하여 2차 프로그램을 수행할 수 있다. 이때, 문턱 전압이 가장 높은 셀 그룹인, 제1 셀 그룹은 타겟 산포에 포함될 수 있다. 따라서, 제1 셀 그룹에 대하여 프로그램이 수행되는 것을 방지하기 위하여 제1 셀 그룹의 메모리 셀들의 비트 라인에 인히빗 전압을 인가할 수 있다(S430).
제2 셀 그룹의 메모리 셀들의 비트 라인에 포싱 전압을 인가하고 워드 라인에 2차 프로그램 전압을 인가함으로써, 2차 프로그램을 수행할 수 있다. (S440). 제2 셀 그룹의 산포의 이동 폭은 제3 셀 그룹의 산포의 이동 폭보다 적어야 한다. 따라서, 제2 셀 그룹의 메모리 셀들의 비트 라인에 포싱 전압을 인가함으로써, 제2 셀 그룹의 프로그램 속도를 늦출 수 있다. 이에 따라, 제2 프로그램 전압을 기초로, 제2 셀 그룹 및 제3 셀 그룹의 메모리 셀들을 동시에 타겟 프로그램 상태로 재프로그램할 수 있다.
다음으로, 제3 셀 그룹의 메모리 셀들을 문턱 전압에 따라 세 개의 셀 그룹, 예컨대 제4, 제5 및 제6 셀 그룹으로 구분할 수 있다(S450). 미리 설정된 제2 검증 전압을 기초로 메모리 셀들을 검증 독출하고, 메모리 셀들을 문턱 전압에 따라 세 개의 셀 그룹으로 구분할 수 있다. 제4 셀 그룹의 문턱 전압이 가장 높고, 제6 셀 그룹의 문턱 전압이 가장 낮을 수 있다. 이때, 제4 셀 그룹의 메모리 셀들은 타겟 산포에 포함될 수 있다.
제5 및 제6 셀 그룹의 메모리 셀들에 대하여 3차 프로그램을 수행할 수 있다. 이미 타겟 산포에 포함된 제1 셀 그룹, 제2 셀 그룹 및 제4 셀 그룹의 메모리 셀들에 대하여 프로그램이 수행되는 것을 방지하기 위하여 제1 셀 그룹, 제2 셀 그룹 및 제4 셀 그룹의 메모리 셀들의 비트 라인에 인히빗 전압을 인가할 수 있다(S460).
제5 셀 그룹의 메모리 셀들의 비트 라인에 포싱 전압을 인가하고, 워드 라인에 3차 프로그램 전압을 인가함으로써, 3차 프로그램을 수행할 수 있다(S470). 제5 셀 그룹의 산포의 이동 폭은 제6 셀 그룹의 산포의 이동 폭보다 적어야 한다. 따라서, 제5 셀 그룹의 메모리 셀들의 비트 라인에 포싱 전압을 인가함으로써, 제5 셀 그룹의 프로그램 속도를 늦출 수 있다. 이에 따라, 제3 프로그램 전압을 기초로, 제5 셀 그룹 및 제6 셀 그룹의 메모리 셀들을 동시에 타겟 프로그램 상태로 재프로그램될 수 있다.
이처럼, 제1 프로그램 상태로 프로그램되도록 설정된 메모리 셀들 전체에 대하여 제1 프로그램이 수행된 이후, 메모리 셀들은 프로그램 속도에 따른 다섯 개의 셀 그룹으로 구분되고, 제1 셀 그룹을 제외한 다른 셀 그룹들에 대하여 2 개의 셀 그룹 단위로, 재프로그램이 수행될 수 있다.
도 15는 본 개시의 실시예에 따른 1회의 프로그램 싸이클을 나타내는 도면이다. 도 15는 메모리 셀들이 다섯 개의 셀 그룹으로 구분되는 경우의 1회의 프로그램 싸이클을 나타낸다.
도 15를 참조하면, 1회의 프로그램 싸이클은 1차 프로그램(PGM1), 1차 검증 독출(VF1), 2차 프로그램(PGM2), 2차 검증 독출(VF2) 및 3차 프로그램(PGM3)을 포함할 수 있다. 1회의 프로그램 싸이클은 3회의 프로그램단계와 2회의 검증 독출 단계를 포함할 수 있다. 1차 프로그램(PGM1) 단계에서 메모리 셀들에 1차 프로그램 전압(Vpgm_1)이 인가되어 프로그램되고, 제1 검증 독출(VF1) 단계에서, 상기 메모리 셀들이 세 개의 셀 그룹으로 구분될 수 있다. 2차 프로그램(PGM2) 단계에서, 제2 셀 그룹 및 제3 셀 그룹이 2차 프로그램 전압(Vpgm_2)을 기초로 재프로그램되고, 제2 검증 독출(VF2)에서 메모리 셀들이 다시 세 개의 셀 그룹으로 구분될 수 있다. 예컨대 상기 제3 셀 그룹의 메모리 셀들이 제4, 제5 및 제6 셀 그룹으로 구분될 수 있다. 이후, 3차 프로그램(PGM3) 단계에서, 제5 셀 그룹 및 제6 셀 그룹이 3차 프로그램 전압(Vpgm_3)을 기초로 재프로그램될 수 있다. 전술한 각각의 단계들에 대해서는 도 13 및 도 14를 참조하여 상술한바, 상세한 설명은 생략하기로 한다.
한편, 각 프로그램 싸이클에서 이용되는 1차 프로그램 전압(Vpgm_1), 1차 검증 전압(Vvf1), 2차 프로그램 전압(Vpgm_2), 2차 검증 전압(Vvf2), 및 3차 프로그램 전압(Vpgm_3), 다시 말해 각 프로그램 상태에 대응하는 프로그램 전압들, 검증 전압들은 각각의 프로그램 상태로 프로그램되는 메모리 셀들의 산포를 고려하여 미리 설정될 수 있다.
도 16은 본 개시의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다. 메모리 장치가 메모리 셀 각각에 2 비트의 데이터를 저장하는 경우를 가정하여 설명하기로 한다.
도 16을 참조하면, 메모리 장치(도 1의 100)는 프로그램 동작을 위한 구동 전압들을 설정할수 있다(S510). 예를 들어, 구동 전압들은 복수의 프로그램 상태들에 각각 대응하는 프로그램 전압들, 검증 전압들 및 오프셋 전압들을 포함할 수 있다. 예를 들어, 메모리 셀들이 세 개의 프로그램 상태를 가질 경우, 메모리 장치는 제1 프로그램 상태에 대응하는 제1 프로그램 전압, 제1 검증 전압 및 제1 오프셋 전압을 설정하고, 제2 프로그램 상태에 대응하는 제2 프로그램 전압, 제2 검증 전압 및 제2 오프셋 전압을 설정하고 제3 프로그램 상태에 대응하는 제3 프로그램 전압, 제3 검증 저압 및 제3 오프셋 전압을 설정할 수 있다. 일 실시예에 있어서, 메모리 장치는 또한 워드 라인에 따라 상기 구동 전압들의 전압 레벨을 보상하는 보상 전압의 전압 레벨을 설정할 수 있다.
메모리 장치는 외부(예컨대 메모리 컨트롤러(도 1의 200))로부터 멀티 비트 데이터가 수신되면(S520), 본 개시의 실시예에 따른 원샷 프로그램 동작을 수행할 수 있다.
메모리 장치는 제1 프로그램 전압을 기초로 메모리 셀들을 제1 프로그램 상태로 프로그램할 수 있다(S530). 메모리 장치는 제2 프로그램 전압을 기초로 다른 메모리 셀들을 제2 프로그램 상태로 프로그램할 수 있다(540). 메모리 장치는 제3 프로그램 전압을 기초로 또 다른 메모리 셀들을 제3 프로그램 상태로 프로그램할 수 있다(S550). 각각의 프로그램 단계(S530, S540, S550)는 도 7내지 도 13을 참조하여 설명한 본 개시의 실시예에 따른 프로그램 방법이 적용될 수 있다.
메모리 셀들을 복수의 프로그램 상태로 프로그램할 때, ISPP 방식으로 프로그램 할 경우, 두 프로그램 상태 간의 문턱 전압 차이가 상대적으로 클 경우, 두 프로그램 상태 간의 문턱 전압 차이가 상대적으로 작은 경우보다 프로그램 횟수가 증가될 수 있다. 그러나, 본 개시의 실시예에 따른 메모리 장치의 동작 방법에 따르면, 각각의 프로그램 상태에 대응하는 프로그램 전압을 미리 설정하고, 미리 설정된 프로그램 전압을 기초로 메모리 셀들을 각 프로그램 상태로 프로그램하므로, 두 프로그램 상태 간의 문턱 전압 차이에 무관하게 미리 설정된 프로그램 횟수에 따라 메모리 셀들이 프로그램될 수 있다.
도 17은 본 개시의 실시예에 따른 메모리 장치의 동작 방법의 일 예를 펄스 관점에서 도시한 것이다.
도 17에는, 본 개시의 실시예에 따라 메모리 셀에 2 비트의 데이터를 원샷 프로그램 방법을 적용하여 프로그램하고, 메모리 셀들을 프로그램 속도에 따라 세 가지 셀 그룹으로 구분하여 프로그램하는 경우가 도시된다.
도 17을 참조하면, 메모리 장치의 동작 방법은 세팅 구간(SET), 제1 프로그램 구간(P1 PGM), 제2 프로그램 구간(P2 PGM) 및 제3 프로그램 구간(P3 PGM)을 포함할 수 있다.
세팅 구간(SET)에 메모리 셀 어레이(도 2의 110)의 복수의 메모리 셀들, 예컨대 적어도 하나의 워드 라인에 대응하는 메모리 셀들에 테스트 전압(Vtest)이 인가됨으로써, 메모리 셀들에 대하여 테스트 프로그램(TPGM)이 수행될 수 있다. 테스트 독출 전압(Vtr)을, 기초로 프로그램된 메모리 셀들을 독출하여 메모리 셀들의 산포를 분석할 수 있다. 분석된 결과에 따라, 프로그램을 수행 하기 위한 구동 전압들, 예컨대 복수의 프로그램 상태들에 대응하는 1차 프로그램 전압들(Vpgm1_1, Vpgm2_1, Vpgm3_1), 오프셋 전압들(Voff1, Voff2, Voff3) 또는 독출 전압들(Vfy1, Vfy2, Vfy3)이 설정될 수 있다. 일 실시예에 있어서, 복수의 프로그램 상태들에 대응하는 2차 프로그램 전압들(Vpgm1_2, Vpgm2_2, Vpgm3_2)이 설정될 수도 있다.
한편, 도 17에서, 하나의 테스트 전압(Vtest) 및 테스트 독출 전압(Vtr)이 도시되었으나, 이에 제한되는 것은 아니다. 복수의 테스트 전압 또는 복수의 독출 전압들을 기초로 상기 구동 전압들이 설정될 수 있다.
이후, 외부(예컨대 메모리 컨트롤러)로부터 멀티 비트 데이터 및 상기 멀티 비트 데이터의 저장을 요청하는 커맨드가 수신되면, 제1 프로그램 구간(P1 PGM)에 메모리 셀들이 제1 프로그램 상태로 프로그램되고, 제2 프로그램 구간(P2 PGM)에 다른 메모리 셀들이 제2 프로그램 상태로 프로그램되고, 제3 프로그램 구간(P3 PGM)에 또 다른 메모리 셀들이 제3 프로그램 상태로 프로그램 될 수 있다. 이로써, 멀티 비트 데이터가 원샷 프로그램 방법으로 메모리 셀 어레이(도 2의 110)에 저장될 수 있다.
각각의 프로그램 구간, 다시 말해 1회의 프로그램 싸이클 동안에는 두 번의 프로그램과 한번의 검증 독출이 수행될 수 있다. 각각의 프로그램 단계에서의 프로그램 방법은 도 7 내지 도 13을 참조하여 설명한바 자세한 설명은 생략하기로 한다.
한편, 메모리 셀들이 제3 프로그램 상태로 프로그램된 후, 검증 독출 동작이 수행될 수 있다. 검증 독출 동작을 통하여 메모리 셀들이 정상적으로 프로그램 되었는지를 판단할 수 있다. 일 실시예에 있어서, 제3 프로그램 상태에 대하여 검증 독출 동작이 수행될 수 있다. 메모리 셀들이 정상적으로 제3 프로그램 상태로 프로그램되었다고 판단되는 경우, 다른 메모리 셀들 또한 정상적으로 제1 프로그램 상태 또는 제2 프로그램 상태로 프로그램되었다고 판단할 수 있다. 그러나, 이에 제한되는 것은 아니며, 제1 내지 제3 프로그램 상태에 대하여 검증 독출 동작이 수행될 수도 있다.
도 18은 본 개시의 실시예에 따른 메모리 장치의 프로그램 방법의 일 예를 펄스 관점에서 도시한 것이다.
도 18에 도시된 메모리 장치의 프로그램 방법은 도 17에서 세팅 구간(SET) 이후의 프로그램 방법과 유사하다. 다만, 본 실시예에서는, 각각의 프로그램 구간, 다시 말해 1회의 프로그램 싸이클 동안에는 두 번의 프로그램과 두번의 검증 독출이 수행될 수 있다. 도 17과 달리, 각각의 프로그램 구간(P1 PGM, P2 PGM, P3 PGM)에, 메모리 셀들이 정상적으로 프로그램되었는지를 판단하는 검증 독출 동작이 수행될 수 있다. 일 실시예에 있어서, 프로그램이 수행된 후, 메모리 셀들이 정상적으로 프로그램되었는지를 판단하기 위한 검증 전압들(Vvf1_2, Vvf2_2, Vvf3_2), 다시 말해 2차 검증 전압들의 전압 레벨은 1차 프로그램이 수행된 후, 메모리 셀들을 프로그램 속도에 따라 구분하는데 이용되는 검증 전압들(Vvf1_1, Vvf2_1, Vvf3_1)의 전압 레벨과 동일할 수 있다. 다른 실시예에 있어서, 2차 검증 전압들의 전압 레벨은 1차 검증 전압들의 전압 레벨보다 낮거나 높을 수 있다.
도 19는 본 개시의 실시예에 따른 프로그램 제어부의 일 예를 나타내는 블록도이다.
일 실시예에 있어서, 프로그램 제어부(160a)는 제어 로직(도 2의 150)에 포함될 수 있다. 다른 실시예에 있어서, 프로그램 제어부(160a)는 별도의 기능 블록으로서 구현될 수 있다.
도 19를 참조하면, 프로그램 제어부(160a)는 프로그램 제어 로직(160-1) 및 레지스터(160-2)를 포함할 수 있다. 프로그램 제어 로직(160-1)은 프로그램 동작을 위한 구동 전압들을 설정하는 동작을 수행하고, 설정된 구동 전압들의 전압 레벨을 레지스터(160-2)에 저장될 수 있다. 또한, 프로그램 제어 로직(160-1)은 워드 라인별 보상 전압을 설정하는 동작을 수행하고, 설정된 워드 라인별 보상 전압을 레지스터(160-2)에 저장할 수 있다.
일 실시예에 있어서, 구동 전압들 및 워드 라인별 보상 전압은 테이블 형태로 레지스터(160-2)에 저장될 수 있다. 레지스터(160-2)는 구동 전압들의 전압 레벨을 포함하는 제1 테이블(TB1) 및 워드 라인별 보상 전압 레벨을 포함하는 제2 테이블(TB2)을 포함할 수 있다.
프로그램 제어 로직(160-1)은 메모리 컨트롤러로부터 기입 요청 커맨드가 수신되기 전(예컨대 메모리 장치에 파워가 인가된 후, 초기 셋팅 구간 등)에 구동 전압들을 설정할 수 있다. 예를 들어, 제어 로직(160-1)은 도 17을 참조하여 설명한 바와 같이, 세팅 구간(SET)에 구동 전압들을 설정할 수 있다.
한편, 워드 라인의 위치에 따라 워드 라인의 메모리 셀들의 프로그램 속도(이하, 워드 라인의 프로그램 속도라고 함)는 상이할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 복수의 워드 라인이 기판에 수직한 방향으로 적층되는 경우, 기판과 워드 라인 사이의 간격에 따라 워드 라인의 프로그램 속도가 달라질 수 있다. 또한, 이외에도 다른 주변 상황에 따라 워드 라인의 프로그램 속도는 상이할 수 있다. 그러므로, 상이한 워드 라인의 프로그램 속도를 보상하기 위하여 워드 라인 별로 보상 전압이 적용될 수 있다. 일 실시예에 있어서, 인접한 워드 라인들간의 프로그램 속도는 유사할 수 있는바, 인접한 복수의 워드 라인들을 포함하는 워드 라인 그룹 단위로 보상 전압이 적용될 수도 있다.
제1 테이블(TB1)에 저장된 구동 전압들의 전압 레벨은 디폴트 레벨일 수 있다. 각각의 워드 라인에 대하여 프로그램이 수행될 경우, 디폴트 레벨의 구동 잔압들에 보상 전압이 적용되어 구동 전압들이 보상될 수 있다.
예를 들어, 메모리 컨트롤러로부터 멀티 비트 데이터 및 어드레스(ADDR)가 수신되면, 프로그램 제어 로직(160-1)은 레지스터(160-2)를 액세스하여, 제1 테이블(TB1)의 구동 전압들 및 제2 테이블(TB2)의 보상 전압을 기초로 어드레스(ADDR)에 대응하는 구동 전압을 설정할 수 있다. 그리고, 상기 구동 전압의 전압 레벨을 나타내는 프로그램 제어 신호(CTRL_PGM)를 생성하여 전압 발생부(도 2의 140)에 제공할 수 있다.
프로그램 제어 로직(160-1)은 또한, 본 개시의 실시예에 따른 프로그램 방법에 따라 메모리 셀 어레이에 대한 원샷 프로그램이 수행될 수 있도록 메모리 장치의 다른 구성들, 예컨대 로우 디코더(도 2의 120), 입출력 회로(도 2의 130) 등을 제어할 수 있다.
이상으로 도 19를 참조하여 메모리 장치에 구비되는 프로그램 제어부의 구성 및 기능을 설명하였다. 그러나, 상술한 내용은 일 실시예이며, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 레지스터(160-2)에 저장되는 구동 전압들 및 보상 전압들의 형태는 다양할 수 있다. 또한, 프로그램 제어부는 본 개시의 실시예들에 따른 프로그램 방법에 따라 메모리 셀 어레이에 대한 원샷 프로그램이 수행될 수 있도록 메모리 장치를 제어하는 더 다양한 기능들을 수행할 수 있다.
도 20은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(1000a)은 메모리 장치(100a) 및 메모리 컨트롤러(200a)를 포함할 수 있다. 메모리 장치(100a)는 메모리 셀 어레이(110)를 포함할 수 있으며, 메모리 컨트롤러(200a)는 프로그램 제어부(210)를 포함할 수 있다.
도 20의 메모리 시스템(1000a)의 메모리 장치(100a) 및 메모리 컨트롤러(200a)의 기능은 도 1의 메모리 시스템(1000)의 메모리 장치(100) 및 메모리 컨트롤러(200)의 기능과 유사하다. 따라서, 도 1의 참조하여 설명한 메모리 장치(100) 및 메모리 컨트롤러(200)에 대한 설명은 본 실시예에도 적용될 수 있다.
본 실시예에서, 프로그램 제어부(210)는 메모리 장치(100a)의 메모리 셀 어레이(110)에 대한 원샷 프로그램 동작을 제어할 수 있다. 일 실시예에 있어서, 프로그램 제어부(210)는 또한, 본 개시의 실시예들에 따른 프로그램 방법을 적용하는 시퀀스를 결정하고, 상기 시퀀스를 나타내는 제어 신호(CTRL)를 메모리 장치(100a)에 제공할 수 있다.
예컨대, 프로그램 동작을 위한 구동 전압들의 설정을 제어하기 위한 제어 신호(CTRL)를 메모리 장치(100a)에 제공할 수 있다. 또한, 제어부(210)는 메모리 셀 어레이(110)의 산포 특성 등을 판단하고, 판단 결과에 따라, 프로그램 수행 시 메모리 셀들을 프로그램 속도에 따라 몇 개의 셀 그룹으로 구분할지 결정할 수 있다. 예를 들어, 메모리 셀 어레이(110)의 일부 영역의 메모리 셀들이 열화되어 산포 특성이 나쁘다고 판단되면, 상기 영역의 메모리 셀들에 대하여 프로그램 동작이 수행될 경우, 프로그램 속도에 따라 구분되는 셀 그룹의 개수를 증가시킴으로서, 프로그램 상태의 산포 특성을 개선할 수 있다.
프로그램 제어부(210)는 메모리 장치(100a)의 프로그램 속도 또는 프로그램 상태의 메모리 셀들의 산포 특성이 향상되도록 메모리 장치(100a)를 제어할 수 있다.
도 21은 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 21을 참조하면, 메모리 카드 시스템(2000)은 호스트(2100) 및 메모리 카드(2200)를 포함할 수 있다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속부(2120)를 포함할 수 있다. 메모리 카드(2200)는 카드 접속부(2210), 카드 컨트롤러(2220) 및 메모리 장치(2220)를 포함할 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 기입하거나, 메모리 카드(2200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(2110)는 커맨드(CMD), 호스트(2100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(2120)를 통해 메모리 카드(2200)로 전송할 수 있다.
카드 컨트롤러(2220)는 카드 접속부(2210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(2220)에 저장할 수 있다. 메모리 장치(2220)는 호스트(2100)로부터 전송된 데이터를 저장할 수 있다. 메모리 장치(2220)는 도 2를 참조하여 전술한 메모리 장치(도 2의 100)를 포함할 수 있으며, 메모리 장치(2220)는 도 6 내지 도 18을 참조하여 설명한 본 개시의 실시예에 따른 프로그램 방법 또는 동작 방법에 따라 카드 컨트롤러(2110)으로부터 수신되는 데이터(DATA)를 메모리 셀 어레이에 저장할 수 있다. 이에 따라 데이터를 프로그램 하는 시간이 단축될 수 있어, 메모리 카드(2200)의 동작 속도 및 메모리 카드 시스템(2000)의 동작 속도가 향상될 수 있다.
메모리 카드(2220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 22는 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(3000)은 메모리 시스템(3100), 프로세서(3200), RAM(3300), 입출력 장치(3400), 및 전원 장치(3500) 포함할 수 있다. 한편, 도 19에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(3000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(3200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(3200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(3200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 RAM(3300), 입출력 장치(3400) 및 메모리 시스템(3100)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(3200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(3100)은 버스(3600)를 통하여 프로세서(3200), RAM(3300) 및 입출력 장치(3500)와 통신할 수 있다. 메모리 시스템(3100)은 프로세서(3200)의 요청에 따라, 수신되는 데이터를 저장하거나 저장된 데이터를 프로세서(3200), RAM(3300) 또는 입출력 장치(3400)에 제공할 수 있다. 한편, 메모리 시스템(3100)은 도 1 및 도 20을 참조하여 설명한 메모리 시스템(1000, 1000a) 중 하나가 적용될 수 있다. 또는 메모리 시스템(3100)은 도2 를 참조하여 설명한 메모리 장치(100)를 포함할 수 있으며, 메모리 장치(3110)는 도 6 내지 도 18을 참조하여 설명한 본 개시의 실시예에 따른 프로그램 방법 또는 동작 방법에 따라 메모리 컨트롤러(3120)으로부터 수신되는 데이터(DATA)를 메모리 셀 어레이에 저장할 수 있다. 이에 따라 데이터를 프로그램 하는 시간이 단축될 수 있어, 메모리 시스템(3100)의 동작 속도 및 컴퓨팅 시스템(3000) 동작 속도가 향상될 수 있다.
RAM(3300)은 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(3300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(3400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 23은 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(signal connector)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다.
SSD(4200)는 SSD 컨트롤러(4210), 보조 전원 장치(4220) 및 복수의 메모리 장치들(4230, 4240, 4250)을 포함할 수 있다. 상기 복수의 메모리 장치들(4230, 4240, 4250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 복수의 메모리 장치들(4230, 4240, 4250) 중 적어도 하나는 도 1을 참조하여 설명한 메모리 장치(100)를 포함할 수 있다. 구체적으로, 복수의 메모리 장치들(4230, 4240, 4250) 중 적어도 하나는, 도 6 내지 도 18을 참조하여 설명한 본 개시의 실시예에 따른 프로그램 방법 또는 동작 방법에 따라 SSD 컨트롤러(4210)으로부터 수신되는 데이터(DATA)를 메모리 셀 어레이에 저장할 수 있다. 이에 따라 데이터를 프로그램 하는 시간이 단축될 수 있어, SSD(4200)의 동작 속도가 향상될 수 있다.
도 24는 본 개시의 실시예에 따른 UFS(uiversal flash storage)를 나타내는 블록도이다.
도 24를 참조하면, UFS 시스템(5000)은 UFS 호스트(5100), UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 착탈형 UFS 카드(5500)를 포함할 수 있다. UFS 호스트(5100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(5100), UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 및 착탈형 UFS 카드(5500) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 및 착탈형 UFS 카드(5500) 중 적어도 하나는 도 1 에 도시된 메모리 장치(100)를 포함할 수 있다. 또한, UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 및 착탈형 UFS 카드(5500) 중 적어도 하나는 도 6 내지 도 18을 참조하여 설명한 본 개시의 실시예들에 따른 프로그램 방법이 적용될 수 있다. 이에 따라, UFS 시스템(5000)의 동작 속도가 향상될 수 있다.
한편, 임베디드 UFS 장치(5400)와 착탈형 UFS 카드(5500)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(5100)와 착탈형 UFS 카드(5500)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD, mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 개시의 실시예들에 따른 메모리 카드, 비휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 개시에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1000, 1000a: 메모리 시스템
100, 100a: 메모리 장치
200, 200a: 메모리 컨트롤러
160, 210: 프로그램 제어부

Claims (20)

  1. 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    메모리 셀들을 멀티 비트 데이터에 대응하는 타겟 상태로 프로그램하는 단계;
    상기 메모리 셀들의 가우시안 형태의 문턱 전압 분포를 기초로 상기 메모리 셀들을 프로그램 속도에 따른 적어도 세 개의 셀 그룹으로 구분하는 단계; 및
    상기 적어도 세 개의 셀 그룹 중 상기 문턱 전압 분포의 최상위 영역에 대응하는 제1 셀 그룹을 제외한 다른 셀 그룹들의 메모리 셀들을 상기 타겟 상태로 재프로그램하는 단계를 포함하고,
    상기 재프로그램하는 단계는,
    상기 다른 셀 그룹의 메모리 셀들에, 상기 적어도 세 개의 셀 그룹들 간의 문턱 전압 차이 및 상기 프로그램 단계에서 인가되는 1차 프로그램 전압을 기초로 미리 설정된 2차 프로그램 전압을 인가하는 것을 특징으로 하는 프로그램 방법.
  2. 제1 항에 있어서, 상기 프로그램하는 단계는,
    상기 제1 셀 그룹의 메모리 셀들이 일회의 프로그램을 통해 상기 타겟 상태가 되도록 미리 설정된 1차 프로그램 전압을 상기 메모리 셀에 인가하는 것을 특징으로 하는 프로그램 방법.
  3. 제2 항에 있어서, 상기 타겟 상태는,
    상기 멀티 비트 데이터에 따른 복수의 프로그램 상태 중 하나이며,
    상기 복수의 프로그램 상태의 각각에 대응하는 복수의 1차 프로그램 전압이 미리 설정되는 것을 특징으로 하는 프로그램 방법.
  4. 삭제
  5. 제1 항에 있어서, 상기 타겟 상태는,
    상기 멀티 비트 데이터에 따른 복수의 프로그램 상태 중 하나이며,
    상기 복수의 프로그램 상태에 각각에 대응하는 복수의 2차 프로그램 전압이 미리 설정되는 것을 특징으로 하는 프로그램 방법.
  6. 제1 항에 있어서, 상기 메모리 셀들을 구분하는 단계는
    상기 문턱 전압을 기초로 상기 메모리 셀들을 상기 제1 셀 그룹, 제2 셀 그룹 및 제3 셀 그룹으로 구분하고,
    상기 제2 셀 그룹은 상기 문턱 전압 분포의 중간 영역에 대응하며, 상기 제2 셀 그룹의 문턱 전압 범위는 상기 제1 셀 그룹의 문턱 전압 및 상기 제3 셀 그룹의 문턱 전압 범위보다 좁은 것을 특징으로 하는 프로그램 방법.
  7. 제6 항에 있어서, 상기 재프로그램하는 단계는,
    상기 제1 셀 그룹의 메모리 셀들에 인히빗 전압을 인가하고, 상기 제1 셀 그룹의 문턱 전압과 상기 제3 셀 그룹의 문턱 전압의 전압 차이에 따라 설정된 2차 프로그램 전압을 기초로 상기 제2 셀 그룹 및 상기 제3 셀 그룹의 메모리 셀들을 재프로그램하는 것을 특징으로 하는 프로그램 방법.
  8. 제7 항에 있어서, 상기 재프로그램하는 단계는,
    상기 제2 셀 그룹의 메모리 셀들의 비트 라인에 포싱 전압을 인가하여 프로그램되는 속도를 지연시킴으로써, 상기 2차 프로그램 전압을 기초로, 상기 제2 셀 그룹 및 상기 제3 셀 그룹을 동시에 상기 타겟 상태로 재프로그램하는 것을 특징으로 하는 프로그램 방법.
  9. 제6 항에 있어서,
    상기 제1 셀 그룹의 프로그램 속도가 가장 빠르며, 상기 제3 셀 그룹의 프로그램 속도가 가장 느린 것을 특징으로 하는 프로그램 방법.
  10. 제1 항에 있어서,
    상기 프로그램 단계 및 상기 재프로그램 단계를 포함하는 1회의 프로그램 싸이클 동안 상기 메모리 셀들이 상기 멀티 비트 데이터에 따른 복수의 프로그램 상태 중 어느 하나로 프로그램되는 것을 특징으로 하는 프로그램 방법.
  11. 제10 항에 있어서,
    제1 프로그램 싸이클 동안 제1 프로그램 전압을 기초로 상기 메모리 셀들의 일부가 상기 복수의 프로그램 상태 중 제1 프로그램 상태로 프로그램되고,
    제2 프로그램 사이클 동안 제2 프로그램 전압을 기초로 상기 메모리 셀들의 다른 일부가 상기 복수의 프로그램 상태 중 제2 프로그램 상태로 프로그램되는 것을 특징으로 하는 프로그램 방법.
  12. 제1 항에 있어서, 상기 메모리 셀 그룹을 구분하는 단계는,
    검증 전압을 기초로 상기 메모리 셀들을 검증 독출하고, 독출 결과에 따라 상기 메모리 셀들을 상기 적어도 세 개의 셀 그룹으로 구분하는 것을 특징으로 하는 프로그램 방법.
  13. 제12 항에 있어서, 상기 메모리 셀 그룹을 구분하는 단계는,
    상기 검증 전압을 기초로, 상기 메모리 셀들에 연결된 비트 라인을 시간을 달리하여 두 번 센싱함으로써, 상기 메모리 셀들 각각을 상기 적어도 세 개의 셀 그룹 중 하나로 판단하는 것을 특징으로 하는 프로그램 방법.
  14. 제1 항에 있어서, 상기 비휘발성 메모리 장치는 3차원 메모리 셀 어레이를 포함하는 것을 특징으로 하는 프로그램 방법.
  15. 제14 항에 있어서, 상기 3차원 메모리 셀 어레이는 각각이 차지 트랩 레이어를 구비하는 복수의 메모리 셀들을 포함하는 것을 특징으로 하는 프로그램 방법.
  16. 제14 항에 있어서, 상기 3차원 메모리 셀 어레이는 기판에 대하여 수직한 복수의 메모리 스트링들을 포함하는 것을 특징으로 하는 프로그램 방법.
  17. 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    복수의 프로그램 상태 각각에 대응하는 복수의 구동 전압을 설정하는 단계;
    외부로부터 상기 멀티 비트 데이터를 수신하는 단계;
    제1 프로그램 전압을 기초로 메모리 셀들을 제1 프로그램 상태로 프로그램하는 제1 프로그램 단계; 및
    제2 프로그램 전압을 기초로 제1 프로그램 상태로 프로그램된 메모리 셀들의 일부를 제2 프로그램 상태로 프로그램하는 제2 프로그램 단계를 포함하고,
    상기 제1 프로그램 단계 및 상기 제2 프로그램 단계 각각은, 상기 메모리 셀들을 프로그램 속도에 따라 세 개의 셀 그룹으로 구분하여 프로그램하며,
    상기 제1 프로그램 단계는,
    상기 제1 프로그램 전압을 상기 메모리 셀들에 인가하는 단계;
    상기 메모리 셀들을 검증 독출하여 상기 메모리 셀들의 문턱 전압 분포를 기초로 상기 메모리 셀들을 세 개의 셀 그룹으로 구분하는 단계; 및
    상기 세 개의 셀 그룹 중 메모리 셀들의 상기 문턱 전압 분포의 최상위 영역에 대응하는 제1 셀 그룹을 제외한 제2 셀 및 제3 셀 그룹의 메모리 셀들에 상기 제1 프로그램 전압보다 레벨이 높은 2차 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 동작 방법.
  18. 삭제
  19. 제17 항에 있어서,
    상기 제2 셀 그룹의 프로그램 속도는 상기 제1 셀 그룹의 프로그램 속도보다 느리고, 상기 제3 셀 그룹의 프로그램 속도보다 빠르며, 상기 제2 셀 그룹의 문턱 전압 범위는 상기 제1 셀 그룹 및 상기 제3 셀 그룹의 문턱 전압 범위보다 좁은 것을 특징으로 하는 동작 방법.
  20. 제17 항에 있어서, 상기 복수의 구동 전압을 설정하는 단계는,
    상기 복수의 프로그램 상태 각각에 대응하는 프로그램 전압들, 검증 전압들 및 오프셋 전압들 중 적어도 하나를 설정하는 것을 특징으로 하는 동작 방법.
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