KR102175039B1 - 불휘발성 메모리 장치의 데이터 기입 방법 - Google Patents

불휘발성 메모리 장치의 데이터 기입 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치의 데이터 기입 방법은, 제1 워드라인에 대한 제1 행 어드레스와 프로그램 명령을 수신하는 단계, 상기 제1 워드라인에 연결된 제1 메모리 셀들에 대한 부분 프로그램을 수행하는 단계, 상기 제1 워드라인에 인접한 제2 워드라인에 연결된 제2 메모리 셀들에 대한 부분 프로그램을 수행하는 단계, 상기 제1 메모리 셀들에 대한 프로그램 검증을 수행하는 단계, 및 상기 프로그램 검증의 결과에 기초하여 상기 제1 메모리 셀들에 대한 추가 프로그램을 수행하는 단계를 포함한다.

Description

불휘발성 메모리 장치의 데이터 기입 방법{METHOD OF WRITING DATA IN NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 데이터 기입 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM (Electrically Erasable and Programmable ROM)을 포함한다.
EEPROM의 동작은 메모리 셀에 데이터를 기입(write)하는 프로그램 모드(program mode), 메모리 셀에 저장된 데이터를 판독하는 독출 모드(read mode), 및 저장된 데이터를 삭제하여 메모리 셀을 초기화하는 소거 모드(erase mode)로 구분될 수 있다. 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식에서는 일반적으로 검증이 완료될 때까지 검증 동작과 검증 후의 재 프로그램 동작이 반복된다.
멀티 레벨 셀(MLC, Multi-Level Cell)의 프로그램이란 하나의 메모리 셀에 2비트 이상을 저장하는 것을 말한다. 하나의 MLC에 N 비트가 저장되는 경우, 각각의 MLC의 문턱 전압 산포는 2N개로 세분화되어 각각의 문턱 전압 산포가 N 비트의 데이터를 표현한다. 예를 들어, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 경우, 메모리 셀의 문턱 전압 산포는 4개로 세분화된다. MLC에 기입되는 데이터의 비트값 '0'이 프로그램 허용을 나타내고, '1'이 프로그램 금지를 나타내는 경우에는, 상기 4개의 문턱 전압들을 갖는 MLC의 상태들은 문턱 전압이 낮은 순서로 2비트 데이터 '11', '10', '01' 및 '00'을 나타낸다. 이 경우, '11'은 프로그램되지 않고 소거된 채로 남아 있는 MLC의 상태를 나타낸다.
프로그램을 거치면서 인접 워드라인 간 플로팅 게이트 커플링(Floating Gate Coupling)을 주게 되는데 이로 인해 산포 왜곡(distribution distortion)이 발생한다. 산포 왜곡이 심할 경우 정확한 데이터가 기입되지 않아 독출 오류가 발생될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 부분 프로그램을 통해 프로그램 전후의 문턱전압 최대 변동폭을 줄임으로써 워드라인 커플링 영향을 감소할 수 있는 불휘발성 메모리 장치 및 그 데이터 기입 방법을 제공하는 데 있다.
본 발명의 다른 목적은 부분 프로그램의 다양한 접근 방법을 제시하여 래치의 수와 데이터 로딩 시간의 오버헤드를 함께 고려하여 선택할 수 있는 불휘발성 메모리 장치 및 그 데이터 기입 방법을 제공하는 데 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 데이터 기입 방법은, 제1 워드라인에 대한 제1 행 어드레스와 프로그램 명령을 수신하는 단계; 상기 제1 워드라인에 연결된 제1 메모리 셀들에 대한 부분 프로그램을 수행하는 단계; 상기 제1 워드라인에 인접한 제2 워드라인에 연결된 제2 메모리 셀들에 대한 부분 프로그램을 수행하는 단계; 상기 제1 메모리 셀들에 대한 프로그램 검증을 수행하는 단계; 및 상기 프로그램 검증의 결과에 기초하여 상기 제1 메모리 셀들에 대한 추가 프로그램을 수행하는 단계를 포함한다.
실시예로서, 상기 부분 프로그램은 제 1 프로그램 전압을 상기 제 1 워드라인 및 상기 제 2 워드라인에 인가하여 수행되고, 상기 추가 프로그램은 상기 제 1 프로그램 전압보다 높은 제2 프로그램 전압부터 순차적으로 증가하는 펄스 전압들을 상기 제 1 워드라인에 인가하여 수행될 수 있다.
실시예로서, 상기 추가 프로그램은 검증 결과에 따라 상기 제1 워드라인에 상기 펄스 전압들과 검증 전압을 교대로 인가하여 수행될 수 있다.
실시예로서, 상기 불휘발성 메모리 장치의 데이터 기입 방법은, 상기 제 1 메모리 셀들에 대한 추가 프로그램이 완료된 후, 상기 제2 워드라인에 대한 제2 행 어드레스와 프로그램 명령을 수신하는 단계; 상기 제 2워드라인에 인접한 제3 워드라인에 연결된 제3 메모리 셀들에 대한 부분 프로그램을 수행하는 단계; 상기 제2 메모리 셀들에 대한 프로그램 검증을 수행하는 단계; 및 상기 프로그램 검증의 결과에 기초하여 상기 제 2 메모리 셀들에 대한 추가 프로그램을 수행하는 단계를 더 포함할 수 있다.
실시예로서, 제1 프로그램 데이터를 수신하여 래치부에 저장하고, 상기 저장된 제1 프로그램 데이터에 기초하여 상기 제1 메모리 셀들에 대한 부분 프로그램을 수행하고, 상기 제1 메모리 셀들에 대한 부분 프로그램이 완료된 후, 제 2 프로그램 데이터를 수신하여 상기 래치부에 저장하고, 상기 저장된 제2 프로그램 데이터에 기초하여 상기 제2 메모리 셀들에 대한 부분 프로그램을 수행할 수 있다.
실시예로서, 상기 제2 메모리 셀들에 대한 부분 프로그램이 완료된 후, 상기 제 1 프로그램 데이터를 재수신하여 상기 래치부에 저장하고, 상기 저장된 제1 프로그램 데이터에 기초하여 상기 제1메모리 셀들에 대한 추가 프로그램을 수행할 수 있다.
실시예로서, 상기 추가 프로그램의 검증 결과에 기초하여 상기 제1 메모리 셀들에 대한 프로그램이 완료된 것으로 판단될 때까지, 상기 추가 프로그램을 위한 데이터 입력 없이 상기 래치부에 저장된 상기 제1 프로그램 데이터에 기초하여 상기 제1워드라인에 펄스 전압들을 순차적으로 인가하여 상기 제1메모리 셀들에 대한 추가 프로그램을 수행할 수 있다.
실시예로서, 제 1 프로그램 데이터를 수신하여 제1 래치부에 저장하고, 제 2 프로그램 데이터를 수신하여 제2 래치부에 저장 하고, 상기 저장된 제 1 프로그램 데이터에 기초하여 상기 제1 메모리 셀들에 대한 부분 프로그램을 수행하고, 상기 저장된 제2 프로그램 데이터에 기초하여 상기 제2 메모리 셀들에 대한 부분 프로그램을 수행하고, 상기 저장된 제1 프로그램 데이터에 기초하여 상기 제1 메모리 셀들에 대한 추가 프로그램을 수행할 수 있다.
실시예로서, 상기 저장된 제1 프로그램 데이터는 상기 제1 메모리 셀들에 대한 부분 프로그램과 추가 프로그램의 수행에 모두 사용되고, 상기 저장된 제 2 프로그램 데이터는 상기 제2 메모리 셀들에 대한 부분 프로그램의 수행에만 사용될 수 있다.
실시예로서, 상기 불휘발성 메모리 장치의 데이터 기입 방법은, 상기 제 1 메모리 셀들에 대한 추가 프로그램이 완료된 후, 상기 제 2 워드라인에 대한 제2 행 어드레스와 프로그램 명령을 수신하는 단계; 상기 제2 워드라인에 인접한 제3 워드라인에 연결된 제3 메모리 셀들에 대한 부분 프로그램을 수행하는 단계; 상기 제2 메모리 셀들에 대한 프로그램 검증을 수행하는 단계; 및 상기 프로그램 검증의 결과에 기초하여 상기 제2 메모리 셀들에 대한 추가 프로그램을 수행 하는 단계를 더 포함할 수 있다.
실시예로서, 상기 복수의 메모리 셀들은 각각 적어도 2비트 이상의 데이터 비트들을 저장하는 멀티 레벨 셀들일 수 있다.
실시예로서, 상기 복수의 메모리 셀들의 각각이 N개의 데이터 비트들을 저장하고 2N개의 데이터 상태들로 프로그램이 완료 될 때, 상기 부분 프로그램은 상기 데이터 상태들에 각각 대응하는 2N-1개의 펄스 전압들로 이루어진 제1 프로그램 전압 펄스 세트를 상기 제1 워드라인 및 상기 제2 워드라인에 인가하여 수행되고, 상기 추가 프로그램은 상기 데이터 상태들에 각각 대응하고 상기 제1 프로그램 전압 펄스 세트의 전압 레벨로부터 순차적으로 증가하는 2N-1개의 펄스 전압들로 이루어진 제2 프로그램 전압 펄스 세트를 상기 제1 워드라인에 인가하여 수행될 수 있다.
실시예로서, 상기 프로그램 검증은 상기 데이터 상태들에 각각 대응하는 2N-1개의 검증 전압들로 이루어진 검증 전압 펄스 세트를 상기 제1 워드라인에 인가하여 수행될 수 있다.
실시예로서, 상기 추가 프로그램은 상기 각각의 데이터 상태에 대응하는 검증 결과에 따라 상기 제1 워드라인에 상기 제2 프로그램 전압 펄스 세트와 상기 검증 전압 펄스 세트를 교대로 인가하여 수행될 수 있다.
실시예로서, 상기 불휘발성 메모리 장치는 각각의 비트라인마다 각각의 감지 증폭기가 연결될 수 있다.
실시예로서, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들은 각각 반도체 기판과 수직 방향으로 형성되는 버티컬 스트링으로 구현될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법에서는 부분 프로그램에 의해 프로그램 전후의 문턱전압의 차이를 감소시킬 수 있으므로 워드라인 커플링에 의한 영향을 감소하여 산포 왜곡 및 독출 오류를 줄일 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 2A는 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 2B는 도 2A의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 3A 내지 3C는 일반적인 플래시 메모리의 프로그램에 따른 문턱 전압 산포를 예시적으로 보여주는 도면들이다.
도 4A 및 4B는 플래시 메모리의 리프로그램에 따른 문턱 전압 산포를 예시적으로 보여주는 도면들이다.
도 5A 내지 5D와 도 6A 내지 6C는 본 발명의 실시예들에 따른 부분 프로그램 방식을 도입한 데이터 기입에 따른 문턱 전압 산포를 예시적으로 보여주는 도면들이다.
도 7은 본 발명의 실시예들에 따른 부분 프로그램 방식을 도입한 데이터 기입 시에 인가되는 전압들을 예시적으로 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 부분 프로그램 방식을 도입하여 멀티 레벨 셀 (MLC)의 데이터 기입 시에 인가되는 전압들을 예시적으로 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 10은 도 9의 방법을 수행할 때에 데이터 로딩 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 12는 도 11의 방법을 수행 할 때에 데이터 로딩 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 카드를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 SSD를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16은 3차원 플래시 셀 어레이를 나타내는 회로도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto-resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀 전달 토크 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 불휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimensional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여, 낸드 플래시 메모리 장치를 중심으로 본 발명의 실시예들에 따른 데이터 기입 방법을 설명한다.
도 1은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 1을 참조하면, 행 어드레스와 프로그램 명령을 수신한다(단계 S110). 프로그램 명령과 함께 입력된 어드레스는 비트라인을 선택하는 열 어드레스와 워드라인을 선택하는 행 어드레스를 포함 할 수 있다. 행 어드레스 기초하여 선택된 선택 워드라인(또는 제1 워드라인)에 연결된 복수의 메모리 셀들(이하, 선택 메모리 셀들 또는 제1 메모리 셀들)에 대한 부분 프로그램을 수행한다(단계 S120). 예를 들어 플래시 메모리 장치의 경우 프로그램 동작은 외부 컨트롤러로부터 프로그램커맨드와 어드레스를 입력 받아 입력된 행 어드레스에 따라 프로그램을 수행하기 위한 워드라인을 선택할 수 있다. 선택 워드라인과 각 비트라인에 일정한 전압을 인가하여 플래시 메모리 셀의 플로팅 게이트로 전자를 이동시켜 문턱전압을 변경하여 프로그램하는 방식으로 데이터 기입 동작이 수행될 수 있다. 선택 워드라인에는 프로그램 전압이 인가되고, 선택 되지 않은 워드라인에는 프로그램 패스전압이 인가된다.
기입 데이터에 따라서 각 비트 라인에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가함으로써 프로그램하고자 하는 상태에 해당하는 타겟 메모리 셀들이 결정 될 수 있다. 부분 프로그램은 선택 워드라인에 한 번의 프로그램전압 펄스를 인가하여 프로그램하는 방식으로 수행 할 수 있다. 부분 프로그램을 수행 할 때, 선택 메모리 셀들의 문턱전압은 프로그램이 완료될 때의 타겟 문턱전압 보다 낮은 상태일 수 있다.
상기 부분 프로그램이 수행된 후 상기 선택 워드라인의 인접한 워드라인(또는 제2 워드라인)에 연결된 메모리 셀들에 대한 부분 프로그램을 수행한다(단계 S130). 상기 인접한 워드라인은 선택워드라인의 위 또는 아래에 인접한 워드라인이며, 상기 인접한 워드라인에 연결된 메모리 셀들(이하, 인접 메모리 셀들 또는 제2 메모리 셀들)은 상기 선택 워드라인에 연결된 선택 메모리 셀들의 프로그램에 따라 문턱 전압에 변화가 생기면 커플링 영향을 받아 인접 메모리 셀들의 문턱전압의 산포가 넓어진다. 이에, 상기 선택 워드라인의 부분 프로그램 후 발생한 커플링의 영향을 받은 인접 메모리 셀들에 대한 부분 프로그램을 수행 하여 커플링 영향을 상쇄 시킨다.
상기 인접한 워드라인의 부분 프로그램이 완료 된 후, 상기 선택 메모리 셀들에 대한 프로그램 검증을 수행한다(단계 S140). 프로그램 검증이란, 프로그램이 수행되었던 메모리 셀들의 문턱전압을 측정하여 프로그램 완료 여부를 확인하는 것으로서, 선택워드라인에 검증전압을 인가하여 선택 메모리 셀들의 온/오프를 판단한다. 검증 결과 선택 메모리 셀이 온 셀로 판단되면, 상기 메모리 셀의 문턱 전압이 검증 전압 보다 낮은 것으로 검증 실패이며, 추가 프로그램이 진행된다. 상기 선택 메모리 셀이 오프 셀로 판단되면, 검증 성공이며, 추가 프로그램이 진행되지 않는다.
상기 프로그램 검증의 결과에 기초하여 선택 메모리 셀들에 대한 추가 프로그램을 수행한다(단계 S150). 상기 선택 메모리 셀들의 검증 결과가 검증 실패이면, 상기 선택 메모리 셀들에 대한 추가 프로그램이 수행된다. 추가 프로그램은 상기 선택 메모리 셀들에 부분 프로그램하기 위해 인가되었던 전압 보다 높은 값의 프로그램 전압 값을 갖는 추가 프로그램 펄스를 상기 선택 워드라인에 인가하여 프로그램하는 것이다. 상기 추가 프로그램 펄스의 인가 후, 프로그램 검증 결과 실패이면 프로그램 전압 값을 더 증가시킨 추가 프로그램 펄스로 상기 선택 메모리 셀들을 프로그램한다. 상기 추가 프로그램 펄스의 전압 레벨은 프로그램 검증 결과에 따라 검증 실패이면 순차적으로 증가한다. 검증 실패인 경우, 프로그램 및 검증 수행 과정을 반복하고, 검증 성공이면 추가 프로그램 수행 동작을 종료 한다.
도 2A 는 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 나타내는 블록도이고, 도 2B는 도 2A의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다. 도 2A 및 도 2A에는 설명의 편의를 위하여 불휘발성 메모리 장치의 일 예로서 플래시 메모리 장치, 특히 낸드 플래시 메모리 장치가 도시되어 있다.
도 2A 및 도 2B를 참조하면, 플래시 메모리 장치(100)는 1-비트 데이터 정보 또는 N-비트 데이터 정보(N은 1 보다 큰 정수)를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110), 기입 독출 회로(120), 행 선택회로(140) 및 컨트롤 회로(150)를 포함할 수 있다.
셀 당 1-비트 데이터 정보를 저장하는 메모리 셀을 싱글 레벨 셀(single-level cell; SLC)이라 하고 셀 당 N-비트 데이터 정보를 저장하는 메모리 셀을 멀티 레벨 셀(multi-level cell; MLC)이라 한다. 메모리 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 부가 정보(예를 들면, 플래그 정보, 에러 정정 코드, 디바이스 코드, 메이커 코드, 페이지 정보 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 N-비트 데이터가 저장될 수 있고, 스페어 영역에는 1-비트 데이터 또는 N-비트 데이터가 저장될 수 있다.
셀 어레이(110)는 복수의 행들(또는 워드라인들)과 복수의 열들(또는 비트 라인들)의 교차점들에 배열된 메모리 셀들을 포함할 수 있다. 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks)을 구성할 수 있다. 각각의 메모리 블록에 포함된 메모리 셀들은 도 2B에 도시된 바와 같이 낸드 (NAND) 스트링 구조를 가질 수 있다. 본 발명에서는 낸드 스트링 구조를 가지는 멀티 레벨 셀(MLC) 플래시 메모리의 데이터 기입 방법에 대해 예시적으로 설명될 것이다. 그러나 아래에서 설명될 본 발명의 데이터 기입 방법은 특정 형태의 플래시 메모리에만 국한되지 않으며, 노어(NOR) 구조를 포함하여 다양한 형태의 플래시 메모리에 적용될 수 있으며, 나아가 플래시 메모리 이외의 다른 형태의 불휘발성 메모리 장치에 적용될 수 있다.
도 2B를 참조하면, 하나의 메모리 블록(101)에는 복수의 열들 또는 비트 라인들(BL1~BLn)에 각각 대응하는 복수의 스트링들이 포함될 수 있다. 각 스트링(111)에는 스트링 선택 트랜지스터(SST), 복수 개의 메모리 셀들(M1~Mm), 그리고 접지 선택 트랜지스터(GST)가 포함될 수 있다. 도 2B에는 하나의 스트링에 대해 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST)가 구비되는 예가 도시되어 있다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인(drain)은 대응하는 비트 라인에 연결되고, 접지 선택트랜지스터(GST)의 소오스(source)는 공통 소오스 라인(CSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수 개의 메모리 셀들(M1~Mm)이 직렬 연결될 수 있다.
동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL1~WLm)과 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어될 수 있다. 메모리 셀들(M1~Mm)은 대응하는 워드라인(WL1~WLm)을 통해 인가되는 전압에 의해서 제어될 수 있다. 각각의 워드라인(WL1~WLm)에 접속된 메모리 셀들은 한 페이지 또는 복수 개의 페이지 분량에 해당되는 데이터를 저장할 수 있고, 또는 한 페이지 보다 작은 서브 페이지의 데이터를 저장할 수도 있다. 각각의 워드라인(WL1~WLm)에 접속된 메모리 셀들에서 수행되는 프로그램 단위는 특정 형태에 국한되지 않고 다양한 형태로 결정될 수 있다.
예시적인 실시예에 있어서, 낸드형 플래시 메모리의 기입 또는 독출 동작은 페이지 단위로 수행되고, 프로그램된 데이터의 소거 동작은 페이지가 여러 개 모인 단위인 블록 단위로 수행될 수 있다. 셀 당 N 비트의 데이터가 저장되는 멀티 레벨 셀의 경우, 각각의 비트에 대한 프로그램 동작이 각각 독립적으로 수행될 수 있다.
다시 도 2A를 참조하면, 컨트롤 회로(150)는 플래시 메모리 장치(100)의 기입, 소거, 및 독출 동작과 관련된 제반 동작을 제어할 수 있다. 프로그램될 데이터는 컨트롤 회로(150)의 제어에 따라 버퍼를 통해 기입 독출 회로(120)로 로딩될 수 있다. 프로그램이 실행되는 구간 동안 컨트롤 회로(150)는 행 선택회로(140), 기입 독출 회로(120)를 제어하여, 선택된 워드라인으로 프로그램 전압(Vpgm)이, 비선택된 워드라인들로 패스 전압(Vpass)이, 그리고 메모리 셀들이 형성된 벌크에 벌크 전압(예를 들어, 0V)이 인가되도록 할 수 있다.
프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 발생될 수 있다. 프로그램 전압(Vpgm)의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분(ΔV) 만큼 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들(Vpgm)의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 컨트롤러) 또는 내부(예를 들면, 제어회로(150))의 제어에 따라 다양한 형태로 결정될 수 있다.
도 2A에서, 컨트롤 회로(150)는 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vvfy), 독출 전압(Vread) )과, 메모리 셀들이 형성된 벌크로 공급될 벌크 전압을 발생할 수 있다. 행 선택회로(140)는 컨트롤 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있다. 행 선택회로(140)는 컨트롤 회로(150)의 제어에 응답해서 상응하는 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
기입 독출 회로(120)는 컨트롤 회로(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증 독출 동작 및 정상 독출 동작의 경우 기입 독출 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 감지 증폭기로서 동작할 수 있다. 정상 독출 동작시 기입 독출 회로(120)로부터 읽혀진 데이터는 버퍼를 통해 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력되는 반면, 검증 독출 동작시 읽혀진 데이터는 패스/패일 검증 회로로 제공될 수 있다.
기입 동작의 경우, 기입 독출 회로(120)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 기입 독출 회로(120)는 기입 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 기입 독출 회로(120)는 열들(또는 비트 라인들) 또는 열 쌍들(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들로 구성될 수 있다.
선택된 워드라인에 접속된 메모리 셀들을 프로그램할 때, 선택된 워드라인으로는 프로그램 전압(Vpgm)과 검증 전압(Vvfy)이 교대로 제공될 수 있다. 검증 동작시 선택된 메모리 셀들 각각에 접속된 비트 라인들이 프리차지될 수 있다. 그리고 프리차지된 비트 라인의 전압 변화가 대응되는 페이지 버퍼를 통해 감지될 수 있다. 검증 독출 동작시 감지된 데이터는 패스/패일 검증 회로로 제공되어, 메모리 셀들의 프로그램 성공 여부가 판단될 수 있다. 아래에서 상세히 설명되겠지만, 본 발명의 플래시 메모리는 프로그램 동작시 컨트롤 회로(150)의 제어 따라서 프로그램 검증 동작(program verify operation)을 선택적으로 수행할 수 있다.
도 3A 내지 3C는 일반적인 플래시 메모리의 프로그램에 의한 워드라인 커플링에 의한 셀 문턱 전압 변화를 예시적으로 보여주는 도면들이다. 도 3A 내지 3C는 일반적인 메모리 장치의 프로그램에 따라 형성될 수 있는 문턱 전압 산포가 예시적으로 도시되어 있다. 일 예로서, 도 3에는 1비트 프로그램 또는 SLC 프로그램에 따른 문턱 전압 산포가 표시되어 있다. 가로축은 문턱전압을 나타내고 세로축은 셀 수 (Number of cells)를 나타낸다.
도 3A를 참조하면, 도시한 바와 같이 먼저 워드라인(WL(N))과 인접한 워드라인 (WL(N+1))은 프로그램이 수행되기 전에 소거(Erase) 상태(E0)에 있다. 이어서 도 3B에 도시한 바와 같이, 먼저 워드라인 (WL(N))을 1차 프로그램하면 E0 상태로부터 P0 상태로 문턱전압이 이동된다. 이에 워드라인(WL(N))에 연결된 셀들의 문턱전압 변경이 워드라인 커플링에 의해 워드라인 (WL(N+1))에 영향을 주게 된다. 그러므로 워드라인 (WL(N+1))의 연결된 셀들의 문턱전압의 상태, 즉 E0 상태의 셀들의 문턱전압의 산포가 실선에서 점선의 산포로 이동된다. 이어서, 도 3C에 도시한 바와 같이 워드라인 (WL(N+1))을 SLC 프로그램하면 E0 상태로부터 P0 상태로 문턱전압이 변화 된다. 이에 워드라인 커플링에 의해 워드라인 (WL(N))의 E0 및 P0상태는 실선의 산포에서 점선의 산포로 확장 된다. 도시한 바와 같이 워드라인 (WL(N))에 연결된 셀들의 E0, P0의 산포가 점선으로 확장되어 독출 동작시 독출 마진(read margin)의 감소로 인하여 독출 오류가 발생될 수 있다. 본 발명의 실시예들에 따라서 워드라인의 프로그램 커플링 영향을 감소할 수 있고, 독출 동작의 신뢰성이 향상될 수 있다.
도 4A 및 4B는 플래시 메모리의 리프로그램에 따른 문턱 전압 산포의 변화를 예시적으로 보여주는 도면들이다.
도 4A는 워드라인(WL(N+1))에 SLC 프로그램 수행 후, 워드라인 (WL(N))에 리프로그램을 수행하기 전의 워드라인 (WL(N+1))과 워드라인 (WL(N))의 셀들의 문턱 전압 산포이며 도 3C를 참조하여 설명한 바와 같다. 도 4B를 참조하면, 워드라인(WL(N))이 받은 워드라인(WL(N+1))에 의한 프로그램 커플링을 상쇄하기 위해 리프로그램(Reprogram)을 수행할 수 있다. 리프로그램이란, 인접 워드라인의 프로그램 후에 문턱전압 변동에 의해 선택 워드라인의 문턱전압의 산포가 영향을 받은 경우 좀 더 높은 검증 전압을 활용하여 선택워드라인에 다시 프로그램을 수행하는 것이다. 예를 들어, 리프로그램 이전의 SLC프로그램을 수행할 때 검증전압(Vvfy)의 레벨(Vfy1)이 1.0V 이었다고 하면 리프로그램시 사용하는 검증전압의 레벨(Vfy2)은 1.2V가 될 수 있다. 리프로그램시 검증 전압의 레벨을 증가시켜서 프로그램을 수행하면, 인접 워드라인의 프로그램 커플링의 영향만큼 증가한 P0상태의 문턱전압 산포의 폭이 검증전압의 증가분만큼 축소된다. 리프로그램을 수행하면 결과적으로 프로그램 상태인 P0의 산포가 줄어들어서 인접 워드라인의 커플링 효과가 상쇄 되지만, 리프로그램 하는 비교적 긴 시간이 추가로 필요하게 되어 플래시 메모리 장치의 성능이 저하 될 수 있다.
도 5A 내지 5D는 본 발명의 실시예들에 따른 부분 프로그램 방식을 도입한 데이터 기입에 따른 문턱 전압 산포를 예시적으로 보여주는 도면들이다.
도 5A는 워드라인 (WL(N))에 연결된 셀들을 프로그램하기 위해 첫 번째 프로그램 루프(loop)의 프로그램 펄스가 한번 인가되고 난 후의 셀들의 문턱 전압 산포를 나타낸다. 이와 같이 한번의 프로그램 펄스를 인가하여 셀들의 문턱전압을 이동 시키는 것을 부분 프로그램 이라고 한다. 일반적으로 프로그램 동작 수행시 프로그램 펄스를 인가하고 검증 펄스를 인가하는 동작들의 세트를 프로그램 루프라고 하며, 검증결과 검증 실패인 경우 프로그램 전압은 ISPP에 따라 증가되고 검증 전압은 이전의 루프 때와 동일한 레벨로 검증을 수행하는 추가적인 프로그램 루프가 수행 된다. 검증결과 검증성공인 경우 추가적인 프로그램 루프가 수행되지 않고 프로그램이 종료 된다. E0의 상태에 있던 셀들이 한번의 프로그램 펄스가 인가되었을 때 문턱전압의 산포는 부분프로그램 산포인 PreP0 로 변경 된다. 이때, 셀들의 문턱 전압 이동이 가장 크다. 따라서 인접 워드라인(WL(N+1))이 받는 프로그램 커플링 영향도 이때가 가장 크다. 워드라인 (WL(N+1))에 연결된 셀들은 프로그램 이전 상태이기 때문에 E0의 실선모양의 문턱전압 산포를 가지고 있다가 워드라인 (WL(N))의 첫 번째 프로그램 루프의 프로그램 펄스가 한번 인가 되었을 때 프로그램 커플링의 영향을 받아 점선 모양의 문턱전압 산포로 확장된다.
이와 같은 부분 프로그램에 이어서 워드라인 (WL(N))에 대한 첫 번째 프로그램 루프의 검증을 수행하지 않고, 도 5B에 도시한 바와 같이, 워드라인(WL(N+1))에 프로그램 펄스를 인가하여 부분 프로그램을 수행 한다. 워드라인(WL(N+1))에 연결된 셀들의 문턱 전압을 소거된 E0의 상태에서 부분 프로그램 상태인 PreP0 상태로 문턱전압을 변경 시킨다. 워드라인(WL(N+1))에 연결된 셀들의 문턱전압이 E0보다 높은 전압 값으로 변경되어서 워드라인(WL(N))의 첫 번째 프로그램 펄스 인가로 인해 발생되었던 프로그램 커플링 효과가 상쇄된다. 워드라인(WL(N+1))에 연결된 셀들의 문턱전압이 부분 프로그램 상태인 PreP0로 변경되면, 워드라인(WL(N))에 연결된 셀들은 인접 워드라인(WL(N+1))의 문턱 전압의 값이 높아짐에 따라 워드라인 커플링 영향을 받게 되어 문턱 전압이 실선에서 점선의 상태로 변경된다.
이어서 도 5C를 참조하면, 워드라인(WL(N))에 프로그램 검증을 수행하고 검증 실패이면 추가 프로그램 루프를 수행하여 최종 프로그램 상태인 P0에 해당하는 문턱전압 산포를 생성한다.
도 5D는 워드라인 (WL(N+1))에 프로그램이 수행 되었을 때, 워드라인 (WL(N+1))의 문턱 전압 산포 변화를 나타낸다. 도 5D를 참조하면, 워드라인 (WL(N))에 프로그램을 수행 할 때, 워드라인(WL(N+1))에 연결된 셀들에 대하여 부분 프로그램을 수행하여 PreP0의 상태로 문턱 전압을 변경 시켜 놓았고, 워드라인(WL(N+1))에 연결된 셀들에 프로그램이 수행되면 PreP0의 상태에 있던 문턱 전압 산포가 P0로 이동한다. 워드라인 (WL(N+1))의 셀들은 이전에 미리 PreP0상태로 있었기 때문에 워드라인 (WL(N))이 받는 프로그램 커플링 영향은 미비하다. 본 실시 예에서는 부분 프로그램을 프로그램 수행시, 첫 번째 루프에서 수행 되는 것으로 기술하였으나 여기에만 국한 되는 것은 아니다.
도 6A 내지 6C는 본 발명에 따른 또 다른 부분 프로그램 방식을 도입한 데이터 기입에 따른 문턱 전압 산포를 예시적으로 보여주는 도면들이다.
도 6A를 참조하면, 워드라인(WL(N))은 프로그램이 완료된 상태이고, 워드라인 (WL(N+1))은 부분 프로그램만 수행된 상태이다. 새로운 프로그램 명령에 따라 워드라인 (WL(N+1))이 선택되어 프로그램을 수행하게 된다면 워드라인 (WL(N+1))은 첫 번째 프로그램 루프 때, 부분 프로그램이 수행 된다. 이전의 워드라인(WL(N))의 부분프로그램 단계에서 생성된 점선의 PreP0의 문턱전압 산포는 실선의 PreP0의 문턱전압 산포로 변경된다. 워드라인 (WL(N+1))이 부분 프로그램으로 문턱 전압이 변경되면 워드라인 (WL(N+2))는 프로그램 커플링의 영향을 받아 실선의 E0의 문턱전압 산포에서 점선은 E0 문턱 전압 산포로 산포의 범위가 확장 된다.
이어서 도 6B에 도시된 바와 같이, 워드라인 (WL(N+2))가 받은 프로그램 커플링 영향을 상쇄하기 위하여 워드라인(WL(N+2))에 부분 프로그램을 수행한다. 부분 프로그램의 수행 방식은 도 5에서 이미 설명 하였으므로 중복된 설명은 생략한다. 워드라인(WL(N+2))에 연결된 셀들의 문턱전압 산포는 E0에서 부분 프로그램 문턱전압 산포 PreP0로 변경된다. 문턱전압이 E0 보다 더 높은 전압 값을 갖는 PreP0로 변경됨에 따라 인접 워드라인의 프로그램에 인한 커플링의 영향은 감소하게 된다. 워드라인(WL(N+2))에 연결된 셀들의 문턱 전압이 부분 프로그램 상태인 PreP0으로 높아짐에 따라 워드라인(WL(N+1))에 연결된 셀들이 워드라인 커플링 영향을 받아서 해당 셀들의 문턱 전압의 분포가 점선과 같이 변경된다.
이어서 도 6C에 도시된 바와 같이, 워드라인(WL(N+2))의 부분 프로그램 후, 워드라인(WL(N+1))의 추가 프로그램을 수행한다. 추가 프로그램이란, 부분 프로그램 이후 검증 실패이면 추가 프로그램 루프를 수행하여 프로그램 검증 성공이 될 때까지 프로그램을 수행하는 것이다. 워드라인 (WL(N+1))의 추가 프로그램이 수행되면 문턱전압의 산포가 PreP0에서 P0로 변경 되어 프로그램이 완료 된다. 본 실시 예에서는 부분 프로그램을 프로그램 수행시, 첫 번째 루프에서 수행 되는 것으로 기술하였으나 여기에만 국한 되는 것은 아니다. 플래시 메모리 장치의 특성에 따라 두 번째나 세 번째 혹은 다른 프로그램 루프를 수행 할 때 부분 프로그램을 수행 할 수 있다. 도 6A에 기술된 워드라인(WL(N+1))에 수행되는 부분 프로그램은 경우에 따라 생략 될 수도 있다.
도 7은 본 발명의 실시예들에 따른 부분 프로그램 방식을 도입한 데이터 기입 시에 인가되는 전압들을 예시적으로 나타내는 도면이다. 도 7에서, 가로 축은 시간(T)을 나타내고, 세로축은 전압(V)을 나타낸다. 도 7을 참조하면, 첫 번째 프로그램 루프(Loop 1)에서 선택된 워드라인(WL(N))에 프로그램 전압(Vpgm)이 인가되어 부분프로그램을 수행한다. 동시에 인접 워드라인(WL(N+1))에는 프로그램 패스 전압(Vpass)이 인가된다. 이후에, 인접한 워드라인(WL(N+1))에 프로그램전압(Vpgm)이 인가되어 부분프로그램을 수행한다. 동시에 선택 워드라인(WL(N))에 프로그램 패스 전압(Vpass)이 인가된다. 이후에, 선택 워드라인(WL(N))에 검증 전압(Vvfy)이 인가될 수 있다. 검증 전압은 메모리 셀들의 문턱 전압들이 목표 레벨에 도달하였는지를 판별하는 전압일 수 있다.
검증 전압이 인가된 후에, 프로그램 페일, 즉 검증 실패인 메모리 셀들이 선택 워드라인(WL(N))에 존재하면, 추가 프로그램이 수행될 수 있다. 이 때, 프로그램 전압(Vpgm)의 레벨은 전압 증분(△V = P1 ?? P0)만큼 증가될 수 있다. 이후에, 검증전압이 인가될 수 있다.
선택 워드라인(WL(N))에 연결된 메모리 셀들이 프로그램 패스, 즉 검증 성공이 될 때까지, 추가적으로 프로그램 루프2(Loop 2)부터 루프 K (loop K, K는 2보다 큰 정수)까지 프로그램 전압(Vpgm)과 검증 전압(Vvfy)이 반복적으로 선택 워드라인(WL(N))에 인가될 수 있다. 이를 추가 프로그램이라고 한다. 프로그램 전압(Vpgm)이 반복적으로 인가될 때마다, 프로그램 전압(Vpgm)의 레벨은 전압 증분(△V) 만큼 증가 될 수 있다. 즉, ISPP (Incremental Step Pulse Program)가 수행될 수 있다.
이와 같이, 부분 프로그램은 제 1 프로그램 전압(P0)을 제 1 워드라인(W(N)) 및 제 2 워드라인(W(N+1)에 인가하여 수행되고, 추가 프로그램은 제 1 프로그램 전압(P0)보다 높은 제2 프로그램 전압(P1)부터 순차적으로 증가하는 펄스 전압들을 제 1 워드라인(W(N))에 인가하여 수행될 수 있다.
도 8은 본 발명에 따른 부분 프로그램 방식을 도입하여 멀티 레벨 셀 (MLC)의 데이터 기입 시에 인가되는 전압들을 예시적으로 나타내는 도면이다. 도 8에서, 가로 축은 시간(T)을 나타내고, 세로축은 전압(V)을 나타낸다. 도 8을 참조하면, 선택 워드 라인(WL(N))에 프로그램 전압들(Vpgm1~Vpgm3)이 인가된다. 프로그램 전압들(Vpgm1~Vpgm3)은 멀티 페이지를 동시에 프로그램하기 위한 전압들일 수 있다. 프로그램 전압들(Vpgn1~Vpgm3)은 메모리 셀들의 문턱전압들을 목표 레벨에 도달시키기 위한 전압들일 수 있다. 예를 들어, 프로그램 전압 Vpgm1은 2bit data "10"을 프로그램하기 위한 펄스 이고 Vpgm2는 data "01"을 프로그램하기 위한 펄스 이며 Vpgm3는 data "00"을 프로그램하기 위한 펄스 일 수 있다. 이와 같은 데이터 상태들("10", "01", "00")에 각각 대응하는 2N-1개(예를 들어, N=2)의 펄스 전압들을 제1 프로그램 전압 펄스 세트라 할 수 있다.
프로그램 전압들(Vpgm1~Vpgm3)이 선택 워드라인(WL(N))에 인가되어 부분 프로그램을 수행한 후에, 인접 워드라인(WL(N+1))에 프로그램 전압들(Vpgm1~Vpgm3)이 인가되어 부분 프로그램을 수행한다. 이후에, 검증 전압들(Vvfy1~Vvfy3)이 순차적으로 인가될 수 있다. 검증 전압들(Vvfy1~Vvfy3)은 멀티 페이지 데이터를 동시에 검증하기 위한 전압들일 수 있다. 검증 전압들(VFY1~VFY3)은 메모리 셀들의 문턱 전압들이 목표 레벨에 도달하였는지를 판별하는 전압들일 수 있다. 이와 같은 데이터 상태들("10", "01", "00")에 각각 대응하는 2N-1개(예를 들어, N=2)의 검증 전압들을 검증 전압 펄스 세트라 할 수 있다.
선택 워드라인(WL(N))에 검증 전압들(Vvfy1~Vvfy3)이 순차적으로 인가된 후에, 프로그램 페일 즉, 검증 실패인 메모리 셀들(MC)이 존재하면, 추가 프로그램을 수행 할 수 있다. 추가 프로그램 수행시에 선택 워드라인(WL(N))에 프로그램 전압들(Vpgm1~Vpgm3)이 다시 인가될 수 있다. 이때, 프로그램 전압들(Vpgm1~Vpgm3)의 레벨은 전압 증분(△V) 만큼 증가될 수 있다. 이후에, 검증 전압들(Vvfy1~Vvfy3)이 순차적으로 인가될 수 있다.
선택 워드라인(WL(N))에 연결된 메모리 셀들(MC)이 프로그램 패스 즉 검증 성공이 될 때까지, 프로그램 전압들(Vpgm1~Vpgm3)과 검증 전압들(Vvfy1~Vvfy3)이 반복적으로 선택워드라인(WL(N))에 인가될 수 있다. 프로그램 전압들(Vpgm1~Vpgm3)이 반복적으로 인가될 때마다, 프로그램 전압들(Vpgm1~Vpgm3)의 레벨은 전압 증분(△V) 만큼 증가될 수 있다. 즉, ISPP (Incremental Step Pulse Program)가 수행될 수 있다. 이와 같은 데이터 상태들("10", "01", "00")에 각각 대응하고 상기 제1 프로그램 전압 펄스 세트의 전압 레벨들로부터 순차적으로 증가하는 2N-1개의 펄스 전압들을 제2 프로그램 전압 펄스 세트라 할 수 있다.
여기서는 메모리 셀이 2bit을 저장하는 멀티레벨 셀(MLC)인 경우를 예시하였지만, 메모리 셀은 3이상의 비트들을 저장하는 멀티 레벨 셀일 수 있다.
도 9 는 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다. 도 9는 부분 프로그램과 추가 프로그램을 수행 할 때, 데이터를 순차적으로 입력 받는 방법으로 프로그램을 수행하는 실시예를 나타낸다.
도 9를 참조하면, 본 발명에 따른 플래시 메모리 장치의 프로그램 방법은 S210 단계 내지 S310 단계를 포함한다.
S210 단계에서, 플래시 메모리 장치(100, 도 2A 참조)는 프로그램 커맨드(command)를 외부 장치로부터 수신한다. 외부 장치는 플래시 메모리 컨트롤러(200, 도 10 참조)일 수 있다.
S220 단계에서, 플래시 메모리 장치(100)는 제 1 프로그램 주소와 제 1 데이터를 외부 장치로부터 수신한다. 외부 장치는 플래시 메모리 컨트롤러(200)일 수 있다. 이때, 수신된 제 1 데이터는 기입 독출 회로(120, 도 2A 및 2B 참조)내의 페이지버퍼에 포함된 래치에 저장 될 수 있다.
S230 단계에서, 플래시 메모리 장치(100)는 수신된 제1 프로그램 주소에 따라 프로그램을 수행할 선택 워드라인을 결정한다. 이때, 프로그램을 수행하기 위해 프로그램 루프 카운터(i)를 1로 설정한다. 여기서, 설정된 프로그램 루프 카운터(i)는 추가 프로그램 진행시에 그 값이 순차적으로 증가한다. 한편, 앞서 설명한 바와 같이, 선택 워드라인(WL(N))에 연결된 셀들을 제1 프로그램 주소로 수신된 제1 데이터로 부분 프로그램을 수행한다. 이때, 프로그램 루프1을 수행하는 중에 선택 워드라인(WL(N))에 인가된 프로그램 전압(Vpgm)은 순차적으로 증가하는 프로그램 전압들의 레벨들 중에서 가장 낮은 값일 수 있다.
S240 단계에서, 플래시 메모리 장치(100)는 제2 데이터를 외부 장치로부터 수신한다. 외부 장치는 플래시 메모리 컨트롤러(200)일 수 있다. 이때, 수신된 제2 데이터는 기입 독출 회로(120)내의 페이지버퍼에 포함된 래치에 저장 될 수 있다. 여기서, 수신된 제2 데이터를 저장하기 위해서 페이지 버퍼내의 래치들의 리셋(reset)동작이 수행 될 수 있다. 래치들의 리셋 동작은 새로운 데이터를 입력 받기 위해 래치의 저장 상태를 초기화 하는 것이다.
S250 단계에서, 플래시 메모리 장치(100)는 앞서 설명한 바와 같이, 선택 워드라인(WL(N))에 인접한 워드라인(WL(N+1))에 연결된 셀들을 수신된 제2 데이터로 부분 프로그램을 수행한다. 이때, 부분 프로그램을 수행하는 프로그램 전압(Vpgm)의 레벨은 S230단계에서 선택 워드라인에 인가된 프로그램 전압의 레벨과 동일 할 수 있다.
S260 단계에서, 플래시 메모리 장치는 선택 워드라인(WL(N))의 프로그램 검증을 수행한다. 앞서 설명한 바와 같이, 프로그램 검증은 메모리 셀의 문턱전압이 목표 레벨 도달 여부를 확인하는 것이다.
S270 단계에서, 플래시 메모리 장치는 프로그램 검증 성공여부를 판단한다. 프로그램 검증 결과 검증 성공 즉, 프로그램 패스(Pass)이면 S290 단계로 진행되어 프로그램을 종료 한다. 프로그램 검증 결과 검증 실패이면 즉, 프로그램 페일(Fail) 이면 S280 단계가 수행된다.
S280 단계에서, 플래시 메모리 장치는 추가 프로그램을 진행에 앞서 프로그램 루프 카운터(i) 값이 1인지 확인한다. 프로그램 루프카운터의 값이 1인 경우 S300 단계가 수행된다.
S300 단계에서, 프로그램 루프 카운터(i) 값이 1인 경우에 추가 프로그램을 진행하기 위해서 외부 컨트롤러로부터 제1 데이터를 재입력 받는다. 외부 장치는 플래시 메모리 컨트롤러(200)일 수 있다. 이때, 재 수신된 제1 데이터는 기입 독출 회로(120)내의 페이지버퍼에 포함된 래치에 저장 될 수 있다. 여기서, 재 수신된 제1 데이터를 저장하기 위해서 페이지 버퍼내의 래치들의 리셋(reset) 동작이 수행 될 수 있다. 래치들의 리셋 동작은 새로운 데이터를 입력 받기 위해 래치의 저장 상태를 초기화 하는 것임을 앞서 설명한 바 있다.
S310 단계에서, 플래시 메모리 장치는 프로그램 루프 카운터(i)의 값을 하나 증가(i=i+1) 시킨다. 프로그램 루프 카운터의 값을 증가함에 따라 프로그램 전압의 값이 변경 될 수 있다. 예를 들어, 프로그램 루프 카운터(i)의 값이 1일 때, 선택 워드라인에 인가되는 프로그램 전압이 8V 이라고 하면, 루프 카운터(i)의 값이 2일 때는 선택 워드라인에 인가되는 프로그램 전압은 8.2V 가 될 수 있다. 프로그램 펄스 인가 후에는 S260 단계의 선택 워드라인의 프로그램 검증을 수행 한다.
도 10은 도 9의 방법을 수행 할 때의 데이터 로딩 동작을 설명하기 위한 도면이다. 즉 도 10은 도 9의 순서도에 따른 프로그램을 수행 할 때, 데이터 입/출력 동작을 구현하기 위한 구성의 일 예를 나타낸다.
도 10을 참조하면, 메모리 시스템(300)은 컨트롤러(200) 및 플래시 메모리 장치(100)를 포함한다. 플래시 메모리 장치(100)는 메모리 셀 어레이(110)와 페이지 버퍼(121)를 포함한다. 페이지 버퍼는 도 2A의 기입 독출 회로(120)에 포함 될 수 있다. 페이지 버퍼(121)는 각각의 비트 라인(BL)과 연결된 센싱 래치(122)와 데이터 래치(123)를 포함 할 수 있다. 데이터 래치(123)는 외부로부터 데이터를 전송 받거나 내부에 저장된 데이터를 전달하는 입/출력 블록(I/O)과 연결 될 수 있다.
컨트롤러(200)가 플래시 메모리 장치에 프로그램을 하고자 프로그램 명령과 주소를 전송하고 프로그램 데이터를 전송한다. 이때, 전송된 프로그램 주소는 도 9에서 설명한 제1 프로그램 주소와 제 1 데이터 일 수 있다.
전송된 제1 데이터는 페이지 버퍼 내의 데이터 래치(123)에 저장 된다. 플래시 메모리 장치는 입력된 제 1 프로그램 주소에 따라 프로그램을 진행할 워드라인을 선택하여 부분 프로그램을 수행한다.
부분 프로그램이 수행 되면 선택 워드라인(WL(N))에 프로그램 전압이 인가되고, 비트라인(BL)에는 데이터 래치에 저장된 제1 데이터 값에 따라서 비트 라인 전압이 인가된다. 예를 들어, 데이터 래치에 저장된 데이터의 값이 '0'이면, 즉 프로그램될 셀을 나타내는 값이면 비트라인에는 프로그램 허용 전압(예를 들어, 0V)이 인가된다. 다른 예로, 데이터 래치에 저장된 데이터의 값이 '1'이면, 즉 프로그램이 금지 되는 셀을 나타내는 값이면 비트라인에는 프로그램 금지 전압(예를 들어, 1.8V)이 인가된다. 한편, 여기에서는 프로그램시 비트라인에 인가되는 전압을 0V, 1.8V로 예시하였지만 다른 값을 갖는 전압들일 수 있다.
플래시 메모리 장치의 선택 워드라인(WL(N))에 대한 부분 프로그램의 수행이 완료되면, 컨트롤러(200)는 인접 워드라인(WL(N+1))에 부분 프로그램을 위하여 인접 워드라인에 프로그램될 데이터를 플래시 메모리 장치에 전송한다. 이때, 전송된 데이터는 도 9에서 설명된 제2 데이터 일 수 있다.
전송된 인접 워드라인(WL(N+1))에 프로그램될 제2 데이터는 페이지버퍼의 데이터 래치(123)에 저장 된다. 데이터 래치는 제2 데이터를 저장 받기 위해서 래치의 저장 상태를 초기화 할 수 있다. 데이터 래치에 저장된 제2 데이터에 따라 인접 워드라인(WL(N+1))에 대한 부분 프로그램을 수행 한다. 부분 프로그램의 구체적인 설명은 상기 기술한 내용과 동일하여 생략하기로 한다.
인접 워드라인에 부분 프로그램이 완료 되면, 센싱 래치(122)를 이용하여 선택 워드라인(WL(N))의 프로그램 검증 동작을 수행한다. 프로그램 검증 결과 프로그램 실패인 경우, 컨트롤러(200)는 선택 워드라인(WL(N))에 추가 프로그램을 진행하기 위해서 제1 프로그램 데이터를 재 전송한다.
페이지 버퍼(121)는 재 전송된 제1 데이터를 데이터 래치(123)에 저장 한다. 데이터 래치는 재 전송된 제1 데이터를 저장하기 위해 래치의 상태를 초기화 할 수 있다. 플래시 메모리 장치는 저장된 제1 데이터에 따라 선택 워드라인(WL(N))에 대한 추가 프로그램을 진행한다.
본 실시 예에 따라 부분 프로그램을 수행하면, 각각의 비트라인당 부분 프로그램을 위한 데이터를 저장하는 데이터 래치의 추가 없이 인접 워드라인간의 프로그램 커플링을 해결 할 수 있는 방안으로 플래시 메모리 장치의 면적 이득이 크다.
도 11은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다. 도 11은 데이터를 한번에 입력 받아 부분 프로그램과 추가 프로그램을 수행하는 실시예를 나타낸다.
도 11을 참조하면, 본 발명의 실시예들에 따른 플래시 메모리 장치의 프로그램 방법은 S510 단계 내지 S590 단계를 포함한다.
S510 단계에서, 플래시 메모리 장치(100, 도 2A 참조)는 프로그램 커맨드(command)를 외부 장치로부터 수신한다. 외부 장치는 플래시 메모리 컨트롤러(200, 도 10 참조)일 수 있다.
S520 단계에서, 플래시 메모리 장치(100)는 제 1 프로그램 주소와 제 1 데이터를 외부 장치로부터 수신한다. 외부 장치는 플래시 메모리 컨트롤러(200)일 수 있다. 이때, 수신된 제 1 데이터는 기입 독출 회로(120, 도 2A 및 2B 참조)내의 페이지버퍼에 포함된 제1 래치에 저장 될 수 있다.
S530 단계에서, 플래시 메모리 장치(100)는 제 2데이터를 외부 장치로부터 수신한다. 외부 장치는 플래시 메모리 컨트롤러(200)일 수 있다. 이때, 수신된 제 2 데이터는 기입 독출 회로(120)내의 페이지버퍼에 포함된 제2 래치에 저장 될 수 있다.
S540 단계에서, 플래시 메모리 장치(100)는 수신된 제1 프로그램 주소에 따라 프로그램을 수행할 선택 워드라인을 결정한다. 이때, 프로그램을 수행하기 위해 프로그램 루프 카운터(i)를 1로 설정한다. 여기서, 설정된 프로그램 루프 카운터(i)는 추가 프로그램 진행시에 그 값이 순차적으로 증가한다. 한편, 앞서 설명한 바와 같이, 선택 워드라인(WL(N))에 연결된 셀들을 제1 프로그램 주소로 수신된 제1 데이터로 부분 프로그램을 수행한다. 이때, 프로그램 루프1을 수행하는 중에 선택 워드라인(WL(N))에 인가된 프로그램 전압(Vpgm)은 순차적으로 증가하는 프로그램 전압들의 레벨들 중에서 가장 낮은 값일 수 있다.
S550 단계에서, 플래시 메모리 장치(100)는 앞서 설명한 바와 같이, 선택 워드라인(WL(N))에 인접한 워드라인(WL(N+1))에 연결된 셀들을 수신된 제2 데이터로 부분 프로그램을 수행한다. 이때, 부분 프로그램을 수행하는 프로그램 전압(Vpgm)의 레벨은 S540단계에서 선택 워드라인에 인가된 프로그램 전압의 레벨과 동일 할 수 있다.
S560 단계에서, 플래시 메모리 장치는 선택 워드라인(WL(N))의 프로그램 검증을 수행한다. 앞서 설명한 바와 같이, 프로그램 검증은 메모리 셀의 문턱전압이 목표 레벨 도달 여부를 확인하는 것이다.
S570 단계에서, 플래시 메모리 장치는 프로그램 검증 성공여부를 판단한다. 프로그램 검증 결과 검증 성공 즉, 프로그램 패스(Pass)이면 S580 단계로 진행되어 프로그램을 종료 한다. 프로그램 검증 결과 검증 실패이면 즉, 프로그램 페일(Fail) 이면 S590 단계가 수행된다.
S590 단계에서, 플래시 메모리 장치는 프로그램 루프 카운터(i)의 값을 하나 증가(i=i+1) 시킨다. 프로그램 루프 카운터의 값을 증가함에 따라 프로그램 전압의 값이 변경 될 수 있다. 예를 들어, 프로그램 루프 카운터(i)의 값이 1일 때, 선택 워드라인에 인가되는 프로그램 전압이 8V 이라고 하면, 루프 카운터(i)의 값이 2일 때는 선택 워드라인에 인가되는 프로그램 전압은 8.2V 가 될 수 있다. 프로그램 펄스 인가 후에는 S560 단계의 선택 워드라인의 프로그램 검증을 수행 한다.
도 12는 도 11의 방법을 수행 할 때의 데이터 로딩 동작을 설명하기 위한 도면이다. 즉 도 12는 도 11의 순서도에 따른 프로그램을 수행 할 때, 데이터 입/출력 동작을 구현하기 위한 구성의 일 예를 나타낸다.
도 12를 참조하면, 메모리 시스템(400)은 컨트롤러(200) 및 플래시 메모리 장치(100)를 포함한다. 플래시 메모리 장치(100)는 메모리 셀 어레이(110)와 페이지 버퍼(121) 및 래치 선택부(125)를 포함한다. 페이지 버퍼 및 래치 선택부(125)는 도 2A의 기입 독출 회로(120)에 포함 될 수 있다. 페이지 버퍼(121)는 각각의 비트라인(BL)과 연결된 센싱 래치(122)와 복수개의 데이터 래치(123, 124)들을 포함 할 수 있다. 복수개의 데이터 래치(123, 124)들은 래치 선택부(125)의 선택에 따라 외부로부터 데이터를 전송 받거나 내부에 저장된 데이터를 전달하는 입/출력 블록(I/O)과 연결 될 수 있다.
컨트롤러(200)가 플래시 메모리 장치에 프로그램을 하기 위해 프로그램 명령과 주소를 전송하고 프로그램 데이터를 전송한다. 이때, 전송된 주소와 데이터는 도 11에서 설명한 제1 프로그램 주소와 제 1 데이터 및 제2 데이터일 수 있다. 전송된 제 1, 2 프로그램 데이터는 래치 선택부의 명령에 따라 페이지 버퍼 내의 복수개의 데이터 래치(123, 124)에 저장 된다. 예를 들어, 래치 선택부(125)는 제 1 프로그램 주소와 전송된 제 1 프로그램 데이터는 제1 데이터 래치(123)에 저장하고, 후에 전송된 제2 데이터는 제2 데이터 래치(124)에 저장 할 수 있다.
플래시 메모리 장치는 제1 프로그램 주소에 따라 프로그램을 진행할 워드라인을 선택하여 제1 데이터 래치(123)에 저장된 데이터로 부분 프로그램을 수행한다. 부분 프로그램의 동작에 대한 자세한 설명은 도 10에서 설명과 동일함으로 생략하기로 한다.
선택 워드라인(WL(N))의 부분 프로그램이 완료 되면, 제 2 데이터 래치(124)에 저장된 데이터로 인접 워드라인(WL(N+1))에 대한 부분 프로그램을 수행 한다. 인접 워드라인에 대한 부분 프로그램이 완료 되면, 센싱 래치(122)를 이용하여 선택 워드라인(WL(N))의 프로그램 검증 동작을 수행한다. 프로그램 검증 결과 프로그램 실패인 경우, 플래시 메모리 장치(100)는 제 1 데이터 래치에 저장된 데이터에 따라 선택 워드라인(WL(N))에 대한 추가 프로그램을 수행한다.
본 실시 예에 따라 부분 프로그램을 진행하면, 제1 데이터를 재입력 받는 시간이 생략되어 프로그램 속도를 향상 시킬 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 카드를 나타내는 블록도이다. 도 13을 참조하면, 메모리 카드(2000)는 플래시 메모리 장치(2100), 버퍼 메모리 장치(2200) 및 그것들을 제어하는 메모리 제어기(2300)를 포함한다.
플래시 메모리 장치(2100)는 도 2A에 도시된 플래시 메모리 장치(100)와 동일 또는 유사한 구성 및 동작으로 구현될 수 있다.
버퍼 메모리 장치(2200)는 메모리 카드(2000)의 동작 중 발생되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리 장치(2200)는 디램 혹은 에스램 등으로 구현될 수 있다.
메모리 제어기(2300)는 호스트 및 플래시 메모리(2100)에 사이에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 제어기(2300)는 플래시 메모리 장치(2100)를 액세스(access)한다.
메모리 제어기(2300)는 마이크로프로세서(2310), 호스트 인터페이스(2320), 및 플래시 인터페이스(2330)를 포함한다.
마이크로프로세서(2310)는 펌웨어(firmware)를 동작하도록 구현된다. 호스트 인터페이스(2320)는 호스트와 플래시 인터페이스(2330) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱한다.
이러한 메모리 카드(2000)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TransFlash) 카드 등에 적용 가능하다.
본 발명에 따른 메모리 카드(2000)는, 도 1 내지 12를 참조하여 전술한 바와 같이, 프로그램 동작시 선택 워드라인과 인접 워드라인에 부분 프로그램을 수행함으로써, 프로그램된 인접 셀들의 영향을 덜 받는다. 그 결과로서, 본 발명의 메모리 카드(2000)는 열화 특성에 우수하고, 데이터의 신뢰성을 향상시킬 수 있다.
도 14는 본 발명의 실시예들에 따른 SSD를 나타내는 블록도이다. 도 14를 참조하면, SSD(4000)는 복수의 플래시 메모리 장치들(4100) 및 SSD 제어기(4200)를 포함한다.
플래시 메모리 장치(4100)에 포함되는 각각의 메모리는, 도 2A에 도시된 플래시 메모리 장치(100)와 동일 또는 유사한 구성 및 동작으로 구현될 수 있다.
SSD 제어기(4200)는 플래시 메모리 장치(4100)를 제어한다. SSD 제어기(4200)는 중앙처리장치(4210), 호스트 인터페이스(4220), 캐쉬 버퍼(4230), 및 플래시 인터페이스(4240)를 포함한다.
호스트 인터페이스(4220)는 중앙처리장치(4210)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환한다. 여기서 호스트 인터페이스(4220)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등으로 구현될 수 있다. 호스트 인터페이스(4220)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(4230)를 통해 전달된다.
캐쉬 버퍼(4230)는 외부 장치와 플래시 메모리 장치(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(4230)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(4230)는 일종의 버퍼 메모리로 간주할 수 있으며, 에스램(SRAM)으로 구현될 수 있다. 도 14에서 캐쉬 버퍼(4230)는 SSD 제어기(4200) 내부에 포함되지만, 본 발명이 반드시 여기에 한정될 필요는 없다. 본 발명에 따른 캐쉬 버퍼는 SSD 제어기(4200)의 외부에 포함될 수 있다.
플래시 인터페이스(4240)는 저장 장치로 사용되는 플래시 메모리 장치(4100)와 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(4240)는 낸드 플래시 메모리, 원낸드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리 등을 지원하도록 구성될 수 있다.
본 발명에 따른 SSD(4000)는, 도 1 내지 12를 참조하여 전술한 바와 같이, 프로그램 동작시 선택 워드라인과 인접 워드라인에 부분 프로그램을 수행함으로써, 데이터의 신뢰성을 향상시킨다. 그 결과로서 본 발명의 SSD(4000)는 저장된 데이터의 신뢰성을 향상시킬 수 있다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(5000)은, 중앙처리장치(5100), 롬(5200), 램(5300), 입출력 장치(5400), 및, SSD(5500)를 포함한다.
중앙처리장치(5100)는 시스템 버스에 연결된다. 롬(5200)은 컴퓨팅 시스템(5000)을 동작하는데 필요한 데이터가 저장된다. 이러한 데이터는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등을 위한 데이터(및/또는 프로그램 코드)를 포함할 수 있다. 램(5300)은 중앙처리장치(5100)가 실행될 때 발생되는 데이터가 임시로 저장된다.
입출력 장치(5400)는, 실시예에 있어서, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스(5600)에 연결된다.
SSD(5500)는 읽기 가능한 저장 장치로서, 도 14에 도시된 SSD(4000)와 동일 또는 유사한 구성 및 동작으로 구현될 수 있다.
도 16은 3차원 플래시 셀 어레이를 나타내는 회로도이다. 도 16에는 버티컬 스트링들(NS)을 포함하는 하나의 메모리 블록(BLKi)이 도시되어 있다. 도 16을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 버티컬 스트링들(NS11, NS21, NS31)이 배치된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질에 대응한다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 버티컬 스트링들(NS12, NS22, NS32)이 배치된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질에 대응한다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 버티컬 스트링들(NS13, NS23, NS33)이 배치된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질에 대응한다.
각 버티컬 스트링(NS)의 스트링 선택트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 버티컬 스트링(NS)의 접지 선택트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 버티컬 스트링(NS)의 스트링 선택트랜지스터(SST) 및 접지 선택트랜지스터(GST) 사이에 복수의 메모리 셀들(MC)이 존재한다.
아래에서는, 행 및 열 단위로 버티컬 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 버티컬 스트링들(NS)은 하나의 열을 형성한다. 실시예에 있어서, 제 1 비트 라인(BL1)에 연결된 버티컬 스트링들(NS11, N21, NS31)은 제 1 열에 대응한다. 제 2 비트 라인(BL2)에 연결된 버티컬 스트링들(NS12, N22, NS32)은 제 2 열에 대응한다. 제 3 비트 라인(BL3)에 연결된 버티컬 스트링들(NS13, N23, NS33)은 제 3 열에 대응한다.
하나의 스트링 선택 라인(SSL)에 연결되는 버티컬 스트링들(NS)은 하나의 행을 형성한다. 실시예에 있어서, 제 1 스트링 선택 라인(SSL1)에 연결된 버티컬 스트링들(NS11, N12, NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 버티컬 스트링들(NS21, N22, NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 버티컬 스트링들(NS31, N32, NS33)은 제 3 행을 형성한다.
각 버티컬 스트링(NS)에서, 각 메모리 셀의 높이는 접지 선택트랜지스터(GST)를 기준으로 정의될 수 있다. 실시예에 있어서, 각 버티컬 스트링(NS)에서, 접지 선택트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 버티컬 스트링(NS)에서, 스트링 선택트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 버티컬 스트링(NS)에서, 스트링 선택트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 버티컬 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 버티컬 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 동일한 행의 버티컬 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 동일한 높이에서, 상이한 행의 버티컬 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 실시예에 있어서, 워드 라인들(WL)은 제 1 방향으로 신장되는 도전 물질들이 인가되는 층에서 공통으로 연결될 수 있다. 실시예에 있어서, 제 1 방향으로 신장되는 도전 물질들은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들이 공통으로 연결될 수 있다.
동일한 행의 버티컬 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 버티컬 스트링들(NS)은 상이한 접지 선택 라인들(GSL)에 연결된다. 공통 소스 라인(CSL)은 버티컬 스트링들(NS)에 공통으로 연결된다.
도 16에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 버티컬 스트링들(NS)이 선택된다. 상이한 행의 버티컬 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 버티컬 스트링들(NS) 중 비선택 행의 버티컬 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 버티컬 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 버티컬 스트링들(NS)이 열 단위로 선택될 수 있다.
본 발명의 실시예들에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시예에 있어서, 본 발명의 실시예들에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법은 인접한 워드라인들을 포함하는 플래시 메모리 장치, RRAM, PRAM, MRAM, FRAM 등의 불휘발성 메모리 장치 및 이를 포함하는 임의의 시스템에 유용하게 적용될 수 있다. 특히 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법은 워드라인 커플링의 영향이 상당한 플래시 메모리 장치 및 이를 포함하는 임의의 시스템에 더욱 유용하게 적용될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 플래시 메모리 장치
110: 메모리 셀 어레이
120: 기입 독출 회로
121: 페이지버퍼
122: 센싱 래치
123, 124: 데이터 래치
125: 래치 선택부
140: 행 선택 회로
150: 컨트롤 회로
WL: 워드라인
BL: 비트라인
200: 컨트롤러
300, 400: 메모리 시스템

Claims (10)

  1. 제1 워드라인에 대한 제1 행 어드레스와 프로그램 명령을 수신하는 단계;
    상기 제1 워드라인에 연결된 제1 메모리 셀들에 대한 부분 프로그램을 수행하는 단계;
    상기 제1 워드라인에 인접한 제2 워드라인에 연결된 제2 메모리 셀들에 대한 부분 프로그램을 수행하는 단계;
    상기 제1 메모리 셀들에 대한 프로그램 검증을 수행하는 단계; 및
    상기 프로그램 검증의 결과에 기초하여 상기 제1 메모리 셀들에 대한 추가 프로그램을 수행하는 단계를 포함하고,
    상기 제1 메모리 셀들에 대한 부분 프로그램은 상기 제1 메모리 셀들에 대한 프로그램 검증을 수행하지 않는 불휘발성 메모리 장치의 데이터 기입 방법.
  2. 제 1항에 있어서,
    상기 부분 프로그램은 제 1 프로그램 전압을 상기 제 1 워드라인 및 상기 제 2 워드라인에 인가하여 수행되고,
    상기 추가 프로그램은 상기 제 1 프로그램 전압보다 높은 제2 프로그램 전압부터 순차적으로 증가하는 펄스 전압들을 상기 제 1 워드라인에 인가하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  3. 제 2항에 있어서,
    상기 추가 프로그램은 검증 결과에 따라 상기 제1 워드라인에 상기 펄스 전압들과 검증 전압을 교대로 인가하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  4. 제 1항에 있어서,
    상기 제 1 메모리 셀들에 대한 추가 프로그램이 완료된 후, 상기 제2 워드라인에 대한 제2 행 어드레스와 프로그램 명령을 수신하는 단계;
    상기 제 2워드라인에 인접한 제3 워드라인에 연결된 제3 메모리 셀들에 대한 부분 프로그램을 수행하는 단계;
    상기 제2 메모리 셀들에 대한 프로그램 검증을 수행하는 단계; 및
    상기 프로그램 검증의 결과에 기초하여 상기 제 2 메모리 셀들에 대한 추가 프로그램을 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  5. 제 1항에 있어서,
    제1 프로그램 데이터를 수신하여 래치부에 저장하고, 상기 저장된 제1 프로그램 데이터에 기초하여 상기 제1 메모리 셀들에 대한 부분 프로그램을 수행하고,
    상기 제1 메모리 셀들에 대한 부분 프로그램이 완료된 후, 제 2 프로그램 데이터를 수신하여 상기 래치부에 저장하고, 상기 저장된 제2 프로그램 데이터에 기초하여 상기 제2 메모리 셀들에 대한 부분 프로그램을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  6. 제 5항에 있어서,
    상기 제2 메모리 셀들에 대한 부분 프로그램이 완료된 후, 상기 제 1 프로그램 데이터를 재수신하여 상기 래치부에 저장하고, 상기 저장된 제1 프로그램 데이터에 기초하여 상기 제1메모리 셀들에 대한 추가 프로그램을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  7. 제 6항에 있어서,
    상기 추가 프로그램의 검증 결과에 기초하여 상기 제1 메모리 셀들에 대한 프로그램이 완료된 것으로 판단될 때까지, 상기 추가 프로그램을 위한 데이터 입력 없이 상기 래치부에 저장된 상기 제1 프로그램 데이터에 기초하여 상기 제1워드라인에 펄스 전압들을 순차적으로 인가하여 상기 제1메모리 셀들에 대한 추가 프로그램을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  8. 제 1항에 있어서,
    제 1 프로그램 데이터를 수신하여 제1 래치부에 저장하고, 제 2 프로그램 데이터를 수신하여 제2 래치부에 저장 하고, 상기 저장된 제 1 프로그램 데이터에 기초하여 상기 제1 메모리 셀들에 대한 부분 프로그램을 수행하고, 상기 저장된 제2 프로그램 데이터에 기초하여 상기 제2 메모리 셀들에 대한 부분 프로그램을 수행하고, 상기 저장된 제1 프로그램 데이터에 기초하여 상기 제1 메모리 셀들에 대한 추가 프로그램을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  9. 제 1항에 있어서,
    상기 제1 메모리 셀들 및 상기 제2 메모리 셀들은 각각 적어도 2비트 이상의 데이터 비트들을 저장하는 멀티 레벨 셀들이고, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들의 각각이 N개의 데이터 비트들을 저장하고 2N개의 데이터 상태들로 프로그램이 완료 될 때,
    상기 부분 프로그램은 상기 데이터 상태들에 각각 대응하는 2N-1개의 펄스 전압들로 이루어진 제1 프로그램 전압 펄스 세트를 상기 제1 워드라인 및 상기 제2 워드라인에 인가하여 수행되고,
    상기 추가 프로그램은 상기 데이터 상태들에 각각 대응하고 상기 제1 프로그램 전압 펄스 세트의 전압 레벨들로부터 순차적으로 증가하는 2N-1개의 펄스 전압들로 이루어진 제2 프로그램 전압 펄스 세트를 상기 제1 워드라인에 인가하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  10. 제 9항에 있어서,
    상기 추가 프로그램의 검증은 상기 데이터 상태들에 각각 대응하는 2N-1개의 검증 전압들로 이루어진 검증 전압 펄스 세트를 상기 제1 워드라인에 인가하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
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