JP2021190150A - メモリシステム及びメモリコントローラ - Google Patents

Abstract

【課題】管理情報を格納するＲＡＭ領域を十分に有しないメモリコントローラにおいても管理情報を小さなレイテンシで読み出すことができるメモリシステムを提供する。【解決手段】メモリシステム１は、不揮発性のメモリセルアレイ１１０と、データの読み出し及び書き込みを制御するコントローラ２００とを有する。カラムデコーダ１４０は、コントローラ２００とメモリセルアレイ１１０との間でデータの入出力のために用いられるデータラッチ群ＸＤＬと、保持されたデータが、コントローラ２００によりメモリセルアレイ１１０からデータが読み出されるときに、維持されるデータラッチ群ＡＤＬと、を有する。コントローラ２００は、メモリセルアレイ１１０からのデータの読み出し処理を実行するとき又は実行をする前に、データの読み出しのために用いる管理情報ＭＩを、データラッチ群ＡＤＬに格納する。【選択図】図１

Description

本発明の実施形態は、メモリシステム及びメモリコントローラに関する。

不揮発性メモリにおいて、データの読み出し等のときに使用される管理情報は、不揮発性メモリの一部の格納領域に格納され、メモリコントローラの管理するＲＡＭ領域にコピーされて、使用される。管理情報がＲＡＭ領域に格納されているので、メモリコントローラは、管理情報を高速に読み出して使用することができる。

管理情報のデータサイズが大きくなると、大きなデータサイズのＲＡＭ領域が必要となるが、メモリコントローラに十分なサイズのＲＡＭ領域を設けることが出来ない場合がある。

特開２０１９−５３８０６号公報

そこで、実施形態は、管理情報を格納するＲＡＭ領域を十分に有しないメモリコントローラにおいても管理情報を小さなレイテンシで読み出すことができるメモリシステム及びメモリコントローラを提供することを目的とする。

実施形態のメモリシステムは、記憶領域を有する不揮発性のメモリと、前記ページ単位での前記データの読み出し及び書き込みを制御するコントローラと、前記コントローラと前記メモリとの間で前記データの入出力のために用いられる第１のデータラッチ群と、保持されたデータが、前記コントローラにより前記メモリから前記データが読み出されるときに、維持される第２のデータラッチ群と、を有し、前記コントローラは、前記メモリからの前記データの読み出し処理を実行するとき又は実行をする前に、前記データの読み出しのために用いる管理情報を、前記第２のデータラッチ群に格納する。

第１実施形態に関わるメモリシステムの構成を説明するためのブロック図である。 第１実施形態に関わるメモリセルアレイの構成を説明するための回路図である。 第１実施形態に関わる、１つのブロックの一部領域の断面図である。 第１実施形態に関わるカラムデコーダとストリングユニットの回路図である。 第１実施形態に関わる、各メモリセルトランジスタの取り得るデータ、閾値電圧分布、及び読み出し時に用いる電圧について示したダイアグラムである。 第１実施形態に関わる、データの書き込み時のコマンドシーケンスを示す図である。 第１実施形態に関わる、データの書き込み時のコマンドシーケンスの実行に伴う、５つのデータラッチにおけるデータの格納状況の変化を説明するための図である。 第１実施形態に関わる、データの書き込み時のコマンドシーケンスの実行に伴う、５つのデータラッチにおけるデータの格納状況の変化を説明するための図である。 第１実施形態に関わる、データの読み出し時の基本的なコマンドシーケンスを示す図である。 第１実施形態に関わる、コマンドシーケンスの実行に伴う、５つのデータラッチにおけるデータの格納状況の変化を説明するための図である。 第１実施形態に関わる、シフトテーブル情報の１つのテーブルである、下位ページ用のシフトテーブルの例を示す図である。 第１実施形態に関わる、シフトテーブル情報の、中位ページのシフトテーブルの例を示す図である。 第１実施形態に関わる、シフトテーブル情報中の、上位ページのシフトテーブルの例を示す図である。 第１実施形態に関わる、ホストからの読み出し要求があったときの、コントローラとＮＡＮＤ型フラッシュメモリのデータの読み出しの処理の流れの例を示すフローチャートである。 第１実施形態に関わる、サスペンドリード時のコマンドシーケンスを示す図である。 第１実施形態に関わる、サスペンドリード時の５つのデータラッチにおけるデータの格納状態の変化を説明するための図である。 第１実施形態に関わる、管理情報がデータラッチ群に格納されるまでの管理情報の格納状態の変化を説明するための図である。 第１実施形態に関わる、管理情報がデータラッチ群に格納されるまでの管理情報の格納状態の変化を説明するための図である。 第１実施形態に関わる、管理情報がデータラッチ群に格納されるまでの管理情報の格納状態の変化を説明するための図である。 第１実施形態に関わる、第１格納手順のコマンドシーケンスを示す図である。 第１実施形態に関わる、第２格納手順及び第３格納手順のコマンドシーケンスを示す図である。 第１実施形態に関わる、第４格納手順のコマンドシーケンスを示す図である。 第１実施形態に関わる、管理情報であるシフト情報がデータラッチ群から読み出される場合を説明するための図である。 第１実施形態に関わる、データの読み出し手順のコマンドシーケンスを示す図である。 第１実施形態に関わる、メモリセルアレイからデータが読み出される場合を説明するための図である。 第１実施形態に関わる、コントローラとＮＡＮＤ型フラッシュメモリのデータの読み出しの処理の流れの例を示すフローチャートである。 第１実施形態に関わる、更新されたシフト情報を管理情報格納領域へ書き込む処理の流れの例を示すフローチャートである。 第１実施形態に関わる、図２６のデータの読み出し処理と、図２７の更新された管理情報の不揮発性メモリへの書き込み処理における、メモリセルアレイと５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。 第１実施形態に関わる、図２６のデータの読み出し処理と、図２７の更新された管理情報の不揮発性メモリへの書き込み処理における、メモリセルアレイと５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。 第１実施形態に関わる、図２８のＳＳ４２における、データラッチ群中の指定されたカラムアドレスのデータの更新処理のためのコマンドシーケンスを示す図である。 第１実施形態に関わる、図２９のＳＳ４４における、メモリセルアレイへの管理情報の書き込みのためのコマンドシーケンスを示す図である。 第１実施形態に関わる、サスペンドリード時のコントローラの入出力信号の変化を示すコマンドシーケンスを示す図である。 第１実施形態に関わる、コマンドシーケンスの実行に伴う、複数のデータラッチ群におけるデータの格納状況の変化を説明するための図である。 第２実施形態に関わる、電源オフ時などにおける管理情報格納領域ＭＩＡと複数のデータラッチ群のデータ格納状態を示す図である。 第２実施形態に関わる、定常状態における、メモリセルアレイと、複数のデータラッチ群における管理情報の格納状態を示している。 第２実施形態に関わる、管理情報を読み出してデータラッチ群へ格納する場合のデータの転送を説明するための図である。 第２実施形態に関わる、ＳＬＣモードで読み出された管理情報を、データラッチ群ＸＤＬからデータラッチ群ＡＤＬからＣＤＬのいずれかへコピーして、複数のデータラッチ群を定常状態化する方法を示す図である。 第２実施形態に関わる、データラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬに格納された管理情報を、データラッチ群ＸＤＬに転送して、複数のデータラッチ群を定常状態化する別の方法を示す図である。 第２実施形態に関わる、管理情報が、データラッチ群ＳＤＬを経由して、データラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬのいずれかに転送する場合を示す図である。 第２実施形態に関わる、複数のデータラッチ群を定常状態化するコマンドシーケンスを示す図である。 第２実施形態に関わる、管理情報が複数のデータラッチ群に格納されるまでの管理情報の格納状態の変化を説明するための図である。 第２実施形態に関わる、複数のデータラッチ群を定常状態化する別のコマンドシーケンスを示す図である。 第２実施形態に関わる、管理情報が複数のデータラッチ群に格納されるまでの管理情報の格納状態の変化を説明するための図である。 第２実施形態に関わる、定常状態から管理情報を読み出すためのコマンドシーケンスを示す図である。 第２実施形態に関わる、管理情報の読み出し処理における、メモリセルアレイと５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。 第２実施形態に関わる、定常状態における管理情報ＭＩの更新処理のコマンドシーケンスを示す図である。 第２実施形態に関わる、管理情報の更新処理における、メモリセルアレイと５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。 第２実施形態に関わる、更新データのメモリセルアレイへの書き込みにおけるデータの格納状況の変化を説明するための図である。 第２実施形態に関わる、データの読み出しを行うときに用いられる管理情報ＭＩであるシフト情報の選択を説明するための図である。 第２実施形態に関わる、データの読み出しを行うときの６つのデータラッチ群の状態を示す図である。 第２実施形態に関わる、コントローラとＮＡＮＤ型フラッシュメモリのデータの読み出しの処理の流れの例を示すフローチャートである。 第２実施形態に関わる、パトロール処理の流れの例を示すフローチャートである。 第２実施形態に関わる、パトロール処理における対象アドレスに対する読み出し時の所定の処理の流れの例を示すフローチャートである。 第２実施形態に関わる、アイドル状態における管理情報格納領域と複数のデータラッチ群のデータの格納状態を示す図である。 第２実施形態に関わる、パトロール処理が実行されるときの、５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。 第２実施形態に関わる、パトロール処理が実行されるときの、５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。 第２実施形態に関わる、ブロックＢＬＫ０〜ＢＬＫ９９９のデータに関わる管理情報格納領域と複数のデータラッチ群のデータの格納状態を示す図である。 第２実施形態に関わる、更新データをＲＡＭに格納している途中の状態を示す、メモリシステムの構成を説明するためのブロック図である。 第２実施形態に関わる、更新データをＲＡＭに格納し終わって、更新データをデータラッチ群に転送する状態を示す、メモリシステムの構成を説明するためのブロック図である。 第３実施形態に関わる、２つのＮＡＮＤ型フラッシュメモリの２つの管理情報の格納状態を示す図である。 第３実施形態に関わる、２つのＮＡＮＤ型フラッシュメモリの２つの管理情報の格納状態を示す図である。 第３実施形態に関わる、２つのＮＡＮＤ型フラッシュメモリの２つの管理情報の格納状態を示す図である。 第３実施形態に関わる、データの読み出し手順のコマンドシーケンスを示す図である。 第４実施形態に関わるメモリシステムの構成を説明するための組立図である。 第４実施形態に関わる、第１チップによる第２チップのデータの読み出しの処理の流れの例を示すフローチャートである。

以下、図面を参照して実施形態を説明する。
（第１実施形態）
第１実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．構成
［メモリシステムの全体構成］
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。

図１は、本実施形態に関わるメモリシステムの構成を説明するためのブロック図である。図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ（以下、単にコントローラともいう）２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えば１枚の基板上に形成された半導体装置であり、その半導体装置は、例としてはＳＤカードのようなメモリカードや、ＳＳＤ（ソリッドステートドライブ）等に使用される。

不揮発性メモリであるＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した要求に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスするメモリコントローラである。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行うバスである。

ＮＡＮＤインターフェース（Ｉ／Ｆ）回路２５０を介して、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００間で各種信号が送受信される。チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎが、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００へ供給される。レディ／ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へ供給される。入出力信号Ｉ／Ｏは、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００間で送受信される。

チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、ｌｏｗレベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。ライトイネーブル信号ＷＥｎは、ｌｏｗレベルでアサートされ、入出力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に書き込むことをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。リードイネーブル信号ＲＥｎも、ｌｏｗレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００からの読み出しデータを入出力信号Ｉ／Ｏに出力させるための信号である。レディ／ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、ｌｏｗレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
［コントローラの構成）
次に、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース（Ｉ／Ｆ）回路２１０、内蔵メモリであるランダムアクセスメモリ（以下、ＲＡＭという）２２０、中央処理装置（ＣＰＵ）を有するプロセッサ２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路２６０を備えた回路である。

ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した要求及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０のコマンドに応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。

ＲＡＭ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、管理情報ＭＩを保持する。管理情報ＭＩは、後述する、ルックアップテーブル（ＬＵＴ）、シフトテーブル情報（ＴＢＬ）等である。シフトテーブル情報ＴＢＬは、シフト情報を含む。シフト情報は、コントローラ２００がデータの読み出し処理を実行するときに、データの読み出しレベルをシフトするための情報である。

プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００からデータ要求を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して読み出しコマンドを発行する。ホスト機器３００からのデータ書き込み要求及びデータ消去要求を受信した際も、プロセッサ２３０は、受信した要求に対応するコマンドをＮＡＮＤインターフェース回路２５０に対して同様に発行する。また、プロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。

バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。

ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信したコマンドに基づき、コマンド、データなどを含む種々の信号を、ＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から各種信号及びデータを受信する。

ＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信したコマンドに基づき、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをＮＡＮＤ型フラッシュメモリ１００へ出力する。また、データの書き込み時には、ＮＡＮＤインターフェース回路２５０は、プロセッサ２３０で発行された書き込みコマンド、及びバッファメモリ２４０内の書き込みデータを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送する。更に、データの読み出し時には、ＮＡＮＤインターフェース回路２５０は、プロセッサ２３０で発行された読み出しコマンドを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送し、更にＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。

ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関するエラー検出及びエラー訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時にはエラー訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時には、エラー訂正をしながらデータを復号する。
［ＮＡＮＤ型フラッシュメモリの構成］
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、カラムデコーダ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。

メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを不揮発に記憶する。

ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線ＷＬを選択する。

ドライバ回路１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。

カラムデコーダ１４０は、複数のデータラッチ回路及び複数のセンスアンプを含む。各センスアンプは、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、カラムデコーダ１４０は、後述するデータラッチ回路ＸＤＬを介してこのデータＤＡＴをコントローラ２００に出力する。カラムデコーダ１４０は、データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、データラッチ回路ＸＤＬにおいて受けた後に、メモリセルアレイ１１０に対する書き込み動作を実行する。

アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。

シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

次に、上記ブロックＢＬＫの構成について図２を用いて説明する。図２は、本実施形態に関わるメモリセルアレイの構成を説明するための回路図である。図示するように、１つのブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング６を含む。

ＮＡＮＤストリング６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び２個の選択トランジスタＳＴ１、ＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして複数（例えば８個）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続される。

また、メモリセルアレイ１１０内において同一列にある複数のＮＡＮＤストリング６の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｋ−１）、但しＫは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で複数のＮＡＮＤストリング６を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまり、各ストリングユニットＳＵは、互いに異なる複数のビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング６を複数含む。また、各ブロックＢＬＫは、各ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そしてメモリセルアレイ１１０は、各ビット線ＢＬが共通に接続された複数のブロックＢＬＫの集合体である。

図３は、１つのブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域１０上に、複数のＮＡＮＤストリング６が形成されている。すなわち、ｐ型ウェル領域１０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。

そして、これらの配線層１３、１２、１１を貫通してｐ型ウェル領域１０に達するピラー状の導電体１４が複数形成されている。各導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、及びブロック絶縁膜１７が順次形成され、これらによって複数のメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。各導電体１４は、ＮＡＮＤストリング６の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして各導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。

ｐ型ウェル領域１０の表面領域内には、ｎ^＋ 型不純物拡散層１９が形成されている。ｎ^＋ 型不純物拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。更に、ｐ型ウェル領域１０の表面領域内には、ｐ^＋ 型不純物拡散層２２が形成されている。ｐ^＋ 型不純物拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ｐ型ウェル領域１０を介して導電体１４に電位を印加するための配線である。

以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング６の集合によってストリングユニットＳＵが形成される。

本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。すなわち、ＮＡＮＤ型フラッシュメモリ１００は、いわゆるＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式の半導体記憶装置である。この３ビットデータを、下位ビットからそれぞれ下位（Ｌｏｗｅｒ）ビット、中位（Ｍｉｄｄｌｅ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶことにする。そして、一つのストリングユニット中の同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する下位ビットの集合を下位ページと呼び、中位ビットの集合を中位ページと呼び、上位ビットの集合を上位ページと呼ぶ。一つのストリング中の一つのワード線に接続された複数のメモリセルトランジスタＭＴは、下位、中位及び上位ビットを保持する一つのページユニットを構成する。つまり、各ページユニットには、３ページが割り当てられる。よって、４つのストリングユニットＳＵを有しかつ各ストリングユニットＳＵが８本のワード線ＷＬを含むブロックＢＬＫの場合、各ブロックＢＬＫは９６ページ分の容量を有することになる。あるいは言い換えるならば、“ページ”とは、一つのストリングユニット中の同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴによって形成されるメモリ空間の一部、と定義することも出来る。データの書き込みは、ページユニット単位で行われ、データの読み出しは、このページ毎に行われる（この読み出し方法を、ｐａｇｅ−ｂｙ−ｐａｇｅ ｒｅａｄｉｎｇと呼ぶ）。

またデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ” という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“ＮＯＮ−ＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＯＲＡＧＥ ＤＥＶＩＣＥ”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＤＡＴＡ ＥＲＡＳＥ ＭＥＴＨＯＤ ＴＨＥＲＥＯＦ”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“ＴＨＲＥＥ ＤＩＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ” という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“ＴＨＲＥＥ ＤＩＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“ＮＯＮ−ＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＯＲＡＧＥ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ” という２０１年３月２５日に出願された米国特許出願１２／６７９，９９１号、及び“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ” という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

後述するように、メモリセルアレイ１１０の一部の格納領域（後述する管理情報格納領域ＭＩＡ）には、後述する管理情報ＭＩが格納される。
［カラムデコーダの構成）
次に、カラムデコーダ１４０の構成について図４を用いて説明する。図４は、第１実施形態に関わるカラムデコーダ１４０とストリングユニットＳＵ０の回路図である。

図示するようにカラムデコーダ１４０は、各々がビット線ＢＬ毎に設けられた複数のセンスユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（Ｋ−１））を備えている。

複数のセンスユニットＳＡＵの各々は、センスアンプＳＡ、演算部ＯＰ、並びに４つのデータラッチ回路（以下、単にデータラッチともいう）ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬを備えている。各センスアンプＳＡは、さらに、データラッチＳＤＬを含む。

各センスアンプＳＡは、対応するビット線ＢＬに読み出されたデータをセンスし、また書き込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプＳＡは、ビット線ＢＬを直接的に制御するモジュールである。そしてセンスアンプＳＡには、読み出し時には例えばシーケンサ１７０によってストローブ信号ＳＴＢが与えられる。センスアンプＳＡは、その内部にノードＳＥＮ及びデータラッチＳＤＬ（図４には図示せず）を含む。ノードＳＥＮは、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴがオン状態となるかオフ状態となるかにより、その電位が変動する。そして、ストローブ信号ＳＴＢがアサートされるタイミングおけるノードＳＥＮの電位に応じて、メモリセルトランジスタＭＴがオンしたかオフしたかが確定され、その結果が“０”または“１”データとして、内部のデータラッチ（データラッチＳＤＬ）に保持される。そして、内部のデータラッチＳＤＬに保持されたデータは、更にデータラッチＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのいずれかにコピーされる。

データラッチＡＤＬ、ＢＤＬ、及びＣＤＬは、書き込みデータを一時的に保持する。すなわち、データラッチＡＤＬ、ＢＤＬ、ＣＤＬは、コントローラ２００によるＮＡＮＤ型フラッシュメモリ１００へのデータの書き込みのために用いられる。演算部ＯＰは、センスアンプＳＡ、並びにデータラッチＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬに保持されているデータにつき、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算、否定排他的論理和（ＸＮＯＲ）演算など、種々の論理演算を行う。例えば演算部ＯＰは、センスアンプＳＡ内部の複数のデータラッチＳＤＬからコピーされたデータについての演算を行うことで、ページデータを生成する。

これらのセンスアンプＳＡ、データラッチＡＤＬ、ＢＤＬ、ＣＤＬ、及び演算部ＯＰは、互いにデータを送受信可能なようにバスによって接続されている。そしてこのバスは、更にデータラッチＸＤＬに接続されている。

カラムデコーダ１４０におけるデータの入出力は、複数のデータラッチＸＤＬを介して行われる。すなわち、コントローラ２００から受信したデータは、複数のデータラッチＸＤＬを介して、複数のデータラッチＡＤＬ、ＢＤＬ、及びＣＤＬ、または複数のセンスアンプＳＡに転送される。また複数のデータラッチＡＤＬ、ＢＤＬ、及びＣＤＬ、または複数のセンスアンプＳＡのデータは、複数のデータラッチＸＤＬを介してコントローラ２００へ送信される。そして複数のデータラッチＸＤＬは、ＮＡＮＤ型フラッシュメモリ１００のキャッシュメモリとして機能する。従って、複数のデータラッチＡＤＬ、ＢＤＬ、及びＣＤＬが使用中であったとしても、複数のデータラッチＸＤＬが空いていれば、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となることが出来る。

データの読み出し及び書き込みは、ページ単位で行われる。カラムデコーダ１４０は、各々が１ページ分のデータを格納する複数のデータラッチＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬ、ＳＤＬを有する。

以下、図４に示すように、１ページ分のデータを格納する複数のデータラッチＸＤＬを、データラッチ群ＸＤＬといい、１ページ分のデータを格納する複数のデータラッチＡＤＬを、データラッチ群ＡＤＬといい、１ページ分のデータを格納する複数のデータラッチＢＤＬを、データラッチ群ＢＤＬといい、１ページ分のデータを格納する複数のデータラッチＣＤＬを、データラッチ群ＣＤＬといい、１ページ分のデータを格納する複数のデータラッチＳＤＬを、データラッチ群ＳＤＬという。すなわち、カラムデコーダ１４０は、各々が１ページ分のデータを格納する、データラッチ群ＸＤＬ、データラッチ群ＡＤＬ、データラッチ群ＢＤＬ、データラッチ群ＣＤＬ及びデータラッチ群ＳＤＬを有する。

よって、データラッチ群ＸＤＬは、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間でデータの入出力のために用いられる複数のデータラッチ回路を構成する。また、各データラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬは、データがコントローラ２００によりＮＡＮＤ型フラッシュメモリ１００へ書き込まれるときに使用され、データの読み出し時には使用されない。各データラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬでは、保持されたデータが、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００からデータを読み出すときに、維持される。
［メモリセルトランジスタの保持データと閾値電圧］
メモリセルトランジスタＭＴの保持データ、閾値電圧、及び各データの読み出しレベル（すなわち読み出し電圧）につき、図５を用いて説明する。図５は、各メモリセルトランジスタＭＴの取り得るデータ、閾値電圧分布、及び読み出し時に用いる電圧について示したダイアグラムである。

前述のように、メモリセルトランジスタＭＴは閾値電圧に応じて８個の状態を取ることが出来る。この８個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、・・・“Ｇ”状態と呼ぶことにする。

“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つ電圧ＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つ電圧ＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つ電圧ＶＤ（＞ＶＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上であり且つ電圧ＶＥ（＞ＶＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり且つ電圧ＶＦ（＞ＶＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり且つ電圧ＶＧ（＞ＶＦ）未満である。“Ｇ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり且つ電圧ＶＲＥＡＤ未満である。このように分布する８個の状態のうちで、“Ｇ”状態が、閾値電圧の最も高い状態である。なお、電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。電圧ＶＡ〜ＶＧは、総称して電圧ＶＣＧＲＶとも言う。

また上記閾値電圧分布は、前述の下位ビット、中位ビット、及び上位ビットからなる３ビット（３ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｇ”状態と、下位ビット、中位ビット、及び上位ビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１１”（“上位／中位／下位”の順で表記）
“Ａ”状態 ：“１１０”
“Ｂ”状態 ：“１００”
“Ｃ”状態 ：“０００”
“Ｄ”状態 ：“０１０”
“Ｅ”状態 ：“０１１”
“Ｆ”状態 ：“００１”
“Ｇ”状態 ：“１０１”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。

従って、下位ビットを読み出す際には、下位ビットの値（“０”又は“１”）が変化する境界に相当する電圧を用いれば良く、このような境界に相当する電圧を用いることは中位ビット及び上位ビットでも同様である。

すなわち、図５に示すように、下位ページ読み出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｄ”状態と“Ｅ”状態とを区別する電圧ＶＥを読み出しレベルとして用いる。電圧ＶＡ及びＶＥを用いた読み出し動作を、それぞれ読み出し動作ＡＲ及びＥＲと呼ぶ。

読み出し動作ＡＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＡ未満か否かを判定する。つまり、読み出し動作ＡＲにより、消去状態のメモリセルトランジスタＭＴが特定される。読み出し動作ＥＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＥ未満か否かを判定する。

中位ページ読み出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢ、“Ｃ”状態と“Ｄ”状態とを区別する電圧ＶＤ、及び“Ｅ”状態と“Ｆ”状態との間の電圧ＶＦを読み出しレベルとして用いる。電圧ＶＢ、ＶＤ、及びＶＦを用いた読み出し動作を、それぞれ読み出し動作ＢＲ、ＤＲ、及びＦＲと呼ぶ。

読み出し動作ＢＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＢ未満か否かを判定する。読み出し動作ＤＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＤ未満か否かを判定する。読み出し動作ＦＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＦ未満か否かを判定する。

そして上位ページ読み出しは、“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣ、及び“Ｆ”状態と“Ｇ”状態とを区別する電圧ＶＧを読み出しレベルとして用いる。電圧ＶＣ及びＶＧを用いた読み出し動作を、それぞれ読み出し動作ＣＲ及びＧＲと呼ぶ。

読み出し動作ＣＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＣ未満か否かを判定する。読み出し動作ＧＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＧ未満か否かを判定する。つまり、読み出し動作ＧＲにより、“Ｇ”状態のメモリセルトランジスタＭＴが特定される。
［管理情報］
メモリシステム１では、管理情報ＭＩが用いられる。管理情報ＭＩは、後述する、シフトテーブル情報ＴＢＬ、ヒストリデータＨＤ、ルックアップテーブルＬＵＴ等である。管理情報ＭＩは、ＮＡＮＤ型フラッシュメモリ１００に記憶される。管理情報ＭＩは、電源オン時に、ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００のＲＡＭ２２０にコピーされて使用される。後述するように、管理情報ＭＩの一部（本実施形態ではシフト情報）は、ＮＡＮＤ型フラッシュメモリ１００中の少なくとも１つのデータラッチ群に格納される。

また、管理情報ＭＩは、メモリセルトランジスタＭＴ当たり１ビットのデータを書き込む書き込みモード（以下、ＳＬＣモードという）でメモリセルアレイ１１０の所定の格納領域（以下、管理情報格納領域という）ＭＩＡに書き込まれる。上述したように、本実施形態では、ホストから書き込まれるユーザデータは、メモリセルトランジスタＭＴ当たり、３ビットのデータであるが、管理情報ＭＩは、メモリセルトランジスタＭＴ当たり、１ビットのデータであり、ＳＬＣモードでメモリセルアレイ１１０の管理情報格納領域ＭＩＡに書き込まれる。

以上のように、ＮＡＮＤ型フラッシュメモリ１００は、不揮発性のメモリであるメモリセルアレイ１１０を有する。メモリセルアレイ１１０は、複数の物理ブロックを有し、複数の物理ブロックのそれぞれはページ単位でアクセス可能な記憶領域を有する。

そして、コントローラ２００は、メモリセルアレイ１１０の複数の物理ブロックに対してページ単位でのデータの読み出し制御を行い、ページユニット単位でのデータの書き込み制御を行う。
２．動作
次に、メモリシステムの書き込み動作及び読み出し動作について説明する。

上述したように、コントローラ２００は、ホスト機器３００からの要求に応じて、ＮＡＮＤ型フラッシュメモリ１００に各種信号及びデータを所定のシーケンスに従って出力することにより、ＮＡＮＤ型フラッシュメモリ１００からのデータの読み出し及びＮＡＮＤ型フラッシュメモリ１００へのデータの書き込みを行う。
［データ書き込み時の動作］
図６は、データの書き込み時のコマンドシーケンスを示す図である。図７及び図８は、データの書き込み時のコマンドシーケンスの実行に伴う、５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。図７及び図８は、データラッチ群毎に、書き込まれるデータ数Ｋに応じたデータの格納状況を示している。よって、図７及び図８の各帯状の枠の横幅は、データ数Ｋに応じた長さを示している。Ｋは、ＮＡＮＤ型フラッシュメモリ１００に対するデータの一回の読み出し動作及び一回の書き込み動作におけるデータ量に対応する。後述する図１０等においても、各帯状の枠の横幅は、データ数Ｋに応じた長さを示している。

ここでは、データの書き込みは、下位ビット、中位ビット、及び上位ビットの３ページ分のデータがデータラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬに書き込まれた後、シーケンサ１７０によりメモリセルアレイ１１０へのデータの書き込みのためのプログラム動作が実行される。

各コマンドは、８ビットの入出力信号Ｉ／Ｏにより、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００へ供給される。プログラム動作は、ページユニット毎に行われる。ここでは、下位ビット、中位ビット、上位ビットの順で、書き込みのためのコマンドシーケンスのコマンド等がコントローラ２００からＮＡＮＤ型フラッシュメモリ１００へ出力される。各コマンドシーケンスにおいて、コントローラ２００は、最初の２つのコマンドサイクルで２つのコマンドを出力し、５つのアドレスサイクルで５つのアドレスを出力し、その後の複数のサイクルで複数のデータを出力し、その後の１サイクルで１つのコマンドを出力する。コントローラ２００は、図６のコマンドシーケンスＳＱ１、ＳＱ２、ＳＱ３の順にコマンド、アドレス及びデータをＮＡＮＤ型フラッシュメモリ１００へ出力する。

コマンドシーケンスＳＱ１に示すように、コントローラ２００は、まず、下位ビットへの書き込み予約を行うコマンド“ｃ１１”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ１１”が入出力信号Ｉ／Ｏに出力されたとき、図７のＬＳ１で示すように各データラッチ群には、データが何ら格納されていない。図７において、斜線は、データが何ら格納されていない状態、あるいはデータが不定の状態を示す。

コマンド“ｃ１１”に続いて、コントローラ２００は、コマンド“ｃ２１”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ２１”により、データラッチ群ＸＤＬの全てのデータラッチＸＤＬがリセットされる。ここで、リセットとは、データラッチ群ＸＤＬの各データラッチＸＤＬの値が「１」になることである。コマンド“ｃ２１”により、図７のＬＳ２で示すようにデータラッチ群ＸＤＬのデータは、リセットされている。図７において空白で示すように、全てのデータラッチＸＤＬのデータは、「１」となっている状態となる。

コントローラ２００は、コマンド“ｃ２１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。最初の２つのアドレス“ＣＡＬ１”及び“ＣＡＬ２”はカラムアドレスであり、残りの３つのアドレス“ＲＡＬ１”、“ＲＡＬ２”及び“ＲＡＬ３”はロウアドレスである。

５つのアドレスに続いて、コントローラ２００は、複数のデータ“ＤＬ０”、“ＤＬ１”、・・・、“ＤＬ（Ｋ−１）”を入出力信号Ｉ／Ｏに出力する。上述したように、Ｋは、データ数を示す。入出力信号Ｉ／Ｏの各データは、指定されたアドレスに対応するカラムデコーダ１４０のセンスユニットＳＡＵのデータラッチＸＤＬに格納される。

図７のＬＳ３は、複数のデータ“ＤＬ０”から“ＤＬ（Ｋ−１）”までのデータのデータラッチ群ＸＤＬへの途中の格納状態を、細かな斜線で示している。図７のＬＳ４は、複数のデータ“ＤＬ０”から“ＤＬ（Ｋ−１）”の全てのデータが、データラッチ群ＸＤＬに格納された状態を示している。

コントローラ２００は、複数のデータに続いて、コマンド“ｃ２２”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ２２”は、データラッチ群ＸＤＬのデータを別のデータラッチ群にコピーさせるコマンドである。

コマンド“ｃ１１”とコマンド“ｃ２２”の組み合わせにより、データラッチ群ＸＤＬのデータは、データラッチ群ＡＤＬへコピーされる。シーケンサ１７０は、コマンド“ｃ１１”と“ｃ２２”に基づいて、データラッチ群ＸＤＬのデータをデータラッチ群ＡＤＬへコピーする処理を行う。

図６のコマンドシーケンスＳＱ１において、長い白い矢印のタイミングは、データラッチ群ＸＤＬからデータラッチ群ＡＤＬへのデータコピーの開始タイミングを示し、短い矢印のタイミングは、データラッチ群ＸＤＬからデータラッチ群ＡＤＬへのデータコピーの完了タイミングを示す。データラッチ群ＸＤＬからデータラッチ群ＡＤＬへのデータコピーの間、レディ／ビジー信号ＲＢｎは、ｌｏｗとなる。図７のＬＳ５は、データラッチ群ＸＤＬの全てのデータがデータラッチ群ＡＤＬにコピーされた状態を示している。

以上により、図６において下位ビットの書き込み予約コマンドシーケンスＳＱ１が終了し、次に、中位ビットの書き込み予約コマンドシーケンスＳＱ２が実行される。

コマンドシーケンスＳＱ２では、コマンドシーケンスＳＱ１と同様に、２つのコマンド”c１２”とコマンド“ｃ２１”に続いて５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスに続いてコマンド“ｃ２２”が入出力信号Ｉ／Ｏに出力される。

コマンド”c１２”とコマンド“ｃ２２”の組み合わせによりにより、データラッチ群ＸＤＬのデータは、データラッチ群ＢＤＬへコピーされる。シーケンサ１７０は、コマンド“ｃ１２”と“ｃ２２”に基づいて、データラッチ群ＸＤＬのデータをデータラッチ群ＢＤＬへコピー転送する処理を行う。

図６のコマンドシーケンスＳＱ２において、長い白い矢印のタイミングは、データラッチ群ＸＤＬからデータラッチ群ＢＤＬへのデータコピー転送の開始タイミングを示し、短い矢印のタイミングは、データラッチ群ＸＤＬからデータラッチ群ＢＤＬへのデータコピー転送の完了タイミングを示す。データラッチ群ＸＤＬからデータラッチ群ＢＤＬへのデータコピーの間、レディ／ビジー信号ＲＢｎは、ｌｏｗとなる。

コマンドシーケンスＳＱ２の後、上位ビットの書き込み予約、及び下位／中位／上位ビットの書き込み実行のためのコマンドシーケンスＳＱ３が実行される。

コマンドシーケンスＳＱ３では、コマンドシーケンスＳＱ１と同様に、２つのコマンド”c１３”とコマンド“ｃ２１”に続いて５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスに続いてコマンド“ｃ２３”が入出力信号Ｉ／Ｏに出力される。コマンド“ｃ２３”は、データラッチ群ＸＤＬのデータを別のデータラッチ群へコピーさせ、その後、書き込み動作を実行するコマンドである。

コマンド”c１３”とコマンド“ｃ２３”の組み合わせによりにより、データラッチ群ＸＤＬのデータは、データラッチ群ＣＤＬへコピーされる。シーケンサ１７０は、コマンド“ｃ１３”と“ｃ２３”に基づいて、データラッチ群ＸＤＬのデータをデータラッチ群ＣＤＬへコピー転送する処理を行う。

図６のコマンドシーケンスＳＱ３において、長い白い矢印のタイミングは、データラッチ群ＸＤＬからデータラッチ群ＣＤＬへのデータコピー転送の開始タイミングを示し、短い矢印ｔｓのタイミングは、データラッチ群ＸＤＬからデータラッチ群ＣＤＬへのデータコピー転送の完了タイミングを示す。データラッチ群ＸＤＬからデータラッチ群ＣＤＬへのデータコピーの間、レディ／ビジー信号ＲＢｎは、ｌｏｗとなる。

なお、図６において、コマンド“ｃ１２”及び“ｃ１３”は、それぞれ中位ビット及び上位ビットへの書き込み予約を行うコマンドである。アドレス“ＣＡＭ１”と“ＣＡＭ２”は、中位ビットのカラムアドレスであり、アドレス“ＣＡＵ１”と“ＣＡＵ２”は、上位ビットのカラムアドレスである。アドレス“ＲＡＭ１”、“ＲＡＭ２”及び“ＲＡＭ３”は、中位ビットのロウアドレスであり、アドレス“ＲＡＵ１”、“ＲＡＵ２”及び“ＲＡＵ３”は、上位ビットのロウアドレスである。データ“ＤＭ０”、“ＤＭ１”、・・・、“ＤＭ（Ｋ−１）”は、中位ビットのデータであり、データ“ＤＵ０”、“ＤＵ１”、・・・、“ＤＵ（Ｋ−１）”は、上位ビットのデータである。

図７のＬＳ６は、コマンドシーケンスＳＱ２におけるコマンドｃ２１により、全てのデータラッチＸＤＬがリセットされた状態を示す。図８のＬＳ７は、複数のデータ“ＤＭ０”から“ＤＭ（Ｋ−１）”までのデータのデータラッチ群ＸＤＬへの途中の格納状態を、細かな縦線で示している。図８のＬＳ８は、複数のデータ“ＤＭ０”から“ＤＭ（Ｋ−１）”の全てのデータが対応するデータラッチ群ＸＤＬに格納された状態を示している。

コマンドシーケンスＳＱ２におけるコマンド“ｃ２２”が出力されると、データラッチ群ＸＤＬのデータはデータラッチ群ＢＤＬへコピーされる。シーケンサ１７０は、コマンド“ｃ１２”と“ｃ２２”に基づいて、データラッチ群ＸＤＬのデータをデータラッチ群ＢＤＬへコピーする処理を行う。

コマンドシーケンスＳＱ３において、データの書き込み予約のコマンド“ｃ１３”及びデータラッチ群ＸＤＬのリセットのコマンド“ｃ２１”に続いて、データ“ＤＵ０”、“ＤＵ１”、・・・、“ＤＵ（Ｋ−１）”の出力が終了すると、コマンド“ｃ２３”がＮＡＮＤ型フラッシュメモリ１００へ出力される。

コマンドシーケンスＳＱ３におけるコマンド“ｃ２３”が出力されると、データラッチ群ＸＤＬのデータはデータラッチ群ＣＤＬへコピー転送される。シーケンサ１７０は、コマンド“ｃ１３”と“ｃ２３”に基づいて、データラッチ群ＸＤＬのデータをデータラッチ群ＣＤＬへコピー転送する処理を行った後、ページユニット単位でのデータの書き込み、すなわちプログラム動作を開始する。シーケンサ１７０は、全てのデータラッチＸＤＬのリセットをした後、プログラム動作を開始する。すなわち、その後、３つのデータラッチＡＤＬ／ＢＤＬ／ＣＤＬの３ページ分のデータを用いたメモリセルアレイ１１０への書き込み処理が実施される。

図８のＬＳ９は、プログラム動作が開始される直前のデータラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬに書き込みデータが格納された状態を示す。図８のＬＳ９において、細かな横線により、複数のデータ“ＤＵ０”から“ＤＵ（Ｋ−１）”の全てのデータが対応するデータラッチ群ＣＤＬに格納された状態を示している。

図８のＬＳ１０は、プログラム動作後、各データラッチ群が「１」になっている状態を示している。図６では、プログラム動作は、タイミングｔｓで開始され、タイミングｔｅで終了している。

データラッチ群ＸＤＬからデータラッチ群ＣＤＬへのデータコピーの開始から、プログラム動作の終了まで、レディ／ビジー信号ＲＢｎは、ｌｏｗとなる。
［データ読み出し時の動作］
まず、予め設定された閾値電圧に基づくデータ読み出し（以下、ノーマルリードともいう）時の基本的動作について説明する。
１）ノーマルリードの基本的動作
図９は、データの読み出し時の基本的なコマンドシーケンスを示す図である。図１０は、コマンドシーケンスの実行に伴う、５つのデータラッチにおけるデータの格納状況の変化を説明するための図である。

コマンドシーケンスＳＱ４に示すように、コントローラ２００は、下位、中位及び上位ビットのいずれかの読み出し予約を行うコマンド“ｃ１１”、“ｃ１２”若しくは“ｃ１３”を、入出力信号Ｉ／Ｏに出力する。

図９では、コマンド“ｃ１３”に続いて、コントローラ２００は、コマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力することが示されている。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。

５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ３２”は、データの読み出しの実行を指示するコマンドである。よって、シーケンサ１７０は、指定されたアドレスへのデータの読み出しを実行する。各データの読み出し結果は、まず各センスアンプＳＡに格納される。

コマンド“ｃ３２”が入出力信号Ｉ／Ｏに出力されたとき、図１０のＬＳ１１で示すように各データラッチ群には、データが何ら格納されていない。その後、シーケンサ１７０がデータを読み出して、図１０のＬＳ１２で細かな斜線で示すようにデータラッチ群ＳＤＬには、データが格納される。

ＮＡＮＤ型フラッシュメモリ１００は、コマンド“ｃ３２”を受信後、読み出し動作を実行するため、レディ／ビジー信号ＲＢｎは、ｌｏｗとなる（白い長い矢印で示す）。

全てのデータがデータラッチ群ＳＤＬに格納された後、全てのデータがデータラッチ群ＸＤＬにコピーされる。全てのデータがデータラッチ群ＸＤＬにコピーされると、レディ／ビジー信号ＲＢｎは、ｈｉｇｈとなる（白い短い矢印で示す）。図１０のＬＳ１３は、データラッチ群ＳＤＬのデータがデータラッチ群ＸＤＬにコピーされた状態を示している。

その後、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のデータラッチ群ＸＤＬからデータを読み出す。

以上のようにして、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すことができる。
２）シフトリードの基本的動作
データの読み出し時、種々の要因でメモリセルトランジスタＭＴの閾値電圧が変動して、上述した予め設定した閾値電圧に対応した読み出しレベルによるデータ読み出し、すなわちノーマルリードでは、データを正しく読み出せない場合がある。そのような場合には、コントローラ２００は、読み出しレベルを変更してデータの読み出し動作を行う。すなわち、ノーマルリードにおける閾値電圧（例えば、上述した電圧ＶＢ）に対応する読み出しレベルから、ある値（以下、シフト量ともいう）だけシフトさせた電圧（例えば電圧ＶＢｓ）を、読み出しレベルに設定して、コントローラ２００は、データの読み出し動作を行う。以下、このような読み出し動作を、シフトリードという。

そのため、コントローラ２００のＲＡＭ２２０には、シフトテーブル情報ＴＢＬとして、シフト量を決定するための複数（ここでは３つ）のシフトテーブルが格納されている。各シフトテーブルは、管理情報ＭＩの一部である。管理情報ＭＩは、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０の管理情報格納領域ＭＩＡに格納されており、メモリシステム１の電源がオンされたときに、一般的には、ＲＡＭ２２０に転送されて、プロセッサ２３０により参照されて使用される。

図１１は、シフトテーブル情報ＴＢＬの１つのテーブルである、下位ページ用のシフトテーブルＴＢＬ１の例を示す図である。図１２は、シフトテーブル情報ＴＢＬ中の、中位ページのシフトテーブルＴＢＬ２の例を示す図である。図１３は、シフトテーブル情報ＴＢＬ中の、上位ページのシフトテーブルＴＢＬ３の例を示す図である。各シフトテーブルには、複数のインデックス番号に対応する複数のシフト量が設定されている。

さらに、コントローラ２００は、例えばブロックＢＬＫ毎のシフト量を指定するデータ（以下、ヒストリデータという）に基づいて、シフト量を決定する。ヒストリデータＨＤは、例えば、テーブルデータであり、ブロックＢＬＫ毎のインデックス番号を含む。コントローラ２００は、あるブロックＢＬＫのデータの読み出しを行うとき、ヒストリデータＨＤから、対象ブロックＢＬＫについて設定されたインデックス番号を読み出し、シフトテーブル情報ＴＢＬを参照して、その読み出したインデックス番号に対応するシフト量データを用いて、そのブロックＢＬＫに対するシフトリードを行う。

ヒストリデータＨＤは、ブロックＢＬＫ単位でもよいし、各ブロックＢＬＫ内の下位／中位／上位ビット単位でもよいし、各ブロックＢＬＫ内のワード線ＷＬ単位でもよい。プロセッサ２３０は、読み出し対象アドレスから、読み出し対象ブロックＢＬＫなどを特定することができる。

例えば、プロセッサ２３０は、ヒストリデータＨＤから、特定されたブロックＢＬＫに対して設定されているインデックス番号を読み出す。プロセッサ２３０は、対応するシフトテーブルＴＢＬを参照して、読み出したインデックス番号に対応するシフト量データを得て、そのシフト量データを予め設定された読み出しレベルに加算して、読み出しレベル（読み出し電圧）を算出する。その結果、プロセッサ２３０は、算出された読み出しレベルを用いて、そのブロックＢＬＫからのデータを読み出すことができる。

ここでは、図１１から図１３に示すように、シフトテーブル情報ＴＢＬは、ページ毎に設定された３つのシフトテーブルを含む。図１１の下位ページ用のシフトテーブルＴＢＬ１には、読み出し動作ＡＲとＥＲ時の、複数（ここでは５つ）のレベルのシフト量が設定されている。図１２の中位ページ用のシフトテーブルＴＢＬ２には、読み出し動作ＢＲ、ＤＲ及びＦＲ時の、複数（ここでは５つ）のレベルのシフト量が設定されている。図１３の上位ページ用のシフトテーブルＴＢＬ３には、読み出し動作ＣＲとＧＲ時の、複数（ここでは５つ）のレベルのシフト量が設定されている。

各シフトテーブルは、複数のインデックス番号を有し、インデックス番号毎のシフト量を有している。ここでは、インデックス番号が増加するにつれて、各読み出し動作におけるシフト量も増加している。

上述したように、シフト量は、例えばブロック単位で設けられたシフトテーブル情報ＴＢＬに設定され、シフトテーブル情報ＴＢＬの各シフトテーブルは、管理情報格納領域ＭＩＡからＲＡＭ２２０に転送される。

シフトリードは、予め設定された各状態に対応する閾値電圧に対応する読み出しレベルを用いたデータの読み出し（ノーマルリード）によりデータの読み出しができなかったときに行われる。よって、ノーマルリードによりデータの読み出しができなかったときに、再読み出しにおいてシフトリードが行われ、データの読み出しができたときには、ヒストリデータＨＤのインデックス番号が、更新される。結果として、ヒストリデータＨＤには、前回（最新）のデータ読み出し時のシフト量データを特定するインデックス番号が格納され、ノーマルリードでデータの読み出しができたときには、ヒストリデータＨＤ中のインデックス番号は、例えば「０」に設定される。

図１４は、ホストからの読み出し要求があったときの、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００のデータの読み出しの処理の流れの例を示すフローチャートである。図１４は、ページ毎のデータの読み出し処理を示す。コントローラ２００は、ホスト機器３００からのデータの読み出し要求に応じて、ＲＡＭ２２０中のルックアップテーブルＬＵＴ（図１）を用いて、読み出し対象アドレス（すなわち、物理アドレス）を特定する（ステップ（以下、Ｓと略す）１）。

ホスト機器３００からの読み出し要求は、読み出しデータのアドレスを論理アドレスにより指定している。コントローラ２００は、論理アドレスとＮＡＮＤ型フラッシュメモリ１００の物理アドレスとの対応関係情報をテーブル情報として、ルックアップテーブルＬＵＴに保持している。Ｓ１では、コントローラ２００は、読み出し要求を受信すると、そのルックアップテーブルＬＵＴを参照して、読み出し要求に含まれる論理アドレスに対応する物理アドレスを特定する。

物理アドレスが特定されると、コントローラ２００は、上述したヒストリデータＨＤを参照して読み出しレベルを算出する（Ｓ２）。ヒストリデータＨＤは、従来は、ＲＡＭ２２０に格納されているが、本実施形態では、データの読み出し時には使用されないデータラッチ群に格納される。上述したように、ヒストリデータＨＤは、前回の読み出し時のシフト量のインデックス番号を格納している。シフトリード時は、ノーマルリード時に用いる予め設定された各状態に対応する読み出し電圧に、その記録されているインデックス番号のシフト量の電圧を加算して、その加算された電圧値が、読み出しレベルとして算出される。

なお、電源がオフされると、ルックアップテーブルＬＵＴ、シフトテーブル情報ＴＢＬ及びヒストリデータＨＤは、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０の管理情報格納領域ＭＩＡに記憶すなわち更新され、その後、電源がオンされると、ＮＡＮＤ型フラッシュメモリ１００から読み出されてＲＡＭ２２０又はデータラッチ群に格納される。

コントローラ２００は、特定した物理アドレスと、Ｓ２で算出された読み出しレベルとに基づいて、読み出しコマンドをＮＡＮＤ型フラッシュメモリ１００に発行する（Ｓ３）。

ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００からの読み出しコマンドを受信すると、読み出しコマンドに基づいてデータの読み出しを行う（Ｓ４）。ヒストリデータＨＤに前回の読み出し時のインデックス番号が格納されていないときは（すなわちインデックス番号が０のときは）、ノーマルリードが実行される。ヒストリデータＨＤに前回の読み出し時のインデックス番号が格納されているときは、インデックス番号に対応するシフト量を用いたシフトリードが実行される。

読み出しの結果は、コントローラ２００により取得される。コントローラ２００は、データの読み出しができた、すなわちエラーがあってもＥＣＣ回路２６０によりエラー訂正ができたかを判定する（Ｓ５）。

データの読み出しができたときは（Ｓ５：ＹＥＳ）、コントローラ２００は、読み出したデータ（すなわち訂正処理後のデータ）をホスト機器３００へ返す（Ｓ６）。

データの読み出しができなかったとき（すなわちエラー訂正ができなかったとき）は（Ｓ５：ＮＯ）、コントローラ２００は、再読み出し処理を実行する（Ｓ７）。再読み出し処理では、各シフトテーブルのインデックス番号をインクリメントしてシフト量を変更しながら再読み出しが行われる。なお、シフト量を変更した再読み出しに代えて、Ｖｔｈトラッキングにより読み出し電圧を判定して再読み出しを行うようにしてもよい。Ｖｔｈトラッキングは、読み出し電圧を変化させたときにオンとなるメモリセル数（オンセル数）の変化に基づいて、データを正しく読み出せる読み出し電圧（いわゆる谷位置電圧）を決定する処理である。

シフトリードが再読み出し処理（Ｓ７）において行われ、再読み出し処理（Ｓ７）の後でエラー訂正が成功したか否かが判定される（Ｓ８）。エラー訂正が成功しなかった、すなわちデータの読み出しができなかったときは（Ｓ８：ＮＯ）、コントローラ２００は、読み出しが出来なかったことを示すリードステータスエラーを、ホスト機器３００へ返す（Ｓ１０）。

シフトリードが再読み出し処理（Ｓ７）において行われ、エラー訂正が成功した、すなわちデータの読み出しができたときは、コントローラ２００は、ヒストリデータＨＤを更新し（Ｓ９）、読み出したデータ（すなわち訂正処理後のデータ）をホスト機器３００へ返す（Ｓ６）。

以上のように、データは、ヒストリデータＨＤとシフトテーブル情報ＴＢＬを用いながらＮＡＮＤ型フラッシュメモリ１００から読み出される。
３）サスペンドリード時の基本的動作
プログラム動作の途中で、ホスト機器３００から読み出し要求を受けると、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のプログラム動作を一旦中断（以下、「サスペンド」ともいう）させ、読み出し動作を実行し、読み出し動作の実行後に、コントローラ２００は、プログラム動作を再開（以下、「レジューム」ともいう）させる機能を有する。

ＮＡＮＤ型フラッシュメモリ１００は、プログラム動作中に、読み出しコマンドを受けると、このようなプログラム動作を一旦サスペンドして、データの読み出しを実行し、その後プログラム動作のレジュームを行う。このような動作は、読み出し要求に対するレスポンスを速くするための動作であり、サスペンドリードという。

コントローラ２００は、プログラム動作をサスペンドしたときのサスペンド情報を保持する所定のレジスタ（不図示）を含む。コントローラ２００は、そのレジスタが保持するサスペンド情報に基づいて、プログラム動作をレジュームする。

図１５は、サスペンドリード時のコマンドシーケンスを示す図である。

ＮＡＮＤ型フラッシュメモリ１００のプログラム動作中に、ホスト機器３００から読み出し要求を受信すると、コマンドシーケンスＳＱ５に示すように、コントローラ２００のプロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００にプログラム動作を中断させるコマンド“ｃ４１”を出力し、サスペンド情報を所定のレジスタ（図示せず）に格納する。プログラム動作を中断した後、コントローラ２００は、シーケンサ１７０に、読み出し動作を実行させる。

具体的には、コマンド“ｃ４１”が出力された後、図９に示したコマンド及びアドレスがコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に供給されて、読み出されたデータがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００に供給される。データの読み出しが終了すると、コントローラ２００は、プログラム動作をレジュームするコマンド“ｃ４２”を出力し、シーケンサ１７０は、コマンド“ｃ４２”に応じてプログラム動作を再開する。

図１６は、サスペンドリード時の５つのデータラッチにおけるデータの格納状態の変化を説明するための図である。図１６のＬＳ２１は、プログラム動作中の各データラッチの状態を示し、データラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬには、書き込みデータが格納され、データラッチ群ＳＤＬには、ベリファイ用データが格納される。図１６のＬＳ２２は、プログラム動作が中断して読み出し動作が開始される直前の各データラッチの状態を示している。

読み出し動作中は、図９及び図１０で示したように、データラッチ群ＳＤＬ、ＸＤＬが用いられる。図１６のＬＳ２３は、シーケンサ１７０が全データを読み出して、細かなドットパターンで示すように、データラッチ群ＳＤＬに格納した状態を示す。ＬＳ２４は、データラッチ群ＳＤＬのデータがデータラッチ群ＸＤＬにコピーされた状態を示している。よって、コントローラ２００は、データラッチ群ＸＤＬからデータを読み出すことができる。

サスペンドリード時、３つのデータラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬのデータは変更されないので、プログラム動作がレジュームされたとき、シーケンサ１７０は、データラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬのデータをそのまま使用して、プログラム動作を再開することができる。プログラム動作が再開されたとき、データラッチ群ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬの状態は、ＬＳ２１と同じ状態になる。
４）管理情報の格納領域と定常状態
コントローラ２００は、管理情報ＭＩを用いて、ＮＡＮＤ型フラッシュメモリ１００に対するデータの書き込み動作及びデータの読み出し動作を実行する。管理情報ＭＩは、例えば、ＮＡＮＤ型フラッシュメモリ１００に対する読み出し動作を行う時などにコントローラ２００により用いられる情報であり、例えば、ルックアップテーブルＬＵＴ、シフトテーブル情報ＴＢＬ、ヒストリデータＨＤなどのデータである。

一般的には、管理情報ＭＩは、メモリシステム１の電源がオフからオンになったときに、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０中の管理情報格納領域ＭＩＡから読み出されて、コントローラ２００のＲＡＭ２２０にコピーされ、プロセッサ２３０により使用される。しかし、コントローラ２００に大きなデータサイズのＲＡＭ２２０を設けることができない場合、ブロック数が増える等して、管理情報ＭＩのデータサイズが大きくなると、ＲＡＭ２２０に、管理情報ＭＩの全てを格納することができない場合が発生する。

また、管理情報ＭＩを格納するＲＡＭ２２０は、トラッキング処理、パトロール処理等においても多くのデータを一時的に格納するために使用されるため、ＲＡＭ２２０には、十分な空き領域も必要となる。トラッキング処理、パトロール処理等により更新されたシフト情報も、メモリセルアレイ１１０中の管理情報格納領域ＭＩＡに記憶される。

さらに、メモリセルトランジスタＭＴに記憶するデータのビット数が増えたりしても、管理情報ＭＩのデータサイズは、大きくなる。

しかし、ＮＡＮＤ型フラッシュメモリ１００は、用途によっては、データを一度書き込んだ後は、データの読み出しがほとんどの場合がある。例えば、データセンタなどでＮＡＮＤ型フラッシュメモリ１００が用いられるときは、データを一度書き込んだ後は、データの読み出しの発生頻度の方が、データの書き込みの発生頻度よりも多い。

そこで、本実施形態では、管理情報ＭＩの一部を、データの読み出し時には使用されないデータラッチ群に格納することにより、大きなサイズのＲＡＭ２２０をコントローラ２００に設けることができなくても、コントローラ２００が、管理情報ＭＩを小さなレイテンシで読み出すことができるようにしている。すなわち、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００からのデータの読み出し処理を実行するとき又は実行をする前に、データの読み出しのために用いる管理情報ＭＩを、複数のデータラッチ回路からなるデータラッチ群の１つに格納する。

なお、本実施形態では、データの読み出し時には使用されないデータラッチ群に格納する管理情報ＭＩの一部のデータ量は、１ページに収まるデータ量であり、データラッチ群ＡＤＬに格納される。

以下、管理情報ＭＩの一部がデータラッチ群ＡＤＬに格納された状態をデータラッチ群の定常状態という。

なお、以下の例では、シフトリード時に用いられるヒストリデータＨＤが、管理情報ＭＩの一部としてデータラッチ群ＡＤＬに格納される場合について説明する。すなわち、図４において二点鎖線で示すデータラッチ群ＡＤＬに、ヒストリデータＨＤは、格納される。

ヒストリデータＨＤがデータラッチ群ＡＤＬに格納されるとき、ここではブロックＢＬＫ毎に使用されるシフト量データを示すインデックス番号が、シフト情報として、データラッチ群ＡＤＬに格納される。

そのため、コントローラ２００では、読み出し対象アドレスのブロックＢＬＫに対応するデータラッチ群ＡＤＬのカラムアドレスが格納された対応テーブルＣＴが生成されて、ＲＡＭ２２０に格納される。プロセッサ２３０は、その対応テーブルＣＴを参照することにより、データラッチ群ＡＤＬから、読み出しデータのブロックＢＬＫに対応するシフト情報（ここではインデックス番号）を取得してシフトリードを実行することができる。

本実施形態では、共に管理情報である、ルックアップテーブルＬＵＴ及びシフトテーブル情報ＴＢＬは、図１において、点線で示すように、ＲＡＭ２２０に格納されているが、データの読み出しが行われるときに、コントローラ２００は、データラッチ群ＡＤＬの中からヒストリデータＨＤ中の対象アドレスのインデックス番号を読み出す。コントローラ２００は、シフトテーブル情報ＴＢＬを参照し、読み出したインデックス番号から決定されたシフト量データを用いてシフトリードを行うことができる。

なお、管理情報ＭＩであるヒストリデータＨＤがデータラッチ群ＡＤＬに格納されるとき、データラッチ群ＸＤＬにも併せて格納されるようにしてもよい。

管理情報ＭＩを、メモリセルアレイ１１０中の管理情報格納領域ＭＩＡからデータラッチ群ＡＤＬに格納する手順について説明する。

まず、管理情報ＭＩがデータラッチ群ＡＤＬに転送されて設定された定常状態とその定常状態化の処理の手順について説明する。定常状態化の処理は、ホスト機器３００からの要求に応じてコントローラ２００によりデータの読み出し処理が実行される前に行われる。図１７から図１９は、管理情報ＭＩがデータラッチ群ＡＤＬに格納されるまでの管理情報ＭＩの格納状態の変化を説明するための図である。図１７から図１９は、メモリセルアレイ１１０と、５つのデータラッチにおける管理情報ＭＩの格納状態を示している。

管理情報ＭＩの第１格納手順を説明する。図１７のＳＳ１は、初期状態（あるいはデータの書き込み後若しくはデータの消去後）において、管理情報ＭＩが、メモリセルアレイ１１０の管理情報格納領域ＭＩＡに格納されていることを示している。プロセッサ２３０は、ホスト機器３００からのデータの読み出し要求に備えて、管理情報格納領域ＭＩＡからＳＬＣモードで管理情報ＭＩの読み出しを実行することにより、管理情報ＭＩ（ここではヒストリデータＨＤ）を、ＳＳ２において点線で示すように、データラッチ群ＳＤＬに格納し、さらに、データラッチ群ＸＤＬにコピーする。その後、ＳＳ３において点線で示すように、プロセッサ２３０は、その管理情報ＭＩをデータラッチ群ＸＤＬからデータラッチ群ＡＤＬにコピーする。ＳＳ３が、定常状態を示すが、管理情報ＭＩは、データラッチ群ＸＤＬにも格納されている。

以上のように、コントローラ２００は、外部のホスト機器３００からの要求に応じた読み出し処理が実行される前に、管理情報ＭＩを、所定の格納領域、すなわち管理情報格納領域ＭＩＡから読み出して、データラッチ群ＡＤＬに格納する。

次に、管理情報ＭＩの第２格納手順を説明する。図１７のＳＳ１と同じ図１８のＳＳ１１の状態から、図１８において点線で示すように、プロセッサ２３０は、ホスト機器３００からのデータの読み出し要求に備えて、管理情報格納領域ＭＩＡからＳＬＣモードで管理情報ＭＩの読み出しを実行することにより、管理情報ＭＩを、ＳＳ１２において点線で示すように、データラッチ群ＳＤＬに格納する。その後、ＳＳ１２において点線で示すように、プロセッサ２３０は、管理情報ＭＩを、データラッチ群ＳＤＬからデータラッチ群ＡＤＬにコピーする。ＳＳ１２が、管理情報ＭＩの第２の定常状態を示す。

管理情報ＭＩの第３格納手順を説明する。図１８のＳＳ１２の状態から、ＳＳ１３に示すように、プロセッサ２３０は、管理情報ＭＩを、データラッチ群ＡＤＬからデータラッチ群ＸＤＬにコピーする。ＳＳ１３が、管理情報ＭＩの第３の定常状態を示す。

管理情報ＭＩの第４格納手順を説明する。図１７のＳＳ１と同じ図１９のＳＳ２１の状態から、図１９において点線で示すように、プロセッサ２３０は、ホスト機器３００からのデータの読み出し要求に備えて、管理情報格納領域ＭＩＡからＳＬＣモードで管理情報ＭＩの読み出しを実行することにより、管理情報ＭＩを、ＳＳ２２において点線で示すように、データラッチ群ＳＤＬに格納する。その後、ＳＳ２２において点線で示すように、プロセッサ２３０は、管理情報ＭＩを、データラッチ群ＳＤＬから２つのデータラッチ群ＡＤＬとＸＤＬの両方にコピーする。ＳＳ２２が、管理情報ＭＩの第４の定常状態を示すが、管理情報ＭＩは、データラッチ群ＸＤＬにも格納されている。

図２０は、第１格納手順のコマンドシーケンスＳＱ１１を示す図である。プロセッサ２３０は、初期状態になると（又はデータの書き込み後若しくはデータの消去後）、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”を出力する。コマンド“ｃ５１”に続いて、プロセッサ２３０は、コマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。

コマンド“ｃ３２”は、データの読み出しの実行を指示するコマンドであるため、シーケンサ１７０は、指定されたアドレスへのデータの読み出しを実行する。データの読み出し結果は、まず複数のセンスアンプＳＡに格納された後に、データラッチ群ＸＤＬへコピーされる。

プロセッサ２３０は、データラッチ群ＸＤＬのデータをデータラッチ群ＡＤＬにコピーさせるコマンド“ｃ５２”を入出力信号Ｉ／Ｏに出力する。その結果、管理情報ＭＩは、図１７のＳＳ３に示す定常状態で複数のセンスユニットＳＡＵに格納される。

図２１は、第２格納手順及び第３格納手順のコマンドシーケンスＳＱ１２を示す図である。プロセッサ２３０は、初期状態になると（又はデータの書き込み後若しくはデータの消去後）、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”を出力する。コマンド“ｃ５１”に続いて、プロセッサ２３０は、コマンド“ｃ５３”と“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ５３”は、読み出されてデータラッチ群ＳＤＬに格納された管理情報ＭＩの、データラッチ群ＸＤＬではなくデータラッチ群ＡＤＬへのコピーを指示するコマンドである。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。

コマンド“ｃ３２”は、指定されたアドレスからのデータの読み出しを実行するコマンドであるため、シーケンサ１７０は、指定されたアドレスのデータの読み出しを実行し、読み出されたデータをデータラッチ群ＡＤＬに格納する。

以上のようにして、管理情報ＭＩは、図１８のＳＳ１２に示す定常状態で複数のセンスユニットＳＡＵに格納される。

さらに、その後に、図２１において点線で示すように、プロセッサ２３０は、複数のセンスアンプＳＡのデータラッチ群ＡＤＬのデータを、データラッチ群ＸＤＬにコピーさせるコマンド“ｃ５４”を入出力信号Ｉ／Ｏに出力することにより、図１８のＳＳ１３に示す定常状態で、管理情報ＭＩを複数のセンスユニットＳＡＵに格納することができる。

図２２は、第４格納手順のコマンドシーケンスＳＱ１３を示す図である。プロセッサ２３０は、初期状態になると（又はデータの書き込み後若しくはデータの消去後）、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”を出力する。コマンド“ｃ５１”に続いて、プロセッサ２３０は、コマンド“ｃ５５”と“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ５５”は、読み出されてデータラッチ群ＳＤＬに格納された管理情報ＭＩの、データラッチ群ＸＤＬ及びデータラッチ群ＡＤＬへのコピーを指示するコマンドである。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。

コマンド“ｃ３２”は、指定されたアドレスからのデータの読み出しを実行するコマンドであるため、シーケンサ１７０は、指定されたアドレスへのデータの読み出しを実行し、読み出されたデータをデータラッチ群ＡＤＬとＸＤＬに格納する。

以上のようにして、管理情報ＭＩは、図１９のＳＳ２２に示す定常状態で複数のセンスユニットＳＡＵに格納される。

次に、上述した定常状態におけるデータの読み出し動作について説明する。データの読み出し動作では、はじめに、管理情報ＭＩに含まれるシフト量データの読み出し処理が行われる。
５）シフト量データの読み出しと設定
図２３は、管理情報ＭＩであるシフト情報（ここではインデックス番号）がデータラッチ群ＸＤＬから読み出される場合を説明するための図である。図２４は、データの読み出し手順のコマンドシーケンスＳＱ１４を示す図である。コマンドシーケンスに従って、データラッチ群ＡＤＬからのインデックス番号の読み出しが行われ、読み出されたインデックス番号に対応するシフト量を用いて、データの読み出しが行われる。ここでは、定常状態において、ＳＳ３１に示すように、データラッチ群ＸＤＬにも管理情報ＭＩであるシフト情報が予め格納されている場合を説明する。

プロセッサ２３０は、レジスタリードコマンドであるコマンド“ｃ５６”を出力する。コマンド“ｃ５６”に続いて、コントローラ２００は、５つのアドレスを入出力信号Ｉ／Ｏに出力する。ここでは、カラムアドレスのみが指定されるので、３つのロウアドレスは、無視される。アドレスに続いて、コントローラ２００は、コマンド“ｃ５７”を入出力信号Ｉ／Ｏに出力する。

シーケンサ１７０は、指定されたカラムアドレスのデータラッチ群ＸＤＬのデータの読み出しを実行し、読み出されたデータ“ｉｎｆｏ０”を出力する。データ“ｉｎｆｏ０”は、読み出しデータに関わるシフト量データに対応するインデックス番号である。よって、図２３のＳＳ３２に示すように、コントローラ２００は、インデックス番号をデータラッチ群ＸＤＬから取得することができる。

プロセッサ２３０は、取得したデータ“ｉｎｆｏ０”を用いてデータの読み出しを行う。プロセッサ２３０は、シフトテーブル情報ＴＢＬを参照して、取得したデータ“ｉｎｆｏ０”に基づいてシフト量データを取得することができる。以上のように、コントローラ２００は、読み出し処理の実行前に、データラッチ群ＡＤＬからデータラッチ群ＸＤＬへ管理情報ＭＩを予めコピーしておく。そして、シフト量データは、データラッチ群ＸＤＬから取得される。

図２４に示すように、プロセッサ２３０は、以降に実行される読み出しに用いられるシフト量をＮＡＮＤ型フラッシュメモリ１００に設定するためのシフト量設定コマンド“ｃ４１”を入出力信号Ｉ／Ｏに出力すると共に、シフト量設定コマンド“ｃ４１”に続いてシフト量データを入出力信号Ｉ／Ｏに出力する。図２４では、下位ページ用のシフト量データ“Ｓｈｉｆｔ Ａ”と“Ｓｈｉｆｔ Ｅ”と“００” が出力されている。３つ目のデータは、無視される。中位ページ用のシフト量データであれば、３つのシフト量データが出力され、上位ページ用のシフト量データであれば、２つのシフト量データと、“００” が出力される。その結果、シフト量データがＮＡＮＤ型フラッシュメモリ１００に設定される。

図２５は、メモリセルアレイ１１０からデータが読み出される場合を説明するための図である。

図２４に示すように、コントローラ２００は、読み出しデータに対応する下位、中位及び上位ビットのいずれかの読み出し予約を行うコマンド“ｃ１１”、“ｃ１２”若しくは“ｃ１３”を、入出力信号Ｉ／Ｏに出力する。図２４では、コマンド“ｃ１１”に続いて、コントローラ２００は、コマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力し、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。

コントローラ２００が、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力すると、シーケンサ１７０は、設定されたシフト量を用いたシフトリードを実行する。データの読み出し結果は、まずデータラッチ群ＳＤＬに格納されてから、図２５のＳＳ３３に示すように、データラッチ群ＸＤＬに格納される。その結果、コントローラ２００は、データラッチ群ＸＤＬからユーザデータを取得することができる。図２４において、長い白い矢印のタイミングは、レディ／ビジー信号ＲＢｎがｌｏｗであることを示し、短い矢印のタイミングは、レディ／ビジー信号ＲＢｎがｈｉｇｈであることを示す。

その後、コントローラ２００は、一点鎖線で示すように、コマンド“ｃ５４”を入出力信号Ｉ／Ｏに出力し、図２５のＳＳ３４に示すように、データラッチ群ＡＤＬの全データがデータラッチ群ＸＤＬにコピーされる。
６）読み出し処理の全体の流れ
次に、本実施形態に関わる、メモリシステム１におけるデータの読み出し処理の流れについて説明する。

図２６は、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００のデータの読み出しの処理の流れの例を示すフローチャートである。図２６において、図１４と同じ処理は、同じステップ番号を付して説明は簡略にする。図２６は、ページ毎のデータの読み出し処理を示す。コントローラ２００は、ホスト機器３００からの読み出し要求を受けると、ＲＡＭ２２０中のルックアップテーブルＬＵＴを用いて、読み出し対象アドレス（すなわち、物理アドレス）を特定する（Ｓ１）。

物理アドレスが特定されると、コントローラ２００は、上述した対応テーブルＣＴを参照して、ヒストリデータＨＤ中の対象アドレスのシフト情報すなわちヒストリ値（ここではインデックス番号）が登録されているカラムアドレスのデータラッチ群ＸＤＬのデータを出力させるコマンドを出力する（Ｓ１１）。そのコマンドに応じて、ＮＡＮＤ型フラッシュメモリ１００は、指定されたカラムアドレスのデータラッチ群ＸＤＬのデータ（すなわちインデックス番号）をコントローラ２００へ返す処理を実行する（Ｓ１２）。Ｓ１１とＳ１２の処理は、図２４に示されている。

コントローラ２００は、特定した物理アドレスと、取得したインデックス番号に対応するシフト量データとに基づいて、読み出しコマンドをＮＡＮＤ型フラッシュメモリ１００に出力する（Ｓ３）。

ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００からの読み出しコマンドを受信すると、読み出しコマンドに基づいてデータの読み出しを実行する（Ｓ４）。ヒストリデータＨＤに前回の読み出し時のインデックス番号が格納されていないときは、すなわちインデックス番号が０のときは、ノーマルリードが実行される。ヒストリデータＨＤに前回の読み出し時のインデックス番号が格納されているときは、そのインデックス番号に対応するシフト量を用いたシフトリードが実行される。

データの読み出しはページ単位で行われるので、データの読み出しの結果、図２５のＳＳ３３で示されるように、１ページ分のデータがデータラッチ群ＸＤＬに格納される。

読み出しの結果は、コントローラ２００により取得される。コントローラ２００は、データの読み出しができた、すなわちエラーがあってもＥＣＣ回路２６０によりエラー訂正ができたかを判定する（Ｓ５）。

データの読み出しができたときは（Ｓ５：ＹＥＳ）、コントローラ２００は、読み出したデータをホスト機器３００へ返す（Ｓ６）。

なお、データの読み出しにより、データラッチ群ＸＤＬの管理情報ＭＩが消去されるので、データの読み出しができたときは（Ｓ５：ＹＥＳ）、コントローラ２００は、さらに、定常状態にするために、図２６において点線で示すように、データラッチ群ＡＤＬのデータをデータラッチ群ＸＤＬにコピーさせるコマンドを入出力信号Ｉ／Ｏに出力する（Ｓ１３）。その結果、図２５のＳＳ３４に示すように、シーケンサ１７０は、データラッチ群ＡＤＬのデータを、データラッチ群ＸＤＬにコピーする（Ｓ１４）。

データの読み出しができなかったときは（Ｓ５：ＮＯ）、コントローラ２００は、上述したような再読み出し処理を実行する（Ｓ７）。

Ｓ７では、上述した再読み出し処理が、シフトリード等をしながら行われ、コントローラ２００は、エラー訂正が成功した、すなわちデータの読み出しができたかを判定する（Ｓ８）。エラー訂正が成功した、すなわちデータの読み出しができたときは（Ｓ８：ＹＥＳ）、コントローラ２００は、エラー訂正処理されたデータをホスト機器３００へ返す（Ｓ６）。

さらに、エラー訂正が成功した、すなわちデータの読み出しができたときは（Ｓ８：ＹＥＳ）、コントローラ２００は、データラッチ群ＡＤＬ，ＸＤＬを定常状態にするために、図２６において点線で示すように、データラッチ群ＡＤＬのデータをデータラッチ群ＸＤＬにコピーさせるコマンド“ｃ５４”を入出力信号Ｉ／Ｏに出力する（Ｓ１５）。その結果、シーケンサ１７０は、データラッチ群ＡＤＬのデータを、データラッチ群ＸＤＬにコピーする（Ｓ１６）。

さらに、Ｓ１５の後、コントローラ２００は、再読み出しができたときのシフト量データに対応するインデックス番号を、対象アドレスに対応するカラムアドレスに上書き更新するためのコマンドを出力する（Ｓ１７）。その結果、シーケンサ１７０は、データラッチ群ＸＤＬ中の指定されたカラムアドレスのデータを、再読み出しができたときのシフト量データのインデックス番号で更新する（Ｓ１８）。

さらに、Ｓ１７の後、コントローラ２００は、データラッチ群ＸＤＬのデータを、データラッチ群ＡＤＬにコピーするコマンドを出力する（Ｓ１９）。その結果、シーケンサ１７０は、データラッチ群ＸＤＬのデータを、データラッチ群ＡＤＬにコピーする（Ｓ２０）。

以上のように、コントローラ２００は、Ｓ５及びＳ８において、エラー訂正が成功した場合（Ｓ５，Ｓ８：ＹＥＳ）、エラー訂正されたユーザデータをホスト機器３００へ返すことができる（Ｓ６）。

また、コントローラ２００は、Ｓ８において、エラー訂正が成功した場合は（Ｓ８：ＹＥＳ）、データラッチ群ＡＤＬの更新を行って、データラッチ群ＡＤＬ及びＸＤＬを、定常状態にすることに加えて、更新されたシフト情報（ここでは、シフト量データのインデックス番号）をメモリセルアレイ１１０の管理情報格納領域ＭＩＡに書き込む処理も実行する。

すなわち、コントローラ２００は、再読み出し処理により管理情報ＭＩが更新された場合、更新された管理情報ＭＩを、ＮＡＮＤ型フラッシュメモリ１００に記憶する。図２７は、更新されたシフト情報を管理情報格納領域ＭＩＡへ書き込む処理の流れの例を示すフローチャートである。

コントローラ２００は、更新されたシフト情報のメモリセルアレイ１１０の管理情報格納領域ＭＩＡへの書き込みが必要か、言い換えるとＳ８において、エラー訂正が成功したかを判定する（Ｓ２１）。コントローラ２００は、更新されたシフト情報のメモリセルアレイ１１０の管理情報格納領域ＭＩＡへの書き込みが必要でないとき（Ｓ２１：ＮＯ）、何もしない。

更新されたシフト情報のメモリセルアレイ１１０の管理情報格納領域ＭＩＡへの書き込みが必要であるとき（Ｓ２１：ＹＥＳ）コントローラ２００は、ＳＬＣモードで、更新されたシフト情報（ここではシフト量データに対応するインデックス番号）をメモリセルアレイ１１０の管理情報格納領域ＭＩＡに書き込む（Ｓ２２）。すなわち、更新されたシフト情報は、不揮発性メモリであるメモリセルアレイ１１０に格納される。

よって、コントローラ２００は、Ｓ５においてエラー訂正ができたときは、更新されたシフト情報を、不揮発性メモリであるメモリセルアレイ１１０に書き込まないが、Ｓ８においてエラー訂正ができたときは、更新されたシフト情報を、不揮発性メモリであるメモリセルアレイ１１０に書き込む。

図２６に戻り、もしも、エラー訂正が成功しなかった、すなわちデータの読み出しができなかったときは（Ｓ８：ＮＯ）、コントローラ２００は、読み出しが出来なかったことを示すリードステータスエラーを、ホスト機器３００へ返す（Ｓ１０）。

図２８と図２９は、図２６のデータの読み出し処理と、図２７の更新された管理情報の不揮発性メモリへの書き込み処理における、メモリセルアレイと５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。

図２８のＳＳ４１は、図２６のＳ１４及びＳ１６により、データラッチ群ＡＤＬのデータが、データラッチ群ＸＤＬにコピーされた状態を示す。

図２８のＳＳ４２は、図２６のＳ１８により、データラッチ群ＸＤＬ中の指定されたカラムアドレスのデータが、再読み出しができたときのシフト量データのインデックス番号で更新された状態を示す。

図２９のＳＳ４３は、図２６のＳ２０により、データラッチ群ＸＤＬのデータが、データラッチ群ＡＤＬにコピーされた状態を示す。

図２９のＳＳ４４は、図２７のＳ２１により、更新されたシフト量データのインデックス番号が、不揮発性メモリであるメモリセルアレイ１１０中の別アドレスに格納された状態を示す。

図３０は、図２８のＳＳ４２における、データラッチ群ＸＤＬ中の指定されたカラムアドレスのデータの更新処理のためのコマンドシーケンスを示す図である。

コマンド“ｃ６１”は、データラッチ群ＸＤＬ中の更新したいカラムアドレスを指定してデータ更新するためのコマンドである。コマンド“ｃ６１”に続く、２つのカラムアドレスにより、カラムアドレスが指定される。指定されたカラムアドレスの複数のデータラッチＸＤＬにデータを書き込むだけであるため、ロウアドレスは、無視される。その後のデータ“ｉｎｆｏ”は、更新データである。データ“ｉｎｆｏ”が、出力されて、白い矢印で示すタイミングで処理は終了する。コマンド“ｃ５２”により、図２９のＳ４３に示すように、データラッチ群ＸＤＬのデータは、データラッチ群ＡＤＬへコピーされる。

図３１は、図２９のＳＳ４４における、メモリセルアレイ１１０への管理情報ＭＩの書き込みのためのコマンドシーケンスを示す図である。

ＳＬＣモードを指定するコマンド“ｃ５１”は、書き込みモードがＳＬＣであることを指定するコマンドである。コマンド“ｃ６１”に続いて、カラムアドレスとロウアドレスが指定される。コマンド“ｃ６１”は、データラッチ群ＸＤＬ中の、指定されたカラムアドレスに対応するデータを更新するコマンドである。コマンド“ｃ２３”が出力されると、シーケンサ１７０は、データラッチ群ＸＤＬのデータをアドレスで指定された管理情報格納領域ＭＩＡに書き込む。その結果、図２９のＳ４４に示すように、更新されたシフト情報がメモリセルアレイ１１０に記憶される。

以上のようにして、シフト量データの更新が行われる。

次に、本実施形態における、サスペンドリード時の動作を説明する。

図３２は、サスペンドリード時のコントローラ２００の入出力信号Ｉ／Ｏの変化を示すコマンドシーケンスを示す図である。図３３は、コマンドシーケンスの実行に伴う、複数のデータラッチ群におけるデータの格納状況の変化を説明するための図である。

コマンドシーケンスＳＱ１７に示すように、サスペンドリードが行われるとき、コントローラ２００は、所定のコマンド“ｃ４１”を出力して、プログラムすなわちデータの書き込みをサスペンドする。図３３において、ＬＳ３１は、プログラム中における複数のデータラッチ群において、データラッチ群ＡＤＬ，ＢＤＬ及びＣＤＬには、書き込みのためのデータが格納されており、データラッチ群ＳＤＬには、ベリファイ電圧データが格納されていることを示している。ＬＳ３２は、サスペンドしたときのプログラム中の複数のデータラッチ群の状態を示す。ＬＳ３２では、データラッチ群ＳＤＬ及びＸＤＬには、有効なデータは、格納されていない。すなわち、それまではプログラムすなわちデータの書き込みが行われていたので、管理情報ＭＩは、いずれのデータラッチ群にも格納されていない。よって、サスペンドリードが行われるとき、データの読み出しのための管理情報ＭＩの取得が必要となる。図３２において、長い白い矢印のタイミングは、レディ／ビジー信号ＲＢｎがｌｏｗであることを示し、短い矢印のタイミングは、レディ／ビジー信号ＲＢｎがｈｉｇｈであることを示す。

そのため、コントローラ２００は、次に、ＳＬＣモードで管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”及び“ｃ３１”を出力する。コントローラ２００は、コマンドに続いて、５つのアドレスと、アドレスに続くコマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ３２”により、管理情報ＭＩは、データラッチ群ＳＤＬに格納された後に、データラッチ群ＸＤＬに格納される。

図３３のＬＳ３３は、ＳＬＣモードで読み出された管理情報ＭＩがデータラッチ群ＳＤＬに格納された状態を示し、ＬＳ３４は、管理情報ＭＩがデータラッチ群ＸＤＬに格納された状態を示す。

さらに、コマンド“ｃ３２”により、データラッチ群ＸＤＬ中の指定されたカラムアドレスのデータの読み出しが実行される。シーケンサ１７０は、指定されたカラムアドレスのデータの読み出しを実行し、読み出されたデータ“ｉｎｆｏ０”を出力する。

プロセッサ２３０は、取得したデータ“ｉｎｆｏ０”を用いてデータの読み出しを行う。図３３のＬＳ３５は、管理情報ＭＩ中、指定されたカラムアドレスのシフト量データのインデックス番号が、対応するデータラッチ群ＸＤＬから読み出された状態を示す。

プロセッサ２３０は、シフト量を設定するシフト量設定コマンド“ｃ４１”を入出力信号Ｉ／Ｏに出力すると共に、シフト量設定コマンド“ｃ４１”に続いてインデックス番号に基づいて選択したシフト量データを入出力信号Ｉ／Ｏに出力する。

その後、プロセッサ２３０は、下位、中位及び上位ビットのいずれかの読み出し予約を行うコマンド“ｃ１１”、“ｃ１２”若しくは“ｃ１３”及び“ｃ３１”を、入出力信号Ｉ／Ｏに出力し、その後アドレス及びコマンド“ｃ３２”を出力する。その結果、プロセッサ２３０は、データの読み出しを行うことができる。図３３のＬＳ３６は、プロセッサ２３０がデータの読み出しを実行しているときの状態を示す。

サスペンドリードの最後に、プロセッサ２３０は、プログラムレジュームコマンド“ｃ４２”を出力する。

よって、サスペンドリード時にも、管理情報ＭＩであるシフト情報をメモリセルアレイ１１０の管理情報格納領域ＭＩＡから読み出して、シフトリードを実行することができる。

なお、サスペンドリード時において、再読み出しによるシフト情報の変更があったときは、その変更のあったシフト情報（ここではインデックス番号）の、管理情報格納領域ＭＩＡへの書き込みが行われる。

以上のように、読み出し時には使用しないデータラッチ群ＡＤＬに管理情報ＭＩの一部を格納するようにしたので、コントローラ２００のＲＡＭの容量に制限がある場合に管理情報ＭＩが増えても、高速に管理情報を利用することができる。

上述したように、メモリセルトランジスタＭＴの記憶容量が増えると、例えば１つのメモリセルトランジスタＭＴに記憶できるビット数が、３ビットから４ビットに増えると、シフト量データも増え、コントローラ２００のＲＡＭ２２０に格納できない場合が生じる。

ＮＡＮＤ型フラッシュメモリ１００によっては、一旦データを書き込んだ後は、データの読み出しがほとんどの場合もある。データの読み出し時に又は読み出し前に、データの書き込みに用いられるデータラッチ群ＡＤＬ、ＢＤＬ等は、使用されない。

そのような場合には、上述した実施形態によれば、管理情報ＭＩであるシフト情報のヒストリデータＨＤのデータ量が増加しても、ヒストリデータＨＤをデータラッチ群ＡＤＬに格納することによって、コントローラ２００のＲＡＭ２２０を用いなくてもよい。

なお、上述した実施形態では、管理情報であるシフト量データのヒストリデータＨＤは、データラッチ群ＡＤＬに格納したが、他のデータラッチ、例えばデータラッチ群ＢＤＬ又はＣＤＬに格納するようにしてもよい。

さらになお、上述した実施形態では、データラッチ群ＡＤＬ等に格納される管理情報ＭＩとして、シフトリード時に用いられるシフト情報を例に挙げているが、シフト情報以外の管理情報ＭＩを、データラッチ群ＡＤＬ等に格納するようにしてもよい。

以上のように、上述した実施形態によれば、管理情報を格納するＲＡＭ領域を十分に有しないメモリコントローラにおいても管理情報を小さなレイテンシで読み出すことができるメモリシステム及びメモリコントローラを提供することができる。

また、管理情報の一部を、データの読み出し時に使用されないデータラッチ群に格納するようにしたので、メモリコントローラ２００はホスト機器３００からの読み出し要求が続く限り、管理情報ＭＩを小さなレイテンシで読み出すことができる。
（第２実施形態）
第１実施形態では、シフト情報などの管理情報ＭＩは、ＮＡＮＤ型フラッシュメモリ１００の１つのデータラッチ群ＡＤＬに、すなわち１ページ分内に格納可能であったが、第２実施形態では、必要な管理情報ＭＩが１ページ分を超える場合に、データラッチ群ＡＤＬ以外のデータラッチ群ＢＤＬなども用いて、管理情報ＭＩが２以上のデータラッチ群に格納される。

第２実施形態のメモリシステムの構成は、第１実施形態のメモリシステムの構成と同じであるので、第２実施形態のメモリシステムにおいて、第１実施形態のメモリシステムの構成と同じ構成要素については同じ符号を用いて説明は省略し、第１実施形態のメモリシステムの構成と異なる構成についてのみ説明する。

図３４は、本実施形態に関わる、電源オフ時などにおける管理情報格納領域ＭＩＡと複数のデータラッチ群のデータ格納状態を示す図である。

図３４は、電源オフ時、データの書き込み（プログラム）後、又はデータの消去後の管理情報格納領域ＭＩＡと複数のデータラッチ群のデータ格納状態を示す。データラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬの各々には、対応する物理ブロックの管理情報が格納される。

具体的には、ここでは、メモリセルアレイ１１０は、３０００個のブロックＢＬＫを有する。ブロック０〜９９９までの管理情報ＭＩであるデータのシフト情報が、管理情報格納領域ＭＩＡの第１格納領域ＭＩＡ０に格納される。ブロック１０００〜１９９９までのデータのシフト情報が、管理情報格納領域ＭＩＡの第２格納領域ＭＩＡ１に格納される。ブロック２０００〜２９９９までのデータのシフト情報が、管理情報格納領域ＭＩＡの第３格納領域ＭＩＡ２に格納される。

また、本実施形態では、各センスユニットＳＡＵには、データラッチＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬを備えている。

図３５は、本実施形態に関わる、定常状態における、メモリセルアレイ１１０と、複数のデータラッチ群における管理情報ＭＩの格納状態を示している。

電源オン時、データの書き込み（プログラム）後、又はデータの消去後、コントローラ２００は、第１実施形態で説明した各種コマンドをＮＡＮＤ型フラッシュメモリ１００へ出力することにより、複数のデータラッチ群を、管理情報ＭＩの一部が格納された定常状態にする。

定常状態では、第１格納領域ＭＩＡ０に格納された管理情報ＭＩは、データラッチ群ＡＤＬへコピーされ、第２格納領域ＭＩＡ１に格納された管理情報ＭＩは、データラッチ群ＢＤＬへコピーされ、第３格納領域ＭＩＡ２に格納された管理情報ＭＩは、データラッチ群ＣＤＬへコピーされる。

複数のデータラッチ群が定常状態になることにより、データの読み出しに対応することができる。

そして、読み出しデータの対象アドレスが判明したときに、その対象アドレスに関わるブロックＢＬＫの管理情報ＭＩのコピーを格納しているデータラッチ群から、管理情報ＭＩは、データラッチ群ＸＤＬへコピーされる。

例えば、ブロックＢＬＫ０〜９９９内のデータの読み出し要求を受けたときには、コントローラ２００は、データラッチ群ＡＤＬの格納領域のデータをデータラッチ群ＸＤＬに格納し、データラッチ群ＸＤＬ中の対象アドレスで指定されたブロックＢＬＫについてのシフト情報を用いて、データの読み出しを行うことができる。

複数のデータラッチ群を定常状態にする処理について簡単に説明する。

図３６は、管理情報ＭＩを読み出してデータラッチ群ＸＤＬへ格納する場合のデータの転送を説明するための図である。管理情報格納領域ＭＩＡの管理情報ＭＩは、ＳＳ４１に示すように、ＳＬＣモードで読み出されて、データラッチ群ＳＤＬを経由して、データラッチ群ＸＤＬに格納される。

図３７は、ＳＬＣモードで読み出された管理情報ＭＩを、データラッチ群ＸＤＬからデータラッチ群ＡＤＬからＣＤＬのいずれかへコピーして、複数のデータラッチ群を定常状態化する方法を示す図である。ＳＳ４２は、ＳＬＣモードで読み出された管理情報ＭＩが、データラッチ群ＸＤＬからデータラッチ群ＡＤＬへコピーされる場合を示す。すなわち、管理情報ＭＩは、ＳＳ４１の状態からＳＳ４２の状態になる。Ｓ４３は、ＳＬＣモードで読み出された管理情報ＭＩが、データラッチ群ＸＤＬからデータラッチ群ＢＤＬへコピーされる場合を示す。すなわち、管理情報ＭＩは、ＳＳ４１の状態からＳＳ４３の状態になる。Ｓ４４は、ＳＬＣモードで読み出された管理情報ＭＩが、データラッチ群ＸＤＬからデータラッチ群ＣＤＬへコピーされる場合を示す。すなわち、管理情報ＭＩは、ＳＳ４１の状態からＳＳ４４の状態になる。

図３８は、データラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬに格納された管理情報ＭＩを、データラッチ群ＸＤＬにコピーして、複数のデータラッチ群を定常状態化する別の方法を示す図である。ＳＳ４５は、管理情報ＭＩが、データラッチ群ＡＤＬからデータラッチ群ＸＤＬへコピーされる場合を示す。ＳＳ４６は、管理情報ＭＩが、データラッチ群ＢＤＬからデータラッチ群ＸＤＬへコピーされる場合を示す。ＳＳ４７は、管理情報ＭＩが、データラッチ群ＣＤＬからデータラッチ群ＸＤＬへコピーされる場合を示す。

図３７では、管理情報ＭＩは、データラッチ群ＸＤＬに格納してからデータラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬのいずれかにコピーされているが、管理情報ＭＩは、データラッチ群ＳＤＬ経由して、データラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬのいずれかに直接的にコピーするようにしてもよい。

図３９は、管理情報ＭＩが、データラッチ群ＳＤＬを経由して、データラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬのいずれかに転送する場合を示す図である。ＳＳ４８は、管理情報ＭＩが、データラッチ群ＳＤＬからデータラッチ群ＡＤＬへ直接的にコピーされる場合を示す。ＳＳ４９は、管理情報ＭＩが、データラッチ群ＳＤＬからデータラッチ群ＢＤＬへ直接的にコピーされる場合を示す。ＳＳ５０は、管理情報ＭＩが、データラッチ群ＳＤＬからデータラッチ群ＣＤＬへ直接的にコピーされる場合を示す。

なお、図３９に示すデータラッチ群ＡＤＬ、ＢＤＬ及びＣＤＬいずれかから、データラッチ群ＸＤＬへコピーして、図３８に示すように、管理情報ＭＩをデータラッチ群ＸＤＬに格納するようにしてもよい。

図４０は、本実施形態に関わる、複数のデータラッチ群を定常状態化するコマンドシーケンスＳＱ１８を示す図である。図４１は、管理情報ＭＩが複数のデータラッチ群に格納されるまでの管理情報ＭＩの格納状態の変化を説明するための図である。

図４０に示すように、プロセッサ２３０は、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”を出力する。コマンド“ｃ５１”に続いて、プロセッサ２３０は、コマンド“ｃ５３”とコマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスのうち３つのロウアドレスが、データ“ｉｎｆｏ０”のアドレスを示す。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。以上により、図４１のＳＳ５１に示すように、第１格納領域ＭＩＡ０の管理情報ＭＩが、データラッチ群ＡＤＬに転送される。

その後、第２格納領域ＭＩＡ１の管理情報ＭＩをデータラッチ群ＢＤＬに転送するために、プロセッサ２３０は、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”と、コマンド“ｃ５１”に続いてコマンド“ｃ７１”とコマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ７１”は、管理情報ＭＩの転送先をデータラッチ群ＸＤＬではなく、データラッチ群ＢＤＬに指定するコマンドである。コマンド“ｃ７１”の前にコマンド“ｃ５１”が出力されることにより、管理情報ＭＩの転送先は、データラッチ群ＢＤＬとなる。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスのうち３つのロウアドレスが、データ“ｉｎｆｏ１”のアドレスを示す。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。以上により、図４１のＳＳ５２に示すように、第２格納領域ＭＩＡ１の管理情報ＭＩが、データラッチ群ＢＤＬに転送される。

その後、第３格納領域ＭＩＡ２の管理情報ＭＩをデータラッチ群ＣＤＬに転送するためのコマンドとデータが入出力信号Ｉ／Ｏに出力される。プロセッサ２３０は、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”と、コマンド“ｃ５１”に続いてコマンド“ｃ７２”とコマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コマンド“ｃ７２”は、管理情報ＭＩの転送先をデータラッチ群ＸＤＬではなく、データラッチ群ＣＤＬにするコマンドである。コマンド“ｃ７２”の前にコマンド“ｃ５１”が出力されることにより、管理情報ＭＩの転送先は、データラッチ群ＣＤＬとなる。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスのうち３つのロウアドレスが、データ“ｉｎｆｏ１”のアドレスを示す。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。以上により、図４１のＳＳ５３に示すように、第３格納領域ＭＩＡ２の管理情報ＭＩが、データラッチ群ＣＤＬに転送される。

図４２は、本実施形態に関わる、複数のデータラッチ群を定常状態化する別のコマンドシーケンスＳＱ１９を示す図である。図４３は、管理情報ＭＩが複数のデータラッチ群に格納されるまでの管理情報ＭＩの格納状態の変化を説明するための図である。

図４２に示すように、プロセッサ２３０は、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”を出力する。コマンド“ｃ５１”に続いて、プロセッサ２３０は、コマンド“ｃ５３”とコマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスのうち３つのロウアドレスが、データ“ｉｎｆｏ０”のアドレスを示す。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。以上により、図４３のＳＳ５４に示すように、第１格納領域ＭＩＡ０の管理情報ＭＩが、データラッチ群ＳＤＬを経由してデータラッチ群ＡＤＬに転送される。

なお、図４３では、データラッチ群ＡＤＬのデータは、データラッチ群ＸＤＬにコピーされている。そのため、管理情報ＭＩのデータラッチ群ＡＤＬへの転送後、データラッチ群ＡＤＬのデータをデータラッチ群ＸＤＬにコピーさせるコマンド“ｃ５４”が入出力信号Ｉ／Ｏに出力されている。

その後、第２格納領域ＭＩＡ１の管理情報ＭＩをデータラッチ群ＢＤＬに転送するために、プロセッサ２３０は、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”と、コマンド“ｃ５１”に続いてコマンド“ｃ７１”とコマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスのうち３つのロウアドレスが、データ“ｉｎｆｏ１”のアドレスを示す。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。以上により、図４３のＳＳ５５に示すように、第２格納領域ＭＩＡ１の管理情報ＭＩが、データラッチ群ＢＤＬに転送される。

その後、第３格納領域ＭＩＡ２の管理情報ＭＩをデータラッチ群ＣＤＬに転送するためのコマンドとデータが入出力信号Ｉ／Ｏに出力される。プロセッサ２３０は、ＳＬＣモードで、管理情報格納領域ＭＩＡから管理情報ＭＩの読み出しを実行するためのコマンド“ｃ５１”と、コマンド“ｃ５１”に続いてコマンド“ｃ７２”とコマンド“ｃ３１”を入出力信号Ｉ／Ｏに出力する。コントローラ２００は、コマンド“ｃ３１”に続いて、５つのアドレスを入出力信号Ｉ／Ｏに出力する。５つのアドレスのうち３つのロウアドレスが、データ“ｉｎｆｏ２”のアドレスを示す。５つのアドレスに続いて、コントローラ２００は、コマンド“ｃ３２”を入出力信号Ｉ／Ｏに出力する。以上により、図４３のＳＳ５６に示すように、第３格納領域ＭＩＡ２の管理情報ＭＩが、データラッチ群ＣＤＬに転送される。

次に、複数のデータラッチ群の定常状態から、データの読み出しのための管理情報の取得シーケンスについて説明する。ここでは、例として、選択されたブロックＢＬＫがブロック１０００〜ブロックＢＬＫ１９９９に属し、その選択されたブロックＢＬＫについての管理情報ＭＩの読み出しの場合について説明する。

図４４は、定常状態から管理情報ＭＩを読み出すためのコマンドシーケンスを示す図である。図４５は、管理情報ＭＩの読み出し処理における、メモリセルアレイと５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。

図４４に示すように、コマンドシーケンスＳＱ２０では、最初に、データラッチ群ＢＤＬのデータをデータラッチ群ＸＤＬへコピーするコマンド“ｃ７３”が出力され、図４５のＳＳ５７からＳＳ５８に示すように、データラッチ群ＢＤＬからデータラッチ群ＸＤＬにデータがコピーされる。

その後、コントローラ２００は、コマンド“ｃ５６”と、５つのアドレスを出力し、コマンド“ｃ５７”を入出力信号Ｉ／Ｏに出力する。シーケンサ１７０は、指定されたカラムアドレスのデータラッチ群ＸＤＬのデータの読み出しを実行し、図４５のＳＳ５９に示すように、読み出されたデータ“ｉｎｆｏ”を出力することができる。

その後、コントローラ２００は、読み出されたデータ（シフト情報）を用いて、データの読み出しシーケンスを実行することで、データの読み出しを行うことができる。

次に、管理情報ＭＩの更新及び管理情報ＭＩのメモリセルアレイ１１０への書き込み処理について説明する。

図４６は、定常状態における管理情報ＭＩの更新処理のコマンドシーケンスを示す図である。図４７は、管理情報ＭＩの更新処理における、メモリセルアレイと５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。ここでは、データラッチ群ＢＤＬの管理情報ＭＩの更新について説明する。

更新処理のコマンドシーケンスＳＱ２１では、最初にコマンド“ｃ７３”が出力され、図４７のＳＳ６１からＳＳ６２に示すように、データラッチ群ＢＤＬからデータラッチ群ＸＤＬにデータがコピーされる。

その後、コントローラ２００は、データラッチ群ＸＤＬ中の指定されたカラムアドレスのデータを更新するコマンド“ｃ６１”と、５つのアドレスを入出力信号Ｉ／Ｏに出力すると、図４７のＳＳ６３に示すように、データラッチ群ＸＤＬのデータの一部が更新される。

コントローラ２００は、図４６に示したコマンドシーケンスＳＱ２１の後に、図３１に示したコマンドを実行することによって、更新データが、メモリセルアレイ１１０に記憶される。

図４８は、更新データのメモリセルアレイ１１０への書き込みにおけるデータの格納状況の変化を説明するための図である。図４８に示すように、メモリセルアレイと５つのデータラッチ群におけるデータは、ＳＳ６４からＳＳ６５の状態に変化する。

次に、３ページ分の管理情報ＭＩをデータラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬに格納した場合、データの読み出し動作について説明する。

ホスト機器３００からの読み出し要求が、どのブロックＢＬＫに対するものかが判明すると、コントローラ２００は、読み出し要求に関わるブロックＢＬＫの管理情報ＭＩを、データラッチ群ＸＤＬに転送し、データラッチ群ＸＤＬから管理情報ＭＩを取得してから、取得した管理情報ＭＩを用いて読み出しコマンドを出力する。

図４９は、データの読み出しを行うときに用いられる管理情報ＭＩであるシフト情報の選択を説明するための図である。図５０は、データの読み出しを行うときの５つのデータラッチ群の状態を示す図である。

定常状態では、読み出しデータのシフト量データがデータラッチ群ＸＤＬに存在しないので、ホスト機器３００からの読み出し要求を受けてから、読み出しデータに関わる管理情報ＭＩ（例えばシフト情報）を格納しているデータラッチ群から、データラッチ群ＸＤＬの格納領域に、管理情報ＭＩはコピーされる。

例えば、ブロックＢＬＫ０〜９９９中のブロックＢＬＫｎのｍ番目のワード線ＷＬｍのデータの読み出しが行われることが判定した後に、コントローラ２００は、ブロックＢＬＫ０〜９９９中のブロックＢＬＫｎに対応する管理情報ＭＩを格納しているデータラッチ群ＡＤＬのデータを、データラッチ群ＸＤＬにコピーし、データラッチ群ＸＤＬのデータ領域中の、ブロックＢＬＫｎのワード線ＷＬｍに対応するシフト情報を読み出す。読み出したシフト情報を用いて、コントローラ２００は、データの読み出しをすることができる。

図５０に示すように、データの読み出しが行われるとき、データラッチ群ＸＤＬは、読み出しデータの格納に使用される。ブロックＢＬＫｎのワード線ＷＬｍのユーザデータは、データラッチ群ＳＤＬに転送された後、データラッチ群ＸＤＬのデータ領域にコピーされ、コントローラ２００は、データラッチ群ＸＤＬのデータ領域からデータを読み出すことができる。

なお、管理情報ＭＩのデータラッチ群ＸＤＬへの転送は、ホスト機器３００からの読み出し要求を受けてから行うのではなく、管理情報ＭＩを、データラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかからデータラッチ群ＸＤＬに事前にしておいてもよい。

その場合、データラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬの３つの内の１つのデータを、データラッチ群ＸＤＬへコピーしているので、３分の１の確率で、読み出しデータのシフト情報がデータラッチ群ＸＤＬに存在する。

図５１は、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００のデータの読み出しの処理の流れの例を示すフローチャートである。図５１において、図１４及び図２６と同じ処理は、同じステップ番号を付して説明は簡略にする。

コントローラ２００は、ホスト機器３００からの読み出し要求に関わる対象アドレスを特定した後（Ｓ１）、対象アドレスのヒストリ値すなわちシフト情報が登録されているデータラッチ群を同定し、その同定したデータラッチ群のデータをデータラッチ群ＸＤＬへコピーするコマンドを出力する（Ｓ２１）。

もしも、読み出しコマンドに関わる対象アドレスに関わるヒストリ値がデータラッチ群ＸＤＬに既に格納されているときは、この処理はスキップされる。しかし、読み出しコマンドに関わる対象アドレスに関わるヒストリ値がデータラッチ群ＸＤＬに格納されていないときは、Ｓ２１の処理は、実行される。Ｓ２１の実行の結果、ＮＡＮＤ型フラッシュメモリ１００内では、対象アドレスのヒストリ値すなわちシフト情報が登録されている複数のデータラッチ群から、データラッチ群ＸＤＬにデータがコピーされる（Ｓ２２）。

Ｓ２１の実行後あるいはＳ２１のスキップ後、コントローラ２００は、ヒストリデータＨＤ中の対象アドレスのシフト情報すなわちヒストリ値（ここではインデックス番号）が登録されているカラムアドレスのデータラッチ群ＸＤＬのデータを出力させるコマンドを出力する（Ｓ１１）。そのコマンドに応じて、ＮＡＮＤ型フラッシュメモリ１００は、指定されたカラムアドレスのデータラッチ群ＸＤＬのデータ（すなわちインデックス番号）をコントローラ２００へ返す処理を実行する（Ｓ１２）。

コントローラ２００は、特定した物理アドレスと、取得したインデックス番号に対応するシフト量データとに基づいて、読み出しコマンドをＮＡＮＤ型フラッシュメモリ１００に出力する（Ｓ３）。ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００からの読み出しコマンドを受信すると、読み出しコマンドに基づいてデータの読み出しを実行する（Ｓ４）。

読み出しの結果は、コントローラ２００により取得される。コントローラ２００は、データの読み出しができた、すなわちエラーがあってもＥＣＣ回路２６０によりエラー訂正ができたかを判定する（Ｓ５）。

データの読み出しができたときは（Ｓ５：ＹＥＳ）、コントローラ２００は、読み出したデータをホスト機器３００へ返す（Ｓ６）。

データの読み出しができなかったときは（Ｓ５：ＮＯ）、コントローラ２００は、上述した再読み出し処理を実行する（Ｓ７）。

Ｓ７では、上述した再読み出し処理が、シフトリード等をしながら行われ、コントローラ２００は、エラー訂正が成功した、すなわちデータの読み出しができたかを判定する（Ｓ８）。エラー訂正が成功した、すなわちデータの読み出しができたときは（Ｓ８：ＹＥＳ）、コントローラ２００は、エラー訂正処理されたデータをホスト機器３００へ返す（Ｓ６）。

さらに、再読み出し処理（Ｓ７）の後、エラー訂正が成功した、すなわちデータの読み出しができたときは（Ｓ８：ＹＥＳ）、コントローラ２００は、対象アドレスのヒストリ値すなわちシフト情報が登録されているデータラッチ群のデータをデータラッチ群ＸＤＬにコピーさせるコマンドを入出力信号Ｉ／Ｏに出力する（Ｓ２５）。その結果、シーケンサ１７０は、対象アドレスのヒストリ値すなわちシフト情報が登録されているデータラッチ群のデータを、データラッチ群ＸＤＬにコピーする（Ｓ２６）。

さらに、Ｓ２５の後、コントローラ２００は、再読み出しができたときのシフト量データに対応するインデックス番号を、対象アドレスに対応するカラムアドレスに上書き更新するためのコマンドを出力する（Ｓ１７）。その結果、シーケンサ１７０は、データラッチ群ＸＤＬ中の指定されたカラムアドレスのデータを、再読み出しができたときのシフト量データのインデックス番号で更新する（Ｓ１８）。

さらに、Ｓ１７の後、コントローラ２００は、更新したデータラッチ群ＸＤＬのデータを、対象アドレスのヒストリ値すなわちシフト情報が登録されているデータラッチ群にコピーするコマンドを出力する（Ｓ２７）。その結果、シーケンサ１７０は、対象アドレスのヒストリ値すなわちシフト量が登録されているデータラッチ群のデータを、データラッチ群ＸＤＬからコピーする（Ｓ２８）。
［パトロール処理］
また、ＮＡＮＤ型フラッシュメモリ１００では、時間経過に伴って記憶されたデータの劣化に対応するために、記憶されたデータを読み出して、読み出したデータの記憶状態を検査すなわちベリファイするパトロール処理が実行される。パトロール処理の結果、読み出しレベルの更新、すなわちシフト情報の更新が行われる。すなわち、コントローラ２００は、メモリセルアレイ１１０に対してデータの記憶状態をベリファイするパトロール処理を実行したときは、パトロール処理の結果として更新された管理情報、ここではシフト情報を、メモリセルアレイ１１０に記憶する。

図５２は、パトロール処理の流れの例を示すフローチャートである。パトロール処理は、所定の周期で、所定の条件下で実行される。ここでは、パトロール処理は、ブロックＢＬＫの所定の対象領域（以下、パトロール対象領域という）毎に実行される。コントローラ２００は、パトロール処理の対象のブロックＢＬＫが選択され、そのブロックＢＬＫ内のパトロール対象領域が選択されて、パトロール処理が実行される。

コントローラ２００は、まず、パトロール処理の対象ブロックＢＬＫｉのパトロール対象領域のインデックスｊを設定する（Ｓ３１）。

コントローラ２００は、インデックスｊのパトロール対象領域の対象アドレスａｄｄｒを設定し（Ｓ３２）、対象アドレスａｄｄｒの読み出し時の所定の処理を実行する（Ｓ３３）。Ｓ３３は、対象ブロックＢＬＫ内の対象ブロックの全てに対して、所定の処理を実行するように、Ｓ３２とＳ３３は、繰り返される。

Ｓ３１で設定されたパトロール対象領域への読み出し処理が終了すると、ブロックｉのパトロール対象領域のインデックスｊを１つインクリメントする。

コントローラ２００は、パトロール処理を、各ブロックＢＬＫ内の複数のパトロール対象領域に対して、一つずつ、所定のタイミングで実行する。

図５３は、パトロール処理における対象アドレスに対する読み出し時の所定の処理の流れの例を示すフローチャートである。

コントローラ２００は、ブロックｉの消去回数に対応するテーブルのインデックス番号のシフト量で対象アドレスのデータを読み出すすなわちシフトリードする（Ｓ３５）。

コントローラ２００は、ＥＣＣによるエラー訂正が成功したか否かを判定する（Ｓ３６）。エラー訂正が成功したとき（Ｓ３６：ＹＥＳ）、処理は、何もしない。エラー訂正が成功しなかったとき（Ｓ３６：ＮＯ）、上記テーブルのインデックス番号が最後の番号未満であるかを判定する（Ｓ３７）。

上記テーブルのインデックス番号が最後の番号未満であるとき（Ｓ３７：ＹＥＳ）、コントローラ２００は、当該ページのインデックス番号をインクリメントし（Ｓ３８）、処理は、Ｓ３５に戻り、Ｓ３５とＳ３６の処理を繰り返す。

上記テーブルのインデックス番号が最後の番号未満でないとき（Ｓ３７：ＮＯ）、コントローラ２００は、トラッキング処理などの他の処理を実行する（Ｓ３９）。

図５４から図５７は、パトロール処理が行われたときにおけるメモリセルアレイ１１０及び複数のデータラッチ群の状態の変化を説明するための図である。

図５４は、アイドル状態における管理情報格納領域ＭＩＡと複数のデータラッチ群のデータの格納状態を示す図である。アイドル状態では、書き込みも読み出しも行われていない。

図５５及び図５６は、パトロール処理が実行されるときの、５つのデータラッチ群におけるデータの格納状況の変化を説明するための図である。

ブロックＢＬＫ０〜ＢＬＫ９９９のデータに対してパトロール処理を実行するために、コントローラ２００は、データラッチ群ＡＤＬの格納領域のデータを、データラッチ群ＸＤＬの格納領域にコピーする。そして、図５５のＳＳ６１に示すように、データラッチ群ＸＤＬのシフト情報を用いて、データの記憶状態の検査すなわちベリファイを実行する。図５５のＳＳ６２に示すように、データの読み出しが行われるため、データラッチ群ＸＤＬの格納領域のデータは、読み出しに使用される。

コントローラ２００は、検査が終了すると、検査結果から、シフト情報の更新が必要と判断された場合、図５５のＳＳ６３に示すように、データラッチ群ＡＤＬのデータをデータラッチ群ＸＤＬにコピーする。

コントローラ２００は、データラッチ群ＸＤＬにおける、シフト情報（例えばインデックス番号）を変更する。図５６のＳＳ６４は、データラッチ群ＸＤＬ中の一部のデータが書き換えられた状態を示す。コントローラ２００は、図５６のＳＳ６５に示すように、データラッチ群ＸＤＬのデータを、データラッチ群ＡＤＬにコピーする。

上述した処理を繰り返すことにより、ブロックＢＬＫ０〜ＢＬＫ９９９のデータに対するパトロール処理が実行されると、ＳＳ６６に示すように、データラッチ群ＸＤＬ中のデータは、データラッチ群ＡＤＬにコピーされる。

図５７は、ブロックＢＬＫ０〜ＢＬＫ９９９のデータに関わる管理情報格納領域ＭＩＡと複数のデータラッチ群のデータの格納状態を示す図である。ＳＳ６６の状態から、コントローラ２００は、メモリセルアレイ１１０の管理情報格納領域ＭＩＡへの管理情報ＭＩの書き込みを行う。図５７は、例えば、ブロックＢＬＫ０〜ＢＬＫ９９９のデータの４分の１についてのシフト情報の更新が行われた状態を示す。

なお、上述した例では、更新データは、データラッチ群ＸＤＬに格納された後に、データラッチ群ＡＤＬにコピーされているが、更新データをＲＡＭ２２０に一時的に格納し、ＲＡＭ２２０からデータラッチ群ＡＤＬへ転送するようにしてもよい。

図５８は、更新データをＲＡＭ２２０に格納している途中の状態を示す、メモリシステムの構成を説明するためのブロック図である。図５９は、更新データをＲＡＭ２２０に格納し終わって、更新データをデータラッチ群ＡＤＬに転送する状態を示す、メモリシステムの構成を説明するためのブロック図である。

図５８に示すように、更新データは、ＲＡＭ２２０中の一部領域に格納される。ＲＡＭ２２０に格納された更新データは、図５９に示すように、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００のデータラッチ群ＡＤＬに転送される。

以上のように、本実施形態によっても、第１実施形態と同様の効果を得ることができると共に、より多くの管理情報ＭＩを小さなレイテンシで読み出すことができるメモリシステム及びメモリコントローラを提供することができる。

特に、更新データをＲＡＭ２２０に一時的に格納してから、データラッチ群ＡＤＬに転送する場合は、途中でプログラム動作が発生しても、ＲＡＭ２２０のデータをメモリセルアレイ１１０へ待避させることなく、プログラム動作の終了後に、データラッチ群ＡＤＬへの更新データの転送を再開することができる。
（第３実施形態）
第１及び第２実施形態では、メモリシステムが１つのＮＡＮＤ型フラッシュメモリ１００を有しているが、第３実施形態では、メモリシステムは、２つのＮＡＮＤ型フラッシュメモリ１００を有し、かつ各ＮＡＮＤ型フラッシュメモリ１００の複数のデータラッチ群には、２つのメモリセルアレイ１１０中の２つの管理情報ＭＩが格納される。

第３実施形態のメモリシステムの構成は、第１実施形態のメモリシステムの構成と同じであるので、第３実施形態のメモリシステムにおいて、第１実施形態のメモリシステムの構成と同じ構成要素については同じ符号を用いて説明は省略し、第１実施形態のメモリシステムの構成と異なる構成についてのみ説明する。

図６０〜図６２は、２つのＮＡＮＤ型フラッシュメモリ１００の２つの管理情報ＭＩの格納状態の変化を説明するための図である。２つのＮＡＮＤ型フラッシュメモリ１００の一方を、チップＣ０とし、他方をチップＣ１とする。すなわち、各チップＣ０、Ｃ１は、複数の物理ブロックを有し、複数の物理ブロックのそれぞれはページ単位でアクセス可能な記憶領域を有する、不揮発性のメモリとしてのメモリセルアレイ１１０を有する。本実施形態のメモリシステム１Ａは、１つのコントローラ２００と、２つのチップＣ０、Ｃ１を含む。コントローラ２００は、チップＣ０及びＣ１各メモリに対してページ単位でのデータの読み出し及び書き込みを制御する。コントローラ２００は、２つのチップＣ０、Ｃ１のいずれかの基板上に形成されてもよいし、別チップ上に形成されていてもよい。

図６０は、２つのＮＡＮＤ型フラッシュメモリ１００の２つの管理情報ＭＩの格納状態を示す図である。図６１は、チップＣ０がプログラム中であるときにおける、２つのＮＡＮＤ型フラッシュメモリ１００の２つの管理情報ＭＩの格納状態を示す図である。各チップＣ０、Ｃ１は、複数のデータラッチ群ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬを有する。

チップＣ０のメモリセルアレイ１１０の管理情報格納領域ＭＩＡＣ０には、チップＣ０とチップＣ１の両方の管理情報ＭＩが格納されている。同様に、チップＣ１のメモリセルアレイ１１０の管理情報格納領域ＭＩＡＣ１にも、チップＣ０とチップＣ１の両方の管理情報ＭＩが格納されている。

図６０のＳＳ７１に示すように、チップＣ０において、チップＣ０の管理情報ＭＩは、データラッチ群ＡＤＬと、データラッチ群ＢＤＬの半分とに格納され、チップＣ１の管理情報ＭＩは、データラッチ群ＢＤＬの半分と、データラッチ群ＣＤＬとに格納される。

同様に、図６０のＳＳ７２に示すように、チップＣ１においても、チップＣ０の管理情報ＭＩは、データラッチ群ＡＤＬと、データラッチ群ＢＤＬの半分とに格納され、チップＣ１の管理情報ＭＩは、データラッチ群ＢＤＬの半分と、データラッチ群ＣＤＬとに格納される。

すなわち、コントローラ２００は、チップＣ０及びＣ１の各メモリセルアレイ１１０からのデータの読み出し処理を実行するとき又は実行をする前に、データの読み出しのために用いる管理情報ＭＩ（例えば、ヒストリデータＨＤ）を、チップＣ０及びＣ１の両方のデータラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬに格納する定常状態化処理を実行する。

このような構成において、一方のチップＣ０において、データの書き込みが行われているときすなわちプログラムが実行されているときに、コントローラ２００は、そのチップＣ０に対する、データの読み出し要求を受ける場合がある。

このような場合、図６１のＳＳ７３に示すように、チップＣ０のデータラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬは、データの書き込みのために使用されるが、ＳＳ７４に示すように、チップＣ１のデータラッチ群ＡＤＬ、ＢＤＬ、ＣＤＬのデータは、データの書き込みのために使用されず、チップＣ０とチップＣ１の管理情報ＭＩを格納したままの状態である。

よって、チップＣ０に対してデータの書き込みが実行されているときに、チップＣ０に対するデータの読み出しを実行するときには、図６２のＳＳ７６に示すように、チップＣ１のデータラッチ群ＡＤＬと、ＢＤＬの一部とに格納されている管理情報ＭＩ、ここではシフト情報を読み出しアドレスに対応するカラムアドレスに基づいて、データラッチ群ＸＤＬにコピーし、データラッチ群ＸＤＬから読み出すことができる。図６２のＳＳ７６では、データラッチ群ＡＤＬに、読み出しアドレスに対応するシフト情報が格納されていたので、データラッチ群ＡＤＬのデータがデータラッチ群ＸＤＬにコピーされている。

すなわち、コントローラ２００は、チップＣ０メモリセルアレイ１１０に対してデータの書き込み処理が実行の途中においてチップＣ０メモリセルアレイ１１０からのデータの読み出し処理を実行するときは、チップＣ１のデータラッチ群ＡＤＬ、ＢＤＬから管理情報ＭＩを読み出し、その読み出した管理情報ＭＩを用いてチップＣ０のデータの読み出し処理を実行する。

よって、２つのチップが、互いの管理情報ＭＩを互いに複数のデータラッチ群に格納することによって、コントローラ２００は、図３２で示したようなサスペンドリード処理時に、管理情報ＭＩをメモリセルアレイ１１０中の管理情報格納領域ＭＩＡから読み出すためのコマンドシーケンスを実行することなく、管理情報ＭＩ、ここではシフト情報を他方のチップの複数のデータラッチ群から取得して、そのシフト情報を用いてデータの読み出しを行うことができる。すなわち、チップ間で管理情報を分散して格納するようにしたので、書き込みのサスペンド中に、ＳＬＣモードによる管理情報ＭＩの読み出しを行う必要がない。

図６３は、データの読み出し手順のコマンドシーケンスＳＱ３１を示す図である。チップＣ０に対するプログラム動作が行われ、チップＣ０のデータラッチ群に管理情報ＭＩが格納されていない場合、コントローラ２００は、チップＣ１を選択するコマンド“ｃ７４”を入出力信号Ｉ／Ｏに出力し、チップＣ１を選択する。読み出しデータ用のシフト情報が、チップＣ１のデータラッチ群ＡＤＬにあるときは、コマンド“ｃ５４”を入出力信号Ｉ／Ｏに出力し、データラッチ群ＡＤＬの全データを、データラッチ群ＸＤＬにコピーすることが行われる。

その後は、レジスタリードコマンドであるコマンド“ｃ５６”を入出力信号Ｉ／Ｏに出力し、チップＣ１のデータラッチ群ＸＤＬ中の指定されたカラムアドレスの先頭を指定して、シフト情報を読み出す。

その読み出したシフト情報をＮＡＮＤ型フラッシュメモリ１００に出力した後に、データの読み出しコマンドが出力されて、データの読み出しが行われる。

以上のように、本実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、本実施形態の場合、あるチップに対するプログラム動作中に、そのチップへの読み出し要求があったときに、そのチップのメモリセルアレイ１１０中の管理情報格納領域ＭＩＡから管理情報ＭＩを読み出す必要がないので、管理情報格納領域ＭＩＡから管理情報ＭＩを読み出す時間分だけ、レイテンシを小さくすることができる。
（第４実施形態）
本実施形態は、コントローラチップとメモリチップが貼り合わされて、チップが積層されて構成されたメモリシステムに関する。

第４実施形態のメモリシステムの構成は、第１実施形態のメモリシステムの構成と同じ構成要素を含むので、第４実施形態のメモリシステムにおいて、第１実施形態のメモリシステムの構成と同じ構成要素については同じ符号を用いて説明は省略し、第１実施形態のメモリシステムの構成と異なる構成についてのみ説明する。

１枚の基板上に、ＮＡＮＤ型フラッシュメモリ１００の回路と、コントローラ２００の回路を形成した場合、コントローラ２００の回路は、メモリセルアレイ１１０の製造プロセスに基づいて製造されるため、ＲＡＭ２２０の領域のサイズを大きくすることができない場合がある。

そこで、本実施形態では、コントローラ２００を搭載したチップと、メモリセルアレイ１１０を搭載したチップを、互いに別チップとしている。

図６４は、本実施形態に関わるメモリシステム１Ｂの構成を説明するための組立図である。なお、ここでは、メモリセルアレイ１１０が搭載されたチップは、１枚で、コントローラ２００を搭載したチップに積層されているが、メモリセルアレイ１１０が搭載されたチップを複数枚、コントローラ２００を搭載したチップに積層してもよい。

メモリシステム１Ｂは、コントローラなどが搭載された第１チップ４００と、メモリセルアレイ１１０などが搭載された第２チップ４０１とを有して構成され、第１チップ４００と第２チップ４０１とが貼り合わせて構成されている。

第１チップ４００は、プロセッサ２３０、ＲＡＭ４２０、各種インターフェース回路等を含むコントローラ２００、及び複数のセンスユニットＳＡＵが搭載されたチップであり、これらの回路が、ＣＭＯＳ形成プロセスにより製造された半導体集積回路として第１チップ４００上に形成されている。すなわち、第１チップ４００は、第２チップ４０１と貼り合わせられ、複数の物理ブロックに対してページ単位でのデータの読み出し及び書き込みを制御するコントローラ２００と、ＲＡＭ４２０とを有する。後述するように、ＲＡＭ４２０は、第２チップ４０１のメモリセルアレイ１１０からのデータの読み出し処理を実行するとき又は実行をする前に、データの読み出しのために用いる管理情報ＭＩ（例えば、ヒストリデータＨＤ）が格納可能なＲＡＭ領域を有する。

一方、第２チップ４０１は、ＮＡＮＤ型フラッシュメモリのコア部分であるメモリセルアレイ１１０が搭載されたチップであり、メモリセルアレイ１１０を製造するためのプロセスにより製造される。すなわち、第２チップ４０１は、複数の物理ブロックを有し、複数の物理ブロックのそれぞれはページ単位でアクセス可能な記憶領域を有する、不揮発性のメモリセルアレイ１１０を有する半導体チップである。メモリセルアレイ１１０を有する第２チップ４０１は、第１チップ４００上に搭載されて貼り合わされる。

図６４に示すように、第１チップ４００には、コントローラ２００などの各種回路が形成された周辺回路領域（ＰＥＲＩ）と、複数のセンスユニットＳＡＵ及び演算回路ＹＬＯＧが形成されたＳＡ／ＹＬＯＧ領域と、ＲＡＭ２２０が形成されたＲＡＭ領域を有する。さらに、第１チップ４００には、第２チップ４０１との電気的接続のための複数のパッドが形成されている。複数のパッドは、複数のビット線ＢＬ用のパッドＰＤ１と、複数のワード線ＷＬ用のパッドＰＤ２と、制御信号等用のパッドＰＤ３を含む。

第２チップ４０１には、メモリセルアレイ１１０が形成されたセルアレイ領域（Ｃｅｌｌ）を有する。さらに、第２チップ４０１にも、第１チップ４００との電気的接続のための複数のパッドが形成されている。複数のパッドは、複数のビット線ＢＬ用のパッドＰＤ１ａと、複数のワード線ＷＬ用のパッドＰＤ２ａと、制御信号等用のパッドＰＤ３ａを含む。第１のチップ４００の複数のパッドと第２チップ４０１複数のパッドとは、例えばボールバンプにより電気的に接続される。

第１チップ４００の複数のパッドと第２チップ４０１の複数のパッドとがボールバンプを介して接続されるように、２枚のチップを貼り合わせることにより、メモリシステム１Ａが製造される。さらに、貼り合わされた２枚のチップは、別の基板上に搭載されてワイヤボンディングされ、樹脂によりパッケージングされる。

従来は、コントローラ２００も、ＮＡＮＤ型フラッシュメモリ１００と同じ基板上に形成されていたため、ＲＡＭ２２０のためのＲＡＭ領域が広く取れなかったが、本実施形態の構成によれば、第２チップ４０１とは別の第１チップ４００には、ＲＡＭ２２０のためのＲＡＭ領域を広くすることができるので、管理情報ＭＩのデータ量が多くなっても、ＲＡＭ２２０に格納することができる。

ＲＡＭ２２０に格納された管理情報ＭＩはパトロール処理などにより更新されるため、管理情報ＭＩは、所定の周期であるいは所定のタイミングで、メモリセルアレイ１１０の管理情報格納領域ＭＩＡへ記憶する処理が実行される。

図６５は、第１チップ４００による第２チップ４０１のデータの読み出しの処理の流れの例を示すフローチャートである。図６５において、図１４、図２６及び図３６と同じ処理は、同じステップ番号を付して説明は簡略にする。

第１チップ４００のコントローラ２００は、ホスト機器３００からの読み出し要求に関わる対象アドレスを特定した後（Ｓ１）、対象アドレスのシフト情報が登録されているＣＭＯＳチップである第１チップ４００から対象アドレスの管理情報ＭＩ（例えばシフト情報）を出力させる指示コマンドを出力する（Ｓ４１）。すなわち、対象アドレスのヒストリ値すなわちシフト情報が登録されているＲＡＭ２２０から読み出し対象アドレスのシフト情報データを読み出すためのコマンドが出力される。ＲＡＭ２２０は、指定されたアドレスの管理情報（シフト情報）をコントローラ２００に出力する（Ｓ３２）。

その後、データの読み出しが行われ、再読み出し後（Ｓ７）に、エラー訂正に成功したとき（Ｓ８：ＹＥＳ）は、第１チップ４００上の管理情報ＭＩの更新コマンドを出力する（Ｓ４３）。第１チップ４００内のＲＡＭ２２０では、コマンドで指定されたアドレスの管理情報（シフト情報）が更新される（Ｓ４４）。

以上のように、本第４実施形態によれば、コントローラ２００が搭載されたチップと、メモリセルアレイ１１０が搭載されたチップとを分けたので、ＲＡＭ領域を大きく取れるので、十分な量の管理情報ＭＩを格納する記憶領域を確保することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ メモリシステム、６ ストリング、１０ ｐ型ウェル領域、１１、１２、１３ 配線層、１４ 導電体、１５ ゲート絶縁膜、１７ ブロック絶縁膜、１８ 金属配線層、１９ ｎ^＋ 型不純物拡散層、２０ コンタクトプラグ、２１ 金属配線層、２２ ｐ^＋ 型不純物拡散層、２３ コンタクトプラグ、２４ 金属配線層、１００ ＮＡＮＤ型フラッシュメモリ、１１０ メモリセルアレイ、１２０ ロウデコーダ、１３０ ドライバ回路、１４０ カラムデコーダ、１５０ アドレスレジスタ、１６０ コマンドレジスタ、１７０ シーケンサ、２００ メモリコントローラ、２１０ ホストインターフェース回路、２３０ プロセッサ、２４０ バッファメモリ、２５０ ＮＡＮＤインターフェース回路、２６０ ＥＣＣ回路、３００ ホスト機器、４００、４０１ チップ。

Claims (21)

1. 記憶領域を有する不揮発性のメモリと、
   前記データの読み出し及び書き込みを制御するコントローラと、
   前記コントローラと前記メモリとの間で前記データの入出力のために用いられる第１のデータラッチ群と、
   保持されたデータが、前記コントローラにより前記メモリから前記データが読み出されるときに、維持される第２のデータラッチ群と、
   を有し、
   前記コントローラは、前記メモリからの前記データの読み出し処理を実行するとき又は実行をする前に、前記データの読み出しのために用いる管理情報を、前記第２のデータラッチ群に格納する、メモリシステム。
2. 前記コントローラは、前記読み出し処理の実行前に、前記第２のデータラッチ群から前記第１のデータラッチ群へ前記管理情報を予めコピーしておく、請求項１に記載のメモリシステム。
3. 前記第２のデータラッチ群は、前記データが前記コントローラにより前記メモリへ書き込まれるときに使用される、請求項１に記載のメモリシステム。
4. 前記管理情報は、前記メモリの所定の格納領域へ格納され、
   前記コントローラは、外部からの要求に応じた前記読み出し処理が実行される前に、前記管理情報を、前記所定の格納領域から読み出して、前記第２のデータラッチ群に格納する、請求項１に記載のメモリシステム。
5. 前記コントローラは、前記管理情報が更新された場合、更新された前記管理情報を、前記メモリに記憶する、請求項１に記載のメモリシステム。
6. 前記第２のデータラッチ群は、複数ある、請求項１に記載のメモリシステム。
7. 前記メモリは、複数の物理ブロックを有し、
   前記複数の第２のデータラッチ群の各々は、対応する物理ブロックの前記管理情報を格納する、請求項６に記載のメモリシステム。
8. 前記複数の物理ブロックのそれぞれは、ページ単位でアクセス可能な記憶領域を有する、請求項７に記載のメモリシステム。
9. 前記管理情報は、前記コントローラが前記読み出し処理を実行するときに、前記データの読み出しレベルをシフトするためのシフト情報である、請求項１に記載のメモリシステム。
10. 前記コントローラは、前記メモリに対して前記データの記憶状態をベリファイするパトロール処理を実行したときは、前記パトロール処理の結果として更新された前記シフト情報を、前記メモリに記憶する、請求項９に記載のメモリシステム。
11. 記憶領域を有する不揮発性の第１メモリと、
    記憶領域を有する不揮発性の第２メモリと、
    前記第１及び前記第２のメモリに対して前記データの読み出し及び書き込みを制御するコントローラと、
    前記コントローラと前記第１のメモリとの間で前記データの入出力のために用いられる第１のデータラッチ群と、
    前記コントローラと前記第２のメモリとの間で前記データの入出力のために用いられる第２のデータラッチ群と、
    保持されたデータが、前記コントローラにより前記第１のメモリから前記データが読み出されるときに、維持される第３のデータラッチ群と、
    保持されたデータが、前記コントローラにより前記第２のメモリから前記データが読み出されるときに、維持される第４のデータラッチ群と、
    を有し、
    前記コントローラは、前記第１及び前記第２のメモリからの前記データの読み出し処理を実行するとき又は実行をする前に、前記データの読み出しのために用いる管理情報を、前記第３及び前記第４のデータラッチ群に格納する、メモリシステム。
12. 前記コントローラは、前記第１のメモリに対して書き込み処理が実行の途中において前記第１のメモリからの前記データの読み出し処理を実行するときは、前記第４のデータラッチ群から前記管理情報を読み出し、前記管理情報を用いて前記データの読み出し処理を実行する、請求項１１に記載の、メモリシステム。
13. 記憶領域を有する不揮発性のメモリを有する第１の半導体チップと、
    前記第１の半導体チップと貼り合わせられ、データの読み出し及び書き込みを制御するコントローラと、前記メモリからの前記データの読み出し処理を実行するとき又は実行をする前に、前記データの読み出しのために用いる管理情報を格納可能なＲＡＭ領域と、を有する第２の半導体チップと、
    を有するメモリシステム。
14. 記憶領域と、データの入出力のために用いられる第１のデータラッチ群と、前記データが読み出されるときに保持データが維持される第２のデータラッチ群と、を有する不揮発性のメモリに対する前記データの読み出し及び書き込みを制御するメモリコントローラであって、
    前記メモリからの前記データの読み出し処理を実行するとき又は実行をする前に、前記データの読み出しのために用いる管理情報を、前記第２のデータラッチ群に格納する、メモリコントローラ。
15. 前記コントローラは、前記読み出し処理の実行前に、前記第２のデータラッチ群から前記第１のデータラッチ群へ前記管理情報を予めコピーする、請求項１４に記載のメモリコントローラ。
16. 前記読み出し処理の実行前に、前記第２のデータラッチ群から前記第１のデータラッチ群へ前記管理情報を予めコピーしておく、請求項１５に記載のメモリコントローラ。
17. 前記管理情報は、前記メモリの所定の格納領域へ格納され、
    外部からの要求に応じた前記読み出し処理が実行される前に、前記管理情報を、前記所定の格納領域から読み出して、前記第２のデータラッチ群に格納する、請求項１５に記載のメモリコントローラ。
18. 前記管理情報が更新された場合、更新された前記管理情報を、前記メモリに記憶する、請求項１４に記載のメモリコントローラ。
19. 前記メモリは、複数の物理ブロックを有し、
    前記複数の第２のデータラッチ群の各々は、対応する物理ブロックの前記管理情報を格納する、請求項６に記載のメモリシステム。
20. 第１の記憶領域を有する不揮発性の第１メモリと、第２の記憶領域を有する不揮発性の第２メモリと、前記第１のメモリとの間で前記データの入出力のために用いられる第１のデータラッチ群と、前記第２のメモリとの間で前記データの入出力のために用いられる第２のデータラッチ群と、前記第１のメモリから前記データが読み出されるときに第１の保持データが維持される第３のデータラッチ群と、前記第２のメモリから前記データが読み出されるときに第２の保持データが維持される第４のデータラッチ群と、を有し、前記第１のメモリ及び前記第２のメモリに対する前記データの読み出し及び書き込みを制御するメモリコントローラであって、
    前記第１及び前記第２のメモリからの前記データの読み出し処理を実行するとき又は実行をする前に、前記データの読み出しのために用いる管理情報を、前記第３及び前記第４のデータラッチ群に格納する、メモリコントローラ。
21. 前記第１のメモリに対して書き込み処理が実行の途中において前記第１のメモリからの前記データの読み出し処理を実行するときは、前記第４のデータラッチ群から前記管理情報を読み出し、前記管理情報を用いて前記データの読み出し処理を実行する、請求項２０に記載の、メモリコントローラ。

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