JP2021128810A - 半導体記憶媒体及びメモリシステム - Google Patents

Abstract

【課題】処理能力を向上する。
【解決手段】実施形態によれば、半導体記憶媒体は、第１メモリセルＭＣと、第１メモリセルに接続された第１ワード線ＷＬと、消去動作、書き込み動作、及び読み出し動作において、第１ワード線に電圧を印加するロウデコーダ１１０とを含む。書き込み動作は、消去動作後から次の消去動作を実行するまでの第１期間内に第１メモリセルに対して複数回実行される。書き込み動作は、プログラム動作とベリファイ動作とを繰り返すプログラムループを含む。ロウデコーダは、ベリファイ動作のときに、第１ワード線に、第１期間内に第１メモリセルに対して書き込み動作が実行された回数に応じたベリファイ電圧を印加する。
【選択図】図４

Description

本発明の実施形態は、半導体記憶媒体及びメモリシステムに関する。

メモリシステムとして、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリを搭載したＳＳＤ（Solid State Drive）が知られている。

米国特許第９，２４４，８３４号明細書 特開２０１５−５６１８４号公報 米国特許第８，８９１，３００号明細書 米国特許第７，４８３，３０１号明細書

処理能力を向上できるメモリシステムを提供する。

実施形態に係る半導体記憶媒体は、第１メモリセルと、第１メモリセルに接続された第１ワード線と、消去動作、書き込み動作、及び読み出し動作において、第１ワード線に電圧を印加するロウデコーダとを含む。書き込み動作は、消去動作後から次の消去動作を実行するまでの第１期間内に第１メモリセルに対して複数回実行される。書き込み動作は、プログラム動作とベリファイ動作とを繰り返すプログラムループを含む。ロウデコーダは、ベリファイ動作のときに、第１ワード線に、第１期間内に第１メモリセルに対して書き込み動作が実行された回数に応じたベリファイ電圧を印加する。

図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係るメモリシステムの備える半導体記憶媒体のブロック図である。 図３は、第１実施形態に係るメモリシステムの備える半導体記憶媒体におけるメモリセルアレイの回路図である。 図４は、第１実施形態に係るメモリシステムにおける１回目〜３回目の書き込みデータに対応する閾値電圧分布を示す図である。 図５は、第１実施形態に係るメモリシステムにおける書き込み動作において“消去後の書き込み回数”テーブルとメモリセルアレイとの関係の一例を示す図である。 図６は、第１実施形態に係るメモリシステムにおける書き込み動作において“消去後の書き込み回数”テーブルとメモリセルアレイとの関係の一例を示す図である。 図７は、第１実施形態に係るメモリシステムにおける書き込み動作において“消去後の書き込み回数”テーブルとメモリセルアレイとの関係の一例を示す図である。 図８は、第１実施形態に係るメモリシステムにおける１回目〜３回目の書き込み動作に対応するパラメータテーブルである。 図９は、第１実施形態に係るメモリシステムにおける１回目〜３回目の書き込み動作に対応するフローチャートである。 図１０は、第１実施形態に係るメモリシステムにおけるＳｅｔ Ｆｅａｔｕｒｅ及び書き込み動作のコマンドシーケンスである。 図１０は、第１実施形態に係るメモリシステムにおける消去後１回目〜３回目の書き込み動作に対応するプログラム電圧及びベリファイ電圧を示す図である。 図１２は、第１実施形態に係るメモリシステムにおける消去後１回目〜３回目の書き込み動作に対応する読み出し動作のフローチャートである。 図１３は、第１実施形態に係るメモリシステムにおけるＳｅｔ Ｆｅａｔｕｒｅ及び読み出し動作のコマンドシーケンスである。 図１４は、第２実施形態に係るメモリシステムにおける“消去後の書き込み回数”探索動作のフローチャートである。 図１５は、第２実施形態に係るメモリシステムにおける“消去後の書き込み回数”探索動作の例図である。 図１６は、第３実施形態に係るメモリシステムにおけるＷＬコンパクション動作の概念図である。 図１７は、第３実施形態に係るメモリシステムにおけるブロックの状態遷移図である。 図１８は、第３実施形態に係るメモリシステムにおけるワード線の状態遷移図である。 図１９は、第３実施形態に係るメモリシステムにおけるＢＬＫ／ＷＬ管理部を示す図である。 図２０は、第３実施形態に係るメモリシステムにおけるインプットブロック及びインプットワード線の選択動作を示すフローチャートである。 図２１は、第３実施形態に係るメモリシステムにおけるコンパクションソースブロック及びコンパクションソースワード線の選択動作を示すフローチャートである。 図２２は、第３実施形態に係るメモリシステムにおけるコンパクション動作の一例を示す図である。 図２３は、第４実施形態に係るメモリシステムの備える半導体記憶媒体におけるメモリセルアレイのブロック図である。 図２４は、第４実施形態に係るメモリシステムの備える半導体記憶媒体におけるＳＬＣブロックＢＬＫ及びＴＬＣブロックＢＬＫの状態遷移図である。 図２５は、第４実施形態に係るメモリシステムの備える半導体記憶媒体におけるＳＬＣブロックＢＬＫへのＳＬＣ書き込み動作に対応するクラスタの状態の推移を示す図である。 図２６は、第４実施形態に係るメモリシステムの備える半導体記憶媒体におけるＳＬＣブロックＢＬＫへのＳＬＣ書き込み動作に対応するクラスタの状態の推移を示す図である。 図２７は、第４実施形態に係るメモリシステムにおける書き込み動作のフローチャートである。 図２８は、第４実施形態に係るメモリシステムにおける書き込み速度と書き込み量との関係を示すグラフである。 図２９は、第５実施形態に係るメモリシステムの備える半導体記憶媒体におけるＳＬＣブロックＢＬＫ及びＴＬＣブロックＢＬＫの状態遷移図である。 図３０は、第５実施形態に係るメモリシステムにおける書き込み動作のフローチャートである。 図３１は、第５実施形態に係るメモリシステムにおける書き込み動作のフローチャートである。 図３２は、第６実施形態に係るメモリシステムにおける１回目及び２回目の書き込みデータに対応する閾値電圧分布を示す図である。 図３３は、第６実施形態に係るメモリシステムにおける１回目〜３回目の書き込み動作に対応するフローチャートである。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。

１．第１実施形態
以下に、第１実施形態に係るメモリシステムについて説明する。

１．１ 構成
１．１．１ メモリシステムの構成
まず、メモリシステム１の全体構成の一例について、図１を用いて説明する。

メモリシステム１は、記憶装置１０を含む。記憶装置１０は、例えばＳＳＤ（solid state drive）である。記憶装置１０は、外部の情報処理装置であるホストデバイス２に接続される。記憶装置１０は、複数のメモリチップ１００及びコントローラ２００を含む。

メモリチップ１００は、データを不揮発に記憶することが可能な不揮発性メモリである。複数のメモリチップ１００は、互いに独立して動作することができる。なお、メモリシステム１が備えるメモリチップ１００の個数は任意であり、１個以上あればよい。以下では、メモリチップ１００が、三次元積層型ＮＡＮＤ型フラッシュメモリである場合について説明する。

コントローラ２００は、ホストデバイス２からの要求（命令）に基づいて、メモリチップ１００に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。コントローラ２００は、例えば、ＳｏＣ（system on a chip）であってもよい。なお、コントローラ２００の各機能は専用回路で実現されてもよいし、プロセッサがファームウェアを実行することにより実現されてもよい。本実施形態では、コントローラ２００内に専用回路が設けられている場合について説明する。

コントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ；central processing unit）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＢＬＫ／ＷＬ管理部２６０を含む。

ホストインターフェース回路２１０は、ホストデバイス２との通信を司るハードウェアインターフェースである。例えば、ホストインターフェース回路２１０は、ホストデバイス２から受信した命令及びデータをそれぞれ、ＣＰＵ２３０及びバッファメモリ２４０に転送する。またホストインターフェース回路２１０は、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータ等をホストデバイス２に転送する。

ＲＡＭ２２０は、例えば、ＤＲＡＭ等の半導体メモリである。ＲＡＭ２２０は、メモリチップ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。ＲＡＭ２２０は、例えば、後述する“消去後の書き込み回数”テーブルを保持する。また、ＲＡＭ２２０は、ＣＰＵ２３０の作業領域として使用される。

ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。より具体的には、ＣＰＵ２３０は、ホストインターフェース回路２１０、ＲＡＭ２２０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＢＬＫ／ＷＬ管理部２６０を制御する。例えば、ＣＰＵ２３０は、ホストデバイス２から受信した書き込み命令に応答して書き込みコマンドを発行し、発行した書き込みコマンドをＮＡＮＤインターフェース回路２５０に送信する。この動作は、読み出し命令及び消去命令の場合についても同様である。本実施形態のメモリシステム１では、メモリチップ１００に、同一メモリセルトランジスタに対するデータの上書き動作を指示することができる。すなわち、ＣＰＵ２３０は、消去動作実行後から次の消去動作を実行するまでの期間に、例えば１ビットのデータを保持可能な１つのメモリセルトランジスタに複数回の書き込み動作を実行できる。換言すれば、ＣＰＵ２３０は、あるメモリセルトランジスタに対して第１の書き込みデータの書き込み動作を実行した後、同じメモリセルトランジスタＭＣに対して消去動作を実行せずに第１の書き込みデータとは異なる第２の書き込みデータの書き込み動作を実行できる。以下、消去動作実行後から次の消去動作を実行するまでの期間に、同じメモリセルトランジスタにおいて実行された書き込み動作の回数を「消去後の書き込み回数」と表記する。このため、ＣＰＵ２３０は、ＢＬＫ／ＷＬ管理部２６０から受信した消去後の書き込み回数の情報に基づいて、消去後の書き込み回数に対応した書き込み命令及び読み出し命令をメモリチップ１００に送信する。また、ＣＰＵ２３０は、ウェアレベリングまたはガベージコレクション等、メモリチップ１００のメモリ空間を管理するための様々な処理を実行する。

バッファメモリ２４０は、コントローラ２００がメモリチップ１００から受信した読み出しデータや、ホストデバイス２から受信した書き込みデータ（以下、「ホストデータ」とも表記する）等を一時的に保持する半導体メモリである。

ＮＡＮＤインターフェース回路２５０は、メモリチップ１００との通信を司るハードウェアインターフェースである。例えば、ＮＡＮＤインターフェース回路２５０は、ＣＰＵ２３０から受信した命令に基づいて各種制御信号をメモリチップ１００に送信する。ＮＡＮＤインターフェース回路２５０は、メモリチップ１００から受信したレディビジー信号ＲＢｎをＣＰＵ２３０に送信する。また、ＮＡＮＤインターフェース回路２５０は、信号ＤＱをメモリチップ１００との間で送受信する。レディビジー信号ＲＢｎは、コントローラ２００に、メモリチップ１００がコントローラ２００からの命令を受信可能な状態であるか否かを通知する信号である。例えば、レディビジー信号ＲＢｎは、メモリチップ１００がコントローラ２００からの命令を受信可能な状態（レディ状態）にある場合にＨｉｇｈ（“Ｈ”）レベルとされ、受信不可能な状態（ビジー状態）にある場合にＬｏｗ（“Ｌ”）レベルとされる。信号ＤＱは、例えば８ビットの信号であり、コマンド、アドレス、及びデータ等を含む。より具体的には、例えば、書き込み動作時において、メモリチップ１００に転送される信号ＤＱは、ＣＰＵ２３０が発行した書き込みコマンド、アドレス、及びバッファメモリ２４０内の書き込みデータを含む。アドレスは、ホストデバイス２からアクセス（読み出し動作、書き込み動作、及び消去動作等）を要求されたデータに付される。また、読み出し動作時において、メモリチップ１００に転送される信号ＤＱは、ＣＰＵ２３０が発行した読み出しコマンド及びアドレスを含み、コントローラ２００に転送される信号ＤＱは、読み出しデータを含む。

ＢＬＫ／ＷＬ管理部２６０は、例えば、消去後の書き込み回数に関する情報を含む“消去後の書き込み回数”テーブルを用いて、メモリチップ１００における消去後の書き込み回数（書き込み動作の実行回数）を管理する。

１．１．２ 半導体記憶媒体の構成
次に、メモリチップ１００の全体構成の一例について、図２を用いて説明する。なお、図２の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。

メモリチップ１００は、入出力回路１０１、ロジック制御回路１０２、ステータスレジスタ１０３、アドレスレジスタ１０４、コマンドレジスタ１０５、シーケンサ１０６、レディ／ビジー回路１０７、電圧発生回路１０８、メモリセルアレイ１０９、ロウデコーダ１１０、センスアンプ１１１、データレジスタ１１２、及びカラムデコーダ１１３を含む。

入出力回路１０１は、コントローラ２００との信号ＤＱ（ＤＱ０〜ＤＱ７）の入出力を制御する。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、入出力回路１０１は、コントローラ２００から受信したデータＤＡＴをデータレジスタ１１２に送信し、アドレスＡＤＤをアドレスレジスタ１０４に送信し、コマンドＣＭＤをコマンドレジスタ１０５に送信する。また、入出力回路１０１は、ステータスレジスタ１０３から受信したステータス情報ＳＴＳ、データレジスタ１１２から受信したデータＤＡＴ、及びアドレスレジスタ１０４から受信したアドレスＡＤＤ等を、コントローラ２００に送信する。

ロジック制御回路１０２は、コントローラ２００から各種制御信号を受信する。そして、ロジック制御回路１０２は、受信した制御信号に応じて、入出力回路１０１及びシーケンサ１０６を制御する。より具体的には、ロジック制御回路１０２は、コントローラ２００から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。チップイネーブル信号ＣＥｎは、メモリチップ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をメモリチップ１００内へ取り込むための信号であり、コントローラ２００よりコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号ＷＥｎがトグルされる度に、信号ＤＱがメモリチップ１００に取り込まれる。リードイネーブル信号ＲＥｎは、コントローラ２００が、メモリチップ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。よって、メモリチップ１００は、トグルされるリードイネーブル信号ＲＥｎに基づいて、コントローラ２００に信号ＤＱを出力する。

ステータスレジスタ１０３は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、コントローラ２００に動作が正常に終了したか否かを通知する。また、例えば、ステータス情報ＳＴＳに、メモリチップ１００のレディ／ビジー状態を示す情報が含まれていてもよい。

アドレスレジスタ１０４は、受信したアドレスＡＤＤを一時的に保持する。そして、アドレスレジスタ１０４は、ロウアドレスＲＡをロウデコーダ１１０へ転送し、カラムアドレスＣＡをカラムデコーダ１１３に転送する。

コマンドレジスタ１０５は、受信したコマンドＣＭＤを一時的に保存し、シーケンサ１０６に転送する。

シーケンサ１０６は、半導体記憶媒体１全体の動作を制御する。より具体的には、シーケンサ１０６は、受信したコマンドＣＭＤに応じて、例えば、ステータスレジスタ１０３、レディ／ビジー回路１０７、電圧発生回路１０８、ロウデコーダ１１０、センスアンプ１１１、データレジスタ１１２、及びカラムデコーダ１１３等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。

レディ／ビジー回路１０７は、シーケンサ１０６の動作状況に応じて、レディビジー信号ＲＢｎをコントローラ２００に送信する。

電圧発生回路１０８は、シーケンサ１０６の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ１０９、ロウデコーダ１１０、センスアンプ１１１、及びカラムデコーダ１１３等に供給する。

メモリセルアレイ１０９は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。なお、メモリセルアレイ１０９内のブロックＢＬＫの個数は任意である。以下、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…を限定しない場合は、ブロックＢＬＫまたはＢＬＫｉ（ｉは、０以上の整数）と表記する。メモリセルアレイ１０９の詳細については、後述する。

ロウデコーダ１１０は、コントローラ２００から受信したロウアドレスＲＡをデコードする。そして、ロウデコーダ１１０は、デコード結果に基づいてメモリセルアレイ１０９のロウ方向を選択する。より具体的には、ロウデコーダ１１０は、ロウ方向を選択するための種々の配線（ワード線及び選択ゲート線）に電圧を与える。

センスアンプ１１１は、読み出し動作時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。そして、センスアンプ１１１は、読み出したデータをデータレジスタ１１２に送信する。また、センスアンプ１１１は、書き込み動作時には、書き込みデータに応じた電圧をメモリセルアレイ１０９に与える。

データレジスタ１１２は、複数のラッチ回路（不図示）を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に保持する。

カラムデコーダ１１３は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ１１２内のラッチ回路を選択する。

１．１．３ メモリセルアレイの回路構成
次に、メモリセルアレイ１０９の回路構成の一例について、図３を用いて説明する。図３の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。

ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０〜ＳＵ３を含む。４つのストリングユニットの各々は、複数のＮＡＮＤストリングＮＳを含む。

１つのＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を含む。

メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの数は、例えば、８個である（ＭＣ０〜ＭＣ７）。１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの数は、８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよい。

また、１つのＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上であればよい。

１つのＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＣ、選択トランジスタＳＴ１の順に、それぞれの電流経路が直列に接続される。

選択トランジスタＳＴ２は、ソースを備える。複数のブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。

メモリセルトランジスタＭＣは、それぞれ制御ゲートを備える。１つのＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣの制御ゲートは、それぞれ異なる１つのワード線ＷＬに接続される。また、１つのワード線ＷＬは、１つのブロックＢＬＫ内にある複数のＮＡＮＤストリングＮＳそれぞれが備える１つのメモリセルトランジスタの制御ゲートと接続される。より具体的には、例えば、ブロックＢＬＫ内にある複数のＮＡＮＤストリングＮＳそれぞれが備える１つのメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。ワード線ＷＬの数は、例えば、８個である（ＷＬ０〜ＷＬ７）。

選択トランジスタＳＴ１及びＳＴ２は、それぞれゲートを備える。１つのストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳそれぞれが備える選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内にある複数のＮＡＮＤストリングＮＳそれぞれが備える選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に接続される。また、１つのブロックＢＬＫ内にある複数のＮＡＮＤストリングＮＳそれぞれが備える選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。あるいは、１つのブロックＢＬＫ内にある複数のＮＡＮＤストリングＮＳそれぞれが備える選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる、複数の選択ゲート線ＳＧＳに接続されてもよい。

選択トランジスタＳＴ１は、ドレインを備える。１つのストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳそれぞれが備える選択トランジスタＳＴ１のドレインは、それぞれが異なるビット線ＢＬに接続される。すなわち、１つのストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれが異なるビット線ＢＬに接続される。また、ビット線ＢＬは、１つのブロックＢＬＫ内にあるストリングユニットＳＵにそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。

つまり、ストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０９は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、「メモリセルグループＭＧ」と表記される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むメモリセルグループＭＧの記憶容量が、「１ページ」として定義される。メモリセルグループＭＧは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、２ページ以上のデータを保持可能である。本実施形態では、メモリセルトランジスタＭＣが１ビットのデータを保持するＳＬＣ（single level cell）として機能する場合について説明する。以下では、ＳＬＣへの１ビットデータの書き込み動作をＳＬＣ書き込み動作と表記する。

１．２ 書き込み動作
次に、書き込み動作について説明する。書き込み動作は、データイン動作と、プログラム動作と、ベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と表記する）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。

データイン動作は、コントローラ２００から受信した書き込みデータをデータレジスタ１１２に格納する動作である。データイン動作が完了したら、次にプログラム動作が実行される。また、プログラム動作開始後には、データイン動作は実行されない。

プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作である。

プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。

本実施形態では、消去動作実行後から次の消去動作を実行するまでの期間に、１つのメモリセルトランジスタＭＣに対して複数回のＳＬＣ書き込み動作を実行できる。

１．２．１ ＳＬＣ書き込み動作の閾値電圧分布
次に、ＳＬＣ書き込み動作の閾値電圧分布の一例について、図４を用いて説明する。図４の例は、１つのメモリセルグループＭＧに対して消去後に３回のＳＬＣ書き込み動作、すなわち、２回の上書き動作を実行する場合を示している。

消去状態におけるメモリセルトランジスタＭＣの閾値電圧分布を“Ｅｒ０”ステートと表記する。例えば、消去状態では、“Ｅｒ０”ステートに“１”データが割り付けられる。

消去後１回目のＳＬＣ書き込み動作では、書き込み対象のメモリセルトランジスタＭＣの閾値電圧が“Ｅｒ０”ステートから“Ａ１”ステートに上昇するように、消去後１回目のＳＬＣ書き込み動作におけるデータイン動作でデータレジスタ１１２に格納されたデータが書き込まれる。例えば、“Ｅｒ０”ステートに“１”データが割り付けられ、“Ａ１”ステートに“０”データが割り付けられる。消去後１回目のＳＬＣ書き込み動作に対応する読み出し電圧をＶＲ１とし、ベリファイ電圧をＶＶ１とすると、ＶＲ１とＶＶ１とは、ＶＲ１≦ＶＶ１＜Ｖｒｅａｄの関係にある。読み出し電圧ＶＲ１は、読み出し動作において、対象となるワード線ＷＬ（以下、「選択ワード線ＷＬ」と表記する）に印加される電圧である。ベリファイ電圧は、プログラムベリファイ動作において、選択ワード線ＷＬに印加される電圧である。電圧Ｖｒｅａｄは、読み出し動作において、対象ではないワード線ＷＬ（以下、「非選択ワード線ＷＬ」と表記する）に印加される電圧である。メモリセルトランジスタＭＣは、ゲートに電圧Ｖｒｅａｄが印加されると保持するデータに依らずにオン状態になる。“Ｅｒ０”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＲ１未満である。“Ａ１”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＶ１以上且つ電圧Ｖｒｅａｄ未満である。

消去後２回目のＳＬＣ書き込み動作では、書き込み対象のメモリセルトランジスタＭＣの閾値電圧が“Ｅｒ０”ステートまたは“Ａ１”ステートから“Ａ２”ステートに上昇するように、消去後２回目のＳＬＣ書き込み動作におけるデータイン動作でデータレジスタ１１２に格納されたデータが書き込まれる。消去後２回目の書き込み動作の後は、“Ａ１”ステートも消去状態として扱われるため、“Ｅｒ１”ステートと表記する。例えば、“Ｅｒ０”ステート及び“Ｅｒ１”ステートに“１”データが割り付けられ、“Ａ２”ステートに“０”データが割り付けられる。消去後２回目のＳＬＣ書き込み動作に対応する読み出し電圧をＶＲ２とし、ベリファイ電圧をＶＶ２とすると、ＶＲ２とＶＶ２とは、ＶＲ１≦ＶＶ１＜ＶＲ２≦ＶＶ２＜Ｖｒｅａｄの関係にある。“Ｅｒ０”ステート及び“Ｅｒ１”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＲ２未満である。“Ａ２”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＶ２以上且つ電圧Ｖｒｅａｄ未満である。

消去後３回目のＳＬＣ書き込み動作では、書き込み対象のメモリセルトランジスタＭＣの閾値電圧が“Ｅｒ０”ステート、“Ｅｒ１”ステート、または“Ａ２”ステートから“Ａ３”ステートに上昇するように、消去後３回目のＳＬＣ書き込み動作におけるデータイン動作でデータレジスタ１１２に格納されたデータが書き込まれる。消去後３回目の書き込み動作のあとは、“Ａ２”ステートも消去状態として扱われるため、“Ｅｒ２”ステートと表記する。例えば、“Ｅｒ０”ステート、“Ｅｒ１”ステート、及び“Ｅｒ２”ステートに“１”データが割り付けられ、“Ａ３”ステートに“０”データが割り付けられる。消去後３回目のＳＬＣ書き込み動作に対応する読み出し電圧をＶＲ３とし、ベリファイ電圧をＶＶ３とすると、ＶＲ３とＶＶ３とは、ＶＲ１≦ＶＶ１＜ＶＲ２≦ＶＶ２＜ＶＲ３≦ＶＶ３＜Ｖｒｅａｄの関係にある。“Ｅｒ０”ステート、“Ｅｒ１”ステート、及び“Ｅｒ２”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＲ３未満である。“Ａ３”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＶ３以上且つ電圧Ｖｒｅａｄ未満である。

本実施形態では、消去動作後から次の消去動作の期間までに、３回のＳＬＣ書き込み動作が実行される。このため、消去後に３回目のＳＬＣ書き込み動作が実行されたメモリセルグループＭＧは、データが消去されるまで、次のＳＬＣ書き込み動作には、使用できない。

図４の例では、消去後３回目のＳＬＣ書き込み動作が終了すると、データが消去される。なお、書き込みの回数は、３回に限定されない。消去後の書き込み回数は、”０”データの閾値電圧分布とＶｒｅａｄとの間のバジェットに応じて、任意に設定可能である。

本実施形態では、消去後のＳＬＣ書き込み動作の回数に応じて、“１”データと“０”データの閾値電圧分布が異なるため、消去後の書き込み回数に応じた読み出し電圧及びベリファイ電圧の設定が必要となる。すなわち、消去後の書き込み回数に応じて、ＳＬＣ書き込み動作と読み出し動作の条件が異なる。

１．２．２ “消去後の書き込み回数”テーブル
次に、“消去後の書き込み回数”テーブルの一例について、図５〜図７を用いて説明する。図５〜図７の例は、ブロックＢＬＫ１へのＳＬＣ書き込み動作に対応する“消去後の書き込み回数”テーブル及びメモリセルアレイ１０９の状態の推移を示している。他のブロックＢＬＫの場合も同様である。なお、以下の説明では、説明を簡略化するため、１つのブロックＢＬＫに１つのストリングユニットＳＵが含まれている場合、すなわち、１つのワード線ＷＬが１つのページ（メモリセルグループＭＧ）に対応する場合について説明する。また、本実施形態では、ＳＬＣ書き込み動作は、各ブロックＢＬＫにおいて、ワード線ＷＬ０〜ＷＬ７の順に実行される（以下、「順次書き込み動作」とも表記する）。

本実施形態の“消去後の書き込み回数”テーブルには、例えば、ブロックＢＬＫ毎に、消去後の書き込み回数と、ＳＬＣ書き込み動作が実行されたページに対応するワード線ＷＬの位置（以下、「書き込みＷＬポインタ」と表記する）とが記録される。

まず、ブロック単位の消去（以下、「ブロック消去」とも表記する）が実行され、ブロックＢＬＫ１が消去状態にある場合（図５の（ａ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルにおけるブロックＢＬＫ１の消去後の書き込み回数を“０”とし、書き込みＷＬポインタを“ＮＵＬＬ”状態（すなわち、対象となるワード線ＷＬが無い状態）とする。

次に、例えば、ブロックＢＬＫ１のワード線ＷＬ０に対応するページに消去後１回目のＳＬＣ書き込み動作が実行された場合（図５の（ｂ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルにおけるブロックＢＬＫ１の消去後の書き込み回数を“１”とする。また、ＢＬＫ／ＷＬ管理部２６０は、ワード線ＷＬ０に対応して書き込みＷＬポインタを“０”に更新する。なお、図５の（ｂ）の例では、ワード線ＷＬ０に対応するページのデータは有効であるが、“消去後の書き込み回数”テーブルは、データの状態（すなわち有効か無効か）に依存しない。

メモリシステム１は、ホストデバイス２から受信した論理アドレスとメモリチップ１００のメモリ領域に対応する物理アドレスとを関連付けるアドレス変換テーブルを有する。有効データは、対応する物理アドレスがいずれかの論理アドレスに紐付けられているデータである。これに対し、無効データは、対応する物理アドレスが論理アドレスに紐付けられていないデータである。

同様に、例えば、ブロックＢＬＫ１のワード線ＷＬ７に対応するページに消去後１回目のＳＬＣ書き込み動作が実行されると（図５の（ｃ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルにおけるブロックＢＬＫ１の消去後の書き込み回数を“１”のまま維持し、書き込みＷＬポインタを“７”に更新する。なお、図５の（ｃ）の例では、ワード線ＷＬ０〜ＷＬ７に対応するページのデータは有効である。

例えば、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７に対応するページのデータが無効となっても（図６の（ｄ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルのデータを変更しない。なお、図６の（ｄ）の例は、ブロック単位でデータが無効となった場合を示しているが、これに限定されない。ワード線ＷＬ０〜ＷＬ７の少なくとも１つに対応するページのデータが無効であれば、当該ワード線ＷＬに対応するページに上書き動作を実行してもよい。

次に、例えば、ブロックＢＬＫ１のワード線ＷＬ１に対応するページに消去後２回目のＳＬＣ書き込み動作、すなわち、１回目の上書き動作が実行された場合（図６の（ｅ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルにおけるブロックＢＬＫ１の消去後の書き込み回数を“２”とする。そして、ワード線ＷＬ０に対応するページに消去後２回目の書き込み動作が実行されたため、ＢＬＫ／ＷＬ管理部２６０は、書き込みＷＬポインタを“０”とする。なお、図６の（ｅ）の例では、ワード線ＷＬ０に対応するページのデータは有効である。

次に、例えば、ブロックＢＬＫ１のワード線ＷＬ７に対応するページまで消去後２回目のＳＬＣ書き込み動作、すなわち、１回目の上書き動作が実行されると（図６の（ｆ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルにおけるブロックＢＬＫ１の消去後の書き込み回数を“２”のまま維持する。そして、ワード線ＷＬ７に対応するページまで消去後２回目の書き込み動作が実行されたため、ＢＬＫ／ＷＬ管理部２６０は、書き込みＷＬポインタを“７”とする。なお、図６の（ｆ）の例では、ワード線ＷＬ０〜ＷＬ７に対応するページのデータは有効である。

次に、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７に対応するページのデータが無効となり、ワード線ＷＬ０〜ＷＬ７に対応するページに対して消去後３回目のＳＬＣ書き込み動作、すなわち、２回目の上書き動作が実行された場合（図７の（ｇ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルにおけるブロックＢＬＫ１の消去後の書き込み回数を“３”とする。そして、ワード線ＷＬ７に対応するページまで上書き動作が実行されたため、ＢＬＫ／ＷＬ管理部２６０は、書き込みＷＬポインタを“７”とする。なお、図７の（ｇ）の例では、ワード線ＷＬ０〜ＷＬ７に対応するページのデータは有効である。

次に、ブロックＢＬＫ１に対応するページのデータが無効となっても（図７の（ｈ））、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルのデータを変更しない。

次に、ブロックＢＬＫ１のデータが消去された場合（図７の（ｉ））、図５の（ａ）と同様に、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルにおけるブロックＢＬＫ１の消去後の書き込み回数を“０”とし、書き込みＷＬポインタを“ＮＵＬＬ”状態とする。

１．２．３ パラメータテーブル
次に、データの消去後の書き込み回数に依存したパラメータテーブルの一例について、図８を用いて説明する。図８の例は、消去後の書き込み回数に依存するパラメータとして、前述の読み出し電圧及びベリファイ電圧の他に、初期値のプログラム電圧（ｉｎｉｔｉａｌ ＶＰＧＭ）及びステップアップ電圧（ＤＶＰＧＭ）を含む。初期値のプログラム電圧（書き込み電圧）は、プログラムループの１回目、すなわち、最初のプログラム動作において、選択ワード線ＷＬに印加される電圧である。プログラム電圧は、プログラムループを繰り返す毎に、ステップアップされる。そのときのプログラム電圧の上昇幅がステップアップ電圧である。

消去後の書き込み回数が１回の場合、読み出し電圧ＶＲ１、ベリファイ電圧ＶＶ１、初期値のプログラム電圧ＶＰ１、及びステップアップ電圧ＶＤＰ１が設定される。消去後の書き込み回数が２回の場合、読み出し電圧ＶＲ２、ベリファイ電圧ＶＶ２、初期値のプログラム電圧ＶＰ２、及びステップアップ電圧ＶＤＰ２が設定される。消去後の書き込み回数が３回の場合、読み出し電圧ＶＲ３、ベリファイ電圧ＶＶ３、初期値のプログラム電圧ＶＰ３、及びステップアップ電圧ＶＤＰ３が設定される。例えば、電圧ＶＰ１、ＶＰ２、及びＶＰ３は、ＶＰ１＜ＶＰ２＜ＶＰ３の関係にある。すなわち、初期値のプログラム電圧は、読み出し電圧及びベリファイ電圧と同様に、消去後の書き込み回数が増加すると、高く設定されてもよい。なお、電圧ＶＤＰ１、ＶＤＰ２、及びＶＤＰ３は、同じであってもよく、異なっていてもよい。

例えば、これらのパラメータは、メモリチップ１００に保存されており、コントローラ２００が使用するパラメータを指定してもよい。また、例えば、コントローラ２００は、これらのパラメータをファームウェアの形で保持し、メモリチップ１００にパラメータ値を送信してもよい。パラメータを設定する場合、例えば、コントローラ２００からメモリチップ１００に専用コマンドが送信される。以下、パラメータの設定動作を「Ｓｅｔ Ｆｅａｔｕｒｅ」と表記する。

なお、パラメータテーブルは、コントローラ２００内に設けられてもよい。

１．２．４ 書き込み動作の全体の流れ
次に、書き込み動作の全体の流れについて、図９を用いて説明する。図９は、書き込み動作のフローチャートである。以下では、各動作に対応するコマンドの組み合わせを「コマンドセット」と表記する。

ホストデバイス２がメモリシステム１に書き込み要求（書き込みデータ含む）を送信する（Ｓ１０）。

ホストデバイス２から書き込み要求を受信すると、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルを確認し（Ｓ１１）、書き込み対象となるメモリチップ１００のメモリアドレス（ブロックＢＬＫ及びワード線ＷＬ）を選択する。

選択ワード線ＷＬが消去後１回目のＳＬＣ書き込み動作の対象である場合（Ｓ１２＿Ｙｅｓ）、ＣＰＵ２３０は、消去後１回目のＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを発行し、これらを対象のメモリチップ１００に送信する（Ｓ１３）。

シーケンサ１０６は、消去後１回目のＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを受信すると、消去後１回目のＳＬＣ書き込み動作を実行する（Ｓ１４）。

選択ワード線ＷＬが消去後１回目のＳＬＣ書き込み動作の対象ではなく（Ｓ１２＿Ｎｏ）、消去後２回目のＳＬＣ書き込み動作（すなわち、１回目の上書き動作）の対象である場合（Ｓ１５＿Ｙｅｓ）、ＣＰＵ２３０は、消去後２回目のＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを発行し、これらを対象のメモリチップ１００に送信する（Ｓ１６）。

シーケンサ１０６は、消去後２回目のＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを受信すると、消去後２回目のＳＬＣ書き込み動作を実行する（Ｓ１７）。

選択ワード線ＷＬが消去後２回目のＳＬＣ書き込み動作の対象ではない場合（Ｓ１５＿Ｎｏ）、すなわち、選択ワード線ＷＬが消去後３回目のＳＬＣ書き込み動作の対象である場合、ＣＰＵ２３０は、消去後３回目のＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを発行し、これらを対象のメモリチップ１００に送信する（Ｓ１８）。

シーケンサ１０６は、消去後３回目のＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを受信すると、消去後３回目のＳＬＣ書き込み動作を実行する（Ｓ１９）。

１．２．５ Ｓｅｔ Ｆｅａｔｕｒｅのコマンドセット及び書き込み動作のコマンドセット
次に、Ｓｅｔ Ｆｅａｔｕｒｅのコマンドセット及び書き込み動作のコマンドセットの一例について、図１０を用いて説明する。図１０は、Ｓｅｔ Ｆｅａｔｕｒｅのコマンドシーケンス及び書き込み動作のコマンドシーケンスを示す。図１０の例では、説明を簡略するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎは省略されている。そして、信号ＤＱ及びレディビジー信号ＲＢｎが示されている。なお、メモリチップ１００に入力されたコマンドＣＭＤはコマンドレジスタ１０５に格納され、アドレスＡＤＤはアドレスレジスタ１０４に格納され、データＤＡＴはデータレジスタ１１２に格納される。

まず、ＣＰＵ２３０は、メモリチップ１００において書き込み動作に関するパラメータを設定するために、メモリチップ１００にＳｅｔ Ｆｅａｔｕｒｅのコマンドセットを送信する。より具体的には、まず、ＣＰＵ２３０は、コマンド“ＥＦｈ”を発行して、メモリチップ１００に送信する。コマンド“ＥＦｈ”は、Ｓｅｔ Ｆｅａｔｕｒｅ認識用のコマンドである。

次に、ＣＰＵ２３０は、コマンド“ＸＸｈ”を発行して、メモリチップ１００に送信する。コマンド“ＸＸｈ”は、書き込み動作に関するパラメータの設定を示すコマンドである。

次に、ＣＰＵ２３０は、データ“Ｗ−Ｂ０”、“Ｗ−Ｂ１”、“Ｗ−Ｂ２”、及び“Ｗ−Ｂ３”をメモリチップ１００に送信する。“Ｗ−Ｂ０”、“Ｗ−Ｂ１”、“Ｗ−Ｂ２”、及び“Ｗ−Ｂ３”は、設定するパラメータ情報を示す。このとき、ＣＰＵ２３０は、メモリチップ１００に、消去後の書き込み回数に応じたパラメータ情報（データ）を送信する。

シーケンサ１０６は、Ｓｅｔ Ｆｅａｔｕｒｅのコマンドセットを受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルにして、パラメータの設定を実行する。シーケンサ１０６は、パラメータの設定が終了すると、レディビジー信号ＲＢｎを“Ｈ”レベルにする。

ＣＰＵ２３０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、書き込み動作のコマンドセットを送信する。

より具体的には、まず、ＣＰＵ２３０は、コマンド“８０ｈ”を発行し、メモリチップ１００に送信する。コマンド“８０ｈ”は、書き込み動作を通知するコマンドである。

次に、ＣＰＵ２３０は、例えば、５サイクルのアドレス（２サイクルのカラムアドレス“Ｃ１”及び“Ｃ２”並びに３サイクルのロウアドレス“Ｒ１”、“Ｒ２”、及び“Ｒ３”）と書き込みデータ“Ｗ−ｄａｔａ”とを続けてメモリチップ１００に送信する。なお、アドレスのサイクル数は任意である。

次に、ＣＰＵ２３０は、コマンド“１０ｈ”を発行し、メモリチップ１００に送信する。コマンド“１０ｈ”は、書き込み動作の実行を指示するコマンドである。

コマンド“１０ｈ”がコマンドレジスタ１０５に格納されると、シーケンサ１０６は、レディビジー信号ＲＢｎを“Ｌ”レベルにして、データレジスタ１１２に保持されたデータ“Ｗ−ｄａｔａ”をセンスアンプ１１１に転送させる。シーケンサ１０６は、Ｓｅｔ Ｆｅａｔｕｒｅによるパラメータ設定とセンスアンプ１１１に格納されたデータ“Ｗ−ｄａｔａ”に基づいてＳＬＣ書き込み動作を実行する。

シーケンサ１０６は、ＳＬＣ書き込み動作が終了すると、レディビジー信号ＲＢｎを“Ｈ”レベルにする。

ＣＰＵ２３０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、コマンド“７０ｈ”を送信する。コマンド“７０ｈ”は、書き込み動作に関するステータス情報ＳＴＳの送信を指示するコマンドである。

シーケンサ１０６は、コマンド“７０ｈ”に基づいて、ＳＬＣ書き込み動作が正常に終了したか否かを示す情報“ＳＲ［０］”をコントローラ２００に送信する。

なお、本実施形態では、消去後の書き込み回数によらず同じ書き込み動作のコマンドセットを送信する場合について説明したが、これに限定されない。例えば、ＣＰＵ２３０は、メモリチップ１００に、消去後の書き込み回数に応じた異なる書き込み動作のコマンドセットを送信してもよい。より具体的には、ＣＰＵ２３０は、例えば、コマンド“８０ｈ”の前に、消去後の書き込み回数に応じた異なるプレフィックスコマンドを付与してもよい。

１．２．６ ＳＬＣ書き込み動作における選択ワード線の電圧
次に、ＳＬＣ書き込み動作における選択ワード線ＷＬの電圧の一例について、図１１を用いて説明する。図１１は、消去後１回目〜３回目のＳＬＣ書き込み動作における選択ワード線ＷＬの電圧を示すタイミングチャートである。図１１の例では、説明を簡略化するため、消去後１回目〜３回目のＳＬＣ書き込み動作の各々について、１回目〜４回目のプログラムループを示している。

まず、消去後１回目のＳＬＣ書き込み動作について説明する。

１回目のプログラムループにおいて、ロウデコーダ１１０は、プログラム動作（ＰＧ）のときに、選択ワード線ＷＬにプログラム電圧ＶＰ１を印加する。また、ロウデコーダ１１０は、プログラムベリファイ動作（ＰＶ）のときに、選択ワード線ＷＬにベリファイ電圧ＶＶ１を印加する。なお、ロウデコーダ１１０は、２回目〜４回目のプログラムループにおけるプログラムベリファイ動作でも、選択ワード線ＷＬにベリファイ電圧ＶＶ１を印加する。

２回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧ＶＰ１をステップアップ電圧ＶＤＰ１だけステップアップさせたプログラム電圧（ＶＰ１＋ＶＤＰ１）を印加する。

３回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧（ＶＰ１＋ＶＤＰ１）をステップアップ電圧ＶＤＰ１だけステップアップさせたプログラム電圧（ＶＰ１＋２×ＶＤＰ１）を印加する。

４回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧（ＶＰ１＋２×ＶＤＰ１）をステップアップ電圧ＶＤＰ１だけステップアップさせたプログラム電圧（ＶＰ１＋３×ＶＤＰ１）を印加する。

次に、消去後２回目のＳＬＣ書き込み動作（１回目の上書き動作）について説明する。

１回目のプログラムループにおいて、ロウデコーダ１１０は、プログラム動作のときに、選択ワード線ＷＬにプログラム電圧ＶＰ２を印加する。また、ロウデコーダ１１０は、プログラムベリファイ動作のときに、選択ワード線ＷＬにベリファイ電圧ＶＶ２を印加する。なお、ロウデコーダ１１０は、２回目〜４回目のプログラムループにおけるプログラムベリファイ動作でも、選択ワード線ＷＬにベリファイ電圧ＶＶ２を印加する。

２回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧ＶＰ２をステップアップ電圧ＶＤＰ２だけステップアップさせたプログラム電圧（ＶＰ２＋ＶＤＰ２）を印加する。

３回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧（ＶＰ２＋ＶＤＰ２）をステップアップ電圧ＶＤＰ２だけステップアップさせたプログラム電圧（ＶＰ２＋２×ＶＤＰ２）を印加する。

４回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧（ＶＰ２＋２×ＶＤＰ２）をステップアップ電圧ＶＤＰ２だけステップアップさせたプログラム電圧（ＶＰ２＋３×ＶＤＰ２）を印加する。

次に、消去後３回目のＳＬＣ書き込み動作（２回目の上書き動作）について説明する。

１回目のプログラムループにおいて、ロウデコーダ１１０は、プログラム動作のときに、選択ワード線ＷＬにプログラム電圧ＶＰ３を印加する。また、ロウデコーダ１１０は、プログラムベリファイ動作のときに、選択ワード線ＷＬにベリファイ電圧ＶＶ３を印加する。なお、ロウデコーダ１１０は、２回目〜４回目のプログラムループにおけるプログラムベリファイ動作でも、選択ワード線ＷＬにベリファイ電圧ＶＶ３を印加する。

２回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、プログラム動作のときに、選択ワード線ＷＬに電圧ＶＰ３をステップアップ電圧ＶＤＰ３だけステップアップさせたプログラム電圧（ＶＰ３＋ＶＤＰ３）を印加する。

３回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧（ＶＰ３＋ＶＤＰ３）をステップアップ電圧ＶＤＰ３だけステップアップさせたプログラム電圧（ＶＰ３＋２×ＶＤＰ３）を印加する。

４回目のプログラムループのプログラム動作において、ロウデコーダ１１０は、選択ワード線ＷＬに電圧（ＶＰ３＋２×ＶＤＰ３）をステップアップ電圧ＶＤＰ３だけステップアップさせたプログラム電圧（ＶＰ３＋３×ＶＤＰ３）を印加する。

１．３ 読み出し動作
次に、読み出し動作について説明する。

１．３．１ 読み出し動作の全体の流れ
次に、読み出し動作の全体の流れについて、図１２を用いて説明する。図１２は、読み出し動作のフローチャートである。

ホストデバイス２は、メモリシステム１に読み出し要求を送信する（Ｓ２０）。

ホストデバイス２から読み出し要求を受信すると、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルを参照して、該当アドレスの消去後の書き込み回数を確認する（Ｓ２１）。

消去後の書き込み回数が１回の場合（Ｓ２２＿Ｙｅｓ）、ＣＰＵ２３０は、消去後１回目の書き込み動作に対応する読み出し動作のパラメータを指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットを発行し、これらを対象のメモリチップ１００に送信する（Ｓ２３）。

シーケンサ１０６は、消去後１回目の書き込み動作に対応する読み出し動作用のパラメータを指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットを受信すると、消去後１回目の書き込み動作に対応する読み出し動作を実行する（Ｓ２４）。

消去後の書き込み回数が２回（上書き回数が１回）の場合、（Ｓ２２＿Ｎｏ且つＳ２５＿Ｙｅｓ）、ＣＰＵ２３０は、消去後２回目の書き込み動作に対応する読み出し動作用のパラメータを指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットを発行し、これらを対象のメモリチップ１００に送信する（Ｓ２６）。

シーケンサ１０６は、消去後２回目の書き込み動作に対応する読み出し動作用のパラメータを指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットを受信すると、消去後２回目の書き込み動作に対応する読み出し動作を実行する（Ｓ２７）。

消去後の書き込み回数が３回（上書き回数が３回）の場合、（Ｓ２５＿Ｎｏ）、ＣＰＵ２３０は、消去後３回目の書き込み動作に対応する読み出し動作用のパラメータを指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットを発行し、これらを対象のメモリチップ１００に送信する（Ｓ２８）。

シーケンサ１０６は、消去後３回目の書き込み動作に対応する読み出し動作用のパラメータを指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットを受信すると、消去後３回目の書き込み動作に対応する読み出し動作を実行する（Ｓ２９）。

シーケンサ１０６は、読み出し動作が終了すると、読み出しデータをコントローラ２００に送信する。

ＣＰＵ２３０は、例えば、メモリチップ１００から受信した読み出しデータのＥＣＣ（error checking and correcting）処理等を行った後、読み出し要求に対する読み出し応答として、ホストデバイス２にエラー訂正された読み出しデータを送信する（Ｓ３０）。

ホストデバイス２は、データを取得し（Ｓ３１）、読み出し動作が終了する。

１．３．２． 読み出し動作のコマンドセット
次に、読み出し動作のコマンドセットの一例について、図１３を用いて説明する。図１３は、Ｓｅｔ Ｆｅａｔｕｒｅ及び読み出し動作のコマンドシーケンスを示す。図１３の例では、説明を簡略するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎは省略されている。そして、信号ＤＱ及びレディビジー信号ＲＢｎが示されている。

Ｓｅｔ Ｆｅａｔｕｒｅのコマンドセットは、図１０と同じである。

ＣＰＵ２３０は、Ｓｅｔ Ｆｅａｔｕｒｅのコマンドセット送信後、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、読み出し動作のコマンドセットを送信する。

より具体的には、まず、ＣＰＵ２３０は、コマンド“００ｈ”を発行し、メモリチップ１００に送信する。コマンド“００ｈ”は、読み出し動作を通知するコマンドである。

次に、ＣＰＵ２３０は、例えば、５サイクルのアドレス（２サイクルのカラムアドレス“Ｃ１”及び“Ｃ２”並びに３サイクルのロウアドレス“Ｒ１”、“Ｒ２”、及び“Ｒ３”）をメモリチップ１００に送信する。

次に、ＣＰＵ２３０は、コマンド“３０ｈ”を発行し、メモリチップ１００に送信する。コマンド“３０ｈ”は、読み出し動作の実行を指示するコマンドである。

コマンド“３０ｈ”がコマンドレジスタ１０５に格納されると、シーケンサ１０６は、レディビジー信号ＲＢｎを“Ｌ”レベルにする。シーケンサ１０６は、Ｓｅｔ Ｆｅａｔｕｒｅによるパラメータ設定に基づいて読み出し動作を実行する。シーケンサ１０６は、読み出しデータが例えばデータレジスタ１１２に格納されると、レディビジー信号ＲＢｎを“Ｈ”レベルにする。

ＣＰＵ２３０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、メモリチップ１００から読み出しデータ“Ｒ−ｄａｔａ”を読み出す。

１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、ＳＬＣ書き込み動作に対応する１つのメモリセルトランジスタＭＣに対して、消去動作後から次の消去動作の期間までに複数回のＳＬＣ書き込み動作を実行できる。すなわち、データの上書き動作ができる。このため、１回の書き込み／消去サイクルにおいて、書き込み可能なデータ量が増加する。換言すれば、同じデータ量を書き込む場合に、データの消去回数を低減できる。よって、書き込み／消去サイクルの繰り返しによるメモリチップ１００の信頼性の低下を抑制できるため、メモリシステムの信頼性を向上できる。

なお、本実施形態では、コントローラ２００が消去後の書き込み回数を管理する場合について説明したが、例えば、書き込みデータの書き込み先のページに含まれる冗長領域に消去後の書き込み回数に関する情報を含ませてもよい。例えば、シーケンサ１０６は、冗長領域から消去後の書き込み回数に関する情報を読み出し、読み出した情報に基づいて消去後の書き込み回数に応じた書き込み動作用のパラメータ及び読み出し動作用のパラメータを設定できる。この場合、ＣＰＵ２３０は、書き込み動作及び読み出し動作用のパラメータを設定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセットを送信しなくてもよい。例えば、ＣＰＵ２３０は、メモリチップ１００から読み出したデータまたはステータス情報ＳＴＳ等から消去後の書き込み回数に関する情報を読み出し、各ブロックＢＬＫにおける消去後の書き込み回数を確認してもよい。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、“消去後の書き込み回数”テーブルのデータが消失した場合に、メモリチップ１００から消去後の書き込み回数に関する情報を読み出し、“消去後の書き込み回数”テーブルのデータを復元する方法（以下、「“消去後の書き込み回数”探索動作」と表記する）について説明する。以下、第１実施形態と異なる点を中心に説明する。

例えば、不正に電源が遮断されると、ＲＡＭ２２０に格納されている“消去後の書き込み回数”テーブルのデータが消失する可能性がある。このような場合、電源起動時に、各メモリチップ１００から消去後の書き込み回数に関する情報を読み出し、“消去後の書き込み回数”テーブルを更新する必要がある。

２．１ “消去後の書き込み回数”探索動作の全体の流れ
まず、“消去後の書き込み回数”探索動作の全体の流れについて、図１４を用いて説明する。図１４は、“消去後の書き込み回数”探索動作のフローチャートである。以下の説明では、説明を簡便にするためにブロックＢＬＫの番号に変数ｉ（０≦ｉ≦３）を用い、ワード線ＷＬの番号に変数ｊ（０≦ｊ≦７）を用いる。また、消去後の書き込み回数、すなわち、読み出し電圧ＶＲの番号に変数ｋ（１≦ｋ≦３）を用いる。変数ｉ、ｊ、及びｋは、例えば、コントローラ２００が備えるカウンタによって保持される変数であり、コントローラ２００の制御によってインクリメントされる。なお、以下の例では、ＣＰＵ２３０が消去後の書き込み回数の判定をする場合について説明するが、ＢＬＫ／ＷＬ管理部２６０またはシーケンサ１０６が消去後の書き込み回数の判定を行ってもよい。

例えば、電源起動後、ＢＬＫ／ＷＬ管理部２６０は、“消去後の書き込み回数”テーブルのデータを確認する。

ＢＬＫ／ＷＬ管理部２６０から、“消去後の書き込み回数”テーブルのデータが無いことを示す報告（信号）を受信すると（Ｓｔａｒｔ）、ＣＰＵ２３０は、変数ｉ及び変数ｊの初期値として、ｉ＝ｊ＝０を設定する（Ｓ４０）。すなわち、ＣＰＵ２３０は、ブロックＢＬＫ０のワード線ＷＬ０を選択する。

次に、ＣＰＵ２３０は、消去後１回目の書き込み動作に対応する読み出し動作を実行するために、変数ｋの初期値として、ｋ＝１を設定する（Ｓ４１）。すなわち、ＣＰＵ２３０は、読み出し電圧ＶＲ１を選択する。

ＣＰＵ２３０は、ブロックＢＬＫｉのワード線ＷＬｊにおける消去後ｋ回目の書き込み動作に対応する読み出し動作を実行するため、Ｓｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットをメモリチップ１００に送信する。メモリチップ１００は、ブロックＢＬＫｉのワード線ＷＬｊにおける消去後ｋ回目の書き込み動作に対応する読み出し動作を実行する（Ｓ４２）。

読み出したデータに“０”データが含まれている場合（Ｓ４３＿Ｙｅｓ）、ＣＰＵ２３０は、変数ｋが予め設定された上限回数（例えば、ｋ＝３）に達しているか確認をする（Ｓ４４）。すなわち、ＣＰＵ２３０は、消去後の書き込み回数が予め設定された上限回数に達しているか確認をする。

変数ｋが上限回数に達していない場合（Ｓ４４＿Ｎｏ）、ＣＰＵ２３０は、変数ｋをインクリメントし、ｋ＝ｋ＋１に設定する（Ｓ４５）。その後、ＣＰＵ２３０は、Ｓ４２に戻る。

他方で、変数ｋが上限回数に達している場合、（Ｓ４４＿Ｙｅｓ）、ＣＰＵ２３０は、変数ｋの設定を維持し、Ｓ４９に進む。すなわち、ＣＰＵ２３０は、ワード線ＷＬｊ（ｊ＝０）における消去後の書き込み回数はｋ回であると判定し、読み出し電圧をＶＲｋに設定する。

読み出したデータに“０”データが含まれていない場合（Ｓ４３＿Ｎｏ）、ＣＰＵ２３０は、変数ｋがｋ＝１であるか確認する（Ｓ４６）。

ｋ＝１である場合（Ｓ４６＿Ｙｅｓ）、すなわち、消去後１回目の書き込み動作に対応する読み出し動作を実行した結果、読み出したデータに“０”が含まれていない場合、ＣＰＵ２３０は、当該ブロックＢＬＫｉには、データが書き込まれていないと判定する。そして、ＣＰＵ２３０は、“消去後の書き込み回数”テーブルのブロックＢＬＫｉにおける書き込みＷＬポインタとして“ＮＵＬＬ”を設定し（Ｓ４７）、Ｓ５６に進む。

ｋ＝１ではない場合（Ｓ４６＿Ｎｏ）、ＣＰＵ２３０は、変数ｋをｋ＝ｋ−１に設定する（Ｓ４８）。より具体的には、例えば、消去後ｋ回目の書き込み動作に対応する読み出し動作において、読み出したデータに“０”データが含まれていない場合、ＣＰＵ２３０は、ワード線ＷＬｊ（ｊ＝０）における消去後の書き込み回数は（ｋ−１）回であると判定し、読み出し電圧をＶＲ（ｋ−１）に設定する。

Ｓ４４＿Ｙｅｓの後、またはＳ４８において変数ｋを設定した後、ＣＰＵ２３０は、変数ｊをｊ＝ｊ＋１に設定する（Ｓ４９）。

次に、Ｓ４２と同様に、ＣＰＵ２３０は、ブロックＢＬＫｉのワード線ＷＬｊにおける消去後ｋ回目の書き込み動作に対応する読み出し動作を実行するため、Ｓｅｔ Ｆｅａｔｕｒｅのコマンドセット及び読み出し動作のコマンドセットをメモリチップ１００に送信する。メモリチップ１００は、ブロックＢＬＫｉのワード線ＷＬｊにおける消去後ｋ回目の書き込み動作に対応する読み出し動作を実行する（Ｓ５０）。

読み出したデータに“０”データが含まれていない場合（Ｓ５１＿Ｎｏ）、ＣＰＵ２３０は、“消去後の書き込み回数”テーブルのブロックＢＬＫｉにおける書き込みＷＬポインタとして変数ｊ−１を設定する（Ｓ５２）。より具体的には、ＣＰＵ２３０は、対応するワード線ＷＬｊから最後のワード線ＷＬ（例えばワード線ＷＬ７）までの消去後の書き込み回数はｋ−１回であると判定する。

読み出したデータに“０”データが含まれている場合（Ｓ５１＿Ｙｅｓ）、ＣＰＵ２３０は、変数ｊが予め設定された上限回数（例えば、ｊ＝７）に達しているか確認をする（Ｓ５３）。

変数ｊが上限回数に達していない場合（Ｓ５３＿Ｎｏ）、ＣＰＵ２３０は、変数ｊをｊ＝ｊ＋１に設定する（Ｓ５４）。その後、ＣＰＵ２３０は、Ｓ５０に戻る。

変数ｊが上限回数に達している場合、（Ｓ５３＿Ｙｅｓ）、ＣＰＵ２３０は、“消去後の書き込み回数”テーブルのブロックＢＬＫｉにおける書き込みＷＬポインタとして変数ｊを設定する（Ｓ５５）。

Ｓ４７、Ｓ５２、またはＳ５５において、“消去後の書き込み回数”テーブルのブロックＢＬＫｉにおける書き込みＷＬポインタを設定した後、ＣＰＵ２３０は、変数iが予め設定された上限回数（例えば、ｉ＝３）に達しているか確認をする（Ｓ５６）。

変数ｉが上限回数に達していない場合（Ｓ５６＿Ｎｏ）、ＣＰＵ２３０は、変数ｉをｉ＝ｉ＋１に設定し、変数ｊを０に設定する（Ｓ５７）。その後、ＣＰＵ２３０は、Ｓ４１に戻る。

変数ｉが上限回数に達している場合（Ｓ５６＿Ｙｅｓ）、ＣＰＵ２３０は、“消去後の書き込み回数”探索動作を終了させる。

２．２ “消去後の書き込み回数”探索動作の具体例
まず、“消去後の書き込み回数”探索動作の具体例について、図１５を用いて説明する。図１５は、ブロックＢＬＫ０の場合を示しているが、他のブロックＢＬＫも同様である。なお、図１５の例は、１つのメモリセルトランジスタＭＣにおける消去後のＳＬＣ書き込み動作の上限回数が４回（すなわちｋ＝４）である場合を示している。

まず、シーケンサ１０６は、ブロックＢＬＫ０のワード線ＷＬ０を選択にして、消去後１回目の書き込み動作に対応する読み出し動作（読み出し電圧ＶＲ１）を実行する。各メモリセルトランジスタＭＣの閾値電圧が電圧ＶＲ１よりも低い場合、すなわち、読み出しデータに“０”データが含まれていない場合、シーケンサ１０６は、ブロックＢＬＫ０のワード線ＷＬ０に対応するページにはデータが書き込まれていない。この場合、ＣＰＵ２３０は、ブロックＢＬＫ０にはデータが書き込まれていないと判定する。

１回目の読み出しデータに、“０”データが含まれている場合、シーケンサ１０６は、ワード線ＷＬ０を選択にして、消去後２回目の書き込み動作に対応する読み出し動作（読み出し電圧ＶＲ２）を実行する。同様にして、シーケンサ１０６は、読み出しデータに”０”データが含まれなくなるまで、消去後３回目の書き込み動作に対応する読み出し動作（読み出し電圧ＶＲ３）、消去後４回目の書き込み動作に対応する読み出し動作（読み出し電圧ＶＲ４）を順次実行する。図１５の例では、読み出し電圧ＶＲ４よりも高い“Ａ４”ステートが存在しない。すなわち、消去後４回目の書き込み動作に対応する読み出しデータに“０”データが含まれていない。この結果、ＣＰＵ２３０は、ワード線ＷＬ０に対応するページにおける消去後の書き込み回数は３回であると判定する。

ワード線ＷＬ０に対応するページにおける消去後の書き込み回数が３回である場合、シーケンサ１０６は、消去後３回目の書き込み動作に対応する読み出し動作を、ワード線ＷＬ１から順に選択して実行し、読み出しデータに“０”データが含まれていないワード線ＷＬに対応するページを探索する。図１５の例では、ワード線ＷＬｊに対応するページにおいて、“Ａ３”ステートが存在しなくなる。すなわち、ワード線ＷＬｊにおける消去後３回目の書き込み動作に対応する読み出しデータに“０”データが含まれていない。この結果、ＣＰＵ２３０は、ワード線ＷＬｊに対応するページからワード線ＷＬ７に対応するページまでの消去後の書き込み回数は２回であると判定する。従って、ＣＰＵ２３０は、“消去後の書き込み回数”テーブルのブロックＢＬＫ０の書き込みＷＬポインタとしてｊ−１を設定する。同様の処理を各ブロックＢＬＫに対して行うことにより、メモリチップ１００内の“消去後の書き込み回数”探索動作が完了する。

２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、例えば、電源遮断により“消去後の書き込み回数”テーブルの情報が消失した場合においても、消去後の書き込み回数を探索し、“消去後の書き込み回数”テーブルを更新できる。これにより、消去後の書き込み回数の誤りを低減し、データの信頼性を向上できる。

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、ワード線単位（ページ単位）でコンパクションを行う場合について説明する。コンパクションとは、対象となるメモリ領域内のページに含まれている有効データを集めて、他のブロックＢＬＫに移動させる動作である。以下、第１及び第２実施形態と異なる点を中心に説明する。

３．１ ワード線単位コンパクションの概要
まず、ワード線単位コンパクションの概要について、図１６を用いて説明する。図１６は、各ワード線ＷＬに対応するページにおける有効クラスタ率の一例を示すグラフである。図１６の例は、３つのブロックＢＬＫ０〜ＢＬＫ２がそれぞれ４つのワード線ＷＬ０〜ＷＬ３を含む場合を示している。本実施形態では、１つのワード線ＷＬが１つのページに対応する。１つのページは、複数のクラスタに分割できる。そして、各クラスタには異なるデータが書き込まれている。

データ処理が進むのに伴い、ページ内に有効データを含まないクラスタ（以下、「無効クラスタ」と表記する）が生じる。このため、ワード線ＷＬ毎に対応するページの有効データを含むクラスタ（以下、「有効クラスタ」と表記する）の数が異なる。すなわち、１つのページのクラスタ総数に対する有効クラスタ数の比率（以下、「有効クラスタ率」と表記する）が異なる。１つのブロックＢＬＫの各ワード線ＷＬの有効クラスタ率を平均化した値を、平均有効クラスタ率とする。そして、ブロックＢＬＫ０〜ＢＬＫ２における平均有効クラスタ率をそれぞれＣＲ０〜ＣＲ２とすると、例えば、ＣＲ０＜ＣＲ２＜ＣＲ１の関係にある。例えば、ブロック単位でコンパクションが実行される場合（以下、「ブロック単位コンパクション」と表記する）、平均有効クラスタ率の低いブロックＢＬＫ０がブロック単位コンパクションの対象として選択される。この場合、対応するページの有効クラスタ率が平均有効クラスタ率ＣＲ０よりも高いワード線ＷＬ１及びＷＬ２もコンパクションの対象に含まれる。

これに対し、本実施形態では、ワード線単位でコンパクションを実行できる（以下、「ワード線単位コンパクション」と表記する）。この場合、コンパクションの対象（以下、「コンパクションソース」と表記する）として、消去後の書き込み回数が上限回数に達しておらず且つ対応するページの有効クラスタ率の低いワード線ＷＬから順に選択される。但し、有効クラスタ率が０であるページは、そのままデータの上書き動作ができる。よって、対応するページの有効クラスタ率が０であるワード線ＷＬは、コンパクションの対象から除外される。図１６の例では、１ブロックＢＬＫ分に相当する４つのワード線ＷＬをワード線単位コンパクションのコンパクションソースとして選択する場合、ブロックＢＬＫ１のワード線ＷＬ０及びＷＬ３並びにブロックＢＬＫ２のワード線ＷＬ０及びＷＬ１が選択される。対応するページの有効クラスタ率が低いワード線ＷＬを選択することにより、コンパクションに伴う書き込み量の増加が抑制される。

本実施形態では、書き込み対象となるワード線ＷＬを任意の順序で選択してＳＬＣ書き込み動作を実行できる。このため、ワード線単位コンパクションを実行する場合に、上書き可能となるワード線ＷＬをランダムに選択可能となる。以下、ワード線ＷＬ０〜ＷＬ７の順に選択する書き込み動作を「順次書き込み動作」と表記し、任意のワード線ＷＬを選択する書き込み動作を「任意書き込み動作」と表記する。

例えば、ブロック消去後の１回目のＳＬＣ書き込み動作では、ワード線ＷＬ０〜ＷＬ７の順に選択され順次書き込み動作が実行される。そして、コンパクション実行後のワード線ＷＬのＳＬＣ書き込み動作では、その順序が任意であるため、任意書き込み動作が実行される。すなわち、データの上書き動作には、任意書き込み動作が適用される。

なお、本実施形態では、有効クラスタ率に基づいてコンパクションソースを選択する場合について説明するが、１つのページに記憶できるデータの総量に対する有効データの総量、すなわち、各有効クラスタのサイズの合計値の比率（「有効データ率」とも表記する）に基づいてコンパクションソースを選択してもよい。

３．２ ブロックの状態遷移
次に、ブロックＢＬＫの状態遷移について、図１７を用いて説明する。図１７は、ブロックＢＬＫの状態遷移図である。

ブロックＢＬＫは、５つの状態を含む。５つの状態を、「消去済みブロックＢＬＫ」、「インプットブロックＢＬＫ」、「アクティブブロックＢＬＫ」、「コンパクションソースブロックＢＬＫ」、及び「フリーブロックＢＬＫ」と表記する。

消去済みブロックＢＬＫは、ブロックＢＬＫ内のデータが消去された状態にあるブロックＢＬＫである。例えば、ＣＰＵ２３０は、フリーブロックＢＬＫのいずれかを選択してブロック消去を実行し、消去済みブロックＢＬＫに変更する。

インプットブロックＢＬＫは、書き込み対象（データの入力対象）として消去済みブロックＢＬＫの中から選択されたブロックＢＬＫである。ＣＰＵ２３０は、インプットブロックＢＬＫに対して、書き込み動作を実行する。なお、図１７の例では、消去済みブロックＢＬＫからインプットブロックＢＫが選択されているが、上書き動作を行う場合、消去後の書き込み回数が上限回数に達していないフリーブロックＢＬＫからインプットブロックＢＬＫが選択されてもよい。

アクティブブロックＢＬＫは、少なくとも１回は全ページへのデータの書き込みが終了したブロックＢＬＫである。

コンパクションソースブロックＢＬＫは、アクティブブロックＢＬＫの中からコンパクションソースとして選択されたブロックＢＬＫである。ＣＰＵ２３０は、コンパクションソースブロックＢＬＫに対して、コンパクションを実行する。

フリーブロックＢＬＫは、有効クラスタが無くなったアクティブブロックＢＬＫ、または、コンパクションにより有効クラスタが無くなったコンパクションソースブロックＢＬＫである。

３．３ ワード線の状態遷移
次に、ワード線ＷＬの状態遷移について、図１８を用いて説明する。図１８は、ワード線ＷＬの状態遷移図である。

ワード線ＷＬは、６つの状態を含む。６つの状態を、「フリーワード線ＷＬ」、「インプットワード線ＷＬ」、「アクティブワード線ＷＬ」、「コンパクションソースワード線ＷＬ」、「ブロック消去待機ワード線ＷＬ」、及び「上書き禁止ワード線ＷＬ」と表記する。

フリーワード線ＷＬは、対応するページが有効クラスタを含まず且つ消去後の書き込み回数が上限回数に達していないワード線ＷＬである。

インプットワード線ＷＬは、書き込み対象（データの入力対象）として、フリーワード線ＷＬの中から選択されたワード線ＷＬである。ＣＰＵ２３０は、インプットワード線ＷＬに対して、書き込み動作を実行する。

アクティブワード線ＷＬは、対応するページが有効クラスタを含み且つ消去後の書き込み回数が上限回数に達していないワード線ＷＬである。アクティブワード線ＷＬは、有効クラスタが無くなるとフリーワード線ＷＬに変更される。

コンパクションソースワード線ＷＬは、アクティブワード線ＷＬの中からコンパクションソースとして選択されたワード線ＷＬである。ＣＰＵ２３０は、コンパクションソースワード線ＷＬに対応するページに対して、ワード線単位コンパクションを実行する。コンパクション実行後（データ移行後）のコンパクションソースワード線ＷＬは、対応するページが有効クラスタを含まないため、フリーワード線ＷＬに変更される。

ブロック消去待機ワード線ＷＬは、対応するページに消去後の書き込み回数の上限回数までデータが書き込まれたワード線ＷＬである。ブロック消去待機ワード線ＷＬは、ブロック消去待機ワード線ＷＬを含むブロックＢＬＫのデータが消去されるまで、待機状態にある。

上書き禁止ワード線ＷＬは、ブロック消去後、１回目の書き込み動作が完了していないブロックＢＬＫに含まれるワード線ＷＬである。ブロックＢＬＫ内の全てのワード線ＷＬに対応するページに消去後１回目のデータが書き込まれると、アクティブワード線ＷＬに変更される。

３．４ ＢＬＫ／ＷＬ管理部
次に、本実施形態におけるＢＬＫ／ＷＬ管理部２６０の構成の詳細及び動作について、図１９を用いて説明する。図１９は、ＢＬＫ／ＷＬ管理部２６０の概略図である。

ＢＬＫ／ＷＬ管理部２６０は、ＷＬ状態管理部２６１、ＢＬＫ状態管理部２６２、書き込み先選択部２６３、及びコンパクションソース選択部２６４を含む。

ＷＬ状態管理部２６１は、ワード線ＷＬの状態を管理する。

ＢＬＫ状態管理部２６２は、ブロックＢＬＫの状態を管理する。

書き込み先選択部２６３は、各ワード線ＷＬに対応するページの消去後の書き込み回数（すなわち、“消去後の書き込み回数”テーブル）を管理し、ＷＬ状態管理部２６１から取得したフリーワード線ＷＬ情報及びＢＬＫ状態管理部２６２から取得したフリーブロックＢＬＫ情報に基づいて、書き込み先となるインプットブロックＢＬＫ及びインプットワード線ＷＬを選択する。以下、インプットブロックＢＬＫとインプットワード線ＷＬとの組み合わせを「インプットＢＬＫ／ＷＬ」と表記する。

コンパクションソース選択部２６４は、各ワード線ＷＬに対応するページの有効クラスタ数（すなわち、有効クラスタ数テーブル）を管理し、ＷＬ状態管理部２６１から取得したアクティブワード線ＷＬ情報及びＢＬＫ状態管理部２６２から取得したアクティブブロックＢＬＫ情報に基づいて、コンパクションソースワード線ＷＬ及びコンパクションソースブロックＢＬＫを選択する。有効クラスタ数テーブルは、例えば、ＲＡＭ２２０内に保持される。

３．５ インプットブロック及びインプットワード線の選択動作
次に、インプットブロックＢＬＫ及びインプットワード線ＷＬの選択動作について、図２０を用いて説明する。図２０は、インプットブロックＢＬＫ及びインプットワード線ＷＬの選択動作を示すフローチャートである。

書き込み先選択部２６３は、ホストデバイス２から書き込み要求を受信すると、書き込み先のインプットＢＬＫ／ＷＬとして選択されているワード線ＷＬがあるか確認する（Ｓ６０）。

インプットＢＬＫ／ＷＬとして選択されているワード線ＷＬがある場合（Ｓ６０＿Ｙｅｓ）、書き込み先選択部２６３は、インプットＢＬＫ／ＷＬに関する情報をＣＰＵ２３０に送信し、選択動作を終了する。

インプットＢＬＫ／ＷＬとして選択されているワード線ＷＬがない場合（Ｓ６０＿Ｎｏ）、書き込み先選択部２６３は、ＷＬ状態管理部２６１からフリーワード線ＷＬ情報を取得し、フリーワード線ＷＬがあるか確認する（Ｓ６１）。

フリーワード線ＷＬがある場合（Ｓ６１＿Ｙｅｓ）、書き込み先選択部２６３は、“消去後の書き込み回数”テーブルを参照して、消去後の書き込み回数が比較的少ないフリーワード線ＷＬのいずれか１つをインプットワード線ＷＬとして選択する（Ｓ６２）。書き込み先選択部２６３は、インプットＢＬＫ／ＷＬに関する情報をＣＰＵ２３０に送信し、選択動作を終了する。

フリーワード線ＷＬがない場合（Ｓ６１＿Ｎｏ）、書き込み先選択部２６３は、ＢＬＫ状態管理部２６２からフリーブロックＢＬＫ情報を取得し、フリーブロックＢＬＫがあるか確認する（Ｓ６３）。

フリーブロックＢＬＫがない場合（Ｓ６３＿Ｎｏ）、ＣＰＵ２３０は、例えば、ブロック単位のガベージコレクションＧＣを実行する。ガベージコレクションＧＣは、対象となるメモリ領域内のページに含まれている有効データを、他のブロックＢＬＫに移動させる動作である。なお、ガベージコレクションＧＣは、ブロック単位でもよく、ワード線単位でもよい。ＢＬＫ／ＷＬ管理部２６０は、ガベージコレクションＧＣが実行された当該ブロックＢＬＫをフリーブロックＢＬＫに変更する（Ｓ６４）。

フリーブロックＢＬＫがある場合（Ｓ６３＿Ｙｅｓ）、またはガベージコレクションＧＣを実施してフリーブロックＢＬＫを生成した場合（Ｓ６４）、書き込み先選択部２６３は、フリーブロックＢＬＫのいずれか１つをインプットＢＬＫ／ＷＬとして選択する（Ｓ６５）。書き込み先選択部２６３は、インプットＢＬＫ／ＷＬに関する情報をＣＰＵ２３０に送信し、選択動作を終了する。

３．６ コンパクションソース選択動作
次に、コンパクションソース選択動作について、図２１を用いて説明する。図２１は、ワード線単位コンパクションにおけるコンパクションソースワード線ＷＬの選択動作を示すフローチャートである。

例えば、メモリシステム１がアイドル状態にある場合、または、書き込み動作を実行するのに必要なフリーブロックＢＬＫ及びフリーワード線ＷＬが不足している場合、ＣＰＵ２３０は、ワード線単位コンパクションを実行する。このとき、コンパクションソース選択部２６４は、ＣＰＵ２３０の制御により、アクティブブロックＢＬＫ内にコンパクションソースワード線ＷＬがあるか確認する（Ｓ７０）。

コンパクションソースワード線ＷＬがある場合（Ｓ７０＿Ｙｅｓ）、選択動作は終了する。

コンパクションソースワード線ＷＬが無い場合（Ｓ７０＿Ｎｏ）、コンパクションソース選択部２６４は、ＢＬＫ状態管理部２６２からアクティブブロックＢＬＫ情報を取得する。また、コンパクションソース選択部２６４は、ＷＬ状態管理部２６１からアクティブブロックＢＬＫ内のアクティブワード線ＷＬ情報を取得し、アクティブワード線ＷＬがあるか確認する（Ｓ７１）。

アクティブワード線ＷＬがある場合（Ｓ７１＿Ｙｅｓ）、コンパクションソース選択部２６４は、有効クラスタ数テーブルを参照して、アクティブワード線ＷＬの中から、対応するページの有効クラスタ率が最も低い（有効クラスタ数が最も少ない）ワード線ＷＬをコンパクションソースワード線ＷＬとして選択する（Ｓ７２）。なお、例えば、対応するページの有効クラスタ率が最も低いワード線ＷＬが複数本ある場合、コンパクションソース選択部２６４は、書き込み先選択部２６３から、消去後の書き込み回数の情報を取得してもよい。更に、コンパクションソース選択部２６４は、対応するページの有効クラスタ率が最も低いワード線ＷＬの中から、対応するページの消去後の書き込み回数が最も少ないワード線ＷＬを選択してもよい。コンパクションソース選択部２６４は、コンパクションソースワード線ＷＬを含むブロックＢＬＫをコンパクションソースブロックＢＬＫとして選択する。

アクティブワード線ＷＬが無い場合（Ｓ７１＿Ｎｏ）、ＣＰＵ２３０は、ワード線単位コンパクションを終了し、ブロック単位コンパクションを実行する（Ｓ７３）。より具体的には、コンパクションソース選択部２６４は、選択可能なアクティブワード線ＷＬがない場合、コンパクションソースワード線ＷＬの選択動作を終了し、その旨をＣＰＵ２３０に報告する。ＣＰＵ２３０は、ワード線単位コンパクションを終了させ、ブロック単位コンパクションに切り替える。コンパクションソース選択部２６４は、ＣＰＵ２３０の制御により、アクティブブロックＢＬＫの中から、ブロック単位コンパクションを実行するためのコンパクションソースブロックＢＬＫを選択する。

Ｓ７２またはＳ７３における処理が終了した後、コンパクションソース選択部２６４は、コンパクションソースブロックＢＬＫ及びコンパクションソースワード線ＷＬに関する情報をＣＰＵ２３０に送信する。

３．７ コンパクションソース選択動作の具体例
次に、コンパクションソース選択動作の具体例について、図２２を用いて説明する。図２２は、コンパクションソースワード線ＷＬの選択動作を示す例図である。図２２の例では、ブロックＢＬＫ０〜ＢＬＫ２がアクティブブロックＢＬＫである。また、各ブロックＢＬＫが５本のワード線ＷＬ０〜ＷＬ４を含み、各ワード線ＷＬに対応するページが４つのクラスタを含む。

ブロックＢＬＫ０のワード線ＷＬ０に対するページは、４つの無効クラスタを有し、ワード線ＷＬ１〜ＷＬ４に対するページは、４つの有効クラスタを有している。この場合、ブロックＢＬＫ０の平均有効クラスタ率は、１６／２０となる。

ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ４の各々に対するページは、２つの無効クラスタと２つの有効クラスタを有している。この場合、ブロックＢＬＫ１の平均有効クラスタ率は、１０／２０となる。例えば、ブロック単位でコンパクションを実行する場合、平均有効クラスタ率が最も低いブロックＢＬＫ１が選択される。ブロックＢＬＫ１に対してブロック単位コンパクションが実行された場合、１ブロックＢＬＫ分のコンパクション動作により、１０個の有効クラスタの書き込み動作（データの移動）が実行され、無効クラスタに相当する１０個のクラスタの空き容量を得る。

ブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ３に対するページは、４つの有効クラスタを有し、ワード線ＷＬ３及びＷＬ４に対するページは、４つの無効クラスタを有している。この場合、ブロックＢＬＫ２の平均有効クラスタ率は、１２／２０となる。

この状態において、例えば、１ブロックＢＬＫ分に相当する５本のワード線ＷＬをコンパクションソースとして選択して、ワード線単位コンパクションを実行する場合、コンパクションソース選択部２６４は、ブロックＢＬＫの平均有効クラスタ率によらず、対応するページの有効クラスタ率が低いものから順にワード線ＷＬを選択する。より具体的には、コンパクションソース選択部２６４は、まず、対応するページの有効クラスタ率が０／４と最も低いブロックＢＬＫ０のワード線ＷＬ０並びにブロックＢＬＫ２のワード線ＷＬ３及びＷＬ４の３つのワード線ＷＬを選択する。更に、コンパクションソース選択部２６４は、対応するページの有効クラスタ率が２／４と２番目に低いブロックＢＬＫ１の５本のワード線ＷＬ０〜ＷＬ４の中から、例えば、対応するページの消去後の書き込み回数が少ないワード線ＷＬ３及びＷＬ４を選択する。上述の選択条件により、ワード線単位コンパクションを実行した場合、１ブロックＢＬＫ分のコンパクション動作により、４個の有効クラスタの書き込み動作（データの移動）が実行され、１６個のクラスタの空き容量を得る。従って、ワード線単位コンパクションは、ブロック単位コンパクションよりもより効率的にクラスタの空き容量を得ることができる。なお、図２２の例では、有効クラスタ率が０／４であるブロックＢＬＫ０のワード線ＷＬ０並びにブロックＢＬＫ２のワード線ＷＬ３及びＷＬ４の３つのワード線ＷＬもコンパクションソースとして選択する場合について、説明したが、これらのワード線ＷＬは有効クラスタを含んでおらずフリーワード線ＷＬとして選択可能なため、コンパクションソースの対象から外してもよい。

３．８ 本実施形態に係る効果
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、メモリシステム１の信頼性を向上できる。本効果につき詳述する。

コンパクションソースの有効クラスタ率により、フリーブロックＢＬＫの生成の効率、すなわち、書き込み倍率（ＷＡＦ：write amplification factor）が変化する。ＷＡＦは、メモリチップ１００に書き込まれているホストデバイス２から受信したデータ量と、メモリチップ１００に書き込まれているデータ量との割合を示しており、ＷＡＦ＝１／（１−ｒ）（ｒはメモリチップ１００に保存されているデータの有効率）で表される。従って、ＷＡＦが大きい場合、データの有効率、すなわち有効クラスタ率が高いことを示している。

本実施形態に係る構成であれば、メモリシステム１は、ワード線単位（ページ単位）コンパクションを実行できる。ワード線単位コンパクションでは、対応するページの有効クラスタ率が低いワード線ＷＬを優先的に選択するため、ＷＡＦをより小さくできる。これにより、コンパクションの回数を低減でき、コンパクションに起因するブロックＢＬＫの消去動作の回数を低減できる。よって、書き込み／消去サイクルの繰り返しによるメモリチップ１００の信頼性劣化を抑制できる。よって、メモリシステム１の信頼性を向上できる。

更に、本実施形態に係る構成であれば、ブロック消去の消去回数を低減できるため、メモリチップ１００の寿命を延ばすことができる。

更に、本実施形態に係る構成であれば、コンパクションにおける書き込み量の増加を抑制できるため、コンパクションの処理時間を短くできる。よって、メモリシステム１の処理能力を向上できる。

４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、メモリチップ１００のメモリ領域の一部をデータバッファとして使う場合について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。

４．１ メモリセルアレイの構成
まず、本実施形態に係るメモリセルアレイ１０９の構成について、図２３を用いて説明する。図２３は、メモリセルアレイ１０９のブロック図である。

メモリセルアレイ１０９は、例えば、ＳＬＣに対応する３つのＳＬＣブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ２）及び３ビットデータを書き込み可能なＴＬＣ（triple level cell）に対応する５つのＴＬＣブロックＢＬＫ（ＢＬＫ３〜ＢＬＫ７）を含む。例えば、ＳＬＣブロックＢＬＫは、データの上書き動作に対応し、ＴＬＣブロックＢＬＫは、データの上書き動作に対応していない。

例えば、ＴＬＣに３ビットデータを書き込む動作（以下、「ＴＬＣ書き込み動作」と表記する）の処理時間は、３回のＳＬＣ書き込み動作の処理時間よりも長くなる場合がある。そこで、本実施形態では、書き込み動作の高速化のため、まず、ＳＬＣブロックＢＬＫにＴＬＣに対応するデータを書き込み、例えば、メモリチップ１００がアイドル状態のときに、ＴＬＣブロックＢＬＫにデータを移動させる。すなわち、ＳＬＣブロックＢＬＫは、データバッファとして使用される（以下、「ＳＬＣバッファ」とも表記する）。

例えば、１つのＴＬＣブロックＢＬＫにデータを書き込む場合、少なくとも３つのＳＬＣブロックＢＬＫ分のデータが必要とされる。すなわち、１ページ分のＴＬＣデータ（３ビットデータ）は、ＳＬＣブロックＢＬＫにおいて３ページ分のＳＬＣデータ（１ビットデータ）として保存される。但し、ＳＬＣブロックＢＬＫのブロック数を多くしすぎると、メモリチップ１００の実効的な記憶容量が減ってしまうため、ＳＬＣブロックＢＬＫの領域は、制限される場合がある。このため、ＳＬＣブロックＢＬＫにおける書き込み／消去回数は、ＴＬＣブロックＢＬＫよりも多くなる傾向にある。そこで、本実施形態では、ＳＬＣブロックＢＬＫにおける消去後１回目のＳＬＣ書き込み動作では順次書き込み動作を適用し、消去後２回目以降の書き込み動作（データの上書き動作）に任意書き込み動作を適用する場合について説明する。なお、ＳＬＣブロックＢＬＫにおける消去後２回目以降の書き込み動作に順次書き込み動作を適用してもよい。これにより、ガベージコレクションＧＣによる消去動作の頻度を増やさずに、ＳＬＣ書き込み動作の書き込み性能を維持する期間を延ばす、すなわち、ホストデバイス２から受信した書き込みデータを高速に書き込むことができる量を増やすことができる。

４．２ ＳＬＣブロック及びＴＬＣブロックの状態遷移及びデータフロー
次に、ＳＬＣブロックＢＬＫ及びＴＬＣブロックＢＬＫの状態遷移及びデータフローについて、図２４を用いて説明する。図２４は、ＳＬＣブロックＢＬＫ及びＴＬＣブロックＢＬＫの状態遷移図である。

まず、ＳＬＣブロックＢＬＫについて説明する。

ＳＬＣブロックＢＬＫは、３つの状態を含む。３つの状態を「ＳＬＣフリーブロックＢＬＫ」、「ＳＬＣホストインプットブロックＢＬＫ」、及び「ＳＬＣアクティブブロックＢＬＫ」と表記する。

ＳＬＣフリーブロックＢＬＫは、有効データ、すなわち、有効クラスタを含んでいないブロックＢＬＫである。

ＳＬＣホストインプットブロックＢＬＫは、ホストデバイス２から受信した書き込みデータの書き込み対象として選択されたブロックＢＬＫである。

ＳＬＣアクティブブロックＢＬＫは、ブロックＢＬＫ内の少なくとも１つ以上のワード線ＷＬに対応するページが有効データを含むブロックＢＬＫ（但し、ＳＬＣインプットブロックＢＬＫは除く）である。

ＣＰＵ２３０は、ホストデバイス２から書き込み要求があると、まず、ＳＬＣホストインプットブロックＢＬＫにおいてＳＬＣ書き込み動作を実行する。ＳＬＣホストインプットブロックＢＬＫが設定されていない場合、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣフリーブロックＢＬＫ、または、フリーワード線ＷＬを含むＳＬＣアクティブブロックＢＬＫのいずれかからＳＬＣホストインプットブロックＢＬＫを選択する。

選択したＳＬＣフリーブロックＢＬＫの消去後の書き込み回数が上限回数に達していない場合、ブロック消去を実行せずに、そのままＳＬＣホストインプットブロックＢＬＫとして使用できる。ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣホストインプットブロックＢＬＫ内にフリーワード線ＷＬが無くなると、ＳＬＣホストインプットブロックＢＬＫをＳＬＣアクティブブロックＢＬＫに変更する。

ＣＰＵ２３０は、例えば、ＳＬＣフリーブロックＢＬＫが無くなった場合、ＳＬＣアクティブブロックＢＬＫのガベージコレクションＧＣを実行する。ガベージコレクションＧＣは、消去動作を行う際、消去対象のメモリ領域内にある有効データを、他のメモリ領域に退避させる動作である。ＢＬＫ／ＷＬ管理部２６０は、ガベージコレクションＧＣが実行された当該ブロックＢＬＫをフリーブロックＢＬＫに変更する。なお、ガベージコレクションＧＣを実行しなくても、同一の論理アドレスに対応する書き込みデータの更新に伴う書き込み動作により、当該ブロックＢＬＫのデータが無効化（論理アドレスと物理アドレスとの関連付けが破棄）され、フリーブロックＢＬＫに遷移する場合がある。

次に、ＴＬＣブロックＢＬＫについて説明する。

ＴＬＣブロックＢＬＫに含まれるブロックＢＬＫは、４つの状態を含む。４つの状態を「ＴＬＣフリーブロックＢＬＫ」、「ＴＬＣホストインプットブロックＢＬＫ」、「ＴＬＣアクティブブロックＢＬＫ」、「ＴＬＣ＿ＧＣインプットブロックＢＬＫ」と表記する。

ＴＬＣフリーブロックＢＬＫは、ブロックＢＬＫ内の複数のワード線ＷＬにそれぞれ対応する３ページデータのいずれもが有効データを含まないブロックＢＬＫである。

ＴＬＣホストインプットブロックＢＬＫは、ホストデバイス２から受信した書き込みデータの書き込み対象として選択されたブロックＢＬＫである。ＣＰＵ２３０は、ＳＬＣブロックＢＬＫのデータを３ページデータとしてＴＬＣブロックＢＬＫに書き込む場合、または、ＳＬＣブロックＢＬＫに書き込み領域を確保できず、ホストデバイス２からの書き込み要求に対応して直接ＴＬＣ書き込み動作を実行する場合に、ＴＬＣホストインプットブロックＢＬＫを使用する。ＢＬＫ／ＷＬ管理部２６０は、ＴＬＣホストインプットブロックＢＬＫ内に書き込み可能なページが無くなると、ＴＬＣホストインプットブロックＢＬＫをＴＬＣアクティブブロックＢＬＫに変更する。

ＴＬＣアクティブブロックＢＬＫは、ブロックＢＬＫ内の複数のワード線ＷＬにそれぞれ対応する３ページデータのいずれかが有効データを含むブロックＢＬＫである。ＢＬＫ／ＷＬ管理部２６０は、例えばガベージコレクションＧＣなどが実行されることにより、当該ブロックが有効データを含まないフリー状態になった場合、ＴＬＣアクティブブロックＢＬＫをＴＬＣフリーブロックＢＬＫに変更する。

ＴＬＣ＿ＧＣインプットブロックＢＬＫは、ガベージコレクションＧＣによるデータの書き込み対象として選択されたブロックＢＬＫである。ＳＬＣアクティブブロックＢＬＫ及びＴＬＣアクティブブロックＢＬＫでガベージコレクションＧＣを実行した場合に、データの書き込み先として使用される。ＢＬＫ／ＷＬ管理部２６０は、ＴＬＣ＿ＧＣインプットブロックＢＬＫ内に書き込み可能なページが無くなると、ＴＬＣ＿ＧＣインプットブロックＢＬＫをＴＬＣアクティブブロックＢＬＫに変更する。

４．３ ＳＬＣブロックＢＬＫへの書き込み動作の具体例
次に、ＳＬＣブロックＢＬＫへのＳＬＣ書き込み動作の具体例について、図２５及び図２６を用いて説明する。図２５及び図２６は、ＳＬＣブロックＢＬＫへのＳＬＣ書き込み動作に対応するクラスタの状態の推移を示している。図２５及び図２６の例は、各ＳＬＣブロックＢＬＫが４つのワード線ＷＬ０〜ＷＬ３を含み、各ワード線ＷＬに対応するページが４つのクラスタを有している場合を示している。

ＣＰＵ２３０は、３つのＳＬＣフリーブロックＢＬＫ０〜ＢＬＫ３に対してブロック消去を実行する。各ワード線ＷＬに対応するページは、未書き込み状態にある（図２５の（ａ））。

次に、ＣＰＵ２３０は、ブロックＢＬＫ０のワード線ＷＬ０から順に選択して順次書き込み動作を実行する。図２５の（ｂ）の例では、ブロックＢＬＫ０には、ワード線ＷＬ０〜ＷＬ３の各々に対応するページにデータが書き込まれている。このため、ブロックＢＬＫ０は、ＳＬＣアクティブブロックＢＬＫとされる。ブロックＢＬＫ１は、ＳＬＣホストインプットブロックＢＬＫとして設定されており、ワード線ＷＬ０に対応するページにデータが書き込まれている。

より具体的には、ブロックＢＬＫ０のワード線ＷＬ０に対応するページは、３つの有効クラスタ及び１つの無効クラスタを含む。例えば、無効クラスタは、同一の論理アドレスに対応する書き込みデータの更新に伴いデータが無効化されるために生じる場合がある。ブロックＢＬＫ０のワード線ＷＬ１に対応するページは、２つの有効クラスタ及び２つの無効クラスタを含む。ブロックＢＬＫ０のワード線ＷＬ２及びＷＬ３に対応するページは、４つの有効クラスタをそれぞれ含む。ブロックＢＬＫ１は、インプットブロックＢＬＫに選択され、ワード線ＷＬ０に対応するページにデータが書き込まれている。ブロックＢＬＫ１のワード線ＷＬ０に対応するページは、４つの有効クラスタを含む。

更に、ＣＰＵ２３０は、順次書き込み動作を実行し、ブロックＢＬＫ２のワード線ＷＬ３に対応するページまでデータを書き込む。図２５の（ｃ）の例では、ブロックＢＬＫ０〜ＢＬＫ３がＳＬＣアクティブブロックＢＬＫとされる。より具体的には、ブロックＢＬＫ０のワード線ＷＬ０に対応するページは、３つの有効クラスタ及び１つの無効クラスタを含む。ブロックＢＬＫ０のワード線ＷＬ１及びＷＬ２に対応するページは、例えば、同一の論理アドレスに対応する書き込みデータの更新に伴い無効化された４つの無効クラスタを含む。ブロックＢＬＫ０のワード線ＷＬ３に対応するページは、３つの有効クラスタ及び１つの無効クラスタを含む。ブロックＢＬＫ１のワード線ＷＬ０に対応するページは、３つの有効クラスタ及び１つの無効クラスタを含む。ブロックＢＬＫ１のワード線ＷＬ１に対応するページは、４つの無効クラスタを含む。ブロックＢＬＫ１のワード線ＷＬ２に対応するページは、４つの有効クラスタを含む。ブロックＢＬＫ１のワード線ＷＬ３に対応するページは、２つの有効クラスタ及び２つの無効クラスタを含む。ブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ３に対応するページは、それぞれ４つの有効クラスタを含む。ＢＬＫ／ＷＬ管理部２６０は、対応するページが４つの無効クラスタを含むブロックＢＬＫ０のワード線ＷＬ１及びＷＬ２並びにブロックＢＬＫ１のワード線ＷＬ１をフリーワード線ＷＬに変更する。

ＣＰＵ２３０は、まず、ブロックＢＬＫ０のフリーワード線ＷＬを選択して消去後２回目のＳＬＣ書き込み動作（上書き動作）を実行する。図２６の（ｄ）の例では、ブロックＢＬＫ０のワード線ＷＬ１及びＷＬ２に対応するページに消去後２回目の書き込み動作によるデータが書き込まれており、それぞれのページが４つの有効クラスタを含む。

次に、ＣＰＵ２３０は、ブロックＢＬＫ１のワード線ＷＬ１に対応するページに消去後２回目のＳＬＣ書き込み動作を実行する。図２６の（ｅ）の例では、ブロックＢＬＫ１のワード線ＷＬ１に対応するページに消去後２回目の書き込み動作によるデータが書き込まれており、当該ページは、４つの有効クラスタを含む。

例えば、同一の論理アドレスに対応する書き込みデータの更新に伴いブロックＢＬＫ０の全てのクラスタが無効化される。これにより、ブロックＢＬＫ０は、ＳＬＣフリーブロックＢＬＫに設定される（図２６の（ｆ））。

４．４ 書き込み動作の流れ
次に、書き込み動作の流れについて、図２７を用いて説明する。図２７は、書き込み動作のフローチャートである。

ＣＰＵ２３０は、例えば、メモリシステム１がホストデバイス２から書き込み要求を受信していない場合（Ｓ１０１＿Ｙｅｓ）、または、ホストデバイス２から他の要求を受信していない場合、ＣＰＵ２３０は、メモリシステム１がアイドル状態にあるか確認する（Ｓ１０２）。例えば、ＣＰＵ２３０は、ホストデバイス２から要求（コマンド）を受信しない期間が、予め設定された期間以上となるとメモリシステム１を通常動作状態からアイドル状態に移行する。

メモリシステム１がアイドル状態にある場合（Ｓ１０２＿Ｙｅｓ）、ＣＰＵ２３０は、ＳＬＣアクティブブロックＢＬＫを対象としたガベージコレクションＧＣを実行する（Ｓ１０３）。他方で、メモリシステム１がアイドル状態ではない場合（Ｓ１０２＿Ｎｏ）、ＣＰＵ２３０は、ガベージコレクションＧＣを実行しない。

ホストデバイス２から書き込み要求を受信している場合（Ｓ１０１＿Ｙｅｓ）、ＣＰＵ２３０は、ＢＬＫ／ＷＬ管理部２６０にＳＬＣホストインプットブロックＢＬＫの有無を確認する（Ｓ１０４）。

ＳＬＣホストインプットブロックＢＬＫがある場合（Ｓ１０４＿Ｙｅｓ）、ＣＰＵ２３０は、ＳＬＣ書き込み動作を実行する（Ｓ１０９）。なお、ＳＬＣ書き込み動作には、上書き動作の場合も含まれる、すなわち、消去後２回目以上のＳＬＣ書き込み動作の場合も含まれる。

ＳＬＣホストインプットブロックＢＬＫが無い場合（Ｓ１０４＿Ｎｏ）、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣフリーブロックＢＬＫの有無を確認する（Ｓ１０５）。

ＳＬＣフリーブロックＢＬＫがある場合（Ｓ１０５＿Ｙｅｓ）、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣフリーブロックＢＬＫのいずれかを、ＳＬＣホストインプットブロックＢＬＫとして選択する（Ｓ１０６）。その後、ＣＰＵ２３０は、ＳＬＣ書き込み動作を実行する（Ｓ１０９）。

ＳＬＣフリーブロックＢＬＫが無い場合（Ｓ１０５＿Ｎｏ）、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣアクティブブロックＢＬＫの中に、フリーワード線ＷＬがあるか確認する（Ｓ１０７）。より具体的には、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣアクティブブロックＢＬＫのアクティブワード線ＷＬのうち、有効データ量（有効クラスタ率）が予め設定された閾値以下のワード線ＷＬをフリーワード線ＷＬとして選択する。この場合、例えば、閾値は０である。すなわち、対応するページに有効データが含まれているアクティブワード線ＷＬはフリーワード線ＷＬとして選択されない。

フリーワード線ＷＬがある場合（Ｓ１０７＿Ｙｅｓ）、ＢＬＫ／ＷＬ管理部２６０は、フリーワード線ＷＬを含むＳＬＣアクティブブロックＢＬＫをＳＬＣインプットブロックＢＬＫとして選択する（Ｓ１０８）。より具体的には、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣインプットブロックＢＬＫにおいて、フリーワード線ＷＬの中からインプットワード線ＷＬを選択する。ＣＰＵ２３０は、選択したインプットワード線ＷＬにＳＬＣ書き込み動作（上書き動作）を実行する（Ｓ１０９）。

フリーワード線ＷＬが無い場合（Ｓ１０７＿Ｎｏ）、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣブロックＢＬＫ内に書き込み可能な領域が無いため、書き込み領域としてＴＬＣブロックＢＬＫを確認する。まず、ＢＬＫ／ＷＬ管理部２６０は、ＴＬＣホストインプットブロックＢＬＫがあるか確認する（Ｓ１１０）。

ＴＬＣホストインプットブロックＢＬＫがある場合（Ｓ１１０＿Ｙｅｓ）、ＣＰＵ２３０は、ＴＬＣ書き込み動作を実行する（Ｓ１１４）。

ＴＬＣホストインプットブロックＢＬＫが無い場合（Ｓ１１０＿Ｎｏ）、ＢＬＫ／ＷＬ管理部２６０は、ＴＬＣフリーブロックＢＬＫの有無を確認する（Ｓ１１１）。

ＴＬＣフリーブロックＢＬＫがある場合（Ｓ１１１＿Ｙｅｓ）、ＢＬＫ／ＷＬ管理部２６０は、ＴＬＣフリーブロックＢＬＫのいずれかを、ＴＬＣホストインプットブロックＢＬＫとして選択する（Ｓ１１３）。

ＴＬＣフリーブロックＢＬＫが無い場合（Ｓ１１１＿Ｎｏ）、ＢＬＫ／ＷＬ管理部２６０は、ＴＬＣアクティブブロックＢＬＫのガベージコレクションＧＣを実行する（Ｓ１１２）。その後、ＢＬＫ／ＷＬ管理部２６０は、ガベージコレクションＧＣを実行したブロックＢＬＫをＴＬＣホストインプットブロックＢＬＫとして選択する（Ｓ１１３）。

ＣＰＵ２３０は、ＴＬＣホストインプットブロックＢＬＫ選択後、ＴＬＣ書き込み動作を実行する（Ｓ１１４）。

４．５ 書き込み速度とデータの書き込み量の関係
次に、書き込み速度とデータの書き込み量の関係について、図２８を用いて説明する。図２８は、書き込み速度とデータの書き込み量の関係を示す例図である。

１ページデータを書き込むＳＬＣ書き込み動作の書き込み速度（以下、「ＳＬＣ速度」とも表記する）は、３ページデータを書き込むＴＬＣ書き込み動作の書き込み速度（以下、「ＴＬＣ速度」とも表記する）より速い。また、消去後１回目のＳＬＣ書き込み動作では、消去後１回目の書き込み動作に対応するパラメータを用いて書き込み動作が実行される。消去後２回目のＳＬＣ書き込み動作では、消去後２回目の書き込み動作に対応するパラメータを用いて書き込み動作が実行される。例えば、パラメータ等の違いにより、消去後１回目のＳＬＣ書き込み動作の書き込み速度は、消去後２回目のＳＬＣ書き込み動作（上書き動作）よりも速い場合がある。図２８の例では、消去後１回目のＳＬＣ書き込み動作の書き込み速度が、消去後２回目のＳＬＣ書き込み動作よりも速い場合を示している。

メモリチップ１００にデータを書き込む場合、まず、ＣＰＵ２３０は、消去後１回目のＳＬＣ書き込み動作を実行する。そして、書き込み量Ｓ１において、消去後１回目の書き込み動作を実行するためのＳＬＣフリーブロックＢＬＫ（ＳＬＣフリーワード線ＷＬ）が無くなる。

例えば、図２８の太破線で示すように、ＳＬＣブロックＢＬＫの上書き動作、すなわち、消去後２回目のＳＬＣ書き込み動作が実行できない場合、ＣＰＵ２３０は、ＴＬＣ書き込み動作を実行する。従って、書き込み量Ｓ１において、書き込み速度は、ＳＬＣ速度からＴＬＣ速度まで低下する。更に、書き込み量Ｓ３において、ＴＬＣフリーブロックＢＬＫが無くなると、ガベージコレクションＧＣが必要とされる。

これに対し、ＳＬＣブロックＢＬＫの上書き動作が実行できる場合、図２８の太実線で示すように、ＣＰＵ２３０は、例えば、書き込み量Ｓ１から書き込み量Ｓ２まで、ＳＬＣブロックＢＬＫにおける上書き動作（消去後２回目のＳＬＣ書き込み動作）を実行する。従って、メモリシステム１は、書き込み量Ｓ２まで、ＳＬＣ速度を維持できる。そして、書き込み量Ｓ２において、ＣＰＵ２３０は、ＴＬＣ書き込み動作を実行する。この場合、ＣＰＵ２３０は、書き込み量Ｓ４までＴＬＣ書き込み動作を実行でき、ＳＬＣブロックＢＬＫの上書き動作が実行できない場合と比較して、ＳＬＣブロックに対するガベージコレクションＧＣを行うことなく比較的高速に書き込めるデータ量が書き込み量Ｓ１から書き込み量Ｓ２まで増加する。

４．６ 本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第３実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、ＳＬＣブロックに１回の消去動作あたり複数回のＳＬＣ書き込み動作を実行できる。これにより、ＳＬＣブロックにおいて、１回の消去動作あたり書き込み可能なデータ量を増加できる。換言すれば、ＳＬＣブロックにおいて、同じ書き込み量に対する消去動作の実行頻度を低減できる。よって、書き込み性能を向上できる。また、同じ書き込み量に対して消去動作の実行頻度を低減できるため、ＳＬＣブロックの寿命を延ばすことができる。よって、メモリシステム１の処理能力を向上できる。

更に、本実施形態に係る構成を第３実施形態に適用できる。すなわち、ＳＬＣブロックにおいて、ワード線単位コンパクションを実行できる。これにより、ＷＡＦを改善でき、メモリチップ１００の寿命を改善できる。更に、ガベージコレクションＧＣの実行頻度の低下により、書き込み性能を向上できる。

５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第４実施形態において、ホストデバイス２から受信した書き込みデータとガベージコレクションＧＣのデータをＳＬＣホストインプットブロックＢＬＫに一緒に書き込む場合について説明する。以下、第４実施形態と異なる点を中心に説明する。

５．１ ＳＬＣブロック及びＴＬＣブロックの状態遷移及びデータフロー
まず、ＳＬＣブロックＢＬＫ及びＴＬＣブロックＢＬＫの状態遷移及びデータフローについて、図２９を用いて説明する。図２９は、ＳＬＣブロックＢＬＫ及びＴＬＣブロックＢＬＫの状態遷移図である。

本実施形態では、第４実施形態の図２４で説明したように、ＣＰＵ２３０は、ＳＬＣアクティブブロックＢＬＫにおいて、ガベージコレクションＧＣの対象となるデータをＴＬＣ＿ＧＣインプットブロックＢＬＫに移動させてＳＬＣフリーブロックＢＬＫを生成してもよい。また、ＣＰＵ２３０は、対応するページの有効データ量（有効クラスタ率）が予め設定された閾値以下であるワード線ＷＬを対象にして、有効データを退避させる。そして、ＣＰＵ２３０は、当該ワード線ＷＬをインプットワード線ＷＬとして選択し、当該ワード線ＷＬを含むブロックＢＬＫをＳＬＣホストインプットブロックＢＬＫとしてもよい。退避させた有効データは、ホストデバイス２から受信した書き込みデータともに、ＳＬＣインプットブロックＢＬＫのインプットワード線ＷＬに上書きされる。より具体的には、ＣＰＵ２３０は、ＳＬＣアクティブブロックＢＬＫにおいて、対象となる有効データを、例えば、ＲＡＭ２２０内に一時的に保存する。そして、ＣＰＵ２３０は、ホストデバイス２から書き込み要求を受信すると、ホストデバイス２から受信した書き込みデータとＲＡＭ２２０内に保存した有効クラスタのデータとをひとつのページ内に混ぜて、ＳＬＣホストインプットブロックＢＬＫに書き込む。

５．２ 書き込み動作の流れ
次に、書き込み動作の流れについて、図３０及び図３１を用いて説明する。図３０及び図３１は、書き込み動作のフローチャートである。

Ｓ１０１〜Ｓ１０８までの動作は、第４実施形態の図２７と同じである。

フリーワード線ＷＬが無い場合（Ｓ１０７＿Ｎｏ）、ＢＬＫ／ＷＬ管理部２６０は、対応するページの有効データ量が予め設定された閾値以下のアクティブワード線ＷＬがあるか確認する（Ｓ１２０）。本実施形態では、閾値は０でなくてもよい。

閾値以下の有効クラスタを含むワード線ＷＬが無い場合（Ｓ１２０＿Ｎｏ）、第４実施形態の図２７のＳ１１０〜Ｓ１１４と同様にして、ＣＰＵ２３０は、ＴＬＣ書き込み動作を実行する。

閾値以下の有効クラスタを含むワード線ＷＬがある場合（Ｓ１２０＿Ｙｅｓ）、ＣＰＵ２３０は、対象となるアクティブワード線ＷＬを選択して、有効クラスタのデータを読み出し（ガベージコレクションＧＣを実行し）、例えば、ＲＡＭ２２０内に保存する（Ｓ１２１）。

ＢＬＫ／ＷＬ管理部２６０は、対応するページの有効データを読み出されたワード線ＷＬを、インプットワード線ＷＬとして選択する（Ｓ１２２）。すなわち、ＢＬＫ／ＷＬ管理部２６０は、当該ワード線ＷＬを含むブロックＢＬＫをＳＬＣホストインプットブロックＢＬＫとして選択する。なお、複数のブロックＢＬＫからデータを読み出した場合、ＢＬＫ／ＷＬ管理部２６０は、ＳＬＣホストインプットブロックＢＬＫとして選択されなったブロックＢＬＫをＳＬＣフリーブロックＢＬＫとしてもよい。

次に、ＣＰＵ２３０は、１つのページに書き込むデータとして、ホストデバイス２から受信した書き込みデータとＲＡＭ２２０内に保存されている有効クラスタの有効データとを混ぜ合わせた（Ｓ１２３）後、ＳＬＣ書き込み動作（上書き動作）を実行する（Ｓ１０９）。なお、ＲＡＭ２２０内の有効データは、有効データが読み出されたページと同じページに書き込まれてもよいし、有効データが読み出されたページとは異なるページに書き込まれてもよい。更に、ＲＡＭ２２０内の有効データを異なるページに書き込む場合、異なるページとは、有効データが読み出されたページに対応するワード線ＷＬと同じワード線ＷＬに対応する異なるページであってもよいし、有効データが読み出されたページに対応するワード線ＷＬとは異なるワード線ＷＬに対応する異なるページであってもよい。また、１つのページに書き込まれるＲＡＭ２２０内の有効データには、複数のページから読み出された有効データが含まれていてもよい。この場合、有効データが読み出された複数のページは、１つのワード線ＷＬに対応する複数のページであってもよいし、複数のワード線ＷＬにそれぞれ対応する複数のページであってもよい。更に、複数のページの１つが、有効データの書き込み先のページであってもよい。

５．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第４実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、対応するページの有効クラスタ率が予め設定された閾値以下であるワード線ＷＬを対象にして、有効クラスタのデータを退避させ、当該ワード線ＷＬを含むブロックＢＬＫをＳＬＣホストインプットブロックＢＬＫとできる。この場合、ブロックＢＬＫ全体のデータを移動させる場合よりも、ガベージコレクションＧＣの期間を短くできる。よって、メモリシステム１の処理能力の低下を抑制できる。

６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、順次書き込み動作を実行する場合において、上書き動作（消去後２回目以降の書き込み動作）を実行する際に、対象ブロックＢＬＫに対して弱い消去動作を実行してから書き込み動作を実行する場合について説明する。従って、本実施形態における上書き動作は、弱い消去動作と書き込み動作とを含む。弱い消去動作は、メモリセルトランジスタＭＣの閾値電圧を低下させる動作である。通常の消去動作では、メモリセルトランジスタＭＣの閾値電圧を低下させ、必ず“Ｅｒ”ステートまで移動させる。これに対し、弱い消去動作では、メモリセルトランジスタＭＣの閾値電圧を低下させるが、通常の消去動作と異なり、メモリセルトランジスタＭＣの閾値電圧を“Ｅｒ”ステートまで移動させなくてもよい。また、例えば、通常の消去動作の完了後にメモリセルトランジスタＭＣの閾値電圧が負電圧となる場合において、弱い消去動作の完了後のメモリセルトランジスタＭＣの閾値電圧は、負電圧となってもよいし、負電圧とならなくてもよい。なお、通常の消去動作と同様に、消去対象のブロックＢＬＫ内の有効データは、弱い消去動作を実行する前に、ガベージコレクションＧＣ等により他のブロックＢＬＫに移動させられる。

なお、消去後の書き込み動作における“消去”動作は、記載がない限り、通常の消去動作を示しており、弱い消去動作は“消去”に含まれない。

通常の消去動作は、ワード線ＷＬに消去電圧を印加する消去パルス印加動作と、メモリセルトランジスタＭＣの閾値電圧が“Ｅｒ”ステートに達したか否かを確認する消去ベリファイ動作とを含む。これに対し、弱い消去動作は、消去パルス印加動作を含み、消去ベリファイ動作を含まなくてもよい。あるいは、弱い消去動作における消去ベリファイ動作のベリファイ電圧は、通常の消去動作のベリファイ電圧よりも高い電圧値が設定されてもよい。また、通常の消去動作は、メモリセルトランジスタＭＣの閾値電圧が“Ｅｒ”ステートに達するまで消去パルス印加動作を複数回繰り返す場合がある。これに対し、弱い消去動作は、消去パルス印加動作の実行回数を１回に設定してもよい。なお、通常の消去動作における消去パルス印加動作の条件と、弱い消去動作における消去パルス印加動作の条件とは、同じでもよく異なっていてもよい。以下、第１実施形態と異なる点を中心に説明する。

６．１ ＳＬＣ書き込み動作の閾値電圧分布
まず、ＳＬＣ書き込み動作の閾値電圧分布の一例について、図３２を用いて説明する。図３２の例は、１つのメモリセルグループＭＧに対して消去（通常の消去動作）後に２回のＳＬＣ書き込み動作、すなわち、消去後に１回の上書き動作を実行する場合を示している。

消去後１回目の書き込み状態は、第１実施形態の図４と同じである。次に、本実施形態では、消去後２回目の書き込み動作を実行する前に、弱い消去動作が実行される。弱い消去動作により、メモリセルトランジスタＭＣの閾値電圧が低下している。より具体的には、“Ｅｒ０”ステートが“Ｅｒ０’”ステートにシフトし、“Ａ１”ステートは“Ａ１’”ステートにシフトしている。例えば、“Ａ１’”ステートに相当するメモリセルトランジスタＭＣの一部の閾値電圧は、電圧ＶＲ１よりも低くなっていてもよい。

消去後２回目のＳＬＣ書き込み動作では、書き込み対象のメモリセルトランジスタＭＣの閾値電圧が“Ｅｒ０’”ステートまたは“Ａ１’”ステートから“Ａ２”ステートに上昇するように、データが書き込まれる。消去後２回目の書き込み動作の後は、“Ａ１’”ステートも消去状態として扱われるため、“Ｅｒ１”ステートと表記する。例えば、“Ｅｒ０’”ステート及び“Ｅｒ１”ステートに“１”データが割り付けられ、“Ａ２”ステートに“０”データが割り付けられる。消去後２回目のＳＬＣ書き込み動作に対応する読み出し電圧をＶＲ２’とし、ベリファイ電圧をＶＶ２’とすると、ＶＲ２’とＶＶ２’とは、ＶＲ１≦ＶＶ１＜ＶＲ２’≦ＶＶ２’＜Ｖｒｅａｄの関係にある。“Ｅｒ０’”ステート及び“Ｅｒ１”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＲ２’未満である。“Ａ２”ステートのメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＶ２’以上且つ電圧Ｖｒｅａｄ未満である。上書き動作前に弱い消去動作を実行することにより、閾値電圧が全体的に低下している。このため、電圧ＶＲ２’及びＶＶ２’は、第１実施形態の図４で説明した電圧ＶＲ２及びＶＶ２よりもそれぞれ低く設定できる。

なお、本実施形態では、消去後に２回のＳＬＣ書き込み動作を実行する場合を示しているが、消去後に３回目以降のＳＬＣ書き込み動作を実行する場合も同様である。例えば、消去後３回目のＳＬＣ書き込み動作の前に、弱い消去動作が実行される。これにより、消去後３回目のＳＬＣ書き込み動作に対応する読み出し電圧及びベリファイ電圧は、第１実施形態の図４で説明した電圧ＶＲ３及びＶＶ３よりも低く設定できる。更に、弱い消去動作を実行するタイミングの“消去後の書き込み回数”は、任意に設定できる。例えば、消去後Ｌ回目（Ｌは２以上の整数）以降の書き込み動作を実行する場合は、ブロックＢＬＫ内で最初に選択されたワード線ＷＬに対応する書き込み動作を実行する前に、毎回、弱い消去動作を実行してもよい。また、例えば、消去後の書き込み回数が奇数回（２、４、…）の場合に、ブロックＢＬＫ内で最初に選択されたワード線ＷＬに対応する書き込み動作を実行する前に弱い消去動作を実行してもよい。あるいは、消去後の書き込み回数が偶数回（３、５、…）の場合に、ブロックＢＬＫ内で最初に選択されたワード線ＷＬに対応する書き込み動作を実行する前に弱い消去動作を実行してもよい。また、例えば、消去後の書き込み回数がＭ（Ｍは２以上の整数）回毎に、ブロックＢＬＫ内で最初に選択されたワード線ＷＬに対応する書き込み動作を実行する前に弱い消去動作を実行してもよい。また、例えば、消去後の書き込み回数が予め設定された任意の回数（任意の回数は複数個設定されてもよい）となった場合に、ブロックＢＬＫ内で最初に選択されたワード線ＷＬに対応する書き込み動作を実行する前に弱い消去動作を実行してもよい。更には、弱い消去動作の有無の選択については、上記の２つ以上の動作を組み合わせてもよい。

弱い消去動作を実行すると、閾値電圧が全体的に低下しているため、弱い消去動作を実行しない場合よりも、１つのページに対する消去後の書き込み回数をより多く設定できる。

６．２ 書き込み動作の全体の流れ
次に、書き込み動作の全体の流れについて、図３３を用いて説明する。図３３は、書き込み動作のフローチャートである。図３３の例は、１つのメモリセルグループＭＧに対して３回のＳＬＣ書き込み動作を実行する場合を示している。

Ｓ１０〜Ｓ１４までの動作は、第１実施形態の図９と同じである。消去（通常の消去動作）後１回目の書き込み動作である場合、書き込み対象のブロックＢＬＫにおいて、順次書き込み動作により消去後１回目の書き込み動作が実行される。

消去後の書き込み回数が１回目ではない場合（Ｓ１２＿Ｎｏ）、すなわち、消去後２回目以降の書き込み動作である場合、ＣＰＵ２３０は、選択されたワード線ＷＬが当該ブロックＢＬＫにおける順次書き込み動作の先頭のワード線ＷＬ０であるか確認する（Ｓ８０）。選択されたワード線ＷＬがワード線ＷＬ０である場合（Ｓ８０＿Ｙｅｓ）、ＣＰＵ２３０は、ガベージコレクションＧＣを実行した後に、弱い消去動作のコマンドセットを発行し、対象のメモリチップ１００に送信する（Ｓ８１）。なお、ＣＰＵ２３０は、消去後の書き込み回数と選択されたワード線ＷＬに応じて弱い消去動作の実施の有無を判断する。ＣＰＵ２３０は、消去後の書き込み回数をカウントする場合、通常の消去動作後から書き込み回数のカウントを開始し、次の通常の消去動作が実行される際に、そのカウント数をリセットする。従って、“消去後の書き込み回数”のカウント数は、弱い消去動作を実行してもリセットされない。また、ＣＰＵ２３０は、弱い消去動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及び弱い消去動作のコマンドセットを発行し、メモリチップ１００に送信してもよい。

シーケンサ１０６は、弱い消去動作のコマンドセットを受信すると、弱い消去動作を実行する（Ｓ８２）。

選択されたワード線ＷＬがＷＬ０ではない場合（Ｓ８０＿Ｎｏ）、または、メモリチップ１００において、弱い消去動作が終了すると、ＣＰＵ２３０は、消去後の書き込み回数に応じたＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを発行し、これらを対象のメモリチップ１００に送信する（Ｓ８３）。

シーケンサ１０６は、消去後の書き込み回数に応じたＳＬＣ書き込み動作用のパラメータの使用を指定するＳｅｔ Ｆｅａｔｕｒｅのコマンドセット及びＳＬＣ書き込み動作のコマンドセットを受信すると、消去後の書き込み回数に応じた書き込み条件でＳＬＣ書き込み動作を実行する（Ｓ８４）。

６．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、上書き動作において書き込み動作の前に弱い消去動作を実行できる。これにより、上書き動作に対応する読み出し電圧及びベリファイ電圧を弱い消去動作を実行しない場合よりも低く設定できる。また、閾値電圧を低下できるため、弱い消去動作を実行しない場合よりも”０”データの閾値電圧分布と電圧Ｖｒｅａｄとの間の電位差を大きくできる。このため、メモリセルトランジスタＭＣに書き込み可能な回数を、弱い消去動作を実行しない場合よりも多く設定できる場合がある。また、弱い消去動作を実行しない場合と同じ回数の書き込み動作を行う場合は、“１”データに対応する閾値電圧分布と“０”データに対応する閾値電圧分布との間の間隔を広くすることができ、ディスターブ等による閾値電圧分布の重なりを抑制できる。したがって、誤読み出しを抑制でき、信頼性を向上できる。

なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。例えば、第１乃至第６実施形態は、可能な限り組み合わせることができる。例えば、第４実施形態と第６実施形態とを組み合わせてもよい。より具体的には、ＳＬＣブロックＢＬＫにおける消去（通常の消去動作）後２回目以降の書き込み動作に順次書き込み動作を適用する場合、消去後２回目以降の書き込み動作を実行する際に、対象ブロックＢＬＫに対して弱い消去動作を実行してからワード線ＷＬ０を選択した書き込み動作を実行してもよい。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム
２…ホストデバイス
１００…メモリチップ
１０１…入出力回路
１０２…ロジック制御回路
１０３…ステータスレジスタ
１０４…アドレスレジスタ
１０５…コマンドレジスタ
１０６…シーケンサ
１０７…レディ／ビジー回路
１０８…電圧発生回路
１０９…メモリセルアレイ
１１０…ロウデコーダ
１１１…センスアンプ
１１２…データレジスタ
１１３…カラムデコーダ
２００…コントローラ
２１０…ホストインターフェース回路
２２０…ＲＡＭ
２３０…ＣＰＵ
２４０…バッファメモリ
２５０…ＮＡＮＤインターフェース回路
２６０…ＢＬＫ／ＷＬ管理部
２６１…ＷＬ状態管理部
２６２…ＢＬＫ状態管理部
２６３…書き込み先選択部
２６４…コンパクションソース選択部

Claims (29)

1. 第１メモリセルと、
   前記第１メモリセルに接続された第１ワード線と、
   消去動作、書き込み動作、及び読み出し動作において、前記第１ワード線に電圧を印加するロウデコーダと
   を備え、
   前記書き込み動作は、前記消去動作後から次の前記消去動作を実行するまでの第１期間内に前記第１メモリセルに対して複数回実行され、
   前記書き込み動作は、プログラム動作とベリファイ動作とを繰り返すプログラムループを含み、
   前記ロウデコーダは、前記ベリファイ動作のときに、前記第１ワード線に、前記第１期間内に前記第１メモリセルに対して前記書き込み動作が実行された回数に応じたベリファイ電圧を印加する、
   半導体記憶媒体。
2. 前記ベリファイ電圧は、前記書き込み動作が実行された回数の増加に応じて高く設定される、
   請求項１記載の半導体記憶媒体。
3. 前記読み出し動作時に前記第１ワード線に印加される読み出し電圧は、前記書き込み動作が実行された回数の増加に応じて高く設定される、
   請求項１または２に記載の半導体記憶媒体。
4. 前記書き込み動作の１回目のプログラムループの前記プログラム動作におけるプログラム電圧は、前記書き込み動作が実行された回数の増加に応じて高く設定される、
   請求項１乃至３のいずれか一項に記載の半導体記憶媒体。
5. 前記第１期間内に前記第１メモリセルに対して２回目の前記書き込み動作が実行される場合、前記第１メモリセルの閾値電圧を低下させる動作が実行された後に、前記書き込み動作が実行される、
   請求項１乃至４のいずれか一項に記載の半導体記憶媒体。
6. 前記第１メモリセルは１ビットのデータを保持する、
   請求項１乃至５のいずれか一項に記載の半導体記憶媒体。
7. 第１メモリセルと、前記第１メモリセルに接続された第１ワード線と、前記第１ワード線に電圧を印加するロウデコーダとを含む半導体記憶媒体と、
   前記半導体記憶媒体における消去動作、書き込み動作、及び読み出し動作を制御するように構成されたコントローラと
   を備え、
   前記書き込み動作は、プログラム動作とベリファイ動作とを繰り返すプログラムループを含み、
   前記コントローラは、前記半導体記憶媒体において、前記消去動作後から次の前記消去動作を実行するまでの第１期間内に、前記第１メモリセルに対して前記書き込み動作を複数回実行し、前記ベリファイ動作のときに、前記第１ワード線に、前記第１期間内に前記第１メモリセルに対して前記書き込み動作が実行された回数に応じたベリファイ電圧を印加するように構成されている、
   メモリシステム。
8. 前記コントローラは、前記書き込み動作が実行された回数に対応する情報を管理する管理部を含む、
   請求項７に記載のメモリシステム。
9. 前記コントローラは、前記書き込み動作において、前記半導体記憶媒体に、前記情報に基づいたパラメータを設定する第１コマンドセットと、前記書き込み動作を実行させる第２コマンドセットとを送信するように構成されている、
   請求項８に記載のメモリシステム。
10. 前記コントローラは、前記読み出し動作において、前記半導体記憶媒体に、前記情報に基づいたパラメータを設定する第３コマンドセットと、前記読み出し動作を実行させる第４コマンドセットとを送信するように構成されている、
    請求項８または９に記載のメモリシステム。
11. 前記書き込み動作において前記第１ワード線に印加されるプログラム電圧は、前記第１コマンドセットに基づいて設定される、
    請求項９に記載のメモリシステム。
12. 前記第１メモリセルは１ビットのデータを保持する、
    請求項７乃至１１のいずれか一項に記載のメモリシステム。
13. 前記半導体記憶媒体は、
    前記第１メモリセルと直列に接続された第２メモリセルと、
    一端がソース線に接続され、他端に前記第１メモリセルが接続された選択トランジスタと、
    前記第２メモリセルに接続された第２ワード線と
    を更に含み、
    前記コントローラは、前記第１及び第２メモリセルにおける前記書き込み動作の実行回数を探索する場合、読み出し電圧を上昇させながら前記第１メモリセルの読み出し動作を複数回実行して、前記第１メモリセルにおける前記書き込み動作の前記実行回数を探索し、前記第１メモリセルにおける前記書き込み動作の前記実行回数に基づいて、前記第２メモリセルにおける前記読み出し電圧を設定するように構成されている、
    請求項８に記載のメモリシステム。
14. 前記コントローラは、前記書き込み動作の前記実行回数を探索する前記動作の結果に基づいて、前記情報を作成する、
    請求項１３に記載するメモリシステム。
15. 各々が直列に接続された複数のメモリセルを含む複数のメモリストリングを有するメモリブロックと、前記複数のメモリセルにそれぞれ接続された複数のワード線とを含む半導体記憶媒体と、
    前記半導体記憶媒体における消去動作、書き込み動作、及び読み出し動作を制御するように構成されたコントローラと
    を備え、
    前記コントローラは、前記半導体記憶媒体において、前記消去動作後から次の前記消去動作を実行するまでの第１期間に、前記複数のメモリセルの少なくとも１つに前記書き込み動作を複数回実行するように構成されている、
    メモリシステム。
16. 前記コントローラは、前記複数のワード線の各々に対応する前記書き込み動作の実行回数を管理するテーブルを有する、
    請求項１５に記載のメモリシステム。
17. 前記コントローラは、当該メモリブロックが有効データを含んでいる状態で前記第１期間内に前記複数のメモリセルのいずれかに２回目の前記書き込み動作を実行する場合に、前記複数のワード線の中から、接続された前記複数のメモリセルの各々が前記有効データを含んでいないワード線を、前記書き込み動作の実行先として選択可能な管理部を含む、
    請求項１５または１６に記載のメモリシステム。
18. 前記管理部は、前記複数のワード線の各々に対応する前記書き込み動作の実行回数に基づいて、前記書き込み動作の前記実行先を選択するように構成されている、
    請求項１７に記載のメモリシステム。
19. 前記コントローラは、コンパクションを実行する場合に、ワード線単位で算出された統計量に基づいて、前記複数のワード線のうち少なくとも１つのワード線をコンパクションソースとして選択可能な管理部を含む、
    請求項１５または１６に記載のメモリシステム。
20. 前記管理部は、前記複数のワード線の各々の前記書き込み動作の実行回数に基づいて、前記コンパクションソースを選択するように構成されている、
    請求項１９に記載のメモリシステム。
21. 前記複数のメモリセルの各々は、１ビットのデータを保持する、
    請求項１５乃至２０のいずれか一項に記載のメモリシステム。
22. 第１のビット数のデータを保持し、各々が直列に接続された複数の第１メモリセルを含む複数の第１メモリストリングを有する第１メモリブロックと、前記第１のビット数よりも多い第２のビット数のデータを保持し、各々が直列に接続された複数の第２メモリセルを含む複数の第２メモリストリングを有する第２メモリブロックと、前記複数の第１メモリセルにそれぞれ接続された複数の第１ワード線と、前記複数の第２メモリセルにそれぞれ接続された複数の第２ワード線と、を含む半導体記憶媒体と、
    前記半導体記憶媒体における消去動作、書き込み動作、及び読み出し動作を制御するように構成されたコントローラと
    を備え、
    前記コントローラは、外部から書き込みデータを受信すると前記複数の第１メモリセルに前記書き込みデータを書き込んだ後に前記複数の第１メモリセルに格納された前記書き込みデータを前記複数の第２メモリセルに移動し、前記第１メモリブロックにおける前記消去動作後から前記第１メモリブロックにおける次の前記消去動作を実行するまでの第１期間内に、前記複数の第１メモリセルの少なくとも１つに、前記書き込み動作を複数回実行するように構成されている、
    メモリシステム。
23. 前記コントローラは、前記半導体記憶媒体において前記複数の第１メモリセルの閾値電圧を低下させる動作を制御するように、更に構成され、
    前記複数の第１メモリセルは、複数回実行される前記書き込み動作の各々において選択される選択順序が予め設定されており、
    前記第１期間内における２回目の前記書き込み動作において、前記選択順序において最初に選択される前記第１メモリセルが選択された場合、前記閾値電圧を低下させる前記動作が実行された後に、前記書き込み動作が実行される、
    請求項２２に記載のメモリシステム。
24. 前記第１期間内における前記２回目の前記書き込み動作において、前記選択順序において、前記複数の第１メモリセルのうち、最初以外に選択される前記複数の第１メモリセルの少なくとも１つが選択された場合、前記閾値電圧を低下させる前記動作を実行せずに次の前記書き込み動作が実行される、
    請求項２３に記載のメモリシステム。
25. 前記コントローラは、前記複数の第１ワード線の中から対応する前記複数の第１メモリセルに保持される有効データ量が予め設定された閾値以下である第１ワード線を選択して、前記第１期間における２回目の前記書き込み動作を実行するように構成されている、
    請求項２２に記載のメモリシステム。
26. 前記閾値は０である、
    請求項２５に記載のメモリシステム。
27. 前記コントローラは、前記複数の第１ワード線の中に、接続された前記複数の第１メモリセルが有効データを含まない第１ワード線が含まれていない場合、前記書き込みデータを前記複数の第１メモリセルに書き込むことなく前記複数の第２メモリセルに書き込むように、更に構成されている、
    請求項２２に記載のメモリシステム。
28. 前記コントローラは、前記複数の第１ワード線の１つに接続された前記複数の第１メモリセルから有効データを読み出した後、前記複数の第１ワードの前記１つを書き込み先として、少なくとも前記有効データと前記外部から受信した前記書き込みデータとを含むデータの前記書き込み動作を実行するように構成されている、
    請求項２５に記載のメモリシステム。
29. 前記第１のビット数は、１である、
    請求項２２乃至２８のいずれか一項に記載のメモリシステム。

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