KR20140021780A - 불휘발성 메모리 장치 및 그것의 제어 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 제어 방법 Download PDF

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Abstract

본 발명에 따르면 소거 횟수를 최소화한 불휘발성 메모리 장치 및 그것의 제어 방법이 제공된다. 본 발명에 따른 플래시 메모리 장치의 제어 방법은 선택 메모리 셀들에 대한 제 1 프로그램 동작을 수행하는 단계, 제 1 프로그램 동작에 의해 프로그램된 선택 메모리 셀들을 소거 상태로 재정의(redefine)하는 단계 및 소거 동작 없이 프로그램된 선택 메모리 셀들에 대한 제 2 프로그램 동작을 수행하는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 제어 방법 {NONVOLATILE MEMORY DEVICE AND CONTROL METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것의 제어 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 메모리 셀의 소거 빈도를 감소시킨 불휘발성 메모리 장치 및 그것의 제어 방법을 제공하는 데 있다.
본 발명의 다른 목적은 메모리 셀의 열화를 방지하는 불휘발성 메모리 장치 및 그것의 제어 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 동작 속도를 향상시킨 불휘발성 메모리 장치 및 그것의 제어 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치의 제어 방법은 선택 메모리 셀들에 대한 제 1 프로그램 동작을 수행하는 단계; 상기 제 1 프로그램 동작에 의해 프로그램된 선택 메모리 셀들을 소거 상태로 재정의(redefine)하는 단계; 및 소거 동작 없이 상기 프로그램된 선택 메모리 셀들에 대한 제 2 프로그램 동작을 수행하는 단계를 포함한다.
실시 예로서, 상기 소거 상태로 재정의하는 단계에서는, 상기 프로그램된 선택 메모리 셀들이 소거 상태로 읽히도록, 읽기 전압 레벨이 변경된다.
실시 예로서, 상기 제 2 프로그램 동작의 프로그램 검증 레벨은 상기 제 1 프로그램 동작의 검증 레벨과 다르다.
실시 예로서, 상기 제 2 프로그램 동작의 프로그램 검증 레벨은 상기 제 1 프로그램 동작의 검증 레벨보다 높다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 제어 방법은 제 1 메모리 셀에 데이터를 프로그램하는 단계; 상기 제 1 메모리 셀에 프로그램된 데이터를 제 2 메모리 셀에 마이그레이션(migration)하는 단계; 및 상기 마이그레이션 후, 상기 제 1 메모리 셀의 소거 상태 영역을 재정의(redefine)하는 단계를 포함한다.
실시 예로서, 상기 소거 상태 영역을 재정의하는 단계는, 상기 제 1 메모리 셀의 프로그램된 상태에 따라, 상기 소거 상태 영역을 확장 또는 축소한다.
실시 예로서, 상기 소거 상태 영역을 재정의하는 단계는, 상기 제 1 메모리 셀의 소거와 함께 상기 소거 상태 영역을 초기화하는 단계를 포함한다.
실시 예로서, 상기 소거 상태 영역을 재정의하는 단계는, 상기 제 1 메모리 셀이 소거 상태로 읽히도록 상기 소거 상태 영역을 확장한다.
실시 예로서, 상기 소거 상태 영역이 재정의된 후, 새로운 데이터를 상기 제 1 메모리 셀에 프로그램하는 단계를 더 포함한다.
실시 예로서, 상기 새로운 데이터를 상기 제 1 메모리 셀에 프로그램하는 단계는, 상기 재정의된 소거 상태 영역에 따라 프로그램 전압 레벨을 달리하여, 상기 새로운 데이터를 프로그램하는 단계를 포함한다.
실시 예로서, 상기 새로운 데이터를 상기 제 1 메모리 셀에 프로그램하는 단계는, 상기 재정의된 소거 상태 영역에 따라 검증 전압 레벨을 달리하여, 상기 제 1 메모리 셀의 프로그램 상태를 검증하는 단계를 더 포함한다.
실시 예로서, 상기 재정의된 소거 상태 영역에 따라 읽기 전압 레벨을 달리하여, 상기 제 1 메모리 셀로부터 상기 새로운 데이터를 읽어내는 단계를 더 포함한다.
실시 예로서, 상기 제 1 메모리 셀에 프로그램되는 상기 데이터 또는 상기 새로운 데이터는 2비트 이상의 멀티 비트 데이터이다.
실시 예로서, 상기 제 1 메모리 셀은 상기 불휘발성 메모리 장치의 버퍼 메모리 셀이고, 상기 제 2 메모리 셀은 상기 불휘발성 메모리 장치의 주 메모리 셀이다.
본 발명에 따른 불휘발성 메모리 장치의 제어 방법은 메모리 셀 어레이에 데이터를 프로그램하는 단계; 상기 데이터에 대한 업데이트 요청을 수신하는 단계; 및 상기 업데이트 요청에 따라, 상기 데이터가 프로그램된 적어도 하나의 메모리 셀의 소거 상태 영역을 재정의(redefine)하는 단계를 포함한다.
실시 예로서, 상기 소거 상태 영역을 재정의하는 단계는 상기 적어도 하나의 메모리 셀이 소거 상태로 읽히도록, 상기 소거 상태 영역을 확장하는 단계를 포함한다.
실시 예로서, 상기 소거 상태 영역이 재정의된 후, 상기 데이터의 업데이트 데이터를 상기 적어도 하나의 메모리 셀에 프로그램하는 단계를 더 포함한다.
실시 예로서, 상기 데이터는 상기 메모리 셀 어레이의 메타 메모리 영역에 프로그램되고, 상기 데이터는 메타 데이터이다.
본 발명에 따른 불휘발성 메모리 장치는 복수의 메모리 페이지를 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 비트 라인들과 연결되는 페이지 버퍼; 워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더; 및 상기 메모리 셀 어레이에 데이터를 프로그램하도록 상기 페이지 버퍼 또는 상기 행 디코더를 제어하는 제어 로직을 포함하되, 상기 제어 로직은 상기 복수의 메모리 페이지 중 제 1 메모리 페이지에 저장된 데이터를 제 2 메모리 페이지에 마이그레이션(migration)하고, 상기 마이그레이션 후 상기 제 1 메모리 페이지의 소거 상태 영역을 재정의(redefine)한다.
실시 예로서, 상기 제어 로직은 상기 제 1 메모리 페이지의 프로그램된 상태가 소거 상태로 읽히도록, 상기 소거 상태 영역을 미리 정해진 복수의 영역 중 어느 하나로 재정의한다.
실시 예로서, 상기 제어 로직은 상기 제 1 메모리 페이지의 프로그램된 상태를 나타내는 상태 정보를 참조하여, 상기 소거 상태 영역을 재정의한다.
실시 예로서, 상기 상태 정보를 생성 또는 갱신하기 위해 서로 다른 레벨을 갖는 복수의 읽기 전압을 이용하여 상기 제 1 메모리 페이지를 읽되, 상기 복수의 읽기 전압 중 상기 제 1 메모리 페이지의 모든 메모리 셀이 온 셀이 되도록 하는 최소의 읽기 전압에 따라, 상기 상태 정보를 생성 또는 갱신한다.
실시 예로서, 상기 상태 정보는 상기 제어 로직에 포함된 상태 레지스터 또는 상기 메모리 셀 어레이의 메타 영역에 저장된다.
실시 예로서, 상기 제어 로직은 상기 소거 상태 영역을 재정의한 후, 상기 제 1 메모리 페이지에 새로운 데이터가 프로그램되도록 상기 페이지 버퍼 또는 상기 행 디코더를 제어한다.
본 발명에 따르면, 셀 특성이 허용하는 한도 내에서 메모리 셀을 소거하는 대신 소거 상태 영역을 재정의한다. 그럼으로써, 메모리 셀은 소거 동작 없이도 새로운 데이터를 기록할 수 있는 상태가 될 수 있다. 따라서, 메모리 셀의 소거 빈도가 감소될 수 있다.
또한, 소거 동작에 따른 메모리 셀의 열화 현상이 감소된다.
또한, 소거 동작이 생략되므로, 불휘발성 메모리 장치, 불휘발성 메모리 시스템의 동작 속도가 향상될 수 있다.
도 1은 불휘발성 메모리 장치에 있어서, 버퍼 영역에서 수행되는 소거 동작을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 블록을 나타내는 예시적인 사시단면도이다.
도 5는 도 4에 도시된 메모리 블록의 일 실시 예에 따른 등가 회로도이다.
도 6은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 제어 방법을 보여주는 순서도이다.
도 7은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 제어 방법을 보여주는 순서도이다.
도 8는 본 발명의 실시 예들에 따른 제어 방법을 구체적으로 설명하기 위한 도면이다.
도 9는 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치의 제어 방법을 보여주는 순서도이다.
도 10은 도 9에 도시된 S340 단계를 구체화한 순서도이다.
도 11은 도 9에 도시된 S360 단계를 구체화한 순서도이다.
도 12는 본 발명의 제 3 실시 예에 따라 소거 상태 영역을 재정의하는 방법을 설명하는 도면이다.
도 13은 본 발명의 실시 예들에 따라 메모리 셀을 프로그램하는 경우의 프로그램 전압 및 검증 전압 조건을 나타내는 도면이다.
도 14는 본 발명의 실시 예들에 따른 프로그램 방법을 보다 상세히 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예들에 따른 소거 방법을 보다 상세히 설명하기 위한 도면이다.
도 16은 본 발명의 제 4 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 17는 본 발명의 제 5 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
본 명세서에서 소거 상태 영역은 읽기 동작에서 메모리 셀이 소거 상태인 것으로 판단되는 메모리 셀의 문턱 전압 분포 범위를 의미한다. 즉, 메모리 셀의 문턱 전압이 소거 상태 영역의 범위에 속하면, 그 메모리 셀은 소거 상태인 것으로 읽힌다.
그리고, 소거 상태 영역을 '재정의'하는 것은 소거 상태 영역을 '새로 설정'하거나 '갱신'하는 것을 포함한다.
그리고, 데이터의 유효성(validity)이란 메모리 셀이 저장하는 데이터가 유효한지 그렇지 않은지를 의미한다. 예를 들어, 불휘발성 메모리 장치는 주 메모리 셀을 프로그램하기 위하여 데이터를 일시적으로 버퍼 메모리 셀에 저장할 수 있다. 이때, 버퍼 메모리 셀에 저장된 데이터를 주 메모리 셀로 옮겨 프로그램하면, 버퍼 메모리 셀에 저장된 데이터는 용도를 다하게 된다. 이 경우, 버퍼 메모리 셀에 저장된 데이터는 유효하지 않은(invalid) 데이터가 된다. 유효하지 않은 데이터가 저장된 버퍼 메모리 셀은 일반적으로 재사용을 위해 소거되게 된다. 또는, 블록 병합(merge), 가비지 컬렉션(garbage collection) 등에 의해서 데이터 블록의 일부 메모리 페이지는 유효하지 않은(invalid) 데이터를 저장할 수 있다. 마찬가지로, 이때도 유효하지 않은 데이터를 저장한 메모리 페이지는 재사용을 위해 소거되게 된다.
도 1은 불휘발성 메모리 장치에 있어서, 버퍼 영역에서 수행되는 소거 동작을 설명하기 위한 도면이다. 도 1을 참조하면 불휘발성 메모리 장치(10)는 주 데이터 영역 및 버퍼 영역을 포함한다.
주 데이터 영역은 불휘발성 메모리 장치에 입력되는 데이터를 저장하기 위한 메모리 공간이다. 버퍼 영역은 주 데이터 영역에 프로그램하기에 앞서 입력된 데이터를 일시적으로 저장하는 메모리 공간이다. 통상적으로 버퍼 영역은 주 데이터 영역보다 적은 메모리 공간을 갖는다.
다시 도 1을 참조하면, 주 데이터 영역에 64개의 워드 라인이 할당되고, 버퍼 영역에 2개의 워드 라인이 할당된다고 가정한다. 그리고, 메모리 셀에 원하는 데이터가 한번 기록되면 다른 데이터를 기록하기 위해 해당 메모리 셀을 소거한다고 가정한다. 이 경우, 주 데이터 영역이 1회 소거될 때, 버퍼 영역은 최대 32번 소거되어야 할 것이다.
나아가, 주 데이터 영역이 3비트 데이터를 저장하는 삼중 레벨 셀(Triple Level Cell, TLC)이고, 버퍼 영역이 1비트 데이터를 저장하는 단일 레벨 셀(Single Level Cell, SLC)이라고 가정한다. 이 경우, 주 데이터 영역이 1회 소거될 때, 버퍼 영역은 최대 96번 소거되어야 할 것이다.
버퍼 영역과 같이 메모리 셀의 소거를 자주 수행하는 경우, 메모리 셀이 열화되어 불휘발성 메모리 장치(10)의 신뢰성이 낮아지는 문제점이 있다. 그리고, 잦은 소거 수행으로 인해 동작 속도가 느려지는 문제점도 있다. 특히 이 같은 문제점은 소거 시간이 상대적으로 긴 수직 낸드 플래시(Vertical NAND Flash, VNAND) 메모리 장치에서 더 심각하다.
따라서, 본 발명에서는 메모리 셀의 소거 동작을 최소화하기 위해, 메모리 셀에 데이터를 한번 기록한 후 소거 동작없이 새로운 데이터를 동일한 메모리 셀에 프로그램하는 방법을 제안한다.
예를 들어, 버퍼 메모리 셀에 저장된 데이터를 주 메모리 셀로 마이그레이션(migration, 또는 옮겨쓰기)하면, 버퍼 메모리 셀에 저장된 데이터는 더 이상 사용되지 않을 것이다(즉, 유효하지 않게 된다). 이 경우, 본 발명에서는 버퍼 메모리 셀이 소거 상태로 읽히도록 버퍼 메모리 셀의 소거 상태 영역을 재정의(redefine)한다. 그 결과, 소거 동작 없이도 버퍼 메모리 셀은 마치 소거 상태인 것과 동일하게 인식되고, 새로운 프로그램 동작을 통해 버퍼 메모리 셀은 새로운 데이터를 저장할 수 있다. 버퍼 메모리 셀의 소거 상태 영역을 재정의하는 구체적인 방법에 대해서는 후술될 것이다.
한편, 여기서는 버퍼 메모리 셀을 예시하여 본 발명에 대해 설명하였으나, 본 발명의 범위는 이에 한정되지 않는다. 즉, 본 발명의 범위는 소거 동작을 생략하기 위해, 메모리 셀이 소거 상태로 읽히도록 소거 상태 영역을 재정의하는 모든 불휘발성 메모리 장치에 미친다. 예를 들어, 데이터 갱신이 자주 발생하는 메타 정보를 저장하는 메모리 셀에 있어서도 동일한 기술적 효과가 달성될 수 있다. 즉, 메타 정보에 대한 업데이트 요청이 수신되면, 업데이트 될 메타 정보를 저장한 메모리 셀의 소거 상태 영역을 재정의한다. 이때, 소거 상태 영역은 메모리 셀이 소거 상태로 읽히도록 재정의된다. 그리고, 소거 상태 영역이 재정의된 후, 새로운 프로그램 동작을 통해 메모리 셀에 업데이트 정보를 프로그램한다. 위와 같은 구성에 따르면, 메타 정보의 업데이트 동작에 있어서, 메모리 셀의 소거 동작을 생략할 수 있다.
이하에서는, 메모리 셀의 소거 상태 영역을 재정의하고, 메모리 셀에 새로운 데이터를 저장하는 구체적인 방법을 다양한 실시 예와 함께 후술할 것이다.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 2 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 제어 로직(140) 및 전압 생성기(150)를 포함한다.
메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
메모리 셀 어레이(110)는 불휘발성 메모리 장치(100)에 입력된 데이터를 저장하는 주 데이터 영역(110c)과 주 데이터 영역에 저장될 데이터를 일시적으로 저장하는 버퍼 영역(110b), 그리고 메타 정보를 저장하는 메타 영역(110a)을 포함할 수 있다. 실시 예로서, 주 데이터 영역(110c)의 메모리 셀들은 2비트 이상의 데이터를 저장하는 다중 레벨 셀일 수 있다. 실시 예로서, 버퍼 영역(110b)의 메모리 셀들은 1비트 데이터를 저장하는 단일 레벨 셀일 수 있다. 실시 예로서, 메타 영역(110a)의 메모리 셀들은 1비트 데이터를 저장하는 단일 레벨 셀일 수 있다.
행 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 행 디코더(120)는 외부로부터 어드레스(ADDR)를 수신할 수 있다.
행 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 행 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다.
행 디코더(120)는 디코딩된 행 어드레스 및 제어 로직(140)의 제어에 응답하여, 전압 생성기(150)로부터 전달되는 전압들을 워드 라인들(WL)에 공급할 수 있다. 행 디코더(120)는 전압 생성기(150)로부터 패스 전압(Vpass), 프로그램 전압(Vpgm), 읽기 전압(Vread)등을 수신하고, 수신된 전압들을 워드 라인들(WL)에 선택적으로 공급할 수 있다.
페이지 버퍼(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 페이지 버퍼(130)는 비트 라인들(BL)을 선택한다.
페이지 버퍼(130)는 복수의 페이지 버퍼들을 포함한다. 각 페이지 버퍼는 하나의 비트 라인(BL)에 연결될 수 있다. 각 페이지 버퍼는 데이터 래치 및 재배열 래치를 포함할 수 있다.
제어 로직(140)의 제어에 따라, 행 디코더(120) 및 페이지 버퍼(130)는 프로그램 및 읽기를 수행할 수 있다. 행 디코더(120)가 워드 라인들(WL)을 제어하고, 페이지 버퍼(130)가 비트 라인들(BL)을 제어함으로써, 메모리 셀 어레이(110)에서 프로그램 및 읽기가 수행될 수 있다. 프로그램 시에, 검증 읽기가 수행될 수 있다. 페이지 버퍼(130)는 검증 읽기의 결과를 제어 로직(140)으로 출력할 수 있다.
페이지 버퍼(130)는 데이터(DATA)를 수신할 수 있다. 페이지 버퍼(130)에 수신된 데이터는 메모리 셀 어레이(110)에 쓰여질 수 있다. 페이지 버퍼(130)는 메모리 셀 어레이(110)로부터 읽어진 데이터를 출력할 수 있다. 페이지 버퍼(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 읽어진 데이터를 저장할 수 있다. 페이지 버퍼(130)에 저장된 데이터는 메모리 셀 어레이(110)의 제 2 저장 영역에 쓰여질 수 있다. 즉, 카피-백(copy-back) 동작이 수행될 수 있다.
전압 발생기(150)는 제어 로직(140)의 제어에 따라 다양한 전압들을 생성한다. 전압 발생기(150)는 패스 전압(Vpass), 프로그램 전압(Vpgm), 검증 전압(Vvfy), 읽기 전압(Vread)을 생성하여 행 디코더(120)로 출력할 수 있다.
패스 전압(Vpass), 프로그램 전압(Vpgm), 검증 전압(Vvfy), 읽기 전압(Vread)은 프로그램 및 읽기 시에 사용되는 전압일 수 있다.
제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 외부로부터 수신되는 제어 신호들(CTRL) 및 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(140)은 페이지 버퍼(130)로부터 검증 읽기 결과를 수신하고, 프로그램 패스 또는 프로그램 페일을 판별할 수 있다. 제어 로직(140)은 프로그램, 읽기, 소거를 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
제어 로직(140)은 메모리 셀 어레이(110)에 저장된 데이터의 유효성(validity)를 판단하여, 유효하지 않은 데이터를 저장하는 메모리 셀에 대해 소거 상태 영역을 재정의할 수 있다. 예를 들어, 제어 로직(140)은 버퍼 메모리 셀에 프로그램된 데이터를 주 메모리 셀에 마이그레이션(migration)한 후, 버퍼 메모리 셀이 소거 상태로 읽히도록, 버퍼 메모리 셀의 소거 상태 영역을 재정의(redefine)할 수 있다.
또는, 다른 실시 예에서, 제어 로직(140)은 메타 정보의 업데이트를 위해, 수신된 업데이트 요청에 따라, 메타 정보가 프로그램된 적어도 하나의 메모리 셀의 소거 상태 영역을 재정의(redefine)할 수 있다.
이때, 제어 로직(140)은 메모리 셀의 소거 상태 영역을 재정의하기 위해, 별도의 상태 정보를 참조할 수 있다. 상태 정보는 메모리 셀의 프로그램된 상태 또는 소거 상태 영역을 나타내는 데이터이다.
제어 로직(140)는 상태 정보를 참조하여, 메모리 셀의 소거 상태 영역이 이전보다 확장 또는 축소되도록 소거 상태 영역을 재정의한다.
구체적으로, 제어 로직(140)은 메모리 셀의 프로그램된 상태가 소거 상태로 읽히도록, 소거 상태 영역을 확장한다. 이때, 제어 로직(140)은 프로그램 상태에 있는 메모리 셀의 문턱 전압 분포가 소거 상태 영역 내에 위치하도록 확장한다.
또는, 제어 로직(140)는 메모리 셀의 소거 동작과 함께, 소거 상태 영역을 초기화(또는, 축소)시킨다. 예를 들어, 메모리 셀의 소거 상태 영역이 최대치까지 확장된 경우, 제어 로직(140)은 메모리 셀의 소거와 함께 소거 상태 영역을 초기화할 수 있다.
상태 정보는 제어 로직(140)에 의해 관리된다. 예를 들어, 메모리 셀의 소거 상태 영역이 재정의되면, 제어 로직(140)는 메모리 셀의 상태 정보를 갱신할 것이다.
실시 예로서, 상태 정보는 제어 로직(140)의 상태 레지스터(141) 또는 메모리 셀 어레이(110)의 메타 영역(110a)에 저장될 수 있다.
그리고, 소거 상태 영역이 재정의된 메모리 셀은 다시 새로운 데이터를 프로그램할 수 있는 상태로 준비된다.
실시 예로서, 제어 로직(140)은 메모리 셀 어레이의 상태 정보 또는 소거 상태 영역을 페이지 단위나 메모리 블록 단위로 관리할 수 있다. 상태 정보 또는 소거 상태 영역이 페이지 단위로 관리되는 구체적인 실시 예는 후술될 것이다.
상기와 같은 구성에 따르면, 불휘발성 메모리 장치(100)는 소거 동작을 수행하지 않아도, 프로그램된 메모리 셀에 새로운 데이터를 프로그램할 수 있다. 따라서, 메모리 셀의 소거 빈도가 감소될 수 있다. 그리고, 소거 동작에 따른 메모리 셀의 열화 현상 및 동작 속도 지연이 감소될 수 있다.
도 3은 도 2의 메모리 셀 어레이를 보여주는 블록도이다. 도 2 및 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(미도시)을 포함할 수 있다. 복수의 셀 스트링들(미도시)은 제 1 및 제 3 방향들을 따라 서로 이격될 수 있다.
하나의 메모리 블록의 셀 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 2에 도시된 행 디코더(120)에 의해 선택될 수 있다. 예를 들면, 행 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택할 수 있다. 프로그램, 읽기, 그리고 소거는 선택된 메모리 블록에서 수행된다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 4를 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부느 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
계속해서 도 4를 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 4에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 5는 도 4에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 5를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 5를 참조하면, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 스트링 선택 라인(SSL1)이 선택된다.
도 6은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 제어 방법을 보여주는 순서도이다. 도 6을 참조하면, 불휘발성 메모리 장치의 제어 방법은 S110 단계 내지 S140 단계를 포함한다.
S110 단계에서, 불휘발성 메모리 장치(100, 도 2 참조)는 메모리 셀에 데이터를 프로그램한다(제 1 프로그램). 실시 예로서, 데이터가 프로그램되는 메모리 셀은 버퍼 메모리 셀일 수 있다. 이때, 불휘발성 메모리 장치(100)는 메모리 셀과 연결된 워드 라인에 제 1 프로그램 전압(Vpgm1)을 인가하여 메모리 셀을 프로그램한다. 또한, 불휘발성 메모리 장치(100)는 메모리 셀과 연결된 워드 라인에 제 1 검증 전압을 인가하여, 메모리 셀의 프로그램을 검증할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 S110 단계에서 메모리 셀에 프로그램된 데이터가 다른 메모리 셀(예를 들어, 주 메모리 셀)에 마이그레이션(migration, 또는 옮겨쓰기)되었는지 판단한다.
메모리 셀에 저장된 데이터에 대한 마이그레이션이 수행되었으면, 불휘발성 메모리 장치의 제어 방법은 S130 단계로 진행한다. 그렇지 않으면, 불휘발성 메모리 장치의 제어 방법은 종료한다.
S130 단계에서, 불휘발성 메모리 장치(100)는 소거 동작 없이 메모리 셀에 새로운 데이터를 프로그램하기 위해 메모리 셀의 소거 상태 영역(Erase State Region, ESR)을 재정의한다.
실시 예로서, 불휘발성 메모리 장치(100)는 S110 단계에서 프로그램된 메모리 셀이 소거 상태로 읽히도록, 소거 상태 영역을 확장할 수 있다. 이때, 불휘발성 메모리 장치(100)는 메모리 셀의 문턱 전압 분포가 소거 상태 영역 내에 위치하도록 소거 상태 영역을 확장한다.
실시 예로서, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역이 최대치인 경우, 더 이상 소거 상태 영역을 확장하지 않는다. 대신, 불휘발성 메모리 장치(100)는 메모리 셀에 새로운 데이터를 프로그램하기 위해 메모리 셀의 소거와 함께, 메모리 셀의 소거 상태 영역을 초기화한다.
실시 예로서, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역을 나타내는 상태 정보를 참조하여 소거 상태 영역을 재정의할 수 있다. 상태 정보를 참조하는 구체적인 방법에 대해서는 도 9에서 후술될 것이다.
실시 예로서, 메모리 셀의 상태 정보는 불휘발성 메모리 장치(100)의 별도의 메모리 공간에 저장될 수 있다. 이때, 별도의 메모리 공간은 상태 레지스터(141, 도 2 참조) 또는 메모리 셀 어레이(110, 도 2 참조)의 메타 영역(110a, 도 2 참조)일 수 있다.
S140 단계에서, 불휘발성 메모리 장치(100)는 메모리 셀에 새로운 데이터를 프로그램한다. 구체적으로, 불휘발성 메모리 장치(100)는 워드 라인에 제 2 프로그램 전압(Vpgm2)을 인가하여 메모리 셀을 프로그램한다(제 2 프로그램).
실시 예로서, 제 2 프로그램 전압은 제 1 프로그램 전압과 다른 전압 레벨을 가질 수 있다. 이때, 제 1 및 제 2 프로그램 전압의 전압 레벨은 메모리 셀의 소거 상태 영역에 따라 달라진다.
예를 들어, S140 단계의 소거 상태 영역이 S110 단계보다 보다 넓은 경우(즉, 소거 상태 영역이 S130 단계에서 확장된 경우)를 가정한다. 이때, 메모리 셀의 문턱 전압은 제 1 프로그램 동작보다 제 2 프로그램 동작에서 더 높게 천이되어야 한다. 따라서, 제 2 프로그램 전압은 제 1 프로그램 전압보다 높은 전압 레벨을 갖는다. 한편, 메모리 셀을 검증하기 위한 검증 전압 및 읽기를 위한 읽기 전압의 전압 레벨도 메모리 셀의 소거 상태 영역에 의해 달라진다.
메모리 셀의 소거 상태 영역에 따라, 프로그램 전압, 검증 전압 또는 읽기 전압의 전압 레벨을 달리하는 구체적인 방법에 대해서는 도 12 및 도 13에 대한 설명과 함께 후술될 것이다.
상기와 같은 불휘발성 메모리 장치의 제어 방법에 따르면, 불휘발성 메모리 장치(100)는 소거 동작 없이 데이터가 프로그램된 메모리 셀에 새로운 데이터를 프로그램할 수 있다. 따라서, 메모리 셀의 소거 빈도가 감소될 수 있다. 그리고, 소거 동작에 따른 메모리 셀의 열화 현상 및 동작 속도 지연이 감소될 수 있다.
도 7은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 제어 방법을 보여주는 순서도이다. 도 7을 참조하면, 불휘발성 메모리 장치의 제어 방법은 S210 단계 내지 S240 단계를 포함한다.
본 실시 예에서, 메모리 셀은 3개의 타겟 상태(E0, P1, P2)를 가질 수 있는 것으로 가정한다.
S210 단계에서, 불휘발성 메모리 장치(100, 도 2 참조)는 메모리 셀에 데이터를 프로그램한다(제 1 프로그램). 이때, 불휘발성 메모리 장치(100)는 메모리 셀과 연결된 워드 라인에 제 1 프로그램 전압(Vpgm1)을 인가하여 메모리 셀을 프로그램한다. 실시 예로서, 메모리 셀에 프로그램되는 데이터는 메타 정보이고, 메모리 셀은 메모리 셀 어레이(110, 도 2 참조)의 메타 영역(110a, 도 2 참조)에 위치한 메모리 셀일 수 있다.
S220 단계에서, 불휘발성 메모리 장치(100)는 S110 단계에서 프로그램된 데이터에 대한 업데이트 요청이 수신되는지 판단한다.
데이터에 대한 업데이트 요청이 수신되면, 불휘발성 메모리 장치의 제어 방법은 S230 단계로 진행한다. 그렇지 않으면, 불휘발성 메모리 장치의 제어 방법은 종료한다.
S230 단계에서, 불휘발성 메모리 장치(100)는 S210 단계에서 데이터가 프로그램된 메모리 셀에 새롭게 업데이트 데이터를 프로그램하기 위해, 메모리 셀의 소거 상태 영역(Erase State Region, ESR)을 재정의한다. 소거 상태 영역이 재정의된 메모리 셀은 소거 상태로 읽히게 된다.
메모리 셀의 소거 상태 영역을 재정의하는 구체적인 방법은 S130에서 설명된 바와 동일하다.
S240 단계에서, 불휘발성 메모리 장치(100)는 메모리 셀에 업데이트 데이터를 프로그램한다(제 2 프로그램). 구체적으로, 불휘발성 메모리 장치(100)는 워드 라인에 제 2 프로그램 전압(Vpgm2)을 인가하여 업데이트 데이터를 프로그램한다. 이때, 제 1 및 제 2 프로그램 전압의 전압 레벨은 메모리 셀의 소거 상태 영역에 따라 달라질 수 있다.
예를 들어, S240 단계의 소거 상태 영역이 S210 단계보다 보다 넓은 경우(즉, 소거 상태 영역이 S230 단계에서 확장된 경우)를 가정한다. 이때, 메모리 셀의 문턱 전압은 제 1 프로그램 동작보다 제 2 프로그램 동작에서 더 높게 천이되어야 한다. 따라서, 제 2 프로그램 전압은 제 1 프로그램 전압보다 높은 전압 레벨을 갖는다. 한편, 메모리 셀을 검증하기 위한 검증 전압 및 읽기를 위한 읽기 전압의 전압 레벨도 메모리 셀의 소거 상태 영역에 의해 달라진다.
상기와 같은 불휘발성 메모리 장치의 제어 방법에 따르면, 불휘발성 메모리 장치(100)는 소거 동작 없이 메모리 셀에 저장된 데이터를 업데이트할 수 있다. 따라서, 메모리 셀의 소거 빈도가 감소될 수 있다. 그리고, 소거 동작에 따른 메모리 셀의 열화 현상 및 동작 속도 지연이 감소될 수 있다.
도 8는 본 발명의 실시 예들에 따른 제어 방법을 구체적으로 설명하기 위한 도면이다.
도 8을 참조하면, 초기 상태에서 메모리 셀은 소거 상태(E0)에 있다. 그리고, 초기 상태에서 메모리 셀의 소거 상태 영역은 초기 소거 상태 영역(ESR0)이다. 여기서, 소거 상태 영역은 메모리 셀이 소거 상태로 읽히기 위한 문턱 전압 분포의 범위를 의미한다.
그리고, 불휘발성 메모리 장치(100)는 제 1 프로그램 동작을 수행한다. 제 1 프로그램 동작에서, 불휘발성 메모리 장치(100)는 제 1 프로그램 전압을 이용하여 프로그램(1st PGM)을 수행한다. 프로그램(1st PGM)에 ‘0’ 데이터가 프로그램되는 경우, 메모리 셀은 소거 상태(E0)에서 제 1 프로그램 상태(P1)로 프로그램된다.
이때, 불휘발성 메모리 장치(100)는 제 1 읽기 전압(Vread1)을 이용하여, 메모리 셀에 저장된 데이터를 읽을 수 있다. 실시 예로서, 제 1 읽기 전압(Vread1)의 전압 레벨은 메모리 셀의 소거 상태 영역(ESR0)에 따라 달라질 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 소거 상태(E0)와 제 1 프로그램 상태(P1)를 구분하여 읽기 위해, 소거 상태 영역(ESR0)의 최대값(V1)보다 높은 레벨의 전압을 읽기 전압(Vread1)으로 결정한다.
제 1 프로그램이 완료된 후, 메모리 셀에 대한 저장된 데이터에 대한 마이그레이션이 수행된다. 또는, 제 1 프로그램이 완료된 후, 메모리 셀에 대한 저장된 데이터에 대한 업데이트 요청이 수신된다.
메모리 셀에 저장된 데이터에 대한 마이그레이션이 수행된 후(또는, 업데이트 요청이 수신되면), 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역을 재정의(Dedefine ESR)한다.
소거 상태 영역의 재정의 단계에서, 불휘발성 메모리 장치(100)는 메모리 셀의 프로그램된 상태(P1, 제 1 프로그램 상태)가 소거 상태로 읽히도록 소거 상태 영역을 제 1 소거 상태 영역(ESR1)으로 확장한다. 구체적으로, 불휘발성 메모리 장치(100)는 제 1 프로그램 상태(P1)의 문턱 전압 분포가 메모리 셀의 소거 상태 영역 내에 위치하도록, 소거 상태 영역을 제 1 소거 상태 영역으로 확장(ESR0 → ESR1)한다.
이 경우, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태와 프로그램 상태를 구분하기 위해, 제 1 소거 상태 영역(ESR1)의 최대값(V2)보다 높은 레벨의 전압을 읽기 전압(Vread2)으로 결정한다. 그리고, 결정된 읽기 전압(Vread2)은 제 1 프로그램 상태(P1)의 최대 문턱 전압보다 높으므로, 읽기 전압(Vread2)를 이용한 읽기 전압에서 제 1 프로그램 상태(P1)로 프로그램된 메모리 셀은 소거 상태로 읽힐 것이다.
그리고, 불휘발성 메모리 장치(100)는 메모리 셀에 새로운 데이터(또는, 업데이트 데이터)를 프로그램하기 위한 제 2 프로그램 동작을 수행한다. 제 2 프로그램 동작에서, 불휘발성 메모리 장치(100)는 제 2 프로그램 전압을 이용하여 프로그램(2nd PGM)을 수행한다. 프로그램(2nd PGM)에 의해 ‘0’ 데이터가 프로그램되는 경우, 메모리 셀은 소거 상태(E0) 또는 제 1 프로그램 상태(P1)에서 제 2 프로그램 상태(P2)로 프로그램된다. 여기서, 제 2 프로그램 상태(P2)는 제 1 프로그램 상태(P1)보다 높은 문턱 전압을 가지므로, 제 2 프로그램 전압은 제 1 프로그램 전압 보다 높은 전압 레벨을 가질 수 있다.
제 2 프로그램이 완료된 후, 불휘발성 메모리 장치(100)는 메모리 셀에 프로그램된 데이터를 읽어내기 위해, 메모리 셀의 소거 상태 영역에 대응되는 읽기 전압을 이용하여 읽기를 수행한다. 여기서, 메모리 셀은 제 1 소거 상태 영역(ESR1)을 가지므로, 불휘발성 메모리 장치(100)는 읽기 전압(Vread2)를 이용하여 읽기를 수행할 것이다. 읽기 전압(Vread2)를 이용한 읽기 동작에 있어서, 소거 상태(E0) 및 제 1 프로그램 상태(P1)는 소거 상태(예를 들어, 데이터 ‘1’)로 읽힐 것이다. 반면에, 제 2 프로그램 상태(P1)는 프로그램 상태(예를 들어, 데이터 ‘0’)으로 읽힐 것이다.
위와 같은 본 발명의 실시 예에 따르면, 메모리 셀을 소거 하지 않아도, 데이터가 프로그램된 메모리 셀에 새로운 데이터를 프로그램할 수 있다.
도 9는 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치의 제어 방법을 보여주는 순서도이다. 도 9를 참조하면, 불휘발성 메모리 장치의 제어 방법은 S310 단계 내지 S360 단계를 포함한다. 그 중, S330 단계 내지 S350 단계는 소거 상태 영역을 재정의하는 단계를 나타낸다.
S310 단계에서, 불휘발성 메모리 장치(100, 도 2 참조)는 메모리 셀에 제 1 데이터를 저장한다. 이때, 불휘발성 메모리 장치(100)는 제 1 프로그램 전압 및 제 1 검증 전압을 사용하여 메모리 셀을 프로그램한다(제 1 프로그램).
S320 단계에서, 불휘발성 메모리 장치(100)는 제 1 데이터가 저장된 메모리 셀에 대해 재정의 이벤트(Redefinition Event)가 발생하는지 판단한다. 여기서, 재정의 이벤트는 메모리 셀에 저장된 제 1 데이터를 유효하지 않게(invalid) 만드는 이벤트를 의미한다. 실시 예로서, 재정의 이벤트는 메모리 셀에 저장된 제 1 데이터가 다른 메모리 셀로 마이그레이션(migration)되는 이벤트일 수 있다. 실시 예로서, 재정의 이벤트는 제 1 데이터에 대한 업데이트 요청 이벤트일 수 있다.
재정의 이벤트가 발생하면, 불휘발성 메모리 장치의 제어 방법은 S320 단계로 진행한다. 그렇지 않으면, 불휘발성 메모리 장치의 제어 방법은 종료한다.
S330 내지 S350 단계에서, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역을 재정의한다.
먼저, S330 단계에서, 불휘발성 메모리 장치(100) 메모리 셀의 상태 정보를 참조하여 메모리 셀의 소거 상태 영역을 재정의한다.
실시 예로서, 상태 정보는 소거 상태 영역에 대응되는 미리 정해진 상태 카운트를 포함할 수 있다. 예를 들어, 메모리 셀이 초기 소거 상태 영역 및 제 1 소거 상태 영역(ESR0, ESR1, 도 8 참조)을 갖는 경우, 대응되는 상태 카운트는 각각 0 및 1이 될 수 있다. 이 경우, 불휘발성 메모리 장치(100)는 상태 정보에 포함된 상태 카운트를 독출하고, 상태 카운트가 0인 경우 메모리 셀이 초기 소거 상태 영역(ESRO)을 갖는 것으로 판단한다. 마찬가지로, 불휘발성 메모리 장치(100)는 상태 정보에 포함된 상태 카운트를 독출하고, 상태 카운트가 1인 경우 메모리 셀이 제 1 소거 상태 영역(ESR1)을 갖는 것으로 판단한다.
여기서 설명한 것 이외의, 상태 정보에 대한 다른 구체적인 내용은 위에서 설명한 바와 동일히다.
S330 단계에서, 불휘발성 메모리 장치(100)는 상태 카운트와 기준 값을 비교한다. 여기서, 기준 값은 소거 상태 영역의 확장을 제한하기 위해 미리 정한 참조 값을 나타낸다. 예를 들어, 메모리 셀의 특성에 의해 가능한 소거 상태 영역의 최대 크기가 제한되어 있다고 가정한다. 이때, 소거 상태 영역이 최대 크기에 도달하면, 더 이상 소거 상태 영역은 확장될 수 없다. 이 경우, 데이터가 프로그램된 메모리 셀에 새로운 데이터를 프로그램하기 위해, 메모리 셀은 소거되어야 할 것이다. 그리고, 메모리 셀의 소거와 함께 소거 상태 영역도 초기화(또는, 축소)될 것이다.
구체적으로, 상태 카운트가 기준 값보다 작으면, 불휘발성 메모리 장치(100)는 소거 상태 영역이 확장 가능한 것으로 판단한다. 따라서, 불휘발성 메모리 장치의 제어 방법은 S340 단계로 진행한다.
상태 카운트가 기준 값보다 크거나 같으면, 불휘발성 메모리 장치(100)는 소거 상태 영역이 최대 크기에 도달한 것으로 판단한다. 즉, 소거 상태 영역은 더 이상 확장될 수 없으므로, 메모리 셀은 새로운 데이터를 저장하기 위해서 소거되어야 한다. 따라서, 불휘발성 메모리 장치의 제어 방법은 S350 단계로 진행한다.
S340 단계에서, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역을 확장한다. 이때, 불휘발성 메모리 장치(100)는 데이터가 프로그램된 메모리 셀(또는, 메모리 셀의 프로그램 상태가)이 소거 상태로 읽히도록, 소거 상태 영역을 확장시킨다. 이때, 메모리 셀의 문턱 전압 분포는 확장된 소거 상태 영역 내에 위치할 것이다. 따라서, 메모리 셀을 소거하지 않아도, 소거 상태 영역이 확장된 메모리 셀은 소거 상태로 읽힌다.
소거 상태 영역이 확장되면, 불휘발성 메모리 장치(100)의 제어 방법은 S360 단계로 진행한다.
S350 단계에서, 불휘발성 메모리 장치(100)는 메모리 셀에 소거 전압을 인가하여 메모리 셀을 소거하고, 메모리 셀의 소거 상태 영역을 초기화한다. 그리고, 불휘발성 메모리 장치(100)의 제어 방법은 S360 단계로 진행한다.
S360 단계에서, 불휘발성 메모리 장치(100)는 제 2 데이터를 메모리 셀에 저장한다. 이때, 불휘발성 메모리 장치(100)는 제 2 프로그램 전압 및 제 2 검증 전압을 사용하여 메모리 셀을 프로그램한다(제 2 프로그램).
이때, 메모리 셀의 소거 상태 영역이 S340 단계에서 확장된 경우, 메모리 셀의 소거 상태 영역은 S310 단계보다 확장된 영역을 갖는다. 따라서, 일반적으로 제 2 프로그램 전압 및 제 2 검증 전압은 각각 제 1 프로그램 전압 및 제 1 검증 전압보다 높은 레벨을 가질 수 있다.
반면에, 메모리 셀의 소거 상태 영역이 S350 단계에서 초기화된 경우, 메모리 셀의 소거 상태 영역은 S310 단계보다 축소되거나 동일한 영역을 갖는다. 따라서, 제 2 포르그램 전압 및 제 2 검증 전압은 각각 제 1 프로그램 전압 및 제 1 검증 전압보다 낮거나 같은 레벨을 갖는다.
위와 같은 불휘발성 메모리 장치의 제어 방법에 따르면, 메모리 셀을 소거하지 않고, 데이터가 프로그램된 메모리 셀에 새로운 데이터를 프로그램할 수 있다. 따라서, 메모리 셀의 소거 빈도 및 열화가 감소된다.
또한, 불휘발성 메모리 장치(100)는 상태 정보를 참조하여 메모리 셀이 소거 상태 영역을 재정의한다. 따라서, 메모리 셀의 소거 상태 영역을 여러 단계로 순차적으로 확장하거나 초기화할 수 있다.
도 10은 도 9에 도시된 S340 단계를 구체화한 순서도이다. 도 10을 참조하면 S340 단계는 S341 단계 및 S342 단계를 포함한다.
먼저, 도 10에서 S330 단계가 진행된 후, 불휘발성 메모리 장치의 제어 방법은 S341 단계로 진행한다.
S341 단계에서, 불휘발성 메모리 장치(100, 도 2 참조)는 메모리 셀의 소거 상태 영역을 확장한다. 소거 상태 영역을 확장하는 구체적인 방법은 위에서 설명한 바와 동일하다.
S342 단계에서, 불휘발성 메모리 장치(100)는 확장된 소거 상태 영역에 대응하여 상태 정보를 갱신한다. 실시 예로서, 불휘발성 메모리 장치(100)가 상태 정보에 포함된 상태 카운트에 의해 메모리 셀의 소거 상태 영역을 판단하는 경우, 불휘발성 메모리 장치(100)는 상태 카운트 값을 변경함으로써 상태 정보를 갱신할 수 있다. 실시 예로서, 불휘발성 메모리 장치(100)는 소거 상태 영역의 확장에 대응하여 상태 카운트를 1만큼 증가시킬 수 있다.
그리고, 불휘발성 메모리 장치(100)의 제어 방법은 S360 단계로 진행한다.
도 11은 도 9에 도시된 S350 단계를 구체화한 순서도이다. 도 11을 참조하면 S350 단계는 S351 단계 내지 S353단계를 포함한다.
먼저, 도 9에서 S330 단계가 진행된 후, 불휘발성 메모리 장치의 제어 방법은 S351 단계로 진행한다.
S351 단계에서, 불휘발성 메모리 장치(100, 도 2 참조)는 메모리 셀의 채널에 소거 전압을 인가하여 메모리 셀을 소거한다. 메모리 셀을 소거하는 구체적인 방법은 당해 기술 분야에 널리 알려져 있으므로 그에 대한 설명은 생략한다.
S352 단계에서, 불휘발성 메모리 장치(100)는 메모리 셀의 소거에 대응하여 소거 상태 영역을 초기화한다. 초기화 단계에서, 메모리 셀의 소거 상태 영역은 초기 상태 영역(ESR0)으로 재정의(또는, 축소)된다.
S353 단계에서, 불휘발성 메모리 장치(100)는 소거 상태 영역의 초기화에 대응하여 상태 정보를 갱신한다. 실시 예로서, 불휘발성 메모리 장치(100)가 상태 정보에 포함된 상태 카운트에 의해 메모리 셀의 소거 상태 영역을 판단하는 경우, 불휘발성 메모리 장치(100)는 상태 카운트 값을 변경함으로써 상태 정보를 갱신할 수 있다. 실시 예로서, 불휘발성 메모리 장치(100)는 소거 상태 영역의 초기화에 대응하여 상태 카운트를 초기값(예를 들어, 0)으로 변경할 수 있다.
그리고, 불휘발성 메모리 장치(100)의 제어 방법은 S360 단계로 진행한다.
도 12는 본 발명의 제 3 실시 예에 따라 소거 상태 영역을 재정의하는 방법을 설명하는 도면이다. 도 12를 참조하면 메모리 셀은 소거 상태(E0) 및 제 1 내지 제 4 프로그램 상태(P1, P2, P3, P4) 중 어느 하나의 상태를 가질 수 있다. 또한, 메모리 셀의 소거 상태 영역은 4개의 소거 상태 영역(ESR0, ESR1, ESR2, ESR3) 중 어느 하나로 정의될 수 있다.
초기 상태에서 메모리 셀은 소거 상태(E0)를 갖는다. 이때, 메모리 셀의 소거 상태 영역은 초기 소거 상태 영역(ESR0)으로 설정된다. 한편, 메모리 셀의 소거 상태 영역에 대응되는 상태 정보가 설정된다. 실시 예로서, 상태 정보는 각각의 소거 상태 영역에 대응하는 상태 카운트일 수 있다. 이때, 상태 카운트는 메모리 셀의 초기 소거 상태 영역(ESR0)에 대응하여 초기값(예를 들어, 0)으로 설정된다.
소거 상태(E0)의 메모리 셀은 대해 제 1 프로그램(1st PGM)을 통해 제 1 프로그램 상태(P1)로 프로그램될 수 있다. 이때, 메모리 셀은 제 1 프로그램 전압을 통해 프로그램된다. 그리고, 제 1 검증 전압(Vvfy1) 및 제 1 읽기 전압(Vread1)을 이용하여 프로그램 검증 및 읽기가 수행된다. 한편, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역(ESR0)을 참조하여 제 1 프로그램 전압, 제 1 검증 전압(Vvfy1), 제 1 읽기 전압(Vread1)의 레벨을 결정한다. 앞서 설명한 바와 같이, 제 1 검증 전압(Vvfy1) 및 제 1 읽기 전압(Vread1)은 초기 소거 상태 영역(ESR0)의 최대값보다 크고 제 1 프로그램 상태(P1)의 문턱 전압 분포보다 낮은 전압 레벨을 갖도록 결정된다.
또한, 본 도면에는 도시되지 않았지만, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역(ESR0)을 참조하여 메모리 셀의 패스 전압(Vpass)의 레벨을 결정할 수 있다.
제 1 프로그램이 수행된 후, 메모리 셀에 저장된 데이터에 대해 재정의 이벤트가 발생하면, 불휘발성 메모리 장치(100)는 메모리 셀의 상태 정보(또는, 상태 카운트)를 참조하여 메모리 셀의 소거 상태 영역을 재정의한다. 실시 예로서, 재정의 이벤트는 메모리 셀에 저장된 데이터에 대한 데이터 마이그레이션 또는 업데이트 요청 이벤트일 수 있다.
구체적으로, 메모리 셀은 초기 소거 상태 영역(ESR0)을 갖는다. 따라서, 이에 대응되는 상태 카운트는 초기값(예를 들어, 0)이다. 그리고, 불휘발성 메모리 장치(100)는 상태 카운트와 기준 값을 비교한다. 여기서, 기준 값은 메모리 셀이 가질 수 있는 소거 상태 영역의 수에 따라 결정된다. 본 실시 예에서, 메모리 셀은 4개의 소거 상태 영역(ESR0, ESR1, ESR2, ESR3)을 가질 수 있으므로, 기준 값은 4가 된다. 상태 카운트가 기준 값보다 작은 경우, 메모리 셀의 소거 상태 영역은 확장될 수 있는 것으로 판단된다. 반면에, 상태 카운트가 기준 값보다 작지 않은 경우, 메모리 셀의 소거 상태 영역은 최대 영역에 도달하였고, 더 이상 확장될 수 없는 것으로 판단된다.
상태 카운트와 기준 값을 비교한 결과, 상태 카운트(cnt=0)가 기준 값보다 작으므로, 메모리 셀의 소거 상태 영역은 확장될 수 있다. 따라서, 메모리 셀의 소거 상태 영역은 제 1 소거 상태 영역(ESR1)으로 재정의된다(ESR0 → ESR1).
이때, 제 1 소거 상태 영역(ESR1)은 제 1 프로그램 상태(P1)의 문턱 전압 분포가 제 2 소거 상태 영역 내에 위치하도록 정의된다. 그리고, 메모리 셀의 상태 정보(또는, 상태 카운트)는 제 1 소거 상태 영역(ESR1)에 대응되도록 갱신된다(cnt=1).
이후, 불휘발성 메모리 장치(100)는 메모리 셀에 새로운 데이터를 프로그램할 수 있다. 구체적으로, 불휘발성 메모리 장치(100)는 제 2 프로그램(2nd PGM)을 통해 메모리 셀을 제 2 프로그램 상태(P2)로 프로그램할 수 있다.
이때, 메모리 셀은 제 2 프로그램 전압을 이용하여 프로그램된다. 그리고, 제 2 검증 전압(Vvfy2) 및 제 2 읽기 전압(Vread2)을 이용하여 프로그램 검증 및 읽기가 수행된다. 마찬가지로, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역(ESR1)을 참조하여 제 2 프로그램 전압, 제 2 검증 전압(Vvfy2), 제 2 읽기 전압(Vread2)의 레벨을 결정한다. 예를 들어, 제 2 검증 전압(Vvfy2) 및 제 2 읽기 전압(Vread2)은 제 1 소거 영역(ESR1)의 최대치보다 크고 제 2 프로그램 상태(P2)의 문턱 전압 분포보다 낮도록 결정될 수 있다.
제 2 프로그램이 수행된 후, 메모리 셀에 저장된 데이터에 대해 재정의 이벤트가 발생하면, 불휘발성 메모리 장치(100)는 메모리 셀의 상태 정보(또는, 상태 카운트)를 참조하여 메모리 셀의 소거 상태 영역을 재정의한다. 이를 위해, 불휘발성 메모리 장치(100)는 앞서 설명한 바와 동일한 방식으로, 상태 카운트 및 기준 값을 비교하여 메모리 셀의 소거 상태 영역을 단계적으로 재정의한다. 상태 카운트(cnt=1)는 기준 값보다 작으므로, 메모리 셀의 소거 상태 영역은 제 2 소거 상태 영역(ESR2)으로 확장될 것이다.
그리고, 소거 상태 영역의 재정의(ESR1 → ESR2)에 대응하여, 상태 카운트(또는, 상태 정보)도 갱신된다(cnt=2).
이와 같은 식으로 순차적으로 제 3 프로그램(3rd PGM)및 제 4 프로그램(4th PGM)이 수행되면, 메모리 셀은 제 4 프로그램 상태(P4)를 갖는다. 그리고, 이때 메모리 셀의 소거 상태 영역은 제 3 소거 상태 영역(ESR3)으로 정의되고, 이에 대응하여 상태 카운트도 갱신된다(cnt=4).
제 4 프로그램(4th PGM)이 수행된 후, 메모리 셀에 저장된 데이터에 대해 재정의 이벤트가 발생하면, 불휘발성 메모리 장치(100)는 메모리 셀의 상태 정보(또는, 상태 카운트)를 참조하여 메모리 셀의 소거 상태 영역을 재정의한다. 한편, 메모리 셀의 상태 카운트는 기준 값보다 작지 않으므로, 메모리 셀의 소거 상태 영역은 더 이상 확장될 수 없다. 따라서, 불휘발성 메모리 장치(100)는 메모리 셀에 새로운 데이터를 프로그램하기 위해 메모리 셀을 소거한다. 소거 동작에 의해 메모리 셀은 소거 상태(E0)가 된다. 그리고, 메모리 셀의 소거 상태 영역 및 상태 카운트(또는, 상태 정보)도 초기화된다(ESR0, cnt=0).
상기와 같은 구성에 따르면, 복수의 타겟 상태를 갖는 메모리 셀에 대해서 순차적으로 소거 상태 영역을 재정의함으로써, 데이터가 프로그램된 메모리 셀에 소거 동작 없이 반복적으로 새로운 데이터를 프로그램할 수 있다. 그 결과, 메모리 셀의 소거 횟수 및 열화가 감소한다. 또한, 동작 시간이 긴 소거 동작이 생략되므로, 불휘발성 메모리 장치(100)의 동작 속도가 향상될 수 있다.
도 13은 본 발명의 실시 예들에 따라 메모리 셀을 프로그램하는 경우의 프로그램 전압 및 검증 전압 조건을 나타내는 도면이다.
도 13에서, 제 1 프로그램 전압(211) 및 제 1 검증 전압(212)는 제 1 프로그램 루프에서 사용되는 전압이다. 이때, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역(ESR0)을 참조하여 제 1 프로그램 전압(211) 및 제 1 검증 전압(212)의 레벨을 결정한다.
제 1 프로그램이 종료한 후, 새로운 데이터를 저장하기 위해, 메모리 셀의 소거 상태 영역이 재정의될 수 있다. 여기서는, 소거 상태 영역이 제 1 소거 상태 영역(ESR1)으로 확장된다고 가정한다.
소거 상태 영역이 재정의된 후, 새로운 데이터를 저장하기 위한 제 2 프로그램이 진행된다. 제 2 프로그램에서는 제 2 프로그램 전압(221) 및 제 1 검증 전압(222)이 사용된다. 이때, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역(ESR1)을 참조하여 제 2 프로그램 전압(221) 및 제 2 검증 전압(222)의 전압 레벨을 결정한다.
제 2 프로그램에서, 메모리 셀의 소거 상태 영역(ESR1)은 제 1 프로그램보다 확장된다. 따라서, 제 2 프로그램 전압(221) 및 제 2 검증 전압(222)은 각각 제 1 프로그램 전압(211) 및 제 1 검증 전압(212)보다 높게 결정된다.
제 2 프로그램이 종료한 후, 새로운 데이터를 저장하기 위해, 메모리 셀의 소거 상태 영역이 재정의될 수 있다. 여기서는, 소거 상태 영역이 제 2 소거 상태 영역(ESR2)으로 확장된다고 가정한다.
소거 상태 영역이 재정의된 후, 새로운 데이터를 저장하기 위한 제 3 프로그램이 진행된다. 제 3 프로그램에서는 제 3 프로그램 전압(231) 및 제 3 검증 전압(232)이 사용된다. 이때, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역(ESR2)을 참조하여 제 3 프로그램 전압(231) 및 제 2 검증 전압(232)의 전압 레벨을 결정한다.
제 3 프로그램에서, 메모리 셀의 소거 상태 영역(ESR2)은 제 2 프로그램보다 확장된다. 따라서, 제 3 프로그램 전압(231) 및 제 3 검증 전압(232)은 각각 제 2 프로그램 전압(221) 및 제 1 검증 전압(222)보다 높은 전압 레벨을 갖도록 결정된다.
도 14는 본 발명의 실시 예들에 따른 프로그램 방법을 보다 상세히 설명하기 위한 도면이다. 도 14를 참조하면, 메모리 셀은 소거 상태(E0)에서 제 3 프로그램 상태(P3)로 한번에 프로그램될 수 있다.
예를 들어, 메모리 셀이 여러번 소거 상태 영역의 재정의와 프로그램을 반복한 경우에도, 메모리 셀은 소거 상태와 동일한 타겟 상태를 유지할 수 있다. 이 경우, 소거 상태 영역은 지속적으로 확장되어 메모리 셀은 제 2 소거 상태 영역(ESR2)을 가지게 될 수 있다.
그런데, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역을 참조하여, 프로그램 전압을 결정한다. 따라서, 제 2 소거 상태 영역(ESR2)을 갖는 메모리 셀에 대해서는 상대적으로 높은 프로그램 전압이 인가되어, 높은 문턱 전압을 갖는 프로그램 상태(P3)로 한번에 프로그램될 수 있다.
도 15는 본 발명의 실시 예들에 따른 소거 방법을 보다 상세히 설명하기 위한 도면이다. 도 15를 참조하면, 메모리 셀은 제 4 프로그램 상태(P4)에서 소거 상태(E0)로 한번에 소거될 수 있다.
예를 들어, 메모리 셀이 소거 상태 영역의 재정의와 프로그램을 반복하여 높은 문턱 전압을 갖는 프로그램 상태(P4)로 프로그램될 수 있다. 이 경우, 메모리 셀을 소거하여야할 때, 메모리 셀은 제 4 프로그램 상태(P4)에서 소거 상태(E0)로 한번에 소거된다.
그런데, 불휘발성 메모리 장치(100)는 메모리 셀의 소거 상태 영역을 참조하여, 소거 전압을 결정할 수 있다. 따라서, 높은 문턱 전압을 갖는 메모리 셀(예를 들어, 제 4 프로그램 상태(P4)로 프로그램된 메모리 셀)에 대해서는 소거를 위해 상대적으로 높은 소거 전압이 인가될 것이다.
한편, 높은 소거 전압을 인가하여 소거하는 것은 메모리 셀의 스트레스를 증가시키게 된다. 따라서, 적절한 웨어-레벨링(wear-leveling)을 통해 위와 같은 문제점을 최소화시킬 필요가 있다. 이와 관련된 실시 예는 구체적으로 후술될 것이다.
도 16은 본 발명의 제 4 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 23을 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 페이지 버퍼(330), 제어 로직(340) 및 전압 생성기(350)를 포함한다.
메모리 셀 어레이(310)는 버퍼 영역(310b), 주 데이터 영역(310b) 및 시스템 정보 및 메타 정보를 저장하는 메타 영역(310a)을 포함한다.
메타 영역(310a)은 메모리 셀 어레이(310)의 상태 정보를 저장할 수 있다. 상태 정보는 메모리 셀의 소거 상태 정보에 대응되는 정보를 포함한다. 상태 정보에 관한 구체적인 내용은 위에서 설명한 바와 동일하다.
제어 로직(340)은 메모리 셀 어레이(310)의 소거 상태 정보를 재정의할 때, 상태 정보를 참조할 수 있다. 상태 정보는 메모리 셀 어레이(310)의 메타 영역(310a) 또는 제어 로직(340)에 포함된 상태 레지스터(341)에 저장될 수 있다. 또한, 제어 로직(340)은 메모리 셀 어레이(310)를 프로그램하거나 읽을 때, 상태 정보를 참조하여 프로그램 전압, 패스 전압, 읽기 전압 또는 검증 전압의 레벨을 결정할 수 있다. 상태 정보에 대한 다른 구체적인 내용은 위에서 설명한 바와 동일하다.
제어 로직(340)은 메모리 셀 어레이(310)의 소거 상태 영역을 재정의하고, 재정의된 소거 상태 영역에 대응되도록 상태 정보를 갱신할 수 있다.
실시 예로서, 불휘발성 메모리 장치(300)는 메타 영역(310a) 또는 상태 레지스터(341)에 마모 정보(WI)를 저장할 수 있다.
그리고, 제어 로직(340)은 메모리 셀의 스트레스를 최소화하기 위해, 마모 정보(WI)를 참조하여 메모리 페이지 단위로 메모리 셀의 마모 정도를 관리한다.
예를 들어, 메모리 셀은 블록 단위로 소거된다고 가정하자. 어느 하나의 메모리 페이지가 소거 상태 영역이 최대치에 이르러 소거될 필요가 있을 때, 동일한 블록에 포함된 다른 메모리 페이지들도 한번에 소거된다. 그리고, 블록에 포함된 메모리 페이지들을 일괄적으로 소거하고 메모리 페이지들에 대해 각각 프로그램을 반복하는 과정에서, 특정 메모리 페이지가 빈번하게 프로그램될 수 있다.
이러한 경우, 하나의 블록에 포함된 메모리 페이지들 간의 프로그램 횟수 편차로 인해, 블록의 소거 동작이 과도하게 수행될 수 있다. 또한, 특정 페이지에 대해 빈번하게 재정의 및 프로그램이 수행되어, 높은 문턱 전압을 갖는 프로그램 상태(예를 들어, P4, 도 12 참조)에서 메모리 셀이 소거되는 일이 반복적으로 발생하면, 특정 메모리 페이지에 과도한 스트레스가 가해질 수 있다.
따라서, 본 실시 예에서, 제어 로직(340)은 하나의 블록에 포함된 메모리 페이지들이 하나의 소거 사이클 내에서 서로 균등하게 프로그램되도록 각 페이지들의 프로그램 횟수를 관리한다.
예를 들어, 하나의 블록에 제 1, 제 2 및 제 3 메모리 페이지가 있다고 가정한다. 이때, 제 1, 제 2 및 제 3 메모리 페이지의 프로그램 횟수가 각각 1, 3, 10이면, 제어 로직(540)은 각 메모리 페이지의 프로그램 횟수를 참조하여, 프로그램 횟수가 가장 작은 제 1 메모리 페이지에 새로운 데이터를 우선적으로 프로그램한다.
실시 예로서, 제어 로직(340)은 각 메모리 페이지들에 대한 마모 정보(WI)를 참조하여, 각 메모리 페이지들의 프로그램 횟수를 관리할 수 있다. 이때, 마모 정보(WI)는 각 메모리 페이지들의 프로그램 횟수, 프로그램 상태, 상태 카운트 또는 소거 상태 영역을 포함할 수 있다.
상기와 같은 구성에 따르면, 불휘발성 메모리 장치(300)는 메모리 페이지들의 마모도를 효율적으로 관리할 수 있다.
한편, 메타 영역(310a)이 상태 정보 및 마모 정보를 저장하고, 제어 로직(340)이 상태 정보 및 마모 정보를 참조하여 불휘발성 메모리 장치(300)를 제어하는 것을 제외하면, 불휘발성 메모리 장치(300)는 도 2의 불휘발성 메모리 장치(100)와 동일한 구성을 갖고, 동일한 방법으로 동작할 수 있다.
도 17은 본 발명의 제 5 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 17을 참조하면, 불휘발성 메모리 장치(400)는 셀 어레이(410), 행 디코더(420), 페이지 버퍼(430), 그리고 제어 로직(440)을 포함한다.
한편, 도면에 도시되지는 않았지만, 불휘발성 메모리 장치(400)는 행 디코더(420)에 패스 전압(Vpass), 프로그램 전압(Vpgm), 검증 전압(Vvfy) 및 읽기 전압(Vread)을 제공하는 전압 발생기를 더 포함할 수 있다.
또한, 도면에 도시되지는 않았지만, 제어 로직(440)은 메모리 셀 어레이(410)의 상태 정보를 저장하는 상태 레지스터를 포함할 수 있다.
또한, 도면에 도시되지는 않았지만, 메모리 셀 어레이(410)는 상태 정보를 저장하기 위한 메타 영역을 포함할 수 있다.
셀 어레이(410)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(420)에 연결된다. 셀 어레이(410)는 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼(430)에 연결된다. 셀 어레이(410)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 스트링 선택 트랜지스터(SST)를 통해서 비트 라인과 연결된다.
동일한 워드 라인에 연결되는 복수의 메모리 셀들은 동일한 프로그램 사이클에서 프로그램될 수 있다. 예를 들면, 워드 라인(WL1)에 연결되는 메모리 셀들(MC0~MCm-1) 각각은 동일한 프로그램 사이클에서 같은 프로그램 상태로 또는 서로 다른 프로그램 상태로 프로그램될 수 있다. 예를 들면, 하나의 프로그램 사이클에서 메모리 셀(MC0)은 프로그램 상태(P1)로, 메모리 셀(MC1)은 프로그램 상태(P2), 메모리 셀들(MC2, MCm-1)은 프로그램 상태(P3)로 프로그램될 수 있다.
각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(410)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 본 발명의 실시 예에 따른 셀 어레이(110)는 올 비트 라인(All Bit Line: ABL) 구조로 형성될 수 있다.
행 디코더(420)는 어드레스(ADDR)에 응답하여 셀 어레이(410)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(420)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(420)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시됨)로부터의 워드 라인 전압을 전달한다. 프로그램 동작시 행 디코더(420)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다.
페이지 버퍼(430)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(430)는 셀 어레이(410)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(430)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(430)는 감지된 데이터를 래치하여 외부로 출력한다.
본 실시 예에서, 불휘발성 메모리 장치(400)는 메모리 페이지(동일한 워드 라인에 연결된 메모리 셀들의 집합) 단위로 소거 상태 영역을 관리한다. 따라서, 각 메모리 셀의 프로그램 상태가 다르더라도, 하나의 메모리 페이지에 포함된 메모리 셀에는 동일한 프로그램 전압, 패스 전압, 검증 전압이 인가된다.
마찬가지로, 하나의 메모리 페이지에 포함된 메모리 셀들은 동시에 소거되고, 상태 정보(또는, 상태 카운터) 및 소거 상태 영역도 동시에 초기화된다.
여기서 설명하지 않은 메모리 셀 어레이(410), 행 디코더(420), 페이지 버퍼(430) 및 제어 로직(440)에 관한 내용은 도 2에서 설명한 바와 동일하다.
위와 같은 구성에 따르면, 메모리 셀들은 페이지 단위로 소거 상태 영역이 관리된다. 따라서, 불휘발성 메모리 장치(400)가 소거 상태 영역을 관리하는 로드가 감소하고, 상태 정보 저장에 필요한 메모리 공간이 감소될 수 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치들(100~500) 중 하나와 동일한 구조를 가질 수 있다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치(1100)는 상술된 프로그램 방법에 따라 프로그램을 수행할 수 있다. 불휘발성 메모리 장치(1100)는 상태 읽기를 수행하고, 상태 읽기 결과에 따라 재배열을 고려하여 프로그램을 수행할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 프로그램, 소거, 소거 상태 영역의 재정의, 그리고 웨어 레벨링(wear-leveling) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 소거 상태 영역을 참조하여, 불휘발성 메모리 장치(1100)에 프로그램, 소거, 읽기 동작을 위한 커맨드(CMD), 제어 신호(CTRL), 어드레스(ADDR)를 제공한다.
컨트롤러(1200)로부터 제공되는 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 프로그램, 소거, 소거 상태 영역의 재정의, 그리고 웨어 레벨링(wear-leveling) 동작을 수행하도록 구성된다.
실시 예로서, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 상태 정보를 저장하는 상태 레지스터(1220) 및 상태 정보를 생성 또는 갱신하고, 상태 정보를 참조하여 불휘발성 메모리 장치(1100)의 소거 상태 영역을 재정의하는 상태 관리자(1210)을 포함한다.
실시 예로서, 불휘발성 메모리 장치(1100)는 상기 컨트롤러(1200)부터의 커맨드에 따라 서로 다른 레벨을 갖는 복수의 읽기 전압을 이용하여 메모리 셀 어레이(미도시)에 포함된 복수의 메모리 페이지를 읽는다. 그리고, 복수의 읽기 전압에 따른 상태 읽기 결과를 상기 컨트롤러로 출력한다. 이때, 상태 읽기 결과는 복수의 읽기 전압 중 적어도 읽은 메모리 페이지의 모든 메모리 셀이 온 셀이 되도록 하는 최소의 읽기 전압을 포함한다.
컨트롤러(1200)는 상태 읽기 결과를 참조하여, 불휘발성 메모리 장치(1100)의 소거 상태 영역을 알아낼 수 있다. 예를 들어, 상태 읽기 결과, 메모리 페이지의 모든 메모리 셀을 온 셀로 하는 최소의 읽기 전압이 제 3 읽기 전압(Vread3, 도 19 참조)인 경우, 메모리 페이지의 소거 상태 영역은 소거 상태, 제 1 또는 제 2 프로그램 상태(E0, P1, P2)의 문턱 전압 분포를 포함할 것이다. 따라서, 읽은 페이지의 소거 상태 영역은 제 3 소거 상태 영역(ESR2)인 것으로 판단될 수 있다.
컨트롤러(1200)는 알아낸 소거 상태 영역에 기초하여 상태 정보를 생성하여 상태 레지스터(1220)에 저장할 수 있다.
또는, 컨트롤러(1200)는 알아낸 소거 상태 영역에 기초하여 상태 레지스터(1220)에 저장된 상태 정보를 갱신할 수 있다.
이와 같은 실시 예에 따르면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100)의 소거 상태 영역을 잃어버린 경우에도, 새롭게 소거 상태 영역을 알아낼 수 있다.
한편, 예시적으로 컨트롤러(1200)는 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함할 수 있다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 19를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들을 형성한다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신할 수 있다.
불휘발성 메모리 칩들 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치들(100~500) 중 하나와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치(2100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.
도 19에서는 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
본 실시 예에서, 컨트롤러(2200)가 공통 채널을 통해 복수의 불휘발성 메모리 칩들과 통신하는 점을 제외하고, 컨트롤러(2200) 및 불휘발성 메모리 장치(2100)에 대한 다른 내용은 도 18에서 설명한 바와 동일하다.
도 20은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여주는 블록도이다. 도 20을 참조하면, 사용자 장치(3000)는 호스트(3100)와 SSD(3200)를 포함한다. SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리(3220), 그리고 불휘발성 메모리 장치(3230)를 포함한다.
SSD 컨트롤러(3210)는 호스트(3100)와 SSD(3200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(3210)는 호스트(3100)의 버스 포맷(Bus format)에 대응하여 SSD(3200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(3210)는 호스트(3100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(3210)는 불휘발성 메모리 장치(3230)를 액세스한다.
SSD 컨트롤러(3210)는 호스트(Host) 및 불휘발성 메모리 장치(3230)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(3210)는 불휘발성 메모리 장치(3230)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(3210)는 불휘발성 메모리 장치(3230)의 읽기, 프로그램, 소거, 소거 상태 영역의 재정의, 그리고 웨어 레벨링(wear-leveling) 동작을 제어하도록 구성된다. 컨트롤러(3210)는 불휘발성 메모리 장치(3230) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3210)는 불휘발성 메모리 장치(3230)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(3210)는 불휘발성 메모리 장치(3230)에 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(3210)는 불휘발성 메모리 장치(3230)의 소거 상태 영역을 참조하여, 불휘발성 메모리 장치(3230)에 프로그램, 소거, 읽기 동작을 위한 커맨드(CMD), 제어 신호(CTRL), 어드레스(ADDR)를 제공한다.
컨트롤러(3210)로부터 제공되는 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(3230)는 읽기, 프로그램, 소거, 소거 상태 영역의 재정의, 그리고 웨어 레벨링(wear-leveling) 동작을 수행하도록 구성된다.
실시 예로서, 컨트롤러(3210)는 불휘발성 메모리 장치(3230)의 상태 정보를 저장하는 상태 레지스터(3212) 및 상태 정보를 생성 또는 갱신하고, 상태 정보를 참조하여 불휘발성 메모리 장치(3230)의 소거 상태 영역을 재정의하는 상태 관리자(3211)을 포함한다.
실시 예로서, 불휘발성 메모리 장치(3230)는 상기 컨트롤러(3210)부터의 커맨드에 따라 서로 다른 레벨을 갖는 복수의 읽기 전압을 이용하여 메모리 셀 어레이(미도시)에 포함된 복수의 메모리 페이지를 읽는다. 그리고, 복수의 읽기 전압에 따른 상태 읽기 결과를 상기 컨트롤러로 출력한다. 이때, 상태 읽기 결과는 복수의 읽기 전압 중 적어도 읽은 메모리 페이지의 모든 메모리 셀이 온 셀이 되도록 하는 최소의 읽기 전압을 포함한다.
컨트롤러(3210)는 상태 읽기 결과를 참조하여, 불휘발성 메모리 장치(3230)의 소거 상태 영역을 알아낼 수 있다. 예를 들어, 상태 읽기 결과, 페이지의 모든 메모리 셀을 온 셀로 하는 최소의 읽기 전압이 제 3 읽기 전압(Vread3, 도 19 참조)인 경우, 메모리 페이지의 소거 상태 영역은 소거 상태, 제 1 또는 제 2 프로그램 상태(E0, P1, P2)의 문턱 전압 분포를 포함할 것이다. 따라서, 읽은 메모리 페이지의 소거 상태 영역은 제 3 소거 상태 영역(ESR2)인 것으로 판단될 수 있다.
컨트롤러(3210)는 알아낸 소거 상태 영역에 기초하여 상태 정보를 생성하여 상태 레지스터(3212)에 저장할 수 있다.
또는, 컨트롤러(3210)는 알아낸 소거 상태 영역에 기초하여 상태 레지스터(3212)에 저장된 상태 정보를 갱신할 수 있다.
호스트(3100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(3220)에는 호스트(3100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(3230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(3100)의 읽기 요청시에 불휘발성 메모리 장치(3230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(3220)는 캐시된 데이터를 직접 호스트(3100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(3100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(3200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(3100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(3220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(3220)는 대용량의 보조 기억 장치로 사용되는 SSD(3200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(3220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(3230)는 SSD(3200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(3230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(3230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(3210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(3230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다. 도 21은 본 발명의 실시 예에 따른 메모리 카드(4000)를 보여준다. 도 21을 참조하면, 메모리 카드(4000)는 불휘발성 메모리 장치(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.
불휘발성 메모리 장치(4100)는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치들(100~500) 중 하나와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치(4100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.
컨트롤러(4200)는 불휘발성 메모리 장치(4100)에 연결된다. 컨트롤러(4200)는 불휘발성 메모리 장치(4100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(4200)는 불휘발성 메모리 장치(4100)의 읽기, 프로그램, 소거, 소거 상태 영역의 재정의, 그리고 웨어 레벨링(wear-leveling) 동작을 제어하도록 구성된다. 컨트롤러(4200)는 불휘발성 메모리 장치(4100)에 인터페이스를 제공하도록 구성된다.
컨트롤러(4200)는 불휘발성 메모리 장치(4100)에 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(4200)는 불휘발성 메모리 장치(4100)의 소거 상태 영역을 참조하여, 불휘발성 메모리 장치(4100)에 프로그램, 소거, 읽기 동작을 위한 커맨드(CMD), 제어 신호(CTRL), 어드레스(ADDR)를 제공한다.
컨트롤러(4200)로부터 제공되는 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(4100)는 읽기, 프로그램, 소거, 소거 상태 영역의 재정의, 그리고 웨어 레벨링(wear-leveling) 동작을 수행하도록 구성된다.
실시 예로서, 컨트롤러(4200)는 불휘발성 메모리 장치(4100)의 상태 정보를 저장하는 상태 레지스터(4220) 및 상태 정보를 생성 또는 갱신하고, 상태 정보를 참조하여 불휘발성 메모리 장치(4100)의 소거 상태 영역을 재정의하는 상태 관리자(4210)을 포함한다.
컨트롤러(4200)가 불휘발성 메모리 장치(4100)의 상태 정보를 생성 또는 갱신하는 구체적인 방법은 위에서 설명한 바와 실질적으로 동일하다.
커넥터(4300)는 메모리 카드(4000)와 호스트를 전기적으로 연결할 수 있다.
메모리 카드(4000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다. 도 22를 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100), 램(5200, RAM, Random Access Memory), 사용자 인터페이스(5300), 모뎀(5400), 그리고 메모리 시스템(5600)을 포함한다.
메모리 시스템(5600)은 시스템 버스(5500)를 통해, 중앙처리장치(5100), 램(5200), 사용자 인터페이스(5300), 그리고 모뎀(5400)에 전기적으로 연결된다. 사용자 인터페이스(5300)를 통해 제공되거나, 중앙 처리 장치(5100)에 의해서 처리된 데이터는 메모리 시스템(5600)에 저장된다.
메모리 시스템(5600)은 불휘발성 메모리 장치(5610) 및 컨트롤러(5620)를 포함한다. 메모리 시스템(5600)은 본 발명의 실시 예들에 따른 메모리 시스템들(1000, 2000), 메모리 카드(3000), 또는 솔리드 스테이트 드라이브(4000)일 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한 각 실시 예는 여러 가지 형태로 변형될 수 있다. 또한, 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300, 400; 불휘발성 메모리 장치
110, 210, 310, 410; 메모리 셀 어레이
120, 220, 320, 420; 행 디코더
130, 230, 330, 430; 페이지 버퍼
140, 240, 340, 440; 제어 로직
150, 250, 350; 전압 생성기
BLK1~BLKz; 메모리 블록들
111; 기판 112, 112a; 절연 물질들
PL, PLa, PLb; 필라들 114, 114a, 114b; 채널막들
115, 115a, 115b; 내부 물질들 116; 정보 저장막들
117~119; 제 1 내지 제 3 서브 절연막들
CM1~CM8; 제 1 내지 제 8 도전 물질들
CT; 셀 트랜지스터들 WL Cut; 워드 라인 컷
CSR; 공통 소스 영역들 30; 드레인들
BL, BL1, BL2; 비트 라인들 CS11, CS12, CS21, CS22; 셀 스트링들
GST, GSTa, GSTb; 접지 선택 트랜지스터들
GSL, GSL1, GSL2; 접지 선택 라인 MC1~MC6; 메모리 셀들
WL1~WL6; 워드 라인들 CSL; 공통 소스 라인
SST, SSTa, SSTb; 스트링 선택 트랜지스터들
SSL1, SSL2, SSL1a, SSL1b, SSL2a, SSL2b; 스트링 선택 라인들
BLKa1~BLK7; 등가 회로들 IM; 절연 물질들
CMU1~CMU8; 상부 도전 물질들
CMD1a, CMD1b, CMD2~CMD4; 하부 도전 물질들
PLU; 상부 필라들 PLD; 하부 필라들
D; 다이오드들
1000, 2000; 메모리 시스템 3000; 솔리드 스테이트 드라이브
4000; 메모리 카드 5000; 컴퓨팅 시스템

Claims (20)

  1. 플래시 메모리 장치의 제어 방법에 있어서:
    선택 메모리 셀들에 대한 제 1 프로그램 동작을 수행하는 단계;
    상기 제 1 프로그램 동작에 의해 프로그램된 선택 메모리 셀들을 소거 상태로 재정의(redefine)하는 단계; 및
    소거 동작 없이 상기 프로그램된 선택 메모리 셀들에 대한 제 2 프로그램 동작을 수행하는 단계를 포함하는 플래시 메모리 장치의 제어 방법.
  2. 제 1 항에 있어서,
    상기 소거 상태로 재정의하는 단계에서는, 상기 프로그램된 선택 메모리 셀들이 소거 상태로 읽히도록, 읽기 전압 레벨이 변경되는 플래시 메모리 장치의 제어 방법.
  3. 제 2 항에 있어서,
    상기 제 2 프로그램 동작의 프로그램 검증 레벨은 상기 제 1 프로그램 동작의 검증 레벨과 다른 플래시 메모리 장치의 제어 방법.
  4. 제 3 항에 있어서,
    상기 제 2 프로그램 동작의 프로그램 검증 레벨은 상기 제 1 프로그램 동작의 검증 레벨보다 높은 플래시 메모리 장치의 제어 방법.
  5. 불휘발성 메모리 장치의 제어 방법에 있어서,
    제 1 메모리 셀에 데이터를 프로그램하는 단계;
    상기 제 1 메모리 셀에 프로그램된 데이터를 제 2 메모리 셀에 마이그레이션(migration)하는 단계;
    상기 마이그레이션 후, 상기 제 1 메모리 셀의 소거 상태 영역을 재정의(redefine)하는 단계; 및
    상기 소거 상태 영역이 재정의된 후, 새로운 데이터를 상기 제 1 메모리 셀에 프로그램하는 단계를 포함하는 제어 방법.
  6. 제 5 항에 있어서,
    상기 소거 상태 영역을 재정의하는 단계는, 상기 제 1 메모리 셀의 프로그램된 상태에 따라, 상기 소거 상태 영역을 확장 또는 축소하는 제어 방법.
  7. 제 6 항에 있어서,
    상기 소거 상태 영역을 재정의하는 단계는,
    상기 제 1 메모리 셀의 소거와 함께 상기 소거 상태 영역을 초기화하는 단계를 포함하는 제어 방법.
  8. 제 6 항에 있어서,
    상기 소거 상태 영역을 재정의하는 단계는,
    상기 제 1 메모리 셀이 소거 상태로 읽히도록 상기 소거 상태 영역을 확장하는 단계를 포함하는 제어 방법.
  9. 제 5 항에 있어서,
    상기 새로운 데이터를 상기 제 1 메모리 셀에 프로그램하는 단계는,
    상기 재정의된 소거 상태 영역에 따라 프로그램 전압 레벨을 달리하여, 상기 새로운 데이터를 프로그램하는 단계를 포함하는 제어 방법.
  10. 제 5 항에 있어서,
    상기 새로운 데이터를 상기 제 1 메모리 셀에 프로그램하는 단계는,
    상기 재정의된 소거 상태 영역에 따라 검증 전압 레벨을 달리하여, 상기 제 1 메모리 셀의 프로그램 상태를 검증하는 단계를 더 포함하는 제어 방법.
  11. 제 5 항에 있어서,
    상기 재정의된 소거 상태 영역에 따라 읽기 전압 레벨을 달리하여, 상기 제 1 메모리 셀로부터 상기 새로운 데이터를 읽어내는 단계를 더 포함하는 제어 방법.
  12. 제 5 항에 있어서,
    상기 제 1 메모리 셀은 상기 불휘발성 메모리 장치의 버퍼 메모리 셀이고,
    상기 제 2 메모리 셀은 상기 불휘발성 메모리 장치의 주 메모리 셀인 제어 방법.
  13. 불휘발성 메모리 장치의 제어 방법에 있어서,
    메모리 셀 어레이에 데이터를 프로그램하는 단계;
    상기 데이터에 대한 업데이트 요청을 수신하는 단계;
    상기 업데이트 요청에 따라, 상기 데이터가 프로그램된 적어도 하나의 메모리 셀의 소거 상태 영역을 재정의(redefine)하는 단계; 및
    상기 소거 상태 영역이 재정의된 후, 상기 업데이트 데이터를 상기 메모리 셀에 프로그램하는 단계를 포함하는 제어 방법.
  14. 제 13 항에 있어서,
    상기 소거 상태 영역을 재정의하는 단계는,
    상기 적어도 하나의 메모리 셀이 소거 상태로 읽히도록, 상기 소거 상태 영역을 확장하는 단계를 포함하는 제어 방법.
  15. 제 13 항에 있어서,
    상기 데이터는 상기 메모리 셀 어레이의 메타 메모리 영역에 프로그램되고,
    상기 데이터는 메타 데이터인 제어 방법.
  16. 복수의 메모리 페이지를 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 비트 라인들과 연결되는 페이지 버퍼;
    워드 라인들 및 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더; 및
    상기 메모리 셀 어레이에 데이터를 프로그램하도록 상기 페이지 버퍼 또는 상기 행 디코더를 제어하는 제어 로직을 포함하되,
    상기 제어 로직은 상기 복수의 메모리 페이지 중 데이터가 프로그램된 선택 메모리 페이지의 각 메모리 셀들이 소거 상태로 읽히도록, 상기 선택 메모리 페이지의 소거 상태 영역을 미리 정해진 복수의 영역 중 어느 하나로 재정의(redefine)하는 불휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 로직은 상기 소거 상태 영역을 나타내는 상태 정보를 참조하여, 상기 소거 상태 영역을 재정의하는 불휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 상태 정보를 생성 또는 갱신하기 위해 서로 다른 레벨을 갖는 복수의 읽기 전압을 이용하여 상기 선택 메모리 페이지를 읽되,
    상기 선택 메모리 페이지의 모든 메모리 셀이 온 셀이 되도록 하는 최소의 읽기 전압에 따라, 상기 상태 정보를 생성 또는 갱신하는 불휘발성 메모리 장치.
  19. 제 17 항에 있어서,
    상기 상태 정보는 상기 제어 로직에 포함된 상태 레지스터 또는 상기 메모리 셀 어레이의 메타 영역에 저장되는 불휘발성 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제어 로직은 상기 소거 상태 영역을 재정의한 후, 상기 선택 메모리 페이지에 새로운 데이터가 프로그램되도록 상기 페이지 버퍼 또는 상기 행 디코더를 제어하는 불휘발성 메모리 장치.
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