KR102609177B1 - 불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 시스템은 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 메모리 셀들을 포함하고, 메모리 셀들 각각은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나의 상태를 갖는다. 동작 방법은 외부 장치로부터 물리적 소거 커맨드를 수신하는 단계 및 수신된 물리적 소거 커맨드에 응답하여, 메모리 블록들 중 적어도 하나의 메모리 블록의 메모리 셀들 중 제1 메모리 셀들이 소거 상태와 다른 빠른 소거 상태를 갖도록 적어도 하나의 메모리 블록에 대한 빠른 소거 동작을 수행하는 단계를 포함한다.

Description

불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법{OPERATION METHOD OF NONVOLATILE MEMORY SYSTEM AND OPERATION METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치 중 하나인 플래시 메모리는 대용량 저장 매체로써 널리 사용되고 있다. 일반적인 하드 디스크는 덮어쓰기가 가능한 반면에, 플래시 메모리는 일반적으로 소거 후 쓰기 특성을 갖는다. 이러한 플래시 메모리의 물리적 특성 때문에, 플래시 메모리를 효율적으로 관리하기 위한 다양한 기법들이 개발되고 있다. 일 예로서, 플래시 메모리 장치 또는 시스템은 호스트로부터의 논리적 어드레스 및 플래시 메모리의 물리적 어드레스의 맵핑 정보를 기반으로 데이터를 관리한다. 호스트로부터 데이터가 삭제된 경우, 이러한 맵핑 정보를 제거함으로써, 유효한 데이터 또는 저장 영역을 관리할 수 있다.
플래시 메모리 장치 또는 시스템에서 사용되는 표준 프로토콜은 플래시 메모리에 저장된 데이터를 물리적으로 소거하기 위한 특정 커맨드(예를 들어, Sanitize 커맨드, Secure Erase 커맨드 등)를 정의하고 있다. 이러한 특정 커맨드에 응답하여, 플래시 메모리는 상술된 바와 달리, 저장된 데이터를 물리적으로 또는 실제로 소거한다. 최근에는 플래시 메모리 장치 또는 시스템의 저장 용량이 증가됨에 따라, 이러한 물리적인 소거 동작에 의한 시간이 증가되고, 이로 인하여, 시스템의 성능이 하락하는 문제점이 발생하고 있다.
본 발명은 위에서 설명한 기술적 과제를 해결하기 위한 것으로, 본 발명은 외부 장치로부터의 물리적 소거 커맨드에 응답하여 빠른 소거 동작 및 빠른 프로그램 동작을 수행하는 불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나의 상태를 갖는다. 상기 불휘발성 메모리 시스템의 동작 방법은 외부 장치로부터 물리적 소거 커맨드를 수신하는 단계, 및 상기 수신된 물리적 소거 커맨드에 응답하여, 상기 메모리 블록들 중 적어도 하나의 메모리 블록의 메모리 셀들 중 제1 메모리 셀들이 상기 소거 상태와 다른 빠른 소거 상태를 갖도록 상기 적어도 하나의 메모리 블록에 대한 빠른 소거 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 메모리 블록들을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 불휘발성 메모리 시스템의 동작 방법은 외부 장치로부터 물리적 소거 커맨드를 수신하는 단계, 상기 수신된 물리적 소거 커맨드에 응답하여, 메모리 블록들 중 제1 메모리 블록들에 대하여 제1 소거 동작을 수행하는 단계, 상기 외부 장치로부터 쓰기 커맨드를 수신하는 단계, 상기 수신된 쓰기 커맨드에 응답하여, 제1 소거 동작과 다른 제2 소거 동작을 상기 메모리 블록들 중 제2 메모리 블록들에 대하여 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 블록들을 포함한다. 상기 불휘발성 메모리 장치의 동작 방법은 외부 장치의 제어에 따라 상기 메모리 블록들 중 적어도 하나의 메모리 블록에 대한 제1 소거 동작을 수행하는 단계, 상기 제1 소거 동작이 완료된 이후에, 상기 외부 장치의 제어에 따라 상기 적어도 하나의 메모리 블록에 대한 제1 프로그램 동작을 수행하는 단계, 상기 제1 프로그램 동작이 수행된 이후에, 상기 외부 장치의 제어에 따라, 상기 제1 소거 동작과 다른 제2 소거 동작을 상기 적어도 하나의 메모리 블록에 대하여 수행하는 단계, 및 상기 제2 소거 동작이 완료된 이후에, 상기 외부 장치의 제어에 따라, 상기 적어도 하나의 메모리 블록의 메모리 셀들 중 일부 메모리 셀들에 대하여 제2 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 외부 장치로부터의 물리적 소거 커맨드에 응답하여, 빠른 소거 동작 및 빠른 프로그램 동작을 수행할 수 있다. 본 발명의 실시 예에 따르면, 향상된 성능을 갖는 불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 사용자 시스템의 소프트웨어 계층을 예시적으로 보여주는 블록도이다.
도 3은 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 4는 도 1의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 5는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 하나의 메모리 블록을 예시적으로 보여주는 회로도이다.
도 6은 도 1의 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 7 내지 도 9는 도 6의 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 11은 도 10의 동작을 설명하기 위한 메모리 셀들의 문턱 전압 산포도이다.
도 12는 빠른 소거 동작의 예들을 예시적으로 보여주는 도면들이다.
도 13은 빠른 프로그램 동작을 설명하기 위한 그래프이다.
도 14는 불휘발성 메모리 장치의 다른 예를 보여주는 블록도이다.
도 15는 본 발명에 따른 메모리 블록의 3차원 구조를 보여주는 회로도이다.
도 16은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 호스트(11) 및 불휘발성 메모리 시스템(100)을 포함한다. 예시적으로, 사용자 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.
호스트(11)는 사용자 시스템(10)의 제반 동작을 제어할 수 있다. 예시적으로, 호스트(11)는 중앙 처리 유닛(CPU; Central Processing Unit), 애플리케이션 프로세서 등을 포함할 수 있다. 호스트(11)는 불휘발성 메모리 시스템(100)으로 커맨드(cmd) 및 어드레스(addr)를 제공할 수 있다. 호스트(11)는 불휘발성 메모리 시스템(100)과 데이터(DATA)를 주고 받을 수 있다.
불휘발성 메모리 시스템(100)은 호스트(11)로부터의 커맨드(cmd) 및 어드레스(addr)에 응답하여, 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 출력할 수 있다. 불휘발성 메모리 시스템(100) 및 호스트(11)는 미리 정해진 통신 규약에 따라 서로 통신할 수 있다. 예시적으로, 미리 정해진 통신 규약은 DDR(Double Data Rate), USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 인터페이스들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 예시적으로, 불휘발성 메모리 시스템(100)은 USB 메모리, 메모리 카드, SSD(Solid State Drive) 등과 같은 대용량 저장 장치, 대용량 저장 매체 등으로 구현될 수 있다.
메모리 컨트롤러(110)는 호스트(11)로부터의 커맨드(cmd) 및 어드레스(addr)에 응답하여, 불휘발성 메모리 장치(120)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 전송하고, 불휘발성 메모리 장치(120)와 데이터(DATA)를 주고 받을 수 있다. 예시적으로, 호스트(11)로부터 제공되는 커맨드(cmd) 및 어드레스(addr)는 호스트(11) 및 메모리 컨트롤러(110) 사이의 미리 정해진 통신 규약에 근거한 신호일 수 있다. 불휘발성 메모리 장치(120)로 제공되는 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 사이의 미리 정해진 통신 규약(예를 들어, 플래시 인터페이스)에 근거한 신호일 수 있다.
불휘발성 메모리 장치(120)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 하나의 데이터 비트를 저장하는 SLC 또는 적어도 둘 이상의 데이터 비트들을 저장하는 MLC일 수 있다. 이하에서, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리 장치인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리 또는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM), TRAM(Thyristor RAM)와 같은 불휘발성 메모리를 포함할 수 있다.
예시적으로, 호스트(11)로부터 제공되는 어드레스(addr)는 논리적 어드레스이고, 메모리 컨트롤러(110)로부터 제공되는 어드레스(ADDR)는 물리적 어드레스일 수 있다. 메모리 컨트롤러(110)는 호스트(11)로부터의 논리적 어드레스(addr)를 물리적 어드레스(ADDR)로 변환하거나 또는 그 반대의 변환 동작을 수행할 수 있다. 상술된 변환 동작은 플래시 변환 계층(FTL; Flash Translation Layer)에 의해 수행되며, 맵핑 테이블로써 관리될 수 있다.
예시적으로, 메모리 컨트롤러(110)는 호스트(11)의 제어에 따라 소거 동작을 수행할 수 있다. 예시적으로, 소거 동작은 불휘발성 메모리 장치(120)에 저장된 데이터를 직접 소거하는 물리적 소거 동작 또는 상술된 맵핑 테이블의 맵핑 정보를 제거하는 논리적 소거 동작을 포함할 수 있다. 예시적으로, 물리적 소거 동작은 선택된 메모리 블록에 저장된 데이터가 독출되지 않도록, 선택된 메모리 블록에 저장된 데이터를 실제로 또는 물리적으로 삭제하는 동작을 가리킨다. 즉, 논리적으로 소거된 데이터는 불휘발성 메모리 장치(120)에 데이터가 실제로 존재하기 때문에, 불휘발성 메모리 장치(120)로부터 독출될 수 있으나, 물리적으로 소거된 데이터는 불휘발성 메모리 장치(120)에서 물리적으로 소거되었으므로, 불휘발성 메모리 장치(120)로부터 독출될 수 없을 것이다.
예시적으로, 메모리 컨트롤러(110)는 호스트(11)로부터의 특정 소거 커맨드에 응답하여, 물리적 소거 동작 또는 논리적 소거 동작을 수행할 수 있다. 예시적으로, 특정 소거 커맨드는 Sanitize 커맨드, Secure 커맨드, TRIM 커맨드, 삭제 커맨드, 언맵 커맨드 등과 같은 소거 커맨드들을 포함할 수 있다. 상술된 커맨드 타입에 따라, 메모리 컨트롤러(110)는 논리적 소거 동작 또는 물리적 소거 동작을 수행할 수 있다.
이하에서, 간결한 설명을 위하여, 메모리 컨트롤러(110)는 호스트(11)로부터의 물리적 소거 커맨드를 수신하고, 수신된 물리적 소거 커맨드에 응답하여 물리적 소거 동작을 수행하는 것으로 가정한다. 예시적으로, 물리적 소거 커맨드는 Sanitize 커맨드, Secure 커맨드와 같이 특정 통신 규약에 근거하여 미리 정해진 커맨드, 또는 제조사 커맨드, 또는 커맨드들의 조합일 수 있다.
본 발명에 따른 메모리 컨트롤러(110)는 호스트(11)로부터의 물리적 소거 커맨드에 응답하여, 불휘발성 메모리 장치(120)의 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 물리적 소거 동작을 수행할 수 있다. 이 때, 물리적 소거 동작은 일반적인 물리적 소거 동작과 다른 빠른 소거 동작 및 빠른 프로그램 동작을 포함할 수 있다.
예를 들어, 일반적인 물리적 소거 동작은, 선택된 메모리 블록의 메모리 셀들이 소거 상태를 갖도록, 선택된 메모리 블록을 소거하는 동작을 가리킬 수 있다. 이와 달리, 빠른 소거 동작은 선택된 메모리 블록들의 메모리 셀들이 소거 상태가 아닌 다른 문턱 전압 상태를 갖도록, 선택된 메모리 블록을 소거하는 동작을 가리킬 수 있다. 이 때, 다른 문턱 전압 상태는 소거 상태보다 높은 문턱 전압을 가질 것이다.
빠른 프로그램 동작은, 일반적인 프로그램 동작과 달리, 선택된 메모리 블록의 메모리 셀들을 빠른 프로그램 상태를 갖도록 프로그램하는 동작을 가리킬 수 있다. 빠른 프로그램 상태는 정상적으로 프로그램된 프로그램 상태들과 다른 프로그램 상태를 가질 수 있다. 예시적으로, 빠른 소거 동작은 일반적인 소거 동작보다 빠르게 수행될 수 있다. 및 빠른 프로그램 동작은 일반적인 프로그램 동작보다 빠르게 수행될 수 있다. 빠른 소거 동작 및 빠른 프로그램 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
상술된 바와 같이, 본 발명에 따른 메모리 컨트롤러(110)는 호스트(11)로부터의 물리적 소거 커맨드에 응답하여, 빠른 소거 동작 및 빠른 프로그램 동작을 수행함으로써, 선택된 메모리 블록에 저장된 데이터를 빠르게 소거할 수 있다. 또한, 선택된 메모리 블록에 데이터가 실제로 삭제됨으로써, 선택된 메모리 블록으로부터 데이터가 독출되지 않을 것이다. 즉, 호스트(11)의 물리적 소거 커맨드에 대한 요구 조건을 만족시킬 수 있다. 결과적으로, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 2는 도 1의 사용자 시스템의 소프트웨어 계층을 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 사용자 시스템(10)의 소프트웨어 계층은 애플리케이션(12), 파일 시스템(13), 및 FTL(111)을 포함할 수 있다. 애플리케이션(12) 및 파일 시스템(13)은 호스트(11) 상에서 구동되는 소프트웨어 계층일 수 있다. 애플리케이션(101)은 외부 장치에서 구동되는 다양한 응용 프로그램들을 가리킨다.
파일 시스템(13)은 애플리케이션(12)에 의해 사용되는 파일 또는 데이터를 불휘발성 메모리 장치(120)에 저장할 경우, 이를 조직화하는 역할을 수행한다. 예를 들어, 파일 시스템(13)은 파일 또는 데이터의 논리적 어드레스(addr)를 불휘발성 메모리 시스템(100)으로 제공할 수 있다. 예시적으로, 파일 시스템(13)은 외부 장치의 운영 체제(OS; Operating System)에 따라 다른 형태를 가질 수 있다. 예시적으로 파일 시스템(103)은 FAT(File Allocation Table), FAT32, NTFS(NT File System), HFS(Hierarchical File System), JSF2(Journaled File System2), XFS, ODS-5(On-Disk Structure-5), UDF, ZFS, UFS(Unix File System), ext2, ext3, ext4, ReiserFS, Reiser4, ISO 9660, Gnome VFS, BFS, 또는 WinFS 등을 포함할 수 있다.
FTL(111)은 불휘발성 메모리 장치(120)가 효율적으로 사용될 수 있도록, 호스트(11) 및 불휘발성 메모리 장치(120) 사이의 인터페이스를 제공할 수 있다. 예를 들어, FTL(111)은, 앞서 설명된 바와 같이, 논리적 어드레스(addr) 및 물리적 어드레스(ADDR) 사이의 변환 동작을 수행할 수 있다. FTL(111)은 이러한 어드레스 변환 동작을 맵핑 테이블을 통해 관리한다. 예시적으로, FTL(111)은 가비지 컬렉션(GC), 웨어 레벨링(Wareleveling) 등과 같은 동작을 수행할 수 있다.
도 3은 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 메모리 컨트롤러(110)는 프로세서(112), SRAM(113), ROM(114), 호스트 인터페이스(115), 및 플래시 인터페이스(116)를 포함한다.
프로세서(112)는 메모리 컨트롤러(110)의 제반 동작을 수행할 수 있다. SRAM(113)은 메모리 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로써 사용될 수 있다. 예시적으로, 상술된 FTL(111)은 소프트웨어 형태로 제공되며, SRAM(113)에 저장될 수 있다. SRAM(113)에 저장된 FTL(111)은 프로세서(112)에 의해 구동될 수 있다. ROM(114)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(115)를 통해 호스트(11)와 통신할 수 있다. 호스트 인터페이스(115)는 도 1을 참조하여 설명된 다양한 통신 규약들에 기반된 인터페이스들을 포함할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(116)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다.
도 4는 도 1의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 4를 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 및 전압 발생 회로(123), 페이지 버퍼(124), 및 입출력 회로(125)를 포함한다.
메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 워드라인들(WL)을 통해 각각 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트 데이터를 저장하는 SLC(single level cell)이거나 또는 적어도 2-비트 이상의 데이터를 저장하는 MLC(multi level cell)일 수 있다.
어드레스 디코더(122)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(121)와 연결될 수 있다. 어드레스 디코더(122)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(122)는 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스를 기반으로 워드라인들(WL) 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(122)는 선택된 워드라인의 전압을 제어할 수 있다.
제어 로직 및 전압 발생 회로(123)는 메모리 컨트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여, 어드레스 디코더(122), 페이지 버퍼(124), 및 입출력 회로(125)를 제어할 수 있다.
제어 로직 및 전압 발생 회로(123)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(123)는 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 프로그램 검증 전압들, 복수의 소거 전압들, 복수의 워드라인 소거 전압들, 복수의 소거 검증 전압들 등과 같은 다양한 전압들을 생성할 수 있다. 예시적으로, 제어 로직 및 전압 발생 회로(123)는 소거 전압(VE)을 생성하고, 생성된 소거 전압(VE) 또는 빠른 소거 전압(VFE)을 메모리 셀 어레이(121)의 기판(미도시)으로 제공할 수 있다. 예시적으로, 소거 전압(VE)은 일반 소거 동작에서 기판으로 인가되는 전압을 가리키고, 빠른 소거 전압(VFE)은 빠른 소거 동작에서 기판으로 인가되는 전압을 가리킨다.
페이지 버퍼(124)는 비트라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 페이지 버퍼(124)는 메모리 셀 어레이(121)에 저장될 데이터 또는 메모리 셀 어레이(121)로부터 읽은 데이터를 임시 저장할 수 있다.
입출력 회로(125)는 페이지 버퍼(124)와 데이터 라인들(DL)을 통해 연결되고, 데이터 라인들(DL)을 통해 페이지 버퍼(125)와 데이터(DATA)를 주고 받을 수 있다. 입출력 회로(125)는 제어 로직 및 전압 발생 회로(123)의 제어에 따라 메모리 컨트롤러(110)로 데이터(DATA)를 전송하거나 또는 메모리 컨트롤러(110)로부터 데이터(DATA)를 수신할 수 있다.
도 5는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 하나의 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적으로, 도 5를 참조하여, 하나의 메모리 블록(BLK)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또한 도 5의 메모리 블록(BLK)과 유사한 구조를 가질 수 있다.
도 5를 참조하면, 메모리 블록(BLK)은 복수의 스트링들(STR)을 포함한다. 복수의 스트링들(STR) 각각은 복수의 메모리 셀들(MC1~MC8), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터(GST)는 직렬로 연결되고, 스트링 선택 트랜지스터(SST)의 일단은 비트라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)의 일단은 공통 소스 라인(CSL)과 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결되고, 복수의 메모리 셀들(MC1~MC8)은 복수의 워드라인들(WL1~WL8)과 각각 연결된다.
도 5에 도시된 메모리 블록(BLK)은 예시적인 것이며, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 메모리 블록(BLK)의 스트링들(STR) 각각은 더미 스트링 선택 트랜지스터, 더미 접지 선택 트랜지스터를 더 포함하거나 또는 복수의 메모리 셀들(MC1~MC8) 이외의 다른 메모리 셀들을 더 포함할 수 있다. 또는 메모리 블록(BLK)은 기판과 수직한 방향으로 적층된 3차원 메모리 구조를 포함할 수 있다.
도 6은 도 1의 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다. 도 1 및 도 6을 참조하면, 메모리 컨트롤러(110)는 호스트(11)로부터 쓰기 커맨드를 수신할 수 있다. 예를 들어, 호스트(11)는 불휘발성 메모리 시스템(100)에 데이터를 저장하기 위하여, 쓰기 커맨드(cmd) 및 어드레스(addr)를 불휘발성 메모리 시스템(100)으로 제공할 수 있다.
S12 단계에서, 메모리 컨트롤러(110)는 메모리 블록(BLK)에 대한 일반 소거 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 소거-후-쓰기(write-after-erase) 특성을 갖는다. 즉, 불휘발성 메모리 장치(120)에 데이터를 기입하기 위하여, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 선택된 메모리 블록(BLK)을 소거한 이후에, 소거된 메모리 블록(BLK)에 데이터를 프로그램한다. 불휘발성메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 메모리 블록(BLK)의 메모리 셀들이 소거 상태(E)를 갖도록 메모리 블록(BLK)에 대한 일반 소거 동작을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 상술된 일반 소거 동작을 위한 일반 소거 커맨드를 불휘발성 메모리 장치(120)로 제공하고, 불휘발성 메모리 장치는 일반 소거 커맨드에 응답하여, 상술된 일반 소거 동작을 수행할 수 있다. 일반 소거 커맨드는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 사이의 인터페이스에 의해 미리 정의된 신호일 수 있다.
S13 단계에서, 메모리 컨트롤러(110)는 선택된 메모리 블록(BLK)에 일반 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 메모리 블록(BLK)의 메모리 셀들 중 일부 메모리 셀들에 대한 일반 프로그램 동작을 수행할 수 있다. 이 때, 일부 메모리 셀들은 소거 상태(E) 또는 특정 프로그램 상태를 갖는 메모리 셀들일 수 있다. 즉, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 메모리 블록(BLK)의 메모리 셀들 중 하나의 워드라인(즉, 선택된 워드라인)과 연결된 메모리 셀들 각각이 소거 상태(E) 및 제1 내지 제7 프로그램 상태들 중 어느 하나의 상태를 갖도록 프로그램할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 상술된 일반 프로그램 동작을 위한 일반 프로그램 커맨드를 불휘발성 메모리 장치(120)로 제공하고, 불휘발성 메모리 장치는 일반 소거 커맨드에 응답하여, 상술된 일반 프로그램 동작을 수행할 수 있다. 일반 프로그램 커맨드는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 사이의 인터페이스에 의해 미리 정의된 신호일 수 있다.
예시적으로, S12 단계의 동작은 메모리 블록(BLK)의 상태에 따라 생략될 수 있다. 예를 들어, 메모리 블록(BLK)의 메모리 셀들 중 선택된 워드라인과 연결된 메모리 셀들이 소거 상태(E)를 갖는 경우, S12 단계의 일반 소거 동작은 생략될 수 있다.
도 7 내지 도 9는 도 6의 동작을 설명하기 위한 도면들이다. 예시적으로, 도 7 내지 도 9를 참조하여, 일반 소거 동작 및 일반 프로그램 동작이 설명된다. 도 7의 그래프들의 X축들은 문턱 전압(Vth)을 가리키고, Y축들은 메모리 셀들의 개수를 가리킨다. 도 8 및 도 9의 X축들은 시간을 가리키고, Y축들은 전압 레벨을 가리킨다. 간결한 설명을 위하여, 메모리 블록(BLK)은 프로그램 동작을 위하여 선택된 메모리 블록인 것으로 가정한다. 또한, 메모리 셀들 각각은 3-비트의 데이터를 저장하는 TLC인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 및 도 6 내지 도 9를 참조하면, 메모리 컨트롤러(110)는 쓰기 커맨드(cmd)에 응답하여, 메모리 블록(BLK)에 대한 일반 소거 동작을 수행할 수 있다. 예를 들어, 메모리 블록(BLK)의 메모리 셀들 각각은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있다. 메모리 컨트롤러(110)는 메모리 블록(BLK)의 메모리 셀들이 소거 상태(E)를 갖도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
예시적으로, 일반 소거 동작은 도 8에 도시된 바와 같이, ISPE(incremental step pulse erasing) 방식으로 수행될 수 있다. 즉, 일반 소거 동작은 복수의 소거 루프들(ERS1~ERSn)을 포함할 수 있다. 복수의 소거 루프들(1st ERS~nth ERS) 각각은 기판으로 소거 전압들(VE1~VEn)을 인가하고, 이후에, 워드라인들로 소거 검증 전압(Vv_E)을 인가하는 단계들을 포함한다.
좀 더 상세한 예로서, 제1 소거 루프(ERS1)에서, 제1 소거 전압(VE1)이 기판으로 인가된다. 이 때, 메모리 블록(BLK)과 연결된 워드라인들로 워드라인 소거 전압(VWE)이 인간된다. 예시적으로, 워드라인 소거 전압(VWE)은 미리 정해진 레벨일 수 있다. 예시적으로, 워드라인 소거 전압은 워드라인의 물리적 위치, 메모리 셀들의 프로그램 또는 소거 속도 또는 물리적 특성에 따라 서로 다를 수 있다.
이 후에, 메모리 블록(BLK)과 연결된 워드라인들(WL1~WL8)로 소거 검증 전압(Vv_E)이 인가된다. 예시적으로 소거 검증 전압(Vv_E)은 소거 상태(E)의 문턱 전압 산포의 상한 값일 수 있다. 불휘발성 메모리 장치(120)는 메모리 블록(BLK)과 연결된 워드라인들(WL1~WL8)에 소거 검증 전압(Vv_E)을 인가함으로써, 메모리 블록(BLK)의 소거 상태를 검증할 수 있다.
메모리 블록(BLK)이 소거된 경우, 일반 소거 동작이 종료되며, 다음 소거 루프들이 수행되지 않는다. 메모리 블록(BLK)이 소거되지 않은 경우, 다음 소거 루프(즉, 제2 소거 루프(ERS2))가 수행된다. 제2 소거 루프(ERS2)에서, 기판으로 제2 소거 전압(VE2)이 인가되고, 이후에, 워드라인들(WL1~WL8)로 소거 검증 전압(Vv_E)이 인가된다. 예시적으로, 제2 소거 전압(VE2)은 제1 소거 전압(VE1)보다 소정의 레벨만큼 높을 수 있다. 다시 말해서, 소거 루프들이 수행됨에 따라 인가되는 소거 전압(VE)이 소정의 레벨만큼씩 증가될 수 있다. 상술된 소거 루프들을 반복 수행함으로써, 메모리 블록(BLK)의 메모리 셀들은 소거 상태(E)를 가질 수 있다.
메모리 블록(BLK)에 대한 일반 소거 동작이 완료된 이후에, 메모리 컨트롤러(110)는 메모리 블록(BLK)의 메모리 셀들 중 일부 메모리 셀들(예를 들어, 선택된 워드라인과 연결된 메모리 셀들)에 대한 일반 프로그램 동작을 수행할 수 있다.
예를 들어, 메모리 컨트롤러(110)는, 메모리 블록(BLK)의 메모리 셀들 중 하나의 워드라인(즉, 선택된 워드라인)과 연결된 메모리 셀들 각각이 소거 상태(E) 및 제1 내지 제7 프로그램 상태들 중 어느 하나의 상태를 갖도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
예시적으로, 일반 프로그램 동작은 일반적인 ISPP(incremental step pulse programming) 방식으로 수행될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 일반 프로그램 동작시, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라, 복수의 프로그램 루프들(PGM1~PGMk)을 수행할 수 있다.
제1 프로그램 루프(PGM1)에서, 불휘발성 메모리 장치(120)는 선택된 워드라인으로 제1 프로그램 전압(VPGM1)을 인가하고, 비선택된 워드라인으로 패스 전압(VPASS)을 인가하여 선택된 워드라인과 연결된 메모리 셀들의 문턱 전압을 변경시킬 수 있다. 이후, 불휘발성 메모리 장치(120)는 선택된 워드라인으로 제1 내지 제7 검증 전압들(Vv_1~Vv_7)을 인가하고, 비선택된 워드라인으로 패스 전압(VPASS)을 인가하여, 선택된 워드라인과 연결된 메모리 셀들의 프로그램 상태를 검증할 수 있다. 제1 내지 제7 검증 전압들(Vv_1~Vv_7)은 도 7에 도시된 바와 같이, 제1 내지 제7 프로그램 상태들(P1~P7)을 각각 검증하기 위한 검증 전압일 수 있다.
메모리 셀들이 정상적으로 프로그램되지 않은 경우, 불휘발성 메모리 장치(120)는 제2 프로그램 루프(PGM2)를 수행한다. 제2 프로그램 루프(PGM2)에서, 불휘발성 메모리 장치(120)는 선택된 워드라인으로 제2 프로그램 전압(VPGM2)을 인가하고, 비선택된 워드라인들로 패스 전압(VPASS)을 인가한다. 이 때, 제2 프로그램 전압(VPGM2)은 제1 프로그램 전압(VPGM1)보다 소정의 레벨만큼 높을 것이다. 이 후, 불휘발성 메모리 장치(120)는 선택된 워드라인으로 제1 내지 제7 검증 전압들(Vv_1~Vv_7)을 인가하고, 비선택된 워드라인으로 패스 전압(VPASS)을 인가할 수 있다.
불휘발성 메모리 장치(120)는 상술된 바와 유사한 방식으로 제1 내지 제k 프로그램 루프들(PGM1~PGMk)을 수행할 수 있다. 예시적으로, 제1 내지 제k 프로그램 루프들(PGM1~PGMk)을 수행하는 도중에, 메모리 셀들에 대한 프로그램 검증이 완료된 경우, 일반 프로그램 동작이 종료될 수 있다.
상술된 바와 같이, 메모리 컨트롤러(110)는 호스트(11)로부터의 쓰기 커맨드에 응답하여, 일반 소거 동작 및 일반 프로그램 동작을 수행할 수 있다. 일반 소거 동작은 선택된 메모리 블록(BLK)의 메모리 셀들이 소거 상태(E)를 갖도록 하는 동작을 가리키고, 일반 프로그램 동작은 메모리 블록(BLK)의 메모리 셀들 중 일부 메모리 셀들(즉, 선택된 워드라인과 연결된 메모리 셀들)이 복수의 프로그램 상태들을 갖도록 하는 동작을 가리킨다. 상술된 바와 같이, 일반 소거 동작은 복수의 소거 루프들을 포함하고, 일반 프로그램 동작은 복수의 프로그램 루프들을 포함할 것이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다. 이하에서, 물리적 소거 커맨드에 의해 선택된 메모리 블록은 도 5를 참조하여 설명된 메모리 블록(BLK)인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
또한, 본 발명의 특징을 명확하게 설명하기 위하여, 본 발명에 따른 빠른 소거 및 빠른 프로그램 동작은 앞서 설명된 일반 소거 동작 및 일반 프로그램 동작과 비교하여 설명된다.
도 1 및 도 10을 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 호스트(11)로부터 물리적 소거 커맨드를 수신할 수 있다. 앞서 설명된 바와 같이, 물리적 소거 커맨드는 Sanitize 커맨드, Secure Erase 커맨드 등과 같이, 불휘발성 메모리 장치(120)에서 데이터를 실제로(또는 물리적으로) 소거하기 위한 소거 커맨드를 가리킨다.
S120 단계에서, 메모리 컨트롤러(110)는 적어도 하나의 메모리 블록을 선택할 수 있다. 예를 들어, 호스트(11)로부터 수신된 물리적 소거 커맨드는 물리적으로 소거될 메모리 블록에 대한 정보(즉, 블록 어드레스)를 포함할 수 있다. 메모리 컨트롤러(110)는 소거될 메모리 블록에 대한 정보를 기반으로 불휘발성 메모리 장치(120)의 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 선택할 수 있다.
S130 단계에서, 메모리 컨트롤러(110)는 선택된 메모리 블록에 대한 빠른 소거 동작을 수행할 수 있다. 예를 들어, 도 1을 참조하여 설명된 바와 같이, 메모리 컨트롤러(110)는 호스트(11)로부터의 물리적 소거 커맨드에 응답하여, 빠른 소거 동작을 수행할 수 있다. 빠른 소거 동작은 선택된 메모리 블록들의 메모리 셀들이 소거 상태가 아닌 다른 문턱 전압 상태를 갖도록, 선택된 메모리 블록을 소거하는 동작을 가리킬 수 있다. 즉, 빠른 소거 동작이 수행된 메모리 블록의 메모리 셀들은 소거 상태 또는 빠른 소거 상태의 문턱 전압 산포를 가질 수 있다.
예시적으로, 메모리 컨트롤러(110)는 상술된 빠른 소거 동작을 위한 빠른 소거 커맨드를 불휘발성 메모리 장치(120)로 제공하고, 불휘발성 메모리 장치(120)는 빠른 소거 커맨드에 응답하여, 상술된 빠른 소거 동작을 수행할 수 있다. 빠른 소거 커맨드는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 사이의 인터페이스에 의해 미리 정의된 신호일 수 있다. 빠른 소거 커맨드는 도 6을 참조하여 설명된 일반 소거 커맨드와 다른 신호일 수 있다.
S140 단계에서, 메모리 컨트롤러(110)는 선택된 메모리 블록에 대한 빠른 프로그램 동작을 수행할 수 있다. 도 1을 참조하여 설명된 바와 같이, 빠른 프로그램 동작은 일반적인 프로그램 동작과 달리, 선택된 메모리 블록의 메모리 셀들을 빠른 프로그램 상태를 갖도록 프로그램하는 동작을 가리킬 수 있다.
예시적으로, 메모리 컨트롤러(110)는 상술된 빠른 프로그램 동작을 위한 빠른 프로그램 커맨드를 불휘발성 메모리 장치(120)로 제공하고, 불휘발성 메모리 장치는 빠른 프로그램 커맨드에 응답하여, 상술된 빠른 프로그램 동작을 수행할 수 있다. 빠른 프로그램 커맨드는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 사이의 인터페이스에 의해 미리 정의된 신호일 수 있다. 또는 불휘발성 메모리 장치(120)는 빠른 소거 커맨드에 응답하여, 빠른 소거 동작 및 빠른 프로그램 동작을 수행할 수 있다.
예시적으로, 종래의 메모리 컨트롤러는 호스트로부터의 물리적 소거 커맨드에 응답하여, 도 7 및 도 8을 참조하여 설명된 바와 같은 일반 소거 동작을 수행한다. 이와 달리, 본 발명에 따른 메모리 컨트롤러(110)는 호스트(11)로부터의 물리적 소거 커맨드에 응답하여, 선택된 메모리 블록에 대한 빠른 소거 동작을 수행하고, 이후에, 빠른 프로그램 동작을 수행한다. 예시적으로, 빠른 소거 동작 및 빠른 프로그램 동작이 수행되는 시간은 일반 소거 동작 또는 일반 프로그램 동작이 수행되는 시간보다 짧다. 따라서, 물리적 소거 커맨드에 따른 동작 레이턴시가 감소하게 되고, 이에 따라 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 11은 도 10의 동작을 설명하기 위한 메모리 셀들의 문턱 전압 산포도이다. 도 11의 X축들 각각은 문턱 전압(Vth)을 가리키고, Y축들 각각은 메모리 셀들의 개수를 가리킨다.
도 1, 도 5, 도 10, 및 도 11을 참조하면, S130 단계에서 설명된 바와 같이, 메모리 컨트롤러(110)는 메모리 블록(BLK)에 대한 빠른 소거 동작을 수행할 수 있다.
예를 들어, 메모리 블록(BLK)의 메모리 셀들 각각은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있다. 메모리 컨트롤러(110)는 메모리 블록(BLK)의 메모리 셀들 각각이 소거 상태(E), 빠른 소거 상태(FE), 및 프로그램 상태들(P1', P2') 중 하나를 갖도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
좀 더 상세한 예로서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라, 메모리 블록(BLK)에 대한 빠른 소거 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(120)는 기판으로 빠른 소거 전압을 인가할 수 있다. 빠른 소거 전압에 의해 메모리 블록(BLK)의 메모리 셀들의 문턱 전압이 변화할 수 있다. 이 때, 일반 소거 동작에서 사용되는 소거 전압(VE)보다 낮은 전압(즉, 빠른 소거 전압)을 기판으로 인가함으로써, 메모리 블록(BLK)의 메모리 셀들 중 일부(예를 들어, P3~P4의 프로그램 상태를 갖는 메모리 셀들)가 빠른 소거 상태(FE)를 가질 수 있다.
즉, 도 7 및 도 8을 참조하여 설명된 일반 소거 동작은 메모리 블록(BLK)의 블록의 메모리 셀들이 소거 상태(E)를 갖도록 하는 동작이나, 도 11의 빠른 소거 동작은 메모리 블록(BLK)의 메모리 셀들 중 일부 메모리 셀들이 빠른 소거 상태(FE)를 갖도록 하는 소거 동작을 가리킨다. 이 때, 빠른 소거 상태(FE)의 문턱 전압 산포의 하한 값은 소거 상태(E)의 문턱 전압 산포의 상한 값보다 높다. 즉, 빠른 소거 상태(FE)의 문턱 전압 산포는 소거 상태(E)의 문턱 전압 산포와 중첩되지 않을 것이다.
빠른 소거 동작이 완료된 이후에, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 빠른 프로그램 동작을 수행할 수 있다. 예를 들어, 빠른 소거 동작이 완료된 경우, 메모리 블록(BLK)의 메모리 셀들 각각은 각각이 소거 상태(E), 빠른 소거 상태(FE), 및 프로그램 상태들(P1', P2') 중 하나의 상태를 가질 것이다. 불휘발성 메모리 장치(120)는 메모리 블록(BLK)의 메모리 셀들이 빠른 프로그램 상태(FP) 및 빠른 소거 상태(FE) 중 어느 하나의 상태를 갖도록 메모리 블록(BLK)의 메모리 셀들을 동시에 프로그램할 수 있다.
다시 말해서, 선택된 메모리 블록(BLK)의 메모리 셀들 중 일부 메모리 셀들(예를 들어, P3~P7 상태를 갖는 메모리 셀들)은 빠른 소거 상태(FE)를 갖도록 빠른 소거 동작이 수행되고, 이 후에, 나머지 메모리 셀들(예를 들어, E 및 P1`~P2‘ 상태를 갖는 메모리 셀들)이 빠른 프로그램 상태(FP)를 갖도록 빠른 프로그램 동작이 수행될 수 있다.
즉, 도 7 및 도 9를 참조하여 설명된 일반 프로그램 동작은 메모리 블록(BLK)의 메모리 셀들 중 일부(즉, 선택된 워드라인과 연결된 메모리 셀들)로 프로그램 전압을 인가하나, 도 11의 빠른 프로그램 동작은 메모리 블록(BLK)의 메모리 셀들 전부로 빠른 프로그램 전압을 인가한다. 이로 인하여, 메모리 블록(BLK)의 메모리 셀들은 빠른 프로그램 상태(FP) 및 빠른 소거 상태 중(FE)를 가질 수 있다.
상술된 바와 같이, 빠른 소거 동작 및 빠른 프로그램 동작이 수행된 경우, 메모리 블록(BLK)의 메모리 셀들 각각은 빠른 프로그램 상태(FP) 및 빠른 소거 상태(FE)를 가질 것이다. 이 경우, 소거 이전의 메모리 블록(BLK)에 저장된 데이터가 독출되지 않을 것이다. 또한, 메모리 셀들이 소거 상태(E)가 아닌 다른 특정 패턴으로 프로그램됨으로써, 소거 후 방치 시간에 따른 메모리 셀들의 열화 또한 방지할 수 있다.
예시적으로, 도 11에 도시된 빠른 프로그램 상태(FP) 및 빠른 소거 상태(FE)의 문턱 전압 산포들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 빠른 소거 상태(FE)의 문턱 전압 산포의 상한 값은 소거 상태(E)의 문턱 전압 산포의 상한 값보다 클 수 있다. 또는 빠른 프로그램 상태(FE)의 문턱 전압 산포의 상한 값은 빠른 소거 상태(FE)의 문턱 전압 산포의 상한 값보다 클 수 있다. 또는 빠른 프로그램 상태(FP) 및 빠른 소거 상태(FE)는 동일한 문턱 전압 산포를 가질 수 있다.
예시적으로, 빠른 프로그램 상태(FP) 및 빠른 소거 상태(FE)의 문턱 전압 산포들은 메모리 블록(BLK)의 물리적 특성, 또는 위치에 따라 다양하게 변형될 수 있다.
도 12는 빠른 소거 동작의 예들을 예시적으로 보여주는 도면들이다. 설명의 명확성을 위하여, 도 8의 일반 소거 동작의 소거 전압(VE)과 비교하여, 빠른 소거 동작이 설명된다.
도 8 및 도 12를 참조하면, 도 12의 제1 섹션에 도시된 바와 같이, 빠른 소거 동작시, 제1 빠른 소거 전압(VFE1)이 기판으로 인가되고, 워드라인 소거 전압(VWE)이 워드라인들(WL1~WL8)로 인가된다. 이 때, 일반 소거 동작은 복수의 소거 루프들을 수행하는 반면에, 빠른 소거 동작은 소거 검증 동작 없이 1회의 빠른 소거 전압(VFE1)만 기판으로 인가됨으로써 완료될 수 있다. 예시적으로, 제1 빠른 소거 전압(VFE1)은 일반 소거 동작의 제1 소거 전압(VE1)보다 낮을 수 있다. 예시적으로, 제1 빠른 소거 전압(VFE1)은 메모리 블록(BLK) 또는 메모리 셀들의 물리적 특성, 물리적 위치에 따라 미리 정해진 전압 레벨일 수 있다.
도 9의 제2 섹션에 도시된 바와 같이, 빠른 소거 동작시, 제1 내지 제n 빠른 소거 전압들(VFE1~VFEn)이 각각 기판으로 인가되고, 워드라인들(WL1~WL8)로 워드라인 소거 전압(VWE)이 인가될 수 있다. 예시적으로, 제1 내지 제n 빠른 소거 전압들(VFE1~VFEn) 각각은 일반 소거 동작의 제1 내지 제n 소거 전압들(VE1~VEn) 각각보다 낮을 수 있다. 또는 빠른 소거 동작에서의 소거 전압 증가량은 일반 소거 동작에서의 소거 전압 증가량보다 낮을 수 있다. 즉, 제1 섹션과 달리, 제2 섹션에 도시된 실시 예에서, 빠른 소거 동작시, 복수의 빠른 소거 전압들이 순차적으로 인가될 수 있다. 이 때, 제1 섹션과 마찬가지로, 소거 검증 동작은 생략된다.
도 9의 제3 섹션에 도시된 바와 같이, 빠른 소거 동작시, 제1 내지 제m 소거 전압들(VFE1~VFEm)이 기판으로 순차적으로 인가되고, 워드라인들(WLs)로 워드라인 소거 전압(VWE)이 인가될 수 있다. 이 때, m은 n보다 작은 자연수이다. 즉, 빠른 소거 동작에서 빠른 소거 전압이 인가되는 횟수(즉, 소거 루프 횟수)는 일반 소거 동작에서 소거 전압이 인가되는 횟수(소거 루프 횟수)보다 작을 수 있다. 이 때, 소거 검증 동작은 생략될 수 있다.
도 9의 제4 섹션에 도시된 바와 같이, 빠른 소거 동작시, 제1 내지 제m 빠른 소거 전압들(VFE1~VFEm)이 순차적으로 기판으로 인가될 수 있다. 제1 내지 제3 섹션들을 참조하여 설명된 바와 달리, 제4 섹션에 도시된 실시 예에서, 빠른 소거 검증 동작이 수행될 수 있다. 즉, 제1 빠른 소거 전압(VFE1)가 기판으로 인가된 이후에, 빠른 소거 검증 전압(Vv_FE)이 워드라인들(WL1~WL8)로 인가될 수 있다. 빠른 소거 검증 전압(Vv_FE)은 빠른 소거 상태(FE)의 문턱 전압 산포의 상한 값일 수 있다.
상술된 바와 같이, 빠른 소거 동작은 일반 소거 동작과 다른 다양한 방식으로 구현될 수 있다. 예시적으로, 도 9를 참조하여 설명된 빠른 소거 동작은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 빠른 소거 전압(VFE)이 인가되는 시간, 즉, 빠른 소거 전압(VF)의 펄스 폭은 소거 전압(VE)의 펄스 폭보다 짧을 수 있다. 즉, 불휘발성 메모리 장치(120)는, 메모리 컨트롤러(110)의 제어에 따라, 메모리 블록(BLK)의 메모리 셀들이 빠른 소거 상태(FE)를 갖도록 다양한 방식으로 빠른 소거 동작을 수행할 수 있다.
도 13은 빠른 프로그램 동작을 설명하기 위한 그래프이다. 설명의 명확성을 위하여, 도 9의 일반 프로그램 동작의 프로그램 전압(VPGM)과 비교하여, 빠른 프로그램 동작이 설명된다.
도 5, 도 9, 도 13을 참조하면, 도 13의 제1 섹션에 도시된 바와 같이, 빠른 프로그램 동작시, 워드라인들(WL1~WL8)로 빠른 프로그램 전압(VFPGM1)이 인가된다. 이 때, 빠른 프로그램 전압(VPGM1)은 일반 프로그램 동작에서 사용되는 제1 프로그램 전압(VPGM1)보다 높을 수 있다. 이 때, 별도의 검증 동작은 수행되지 않을 수 있다.
또는, 도 13의 제2 섹션에 도시된 바와 같이, 빠른 프로그램 동작시, 제1 내지 제k 빠른 프로그램 전압들(VFPGM1~VFPGMk)이 워드라인들(WL1~WL8)로 순차적으로 인가될 수 있다. 제1 내지 제k 빠른 프로그램 전압들(VFPGM1~VFPGMk) 각각은 일반 프로그램 동작시 사용되는 제1 내지 제k 프로그램 전압들(VPGM1~VPGMk) 각각보다 높을 수 있다. 예시적으로, 프로그램 검증 동작은 별도로 수행되지 않을 수 있다.
예시적으로, 일반 프로그램 동작은 선택된 워드라인과 연결된 메모리 셀들이 소거 상태(E) 및 복수의 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램 전압을 선택된 워드라인으로 인가한다. 즉, 메모리 셀들의 문턱 전압을 정밀하게 제어해야 하기 때문에, 프로그램 전압은 낮은 레벨에서 높은 레벨로 미리 정해진 레벨만큼씩 증가한다. 그러나, 빠른 프로그램 동작은 메모리 셀들을 상술된 프로그램 상태들(P1~P7)보다 넓은 범위의 문턱 전압 산포를 갖는 빠른 프로그램 상태(FP)를 갖도록 워드라인들로 프로그램 전압을 인가하는 것이기 때문에, 일반 프로그램 동작보다 높은 프로그램 전압을 인가하여 빠르게 메모리 셀들을 빠른 프로그램 상태(FE)로 프로그램할 수 있다.
상술된 바와 같이, 일반 프로그램 동작과 달리, 빠른 프로그램 동작에서, 빠른 프로그램 전압이 메모리 블록(BLK)과 연결된 워드라인들 전체로 인가된다. 따라서, 메모리 블록에 포함된 메모리 셀들이 빠른 프로그램 상태(FP)를 가질 수 있다.
예시적으로, 도 13에 도시된 빠른 프로그램 동작은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 블록(BLK)과 연결된 워드라인들로 인가되는 빠른 프로그램 전압들의 인가 횟수(즉, 프로그램 루프 횟수)는 일반 프로그램 동작의 프로그램 루프 횟수보다 작을 수 있다. 또한, 워드라인의 위치, 메모리 셀들의 물리적 특성, 위치에 따라 빠른 프로그램 전압들의 레벨, 펄스 폭 등은 다양하게 변형될 수 있다.
상술된 본 발명의 실시 예에 따르면, 불휘발성 메모리 시스템(100)은 호스트(11)로부터 물리적 소거 커맨드를 수신하고, 수신된 물리적 소거 커맨드에 응답하여 빠른 소거 동작 및 빠른 프로그램 동작을 수행한다. 따라서 물리적 소거 커맨드에 따른 동작 레이턴시가 감소되므로, 향상된 성능 및 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 14는 불휘발성 메모리 장치의 다른 예를 보여주는 블록도이다. 도 14를 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(221) 및 주변 회로(222)를 포함한다.
메모리 셀 어레이(221)는 워드라인들(WL), 접지 선택 라인들(GSL), 스트링 선택 라인들(SSL), 및 비트라인들(BL1, BL2)을 통해 주변 회로(222)와 연결될 수 있다. 예시적으로, 주변 회로(222)는 도 4를 참조하여 설명된 어드레스 디코더(122), 제어 로직 및 전압 발생 회로(123), 페이지 버퍼(124), 및 입출력 회로(125)를 포함할 수 있다.
메모리 셀 어레이(221)는 제1 및 제2 플레인들(PL1, PL2)을 포함한다. 제1 및 제2 플레인들(PL1, PL2) 각각은 메모리 블록들(BLK11~BLK1n, BLK21~BLK2n)을 포함할 수 있다. 제1 플레인(PL1)에 포함된 메모리 블록들(BLK11~BLK1n)은 비트라인들(BL1)을 공유한다. 제2 플레인(PL2)에 포함된 메모리 블록들(BLK21~BLK2n)은 비트 라인들(BL2)을 공유한다.
본 발명에 따른 불휘발성 메모리 장치(220)는 메모리 컨트롤러(110)의 제어에 따라, 도 1 내지 도 13을 참조하여 설명된 빠른 소거 동작 및 빠른 프로그램 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 메모리 컨트롤러(110)의 제어에 따라 빠른 소거 동작 및 빠른 프로그램 동작을 적어도 둘 이상의 메모리 블록들에 대하여 동시에 수행할 수 있다.
예를 들어, 불휘발성 메모리 장치(220)는 동일한 플레인(예를 들어, 제1 플레인(PL1))에 포함된 적어도 둘 이상의 메모리 블록들(예를 들어, BLK11, BLK12, BLK13)에 대하여 빠른 소거 동작을 동시에 수행할 수 있다. 즉, 기판으로 빠른 소거 전압이 인가되고, 메모리 블록들(BLK11, BLK12, BLK13)과 연결된 워드라인들로 워드라인 소거 전압이 인가됨으로써, 메모리 블록들(BLK11, BLK12, BLK13)에 대한 빠른 소거 동작이 동시에 수행될 수 있다.
또한, 불휘발성 메모리 장치(220)는 동일한 플레인(예를 들어, 제1 플레인(PL1))에 포함된 적어도 둘 이상의 메모리 블록들(예를 들어, BLK11, BLK12, BLK13)에 대하여 빠른 프로그램 동작을 동시에 수행할 수 있다. 즉, 메모리 블록들(BLK11, BLK12, BLK13)과 연결된 워드라인들로 빠른 프로그램 전압을 인가함으로써, 메모리 블록들(BLK11, BLK12, BLK13)에 대한 빠른 프로그램 동작이 동시에 수행될 수 있다.
상술된 바와 같이, 본 발명에 따른 불휘발성 메모리 시스템은 호스트로부터의 물리적 소거 커맨드에 응답하여, 복수의 메모리 블록들에 대한 빠른 소거 동작 및 빠른 프로그램 동작을 수행할 수 있다. 따라서 빠른 소거 커맨드에 대한 레이턴시가 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
예시적으로, 비록 도면에 도시되지는 않았으나, 본 발명에 따른 불휘발성 메모리 시스템은 호스트로부터의 물리적 소거 커맨드에 응답하여, 메모리 블록에 대한 빠른 프로그램 동작을 수행한 이후에, 빠른 소거 동작을 수행할 수 있다.
도 15는 본 발명에 따른 메모리 블록의 3차원 구조를 보여주는 회로도이다. 예시적으로, 도 15에서, 하나의 메모리 블록(BLK)이 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 본 발명에 따른 불휘발성 메모리 장치는 도 15에 도시된 구조와 유사한 메모리 블록들을 더 포함할 수 있다. 또한, 본 발명에 따른 불휘발성 메모리 장치는 도 15에 도시된 메모리 블록(BLK)에 대하여, 앞서 설명된 빠른 소거 동작 및 빠른 프로그램 동작을 수행할 수 있다.
도 15를 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결되고, 제2 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.
예시적으로, 도 24에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
예시적으로, 본 발명에 따른 불휘발성 메모리는 상술된 구성에 한정되지 않는다. 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 불휘발성 메모리는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithically)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 16은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 16을 참조하면, 사용자 시스템(1000)은 애플리케이션 프로세서(1100), 시스템 메모리(1200), 네트워크 모듈(1300), 스토리지 장치(1400), 및 사용자 인터페이스(1500)를 포함한다.
애플리케이션 프로세서(1100)는 사용자 시스템(1000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(1100)는 사용자 시스템(1000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(1100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
시스템 메모리(1200)는 사용자 시스템(1000)의 주 메모리, 동작 메모리, 버퍼 메모리 또는 캐시 메모리로 동작할 수 있다. 시스템 메모리(1200)는 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로, 시스템 메모리(1200)는 애플리케이션 프로세서(1100)와 하나의 패키지로 구현될 수 있다.
네트워크 모듈(1300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(1300)은 애플리케이션 프로세서(1100)에 포함될 수 있다.
스토리지 장치(1400)는 애플리케이션 프로세서(1100)의 제어에 따라 데이터를 저장할 수 있다. 예를 들어, 스토리지 장치(1400)는 애플리케이션 프로세서(1100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 장치(1400)는 스토리지 장치(1400)에 저장된 데이터를 애플리케이션 프로세서(1100)로 전송할 수 있다. 예시적으로, 스토리지 장치(1400)는 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 장치(1400)는 도 1 내지 도 15를 참조하여 설명된 메모리 컨트롤러 및 불휘발성 메모리 장치를 포함할 수 있고, 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
사용자 인터페이스(1500)는 애플리케이션 프로세서(1100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템은 외부 장치(즉, 호스트)로부터의 물리적 소거 커맨드에 응답하여, 하나 이상의 메모리 블록들에 대한 빠른 소거 동작 및 빠른 프로그램 동작을 수행한다. 이에 따라, 종래의 일반 소거 동작과 비교하여 메모리 셀들을 물리적으로 소거하는 시간이 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 사용자 시스템
11: 호스트
100: 불휘발성 메모리 장치
110: 메모리 컨트롤러
120: 불휘발성 메모리 장치
VE: 소거 전압
Vv_E: 소거 검증 전압
Vv_1~Vv_7: 프로그램 검증 전압들
VFE: 빠른 소거 전압
Vv_FE: 빠른 소거 검증 전압

Claims (10)

  1. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법에 있어서,
    상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나의 상태를 갖고,
    상기 동작 방법은:
    외부 장치로부터 물리적 소거 커맨드를 수신하는 단계;
    상기 수신된 물리적 소거 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록의 메모리 셀들 중 제1 메모리 셀들이 상기 소거 상태와 다른 빠른 소거 상태를 갖도록 상기 적어도 하나의 메모리 블록에 대하여 빠른 소거 동작을 수행하는 단계; 및
    상기 적어도 하나의 메모리 블록의 상기 메모리 셀들 중 상기 제1 메모리 셀들과 다른 제2 메모리 셀들이 빠른 프로그램 상태를 갖도록 상기 적어도 하나의 메모리 블록에 대한 빠른 프로그램 동작을 수행하는 단계를 포함하고,
    상기 빠른 프로그램 상태의 문턱 전압 산포의 상한 값은 상기 빠른 소거 상태의 문턱 전압 산포의 상한 값보다 작은 동작 방법.
  2. 제 1 항에 있어서,
    상기 빠른 소거 상태의 문턱 전압 산포의 하한 값은 상기 소거 상태의 문턱 전압 산포의 상한 값보다 크고,
    상기 빠른 소거 상태의 문턱 전압 산포의 상기 상한 값은 상기 복수의 프로그램 상태들 중 최상위 프로그램 상태의 문턱 전압 산포의 상한 값보다 작은 동작 방법.
  3. 제 1 항에 있어서,
    상기 빠른 프로그램 동작을 수행하는 단계는 상기 적어도 하나의 메모리 블록과 연결된 워드라인들로 빠른 프로그램 전압을 인가하는 단계를 포함하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 외부 장치로부터 쓰기 커맨드를 수신하는 단계;
    상기 수신된 쓰기 커맨드에 응답하여, 제1 메모리 블록의 메모리 셀들의 소거 상태를 갖도록, 상기 제1 메모리 블록에 대한 일반 소거 동작을 수행하는 단계; 및
    상기 제1 메모리 블록의 상기 메모리 셀들에 대한 일반 프로그램 동작을 수행하는 단계를 더 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 빠른 소거 동작에서 상기 적어도 하나의 메모리 블록과 연결된 워드라인으로 인가되는 제1 소거 검증 전압은 상기 일반 소거 동작에서 상기 제1 메모리 블록과 연결된 워드라인들로 인가되는 제2 소거 검증 전압보다 높은 동작 방법.
  6. 제 4 항에 있어서,
    상기 빠른 소거 동작에서 기판으로 인가되는 제1 소거 시작 전압은 상기 일반 소거 동작에서 상기 기판으로 인가되는 제2 소거 시작 전압보다 낮은 동작 방법.
  7. 제 4 항에 있어서,
    상기 빠른 소거 동작 및 상기 일반 소거 동작 각각은 복수의 소거 루프들을 포함하고,
    상기 빠른 소거 동작의 소거 루프들의 횟수는 상기 일반 소거 동작의 소거 루프들의 횟수보다 작은 동작 방법.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 블록은 동일한 비트라인들을 공유하는 적어도 2개의 메모리 블록들을 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 블록은 기판에 수직한 방향으로 적층된 3차원 메모리 구조를 포함하는 동작 방법.
  10. 불휘발성 메모리 장치의 동작 방법에 있어서,
    외부 장치로부터 제1 커맨드를 수신하는 단계;
    상기 제1 커맨드에 응답하여 상기 불휘발성 메모리 장치의 메모리 블록의 모든 메모리 셀들이 소거 상태를 갖도록 소거 동작을 수행하는 단계;
    상기 외부 장치로부터 제2 커맨드를 수신하는 단계; 및
    상기 제2 커맨드에 응답하여, 빠른 소거 동작 및 빠른 프로그램 동작을 수행하는 단계를 포함하고,
    상기 빠른 소거 동작 및 빠른 프로그램 동작이 수행된 경우, 상기 제1 커맨드와 무관하게, 상기 불휘발성 메모리 장치의 메모리 블록의 메모리 셀들 각각은 상기 소거 상태와 다른 빠른 소거 상태 또는 빠른 프로그램 상태 중 하나를 갖는 동작 방법.
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