CN107578793B - 非易失性存储器系统和非易失性存储器装置的操作方法 - Google Patents

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Abstract

提供了非易失性存储器系统和非易失性存储器装置的操作方法。所述非易失性存储器系统包括非易失性存储器装置和控制非易失性存储器装置的存储器控制器。非易失性存储器装置包括多个存储器块。每个存储器块包括多个存储器单元。每个存储器单元具有擦除状态和多个不同的编程状态中的任意一种状态。非易失性存储器系统的操作方法包括从外部装置接收物理擦除命令。该操作方法也包括：响应于接收的物理擦除命令，针对至少一个存储器块执行快速擦除操作，使得所述至少一个存储器块的第一存储器单元具有与擦除状态不同的快速擦除状态。

Description

非易失性存储器系统和非易失性存储器装置的操作方法
本申请要求于2016年7月4日在韩国知识产权局提交的第10-2016-0084324号韩国专利申请的优先权，该申请的全部内容通过引用包含于此。
技术领域
本公开涉及半导体存储器。更具体地，本公开涉及一种非易失性存储器系统的操作方法和一种非易失性存储器装置的操作方法。
背景技术
半导体存储器装置使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体材料来实现。半导体存储器装置分为易失性存储器装置或非易失性存储器装置。
作为一种类型的非易失性存储器装置的闪存被用作大容量存储介质。普通的硬盘可以执行重写操作，但是闪存具有擦除之后写入的特性。由于该闪存特性，正在开发用于有效地管理闪存的各种技术。闪存装置或闪存系统基于来自主机的逻辑地址和针对闪存的物理地址的映射信息来管理数据。在来自主机的数据被删除的情况下，可以通过去除(擦除)映射信息来逻辑上管理存储区。
闪存装置或闪存系统中使用的标准协议定义特定命令(例如，消毒命令、安全擦除命令)用于物理上擦除存储在闪存中的数据。闪存响应于这些特定命令而物理上(即，实际上)擦除存储的数据。随着闪存装置或闪存系统的存储容量增大，在物理擦除操作方面花费的时间增多。结果，闪存系统的性能劣化。
发明内容
本公开的示例实施例提供一种非易失性存储器系统的操作方法，所述非易失性存储器系统包括非易失性存储器装置和控制非易失性存储器装置的存储器控制器。非易失性存储器装置包括多个存储器块。每个存储器块包括多个存储器单元。每个存储器单元具有擦除状态和多个不同的编程状态中的任意一种状态。所述操作方法可以包括：从外部装置接收物理擦除命令；响应于接收的物理擦除命令，针对至少一个存储器块执行快速擦除操作，使得所述至少一个存储器块的第一存储器单元具有与擦除状态不同的快速擦除状态。
本公开的示例实施例提供一种非易失性存储器系统的操作方法，所述非易失性存储器系统包括包含存储器块的非易失性存储器装置和控制非易失性存储器装置的存储器控制器。所述操作方法可以包括从外部装置接收物理擦除命令，并且响应于接收的物理擦除命令针对第一存储器块执行第一擦除操作。所述操作方法也可以包括从外部装置接收写入命令，并且响应于接收的写入命令针对第二存储器块执行与第一擦除操作不同的第二擦除操作。
本公开的示例实施例提供一种包括多个存储器块的非易失性存储器装置的操作方法。所述方法可以包括根据外部装置的控制针对至少一个存储器块执行第一擦除操作。在完成第一擦除操作之后，所述操作方法可以包括根据外部装置的控制针对所述至少一个存储器块执行第一编程操作。在执行第一编程操作之后，所述操作方法可以包括根据外部装置的控制针对所述至少一个存储器块执行与第一擦除操作不同的第二擦除操作。在完成第二擦除操作之后，所述操作方法可以包括根据外部装置的控制针对所述至少一个存储器块的多个存储器单元执行第二编程操作。
本公开的示例实施例提供一种操作非易失性存储器装置的方法，所述方法包括：从外部装置接收第一命令，并且响应于第一命令执行擦除操作，导致将非易失性存储器装置的存储器块的所有存储器单元设置为擦除状态；从外部装置接收第二命令，并且响应于第二命令且独立于第一命令地执行快速擦除操作，导致将非易失性存储器装置的存储器块的多个存储器单元中的一些设置为与擦除状态不同的快速擦除状态。
附图说明
以下将参照附图更详细地描述本公开的实施例。然而，本公开的实施例可以以不同的形式被实施并且不应被解释为局限于在此阐述的实施例。更恰当地，提供这些实施例，使得本公开将是彻底和完整的，并将把本公开的范围充分地传达给本领域的技术人员。同样的附图标记始终表示同样的元件。
图1是示出根据本公开的示例实施例的用户系统的框图。
图2是示出图1的用户系统的软件层的框图。
图3是详细示出图1的存储器控制器的框图。
图4是详细示出图1的非易失性存储器装置的框图。
图5是示出图4的存储器单元阵列中包括的多个存储器块中的一个存储器块的电路图。
图6是示出图1的非易失性存储器系统的操作的流程图。
图7至图9示出用于解释图6的操作的视图。
图10是示出根据本公开的示例实施例的非易失性存储器系统的操作的流程图。
图11示出用于解释图10的操作的存储器单元的阈值电压分布。
图12示出快速擦除操作的示例的视图。
图13是用于解释快速编程操作的曲线图。
图14是示出非易失性存储器装置的另一个示例的框图。
图15是示出根据本公开的示例实施例的存储器块的三维结构的电路图。
图16是示出包括根据本公开的示例实施例的非易失性存储器系统的用户系统的框图。
具体实施方式
以下，详细且清楚地描述本公开的实施例，以达到本领域的普通技术人员可以容易地实现这里描述的构思的程度。
图1是示出根据本公开的示例实施例的用户系统的框图。参照图1，用户系统10包括主机11和非易失性存储器系统100。用户系统10可以包括计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、可以在无线环境中发送和接收信息的装置、以及构成家庭网络的各种电子装置中的一者。
主机11可以控制用户系统10的整体操作。主机11可以包括中央处理器(CPU)、应用处理器等。主机11可以将命令(cmd)和地址(addr)提供给非易失性存储器系统100。主机11可以与非易失性存储器系统100交换数据(DATA)。
非易失性存储器系统100可以响应于来自主机11的命令(cmd)和地址(addr)而存储数据(DATA)或输出存储的数据。非易失性存储器系统100和主机11可以根据预定的通信协议来彼此通信。预定的通信协议可以包括诸如用于双倍数据速率(DDR)接口、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-高速、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强的小型磁盘接口(ESDI)、集成驱动电子(IDE)、火线、通用闪存(UFS)、高速非易失性存储器(a nonvolatile memory-express，NVMe)等的各种接口协议中的至少一者。
非易失性存储器系统100可以包括存储器控制器110和非易失性存储器装置120。非易失性存储器系统100可以通过诸如USB存储器、存储卡、固态驱动器(SSD)等的大容量存储装置或大容量存储介质来实现。
存储器控制器110可以被配置为响应于来自主机11的命令(cmd)和地址(addr)来控制非易失性存储器装置120。存储器控制器110可以将命令CMD、地址ADDR和控制信号CTRL发送到非易失性存储器装置120，并且可以与非易失性存储器装置120交换数据(DATA)。在示例实施例中，从主机11提供的命令(cmd)和地址(addr)可以是基于主机11与存储器控制器110之间的预定通信协议的信号。提供给非易失性存储器装置120的命令CMD、地址ADDR和控制信号CTRL可以是基于存储器控制器110与非易失性存储器装置120之间的预定通信协议(例如，闪存接口或NAND接口)的信号。
非易失性存储器装置120可以包括多个存储器块。每个存储器块包括多个存储器单元。每个存储器单元可以是存储一个数据位的单级单元(SLC)或存储至少两个数据位的多级单元(MLC)。假设非易失性存储器装置120是NAND闪存装置。然而，存储器装置不限于此，非易失性存储器装置120可以可选择地为(被替换为)诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等的易失性存储器，或者诸如只读存储器(ROM)、可编程ROM、电可编程ROM、电可擦除可编程ROM、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等的非易失性存储器。
在示例实施例中，从主机11提供的地址(addr)可以是逻辑地址，从存储器控制器110提供的地址ADDR可以是物理地址。存储器控制器110可以将来自主机11的逻辑地址(addr)转换为物理地址ADDR，或者可以将物理地址ADDR转换为逻辑地址(addr)。上述转换操作可以通过闪存转换层(FTL)来执行，并且可以通过映射表来管理。
在示例实施例中，存储器控制器110可以在主机11的控制下执行擦除操作。擦除操作可以包括直接擦除(或删除)存储在非易失性存储器装置120中的数据的物理擦除操作，或者仅擦除映射表中的映射信息而不物理上擦除数据的逻辑擦除操作。也就是说，物理擦除操作表示物理上(实际上)删除存储在选择的存储器块中的数据的操作，使得存储在选择的存储器块中的数据不被读出。即，由于逻辑擦除的数据实际上存在于非易失性存储器装置120中，所以可以从非易失性存储器装置120读出该数据。然而，由于物理上擦除的数据在非易失性存储器装置120中被物理上擦除，所以不能从非易失性存储器装置120读出该数据。
存储器控制器110可以响应于来自主机11的特定擦除命令来执行物理擦除操作或逻辑擦除操作。特定擦除命令可以包括诸如消毒命令、安全命令、TRIM命令、删除命令、取消映射命令等的擦除命令。存储器控制器110可以根据上述命令类型执行逻辑擦除操作或物理擦除操作。
为了描述的简洁，假设存储器控制器110从主机11接收物理擦除命令，并且响应于接收的物理擦除命令来执行物理擦除操作。这里，物理擦除命令可以是基于特定通信协议的预定命令，诸如消毒命令、安全命令、制造商命令或其组合。
响应于来自主机11的物理擦除命令，存储器控制器110可以针对在非易失性存储器装置120的存储块之中的选择的存储器块执行物理擦除操作。在这种情况下，与通常物理擦除操作不同，物理擦除操作可以包括快速擦除操作和快速编程操作。
例如，通常物理擦除操作可以表示擦除选择的存储器块使得选择的存储器块的存储器单元具有擦除状态的操作。与此不同，快速擦除操作可以表示擦除选择的存储器块使得选择的存储器块的存储器单元具有与擦除状态不同的阈值电压状态的操作。在这种情况下，该不同的阈值电压状态可以具有高于擦除状态的阈值电压。
与通常编程操作不同，快速编程操作可以表示对选择的存储器块的存储器单元进行编程以具有快速编程状态的操作。快速编程操作可以是与正常编程的编程状态不同的编程状态。快速编程操作可以比通常编程操作更快地执行。以下将参照附图进一步详细地描述快速擦除操作和快速编程操作。
如上所述，存储器控制器110可以响应于来自主机11的物理擦除命令通过执行快速擦除操作和快速编程操作来迅速地擦除存储在选择的存储器块中的数据。因为在选择的存储器块中的数据被物理上(实际上)删除，所以不可以从选择的存储器块读出数据。即，可以满足来自主机11的物理擦除命令的要求。因此，提供了具有改善的可靠性和改善的性能的非易失性存储器系统。
图2是示出图1的用户系统的软件层的框图。参照图1和图2，用户系统10的软件层可以包括应用12、文件系统13和闪存转换层(FTL)111。应用12和文件系统13可以是在主机11上驱动的软件层。应用12表示在外部装置中驱动的各种应用程序。
当由应用12使用的文件或数据存储在非易失性存储器装置120中时，文件系统13执行组织存储在非易失性存储器装置120中的由应用使用的文件或数据的功能。例如，文件系统13可以将文件或数据提供给非易失性存储器系统100。文件系统13可以根据外部操作系统(OS)具有不同的形式。文件系统13可以包括文件分配表(FAT)、FAT32、NT文件系统(NTFS)、分层文件系统(HFS)、日志文件系统2(JFS2)、XFS、磁盘上结构-5(ODS-5)、UDF、ZFS、unix文件系统(UFS)、ext2、ext3、ext4、reiserFS、reiser4、ISO 9660、Gnome VFS、BFS或WinFS。
FTL 111可以提供在主机11与非易失性存储器装置120之间的接口，使得非易失性存储器装置120被有效地使用。例如，如上所述，FTL 111可以执行逻辑地址(addr)与物理地址ADDR之间的转换操作。FTL 111通过映射表管理地址转换操作。FTL 111可以执行诸如垃圾回收GC、磨损均衡等的操作。
图3是详细示出图1的存储器控制器的框图。参照图1和图3，存储器控制器110包括处理器112、SRAM 113、ROM 114、主机接口115和闪存接口116。
处理器112可以执行存储器控制器110的整体操作。SRAM 113可以用作存储器控制器110的缓冲存储器、高速缓冲存储器或操作存储器。可以以软件形式提供FTL 111，并且FTL 111可以被存储在SRAM 113中。存储在SRAM 113中的FTL 111可以被处理器112驱动。ROM 114可以以固件形式存储当存储器控制器110操作时需要的各种信息。
存储器控制器110可以通过主机接口115来与主机11通信。主机接口115可以包括基于参照图1描述的各种通信协议的接口。存储器控制器110可以通过闪存接口116来与非易失性存储器装置120通信。
图4是详细示出图1的非易失性存储器装置的框图。参照图4，非易失性存储器装置120包括存储器单元阵列121、地址解码器122、控制逻辑和电压生成电路123、页缓冲器124以及输入/输出(I/O)电路125。
存储器单元阵列121包括多个存储器块，并且每个存储器块可以包括多个存储器单元。每个存储器单元可以通过字线WL彼此连接。每个存储器单元可以是存储1位数据的单级单元(SLC)或者存储至少2位数据的多级单元(MLC)。
地址解码器122可以通过串选择线SSL、字线WL和地选择线GSL连接到存储器单元阵列121。地址解码器122可以从存储器控制器110接收地址ADDR。地址解码器122对接收的地址ADDR进行解码，并且基于解码的地址来选择多条字线WL中的至少一条字线。地址解码器122可以控制选择的字线的电压。
控制逻辑和电压生成电路123可以从存储器控制器110接收命令CMD和控制信号CTRL，并且可以响应于接收的信号来控制地址解码器122、页缓冲器124和输入/输出电路125。
控制逻辑和电压生成电路123可以生成在非易失性存储器装置120操作时需要的各种电压。例如，控制逻辑和电压生成电路123可以生成各种电压，诸如多个不同的选择读取电压、多个不同的未选择读取电压、多个不同的编程电压、多个不同的通过电压(passvoltage)、多个不同的编程验证电压、多个不同的擦除电压、多个不同的字线擦除电压、多个不同的擦除验证电压等。控制逻辑和电压生成电路123可以生成擦除电压VE，并且可以将快速擦除电压VFE或生成的擦除电压VE提供给存储器单元阵列121的基底(未示出)。擦除电压VE表示在通常擦除操作中施加到基底的电压。快速擦除电压VFE表示在快速擦除操作中施加到基底的电压。
页缓冲器124通过位线BL连接到存储器单元阵列121。页缓冲器124可以临时存储将要存储在存储器单元阵列121中的数据或者从存储器单元阵列121读取的数据。
输入/输出电路125通过数据线DL连接到页缓冲器124，并且可以通过数据线DL来与页缓冲器124交换数据DATA。输入/输出电路125根据控制逻辑和电压生成电路123的控制，可以将数据DATA发送到存储器控制器110，或者可以从存储器控制器110接收数据DATA。
图5是示出图4的存储器单元阵列中包括的多个存储器块中的一个存储器块的电路图。参照图5描述存储器块BLK，但是存储器块不限于此。其它的存储器块具有与存储器块BLK类似的结构。
参照图5，存储器块BLK包括多个串STR。每个串STR可以包括多个存储器单元(MC1至MC8)、串选择晶体管SST和地选择晶体管GST。串选择晶体管SST、存储器单元(MC1至MC8)和地选择晶体管GST串联连接。串选择晶体管SST的一端连接到位线BL。地选择晶体管GST的一端连接到共源线CSL。串选择晶体管SST连接到串选择线SSL。地选择晶体管GST连接到地选择线GSL。存储器单元(MC1至MC8)分别连接到多条字线WL。
图5中的存储器块BLK是说明性的并反映本公开的技术精神。存储器块不限于此。存储器块BLK的每个串STR还可以包括虚设串选择晶体管、虚设地选择晶体管、或者除了存储器单元(MC1至MC8)以外的其它存储器单元。存储器块BLK也可以包括在垂直于基底的方向上堆叠的三维存储器结构。
图6是示出图1的非易失性存储器系统的操作的流程图。参照图1和图6，在操作S11中，存储器控制器110可以从主机11接收写入命令。例如，主机11可以将写入命令(cmd)和地址(addr)提供给非易失性存储器系统100，以将数据存储在非易失性存储器系统100中。
在操作S12中，存储器控制器110可以针对存储器块BLK执行通常(正常)擦除操作。例如，非易失性存储器装置120可以具有擦除之后写入的特性。即，为了将数据写入非易失性存储器装置120中，非易失性存储器装置120可以在存储器控制器110的控制下擦除选择的存储器块BLK，然后在擦除的存储器块BLK中编程数据。非易失性存储器装置120可以在存储器控制器110的控制下针对存储器块BLK执行通常擦除操作，使得存储器块BLK的存储器单元具有擦除状态E。
在示例实施例中，存储器控制器110可以将用于上述通常擦除操作的通常擦除命令提供给非易失性存储器装置120。非易失性存储器装置120可以响应于通常擦除命令执行上述通常擦除操作。通常擦除命令可以是通过存储器控制器110与非易失性存储器装置120之间的接口预先确定的信号。
在操作S13中，存储器控制器110可以在选择的存储器块BLK上执行通常(正常)编程操作。例如，存储器控制器110可以在存储器块BLK的多个存储器单元上执行通常编程操作。在这种情况下，一些(所有或少于所有的)存储器单元可以是具有擦除状态E或多个不同的可能的编程状态的特定编程状态的存储器单元。即，非易失性存储器装置120可以在存储器控制器110的控制下进行编程，使得存储器块BLK的连接到一条字线(例如，选择的字线)的多个存储器单元中的每个具有擦除状态E和第一至第七编程状态中的任意一种状态。
在示例实施例中，存储器控制器110可以将用于上述通常编程操作的通常编程命令提供给非易失性存储器装置120。非易失性存储器装置120可以响应于通常编程命令执行上述通常编程操作。通常编程命令可以是通过存储器控制器110与非易失性存储器装置120之间的接口预先确定的信号。
在示例实施例中，根据存储器块BLK的状态，可以省略操作S12。例如，在存储器块BLK的连接到选择的字线的存储器单元已经具有擦除状态E的情况下，可以省略S12的通常擦除操作。
图7至图9是用于解释图6的操作的视图。参照图7至图9，描述通常擦除操作和通常编程操作。图7的曲线图的X轴表示存储器单元的阈值电压(Vth)，图7的曲线图的Y轴表示存储器单元的数量。图8和图9的曲线图的X轴表示时间，图8和图9的曲线图的Y轴表示电压电平。为了描述的简洁，假设存储器块BLK是被选择为执行编程操作的存储器块。也假设每个存储器单元是存储3位数据的三级单元(TLC)。然而，存储器块和存储器单元不限于此。
参照图1和图6至图9，存储器控制器110可以响应于写入命令(cmd)针对存储器块BLK执行通常擦除操作。例如，存储器块BLK的每个存储器单元可以具有擦除状态E和第一编程状态P1至第七编程状态P7中的任意一种状态。存储器控制器110可以控制非易失性存储器装置120，使得存储器块BLK的存储器单元具有擦除状态E。
在示例实施例中，如图8中所示，可以以递增步进脉冲擦除(ISPE)方案来执行通常擦除操作。即，通常擦除操作可以包括多个擦除循环ERS1至ERSn。在擦除循环ERS1至ERSn中，将擦除电压VE1至VEn分别施加到基底，然后将擦除验证电压Vv_E施加到字线。
更具体而言，在第一擦除循环ERS1中，将第一擦除电压VE1施加到基底。此时，将字线擦除电压VWE施加到连接到存储器块BLK的字线。字线擦除电压VWE可以具有预定电平(例如，地电平、正电平或负电平)。在示例实施例中，字线擦除电压VWE可以根据字线的物理位置、存储器单元的编程或擦除速度、或者物理特性而不同。
之后，将擦除验证电压Vv_E施加到连接到存储器块BLK的字线(WL1至WL8)。在示例实施例中，擦除验证电压Vv_E可以是擦除状态E的阈值电压分布的上界值。非易失性存储器装置120可以通过将擦除验证电压Vv_E施加到连接到存储器块BLK的字线(WL1至WL8)来验证存储器块BLK的擦除状态。
在存储器块BLK被擦除的情况下，完成通常擦除操作，并且不执行下一个擦除循环。在存储器块BLK未被擦除的情况下，执行下一个擦除循环(即，第二擦除循环ERS2)。在第二擦除循环ERS2中，将第二擦除电压VE2施加到基底，然后将擦除验证电压Vv_E施加到字线(WL1至WL8)。第二擦除电压VE2比第一擦除电压VE1高预定电平。即，随着擦除循环的执行，施加的擦除电压VE可以以预定电平增大。通过反复执行擦除循环，存储器块BLK的存储单元可以具有擦除状态E。
在针对存储器块BLK的通常擦除操作完成之后，存储器控制器110可以执行通常编程操作。通常编程操作可以针对例如存储器块BLK的一些存储器单元来执行。例如，可以针对存储器块BLK的连接到选择的字线的存储器单元来执行通常编程操作。
存储器控制器110可以控制非易失性存储器装置120，使得存储器块BLK的连接到一条字线(即，选择的字线)的存储器单元中的每个具有擦除状态E和第一至第七编程状态中的任意一种状态。
可以以递增步进脉冲编程(ISPP)方法来执行通常编程操作。如图9中所示，在通常编程操作中，非易失性存储器装置120可以根据存储器控制器110的控制来执行多个编程循环(PGM1至PGMk)。
在第一编程循环PGM1中，非易失性存储器装置120可以将第一编程电压VPGM1施加到选择的字线并且将通过电压VPASS施加到未选择的字线，以改变连接到选择的字线的存储器单元的阈值电压。之后，非易失性存储器装置120可以将第一至第七验证电压(Vv_1至Vv_7)施加到选择的字线并且将通过电压VPASS施加到未选择的字线，以验证连接到选择的字线的存储器单元的编程状态。如图7中所示，第一至第七验证电压(Vv_1至Vv_7)可以是用于分别用于验证第一至第七编程状态(P1至P7)的验证电压。
在存储器单元未被正常地编程的情况下，非易失性存储器装置120执行第二编程循环PGM2。在第二编程循环PGM2中，非易失性存储器装置120将第二编程电压VPGM2施加到选择的字线并且将通过电压VPASS施加到未选择的字线。在这种情况下，第二编程电压VPGM2比第一编程电压VPGM1高预定电平。之后，非易失性存储器装置120可以将第一至第七验证电压(Vv_1至Vv_7)施加到选择的字线并且将通过电压VPASS施加到未选择的字线。
非易失性存储器装置120可以以类似于以上描述的方式执行第一至第k编程循环(PGM1至PGMk)。在第一至第k编程循环(PGM1至PGMk)的执行期间完成针对存储器单元的编程验证的情况下，可以完成通常编程操作。
如上所述，存储器控制器110可以响应于来自主机11的写入命令来执行通常擦除操作和通常编程操作。通常擦除操作表示使存储器块BLK的存储器单元具有擦除状态E的操作。通常编程操作表示使存储器块BLK的存储器单元中的一些(即，连接到选择的字线的存储器单元)具有多个不同的可用编程状态的任意一种的操作。如上所述，通常擦除操作可以包括多个擦除循环，通常编程操作可以包括多个编程循环。
图10是示出根据本公开的示例实施例的非易失性存储器系统的操作的流程图。假设通过物理擦除命令选择的存储器块是参照图5描述的存储器块BLK。然而，通过物理擦除命令选择的存储器块不限于此。
为了清楚地描述本公开的特性，通过与已经描述的通常擦除操作和通常编程操作进行比较来描述快速擦除操作和快速编程操作。
参照图1和图10，在操作S110中，存储器控制器110可以从主机11接收物理擦除命令。如上所述，物理擦除命令表示用于物理上(实际上)擦除非易失性存储器装置120中的数据的擦除命令，诸如消毒命令、安全擦除命令等。
在操作S120中，存储器控制器110可以选择至少一个存储器块。例如，从主机11接收的物理擦除命令可以包括关于将要被物理擦除的存储器块的信息(例如，块地址)。存储器控制器110可以基于关于将要被物理擦除的存储器块的信息来选择非易失性存储器装置120的存储块中的至少一个。
在操作S130中，存储器控制器110可以针对选择的存储器块执行快速擦除操作。例如，如参照图1描述的，存储器控制器110可以响应于来自主机11的物理擦除命令来执行快速擦除操作。快速擦除操作可以表示擦除选择的存储器块的操作，使得选择的存储器块的存储器单元具有不处于擦除状态的阈值电压状态。执行了快速擦除操作的存储器块的存储器单元可以具有擦除状态或快速擦除状态的阈值电压分布。
在示例实施例中，存储器控制器110可以将用于快速擦除操作的快速擦除命令提供给非易失性存储器装置120。非易失性存储器装置120可以响应于快速擦除命令而执行快速擦除操作。快速擦除命令可以是通过存储器控制器110与非易失性存储器装置120之间的接口预先确定的信号。快速擦除命令可以是与参照图6描述的通常擦除命令不同的信号。
在操作S140中，存储器控制器110可以针对选择的存储器块执行快速编程操作。如参照图1描述的，与通常编程操作不同，快速编程操作可以表示对选择的存储器块的存储器单元进行编程以具有快速编程状态的操作。
在示例实施例中，存储器控制器110可以将用于快速编程操作的快速编程命令提供给非易失性存储器装置120。非易失性存储器装置120可以响应于快速编程命令而执行快速编程操作。快速编程命令可以是通过存储器控制器110与非易失性存储器装置120之间的接口预先确定的信号。非易失性存储器装置120可以响应于快速擦除命令而执行快速擦除操作和快速编程操作。
传统的存储器控制器响应于来自主机的物理擦除命令来执行诸如参照图7和图8描述的通常擦除操作。与此不同的是，存储器控制器110响应于来自主机11的物理擦除命令针对选择的存储器块执行快速擦除操作，然后可执行快速编程操作。执行快速擦除操作和快速编程操作所花费的时间小于执行通常擦除操作和通常编程操作所花费的时间。因此，减少因物理擦除命令导致的操作延迟。结果，提供具有改善的性能的非易失性存储器系统。
图11是用于解释图10的操作的存储器单元的阈值电压分布。每个X轴表示阈值电压Vth，每个Y轴表示存储器单元的数量。
参照图1、图5、图10和图11，如操作S130中描述的，存储器控制器110可以针对存储器块BLK执行快速擦除操作。
例如，存储器块BLK的存储器单元中的每个存储器单元可以具有擦除状态E和第一编程状态P1至第七编程状态P7中的任意一种状态。存储器控制器110可以控制非易失性存储器装置120，使得存储器块BLK的存储器单元中的每个存储器单元具有擦除状态E、快速擦除状态FE、以及编程状态P1`和P2`中的一种状态。
更具体而言，非易失性存储器装置120可以在存储器控制器110的控制下针对存储器块BLK执行快速擦除操作。在这种情况下，非易失性存储器装置120可以将快速擦除电压施加到基底。存储器块BLK的存储器单元的阈值电压可以被快速擦除电压改变。通过将比通常擦除操作中使用的擦除电压VE小的电压(即，快速擦除电压)施加到基底，存储器块BLK的一些存储器单元(例如，具有P3至P7的编程状态的存储器单元)可以具有快速擦除状态FE。
参照图7和图8描述的通常擦除操作表示使存储器块BLK的存储器单元具有擦除状态E的操作。然而，参照图11描述的快速擦除操作表示使存储器块BLK的存储器单元中的一些(并非所有)具有快速擦除状态FE的擦除操作。在这种情况下，快速擦除状态FE的阈值电压分布的下界值大于擦除状态E的阈值电压分布的上界值。即，快速擦除状态FE的阈值电压分布可以不与擦除状态E的阈值电压分布重叠。
在完成快速擦除操作之后，非易失性存储器装置120可以在存储器控制器110的控制下执行快速编程操作。在完成快速擦除操作的情况下，存储器块BLK的存储器单元中的每个存储器单元可以具有擦除状态E、快速擦除状态FE、以及编程状态P1`和P2`中的一种状态。非易失性存储器装置120可以同时对存储器块BLK的存储器单元进行编程，使得存储器块BLK的存储器单元具有快速编程状态FP和快速擦除状态FE中的一种状态。
即，可以执行快速擦除操作，使得存储器块BLK的存储器单元中的一些(例如，具有P3～P7的编程状态的存储器单元)具有快速擦除状态FE。然后，可以执行快速编程操作，使得其余的存储器单元(例如，具有擦除状态E和编程状态P1`和P2`的存储器单元)具有快速编程状态EP。
在参照图7和图9描述的通常编程操作中，将编程电压施加到存储器块BLK的存储器单元中的一些(例如，连接到选择的字线的存储器单元)。然而，图11的快速编程操作将快速编程电压施加到存储器块BLK的所有存储器单元。这导致存储器块BLK的存储器单元具有快速编程状态FP和快速擦除状态FE。
如上所述，在执行快速擦除操作和快速编程操作的情况下，存储器块BLK的存储器单元中的每个可以具有快速编程状态FP和快速擦除状态FE中的一种状态。在这种情况下，在擦除操作之前存储在存储器块BLK中的数据不能被读出。通过利用不处于擦除状态E的特定模式对存储器单元进行编程，可以防止在擦除操作之后因疏忽时间而导致的存储器单元的劣化。
图11中的快速编程状态FP和快速擦除状态FE的阈值电压分布是说明性的，阈值电压分布不限于此。例如，快速擦除状态FE的阈值电压分布的上界值可以大于擦除状态E的阈值电压分布的上界值。快速编程状态FP的阈值电压分布的上界值也可以大于快速擦除状态FE的阈值电压分布的上界值。快速编程状态FP和快速擦除状态FE可以具有相同的阈值电压分布。
快速编程状态FP和快速擦除状态FE的阈值电压分布可以根据存储器块BLK的物理特性或位置而不同地变化。
图12示出快速擦除操作的示例性视图。为了描述的清楚，通过与图8的通常擦除操作的擦除电压VE进行比较来描述快速擦除操作。
参照图8和图12，如图12的第一部分中所示，在快速擦除操作中，将第一快速擦除电压VFE1施加到基底，并且将字线擦除电压VWE施加到字线(WL1至WL8)。通过仅将第一快速擦除电压VFE1施加到基底一次而不进行擦除验证操作来完成快速擦除操作，而通常擦除操作执行多个擦除循环。第一快速擦除电压VFE1可以小于通常擦除操作的第一擦除电压VE1。第一快速擦除电压VFE1可以是根据存储器块BLK或存储器单元的物理特性和物理位置而预定的电压电平。
如图12的第二部分中所示，在快速擦除操作中，可以将第一至第n快速擦除电压(VFE1至VFEn)施加到基底，并且可以将字线擦除电压VWE施加到字线(WL1至WL8)。第一至第n快速擦除电压(VFE1至VFEn)可以分别小于通常擦除操作的第一至第n擦除电压(VE1至VEn)。在快速擦除操作中的擦除电压增量可以小于在通常擦除操作中的擦除电压增量。即，与第一部分不同，在第二部分的快速擦除操作中，可以顺序地施加多个快速擦除电压。在这种情况下，类似第一部分，省略擦除验证操作。
如图12的第三部分中所示，在快速擦除操作中，可以将第一至第m快速擦除电压(VFE1至VFEm)顺序地施加到基底，并且可以将字线擦除电压VWE施加到字线(WL1至WL8)。这里，m是小于n的整数。在快速擦除操作中施加快速擦除电压的次数(即，擦除循环数)可以小于在通常擦除操作中施加擦除电压的次数(即，擦除循环数)。在这种情况下，可以省略擦除验证操作。
如图12的第四部分中所示，在快速擦除操作中，可以将第一至第m快速擦除电压(VFE1至VFEm)顺序地施加到基底。与参照第一至第三部分描述的不同，在第四部分中，可以执行快速擦除验证操作。即，在将第一快速擦除电压VFE1施加到基底之后，可以将快速擦除验证电压Vv_FE施加到字线(WL1至WL8)。快速擦除验证电压Vv_FE可以是快速擦除状态FE的阈值电压分布的上界值。
如上所述，可以以与通常擦除操作不同的各种方法来执行快速擦除操作。参照图12描述的快速擦除操作是说明性的，快速擦除操作不限于此。例如，尽管附图中未示出，但是第一快速擦除电压VFE1可以高于第一擦除电压VE1。此外，用于施加快速擦除电压VFE所花费的时间，即，快速擦除电压VFE的脉冲宽度可以小于擦除电压VE的脉冲宽度。非易失性存储器装置120可以根据存储器控制器110的控制以各种方法来执行快速擦除操作，使得存储器块BLK的存储器单元具有快速擦除状态FE。
图13是用于解释快速编程操作的曲线图。为了描述的清楚，通过与图9的通常编程操作的编程电压VPGM进行比较来描述快速编程操作。
参照图5、图9和图13，如第一部分中所示，在快速编程操作中，将第一快速编程电压VFPGM1施加到字线(WL1至WL8)。这里，第一快速编程电压VFPGM1可以高于在通常编程操作中使用的第一编程电压VPGM1。在这种情况下，可以不执行单独的验证操作。
如第二部分中所示，在快速编程操作中，可以将第一至第k快速编程电压(VFPGM1至VFPGMk)施加到字线(WL1至WL8)。第一至第k快速编程电压(VFPGM1至VFPGMk)可以分别高于在通常编程操作中使用的第一至第k编程电压(VPGM1至VPGMk)。可以不单独执行编程验证操作。
通常编程操作将编程电压施加到选择的字线，使得连接到选择的字线的存储器单元具有擦除状态E和编程状态(P1至P7)。即，为了精确地控制存储器单元的阈值电压，在通常编程操作中使用的编程电压从低电平增大预定电平至高电平。然而，快速编程操作将编程电压施加到字线，使得存储器单元具有快速编程状态FP。与快速编程状态FP对应的阈值电压分布的范围可以宽于每个编程状态(P1至P7)的阈值电压分布的范围。结果，快速编程操作可以通过施加比通常编程操作的编程电压高的编程电压来迅速地对存储器单元进行编程以具有快速编程状态FP。
如上所述，与通常编程操作不同，在快速编程操作中，将快速编程电压施加到连接到存储器块BLK的所有存储器单元。因此，包括在存储器块BLK中的存储器单元可以具有快速编程状态FP。
图13中的快速编程操作是说明性的，快速编程操作不限于此。例如，尽管附图中未示出，但是第一快速编程电压VFPGM1至第k快速编程电压VFPGMk可以分别高于第一编程电压VPGM1至第k编程电压VPGMk。此外，将快速编程电压施加到连接到存储器块BLK的字线的次数(即，编程循环数)可以小于通常编程操作的编程循环数。快速编程电压的电平、脉冲宽度等可以根据存储器单元的物理特性和位置而不同地变化。
根据本公开的示例实施例，非易失性存储器系统100接收来自主机11的物理擦除命令，并且响应于接收的物理擦除命令来执行快速擦除操作和快速编程操作。因此，由于根据物理擦除命令的操作延迟减少，所以提供了具有改善的性能和改善的可靠性的非易失性存储器系统。
图14是示出非易失性存储器装置的另一个示例的框图。参照图14，非易失性存储器装置220包括存储器单元阵列221和外围电路222。
存储器单元阵列221可以通过字线WL、地选择线GSL、串选择线SSL以及位线BL1和BL2连接到外围电路222。外围电路222可以包括参照图4描述的地址解码器122、控制逻辑和电压生成电路123、页缓冲器124以及输入/输出电路125。
存储器单元阵列221包括第一平面PL1和第二平面PL2。第一平面PL1和第二平面PL2中的每个可以包括存储器块(BLK11至BLK1n，BLK21至BLK2n)。包括在第一平面P1中的存储器块(BLK11至BLK1n)共享位线BL1。包括在第二平面P2中的存储器块(BLK21至BLK2n)共享位线BL2。
非易失性存储器装置220可以在存储器控制器110的控制下执行参照图1至图13描述的快速擦除操作和快速编程操作。在这种情况下，非易失性存储器装置220可以在存储器控制器110的控制下针对至少两个存储器块同时执行快速擦除操作和快速编程操作。
例如，非易失性存储器装置220可以针对包括在同一平面(例如，第一平面P1)中的至少两个存储器块(例如，BLK11，BLK12，BLK13)同时执行快速擦除操作。即，通过将快速擦除电压施加到基底并且将字线擦除电压施加到存储器块(BLK11，BLK12，BLK13)，可以针对存储器块(BLK11，BLK12，BLK13)同时执行快速擦除操作。
如上所述，根据本公开的非易失性存储器系统可以响应于来自主机的物理擦除命令而针对多个存储器块执行快速擦除操作和快速编程操作。因此，由于针对快速擦除命令的延迟减少，所以提供了具有改善的性能的非易失性存储器系统。
尽管附图中未示出，但是根据本公开的非易失性存储器系统可以响应于来自主机的物理擦除命令而针对存储器块执行快速编程操作，然后执行快速擦除操作。
图15是示出根据本公开的示例实施例的存储器块的三维结构的电路图。在图15中，尽管示出了一个存储器块BLK，但是本公开不限于此。根据本公开的非易失性存储器装置还可以包括具有与图15中所示的结构类似的结构的存储器块。非易失性存储器装置可以针对图15中示出的存储器块BLK执行快速擦除操作和快速编程操作。
参照图15，存储器块BLK包括多个单元串(CS11，CS12，CS21，CS22)。单元串(CS11，CS12，CS21，CS22)沿着行方向和列方向布置以形成行和列。
单元串(CS11，CS12，CS21，CS22)中的每个包括多个单元晶体管。例如，单元串(CS11，CS12，CS21，CS22)中的每个可以包括串选择晶体管(SSTa，SSTb)、多个存储器单元(MC1～MC8)、地选择晶体管(GSTa，GSTb)和虚设存储器单元(DMC1，DMC2)。包括在单元串(CS11，CS12，CS21，CS22)中的每个晶体管可以是CTF(电荷捕获闪存)存储器单元。
存储器单元(MC1～MC8)彼此串联连接并且在高度方向上层压，其中，所述高度方向是与由行方向和列方向形成的平面垂直的方向。串选择晶体管(SSTa，SSTb)彼此串联连接。串联连接的串选择晶体管(SSTa，SSTb)设置在存储器单元(MC1～MC8)与位线BL之间。地选择晶体管(GSTa，GSTb)彼此串联连接。串联连接的地选择晶体管(GSTa，GSTb)设置在存储器单元(MC1～MC8)与共源线CSL之间。
第一虚设存储器单元DMC1可以设置在存储器单元(MC1～MC8)与地选择晶体管(GSTa，GSTb)之间。第二虚设存储器单元DMC2可以设置在存储器单元(MC1～MC8)与串选择晶体管(SSTa，SSTb)之间。
单元串(CS11，CS12，CS21，CS22)的地选择晶体管(GSTa，GSTb)可以共同地连接到地选择线GSL。同一行的地选择晶体管可以连接到同一条地选择线。不同行的地选择晶体管可以连接到不同的地选择线。例如，第一行的单元串(CS11，CS12)的第一地选择晶体管GSTa可以连接到第一地选择线。第二行的单元串(CS21，CS22)的第一地选择晶体管GSTa可以连接到第二地选择线。
尽管附图中未示出，但是设置在距基底(未示出)同一高度处的地选择晶体管可以连接到同一条地选择线。设置在不同高度处的地选择晶体管可以连接到不同的地选择线。例如，单元串(CS11，CS12，CS21，CS22)的第一地选择晶体管GSTa可以连接到第一地选择线。单元串(CS11，CS12，CS21，CS22)的第二地选择晶体管GSTb可以连接到第二地选择线。
距基底或地选择晶体管(GSTa，GSTb)同一高度的存储器单元共同连接到同一条字线。不同高度的存储器单元连接到不同的字线。例如，单元串(CS11，CS12，CS21，CS22)的第一至第八存储器单元(MC1～MC8)分别共同地连接到第一至第八字线(WL1至WL8)。
在同一高度的第一串选择晶体管SSTa之中的同一行的串选择晶体管连接到同一条串选择线。不同行的串选择晶体管连接到不同的串选择线。例如，第一行的单元串(CS11，CS12)的第一串选择晶体管SSTa共同连接到串选择线SSL1a。第二行的单元串(CS21，CS22)的第一串选择晶体管SSTa共同连接到串选择线SSL2a。
类似地，在同一高度处的第二串选择晶体管SSTb之中的同一行的串选择晶体管连接到同一条串选择线。不同行的串选择晶体管连接到不同的串选择线。例如，第一行的单元串(CS11，CS12)的第二串选择晶体管SSTb共同连接到串选择线SSL1b。第二行的单元串(CS21，CS22)的第二串选择晶体管SSTb共同连接到串选择线SSL2b。
同一高度的虚设存储器单元连接到同一条虚设字线，不同高度的虚设存储器单元分别连接到不同的虚设字线。例如，第一虚设存储器单元DMC1连接到第一虚设字线DWL1，第二虚设存储器单元DMC2连接到第二虚设字线DWL2。
图15中的存储器块BLK是说明性的。单元串的数量可以增大或减小。由单元串构成的行和列的数量可以根据单元串的数量而增大或减小。此外，存储器块BLK的单元晶体管(GST，MC，DMC，SST)的数量可以增大或减小。存储器块BLK的高度可以根据单元晶体管(GST，MC，DMC，SST)的数量而增大或减小。连接到单元晶体管(GST，MC，DMC，SST)的线(GSL，WL，DWL，SSL)的数量可以根据单元晶体管(GST，MC，DMC，SST)的数量而增大或减小。
根据本公开的非易失性存储器装置不限于上述构造。非易失性存储器装置可以包括三维(3D)存储器阵列。3D存储器阵列整体地形成在存储器单元的阵列的一个或更多个物理级和电路中。存储器单元具有设置在硅基底上的有源区。电路与存储器单元的操作相关联，不论这样的相关联的电路是位于这样的基底上还是位于这样的基底内。术语“整体”意味着阵列的每一级的层直接沉积在阵列的每个下方级的层上。
在本公开的实施例中，3D存储器阵列包括竖直定位的竖直NAND串，使得至少一个存储器单元位于另一个存储器单元上方。所述至少一个存储器单元可以包括电荷捕获层。每个竖直NAND串可以包括位于存储器单元上方的至少一个选择晶体管，所述至少一个选择晶体管具有与存储器单元相同的结构并且与存储器单元一起整体地形成。
通过引用包含于此的以下专利文件描述了三维存储器阵列的合适的配置，其中，三维存储器阵列被配置为多个级(字线和/或位线在级之间共享)：美国专利号7,679,133；8,553,466；8,654,587；8,559,235以及美国专利申请公开号2011/0233648。
图16是示出包括根据本公开的示例实施例的非易失性存储器系统的用户系统的框图。参照图16，用户系统1000包括应用处理器1100、系统存储器1200、网络模块1300、存储装置1400和用户接口1500。
应用处理器1100可以驱动包括在用户系统1000中的构成元件和操作系统(OS)。应用处理器1100可以包括控制包括在用户系统1000中的构成元件的控制器、图形引擎和各种接口。应用处理器1100可以以芯片上系统(SoC)的形式设置。
系统存储器1200可以操作为主存储器、操作存储器、缓冲存储器或高速缓冲存储器。系统存储器1200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDRSDRAM、LPDDR2SDRAM、LPDDR3SDRAM等的易失性随机存取存储器，或者诸如PRAM、ReRAM、MRAM、FRAM等的非易失性随机存取存储器。系统存储器1200和应用处理器1100可以在单个封装件中实施。
网络模块1300可以执行与外部装置的通信。网络模块1300可以支持在诸如CDMA(码分多址)、GSM(全球移动通信系统)、WCDMA(宽带CDMA)、CDMA-2000、TDMA(时分多址)、LTE(长期演进)、Wimax、WLAN、UWB、蓝牙、WI-DI等的协议或标准下的无线通信。网络模块1300可以被包括在应用处理器1100中。
存储装置1400可以根据应用处理器1100的控制来存储数据。例如，存储装置1400可以存储从应用处理器1100接收的数据。存储装置1400可以将存储在存储装置1400中的数据发送到应用处理器1100。存储装置1400可以通过诸如PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)、NAND闪存、NOR闪存、三维NAND闪存等的半导体存储器装置来实施。存储装置1400可以包括参照图1至图15描述的存储器控制器和非易失性存储器装置，并且可以基于参照图1至图15描述的操作方法来操作。
用户接口1500可以包括将数据或命令输入到应用处理器1100或者将数据输出到外部装置的接口。用户接口1500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、包括图像传感器的相机、麦克风、陀螺仪传感器、振动传感器、压电元件等的用户输入接口。用户接口1500可以包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵有机发光二极管(AMOLED)显示装置、LED、扬声器、马达等的用户输出接口。根据本公开的示例实施例，非易失性存储器系统响应于来自外部装置(即，主机)的物理擦除命令而针对至少一个存储器块执行快速擦除操作和快速编程操作。因此，由于与传统的通常擦除操作相比物理擦除存储器单元所需的时间减少，所以提供了具有改善的性能的非易失性存储器系统。
根据本公开的示例实施例的非易失性存储器系统响应于来自外部装置的物理擦除命令执行快速擦除操作和快速编程操作。根据本公开的示例实施例，提供了具有改善的性能的非易失性存储器系统的操作方法和具有改善的性能的非易失性存储器装置的操作方法。
上面公开的主题将被视为说明性的而非限制性的。所附权利要求旨在覆盖落在本公开的真实精神和范围内的所有这样的修改、改进和其它实施例。因此，在法律允许的最大程度的基础上，本公开的范围将由权利要求及它们的等同物的最宽可允许解释来确定，并且不应受限或限于上面的详细描述。

Claims (19)

1.一种非易失性存储器系统的操作方法，所述非易失性存储器系统包括非易失性存储器装置和控制非易失性存储器装置的存储器控制器，其中，非易失性存储器装置包括多个存储器块，每个存储器块包括多个存储器单元，每个存储器单元具有擦除状态和多个编程状态中的任意一种状态，其中，所述操作方法包括：
从外部装置接收物理擦除命令；
响应于接收的物理擦除命令，针对非易失性存储器装置的所述多个存储器块中的至少一个存储器块执行快速擦除操作，使得所述至少一个存储器块的第一存储器单元具有与擦除状态不同的快速擦除状态；以及
针对所述至少一个存储器块执行快速编程操作，使得所述至少一个存储器块的第二存储器单元具有快速编程状态，
其中，快速编程状态的阈值电压分布的上界值小于快速擦除状态的阈值电压分布的上界值。
2.根据权利要求1所述的操作方法，
其中，快速擦除状态的阈值电压分布的下界值大于擦除状态的阈值电压分布的上界值，
其中，快速擦除状态的阈值电压分布的上界值小于所述多个编程状态中的最高编程状态的阈值电压分布的上界值。
3.根据权利要求1所述的操作方法，
其中，执行快速编程操作的步骤还包括将快速编程电压施加到连接到所述至少一个存储器块的字线。
4.根据权利要求1所述的操作方法，所述操作方法还包括：
从外部装置接收写入命令；
响应于接收的写入命令针对第一存储器块执行通常擦除操作，使得第一存储器块的存储器单元具有擦除状态；以及
针对第一存储器块的多个存储器单元执行通常编程操作。
5.根据权利要求4所述的操作方法，
其中，在快速擦除操作中施加到连接到所述至少一个存储器块的字线的第一擦除验证电压高于在通常擦除操作中施加到连接到第一存储器块的字线的第二擦除验证电压。
6.根据权利要求4所述的操作方法，
其中，在快速擦除操作中施加到基底的第一擦除开始电压低于在通常擦除操作中施加到基底的第二擦除开始电压。
7.根据权利要求4所述的操作方法，
其中，快速擦除操作和通常擦除操作中的每个包括多个擦除循环，
其中，快速擦除操作的擦除循环的数量小于通常擦除操作的擦除循环的数量。
8.根据权利要求1所述的操作方法，
其中，所述至少一个存储器块包括共享相同位线的至少两个存储器块。
9.根据权利要求1所述的操作方法，
其中，所述至少一个存储器块包括在垂直于基底的方向上层压的三维存储器结构。
10.一种非易失性存储器系统的操作方法，所述非易失性存储器系统包括非易失性存储器装置和存储器控制器，非易失性存储器装置包括多个存储器块，存储器控制器控制非易失性存储器装置，所述操作方法包括：
从外部装置接收物理擦除命令；
响应于接收的物理擦除命令针对第一存储器块执行第一擦除操作；
响应于接收的物理擦除命令针对第一存储器块执行快速编程操作；
从外部装置接收写入命令；以及
响应于接收的写入命令针对第一存储器块执行与第一擦除操作不同的第二擦除操作，
其中，第一存储器块的所有存储器单元或少于所有存储器单元的存储器单元具有第一阈值电压分布，对其执行快速编程操作的第一存储器块的多个存储器单元中的每个具有第一阈值电压分布和第三阈值电压分布中的任意一种阈值电压分布，对其执行第二擦除操作的第一存储器块的所有存储器单元具有第二阈值电压分布。
11.根据权利要求10所述的操作方法，
其中，第一阈值电压分布的下界值大于第二阈值电压分布的上界值。
12.根据权利要求10所述的操作方法，
其中，第三阈值电压分布的下界值大于第二阈值电压分布的上界值。
13.根据权利要求12所述的操作方法，
其中，执行快速编程操作的步骤包括将编程电压同时施加到连接到所述第一存储器块的字线。
14.根据权利要求10所述的操作方法，在执行第二擦除操作之后，所述操作方法还包括：
针对第一存储器块的多个存储器单元执行正常编程操作，
其中，在完成正常编程操作之后，第一存储器块的多个存储器单元中的每个存储器单元具有擦除状态和多个编程状态中的一种状态。
15.一种操作非易失性存储器装置的方法，所述方法包括：
从外部装置接收第一命令，并且响应于第一命令执行擦除操作，导致将非易失性存储器装置的存储器块的所有存储器单元设置为擦除状态；以及
从外部装置接收第二命令，并且响应于第二命令且独立于第一命令地执行快速擦除操作和快速编程操作，导致将非易失性存储器装置的存储器块的多个存储器单元中的每个设置为与擦除状态不同的快速擦除状态和快速编程状态中的一种状态，
其中，快速编程状态的阈值电压分布的上界值小于快速擦除状态的阈值电压分布的上界值。
16.根据权利要求15所述的方法，所述方法还包括：
在响应于第一命令执行擦除操作之后，对在非易失性存储器装置的存储器块的设置为擦除状态的所有存储器单元之中的连接到选择的字线的存储器单元执行正常编程操作。
17.根据权利要求16所述的方法，所述方法还包括：
在响应于第二命令执行快速擦除操作之后，针对存储器块的除了被设置为快速擦除状态的存储器单元之外的其余存储器单元执行快速编程操作，使得存储器块的少于所有存储器单元的存储器单元具有快速编程状态。
18.根据权利要求15所述的方法，
其中，第一命令包括从外部装置接收的写入命令；
其中，第二命令包括从外部装置接收的物理擦除命令；
其中，第一命令和第二命令中的每个导致执行多个擦除循环；并且
其中，响应于第二命令的擦除循环的数量小于响应于第一命令的擦除循环的数量。
19.根据权利要求15所述的方法，
其中，快速擦除状态的阈值电压分布的下界值大于擦除状态的阈值电压分布的上界值，
其中，快速编程状态的阈值电压分布的下界值大于擦除状态的阈值电压分布的上界值。
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