KR102254392B1 - 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템 - Google Patents

메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예에 따른 사용자 영역 및 메타 영역을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 사용자 영역에 포함된 복수의 메모리 블록들 중 소스 블록을 선택하는 단계; 선택된 소스 블록의 서브 비트맵을 기반으로 메타 영역에 저장된 매핑 테이블을 로드하는 단계; 및 로드된 매핑 테이블을 기반으로 소스 블록에 포함된 페이지들 중 유효 페이지들로 구성된 유효 페이지 레이아웃을 생성하는 단계를 포함하되, 서브 비트맵은 선택된 소스 블록에 대하여 유효한 매핑 테이블의 정보를 포함한다.

Description

메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템{OPERATING METHOD OF MEMORY CONTROLLER AND NONVOLATILE MEMORY SYSTEM INCLUDING NONVOLATILE MEMORY DEVICE AND MEMORY CONTROLLER}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리는 저소음, 저전력, 빠른 동작 속도 등의 장점을 갖기 때문에, 다양한 분야에서 사용된다. 예를 들어, 스마트폰, 태블릿 PC와 같은 모바일 시스템은 스토리지 매체로서 대용량 플래시 메모리를 사용한다. 플래시 메모리는 페이지 단위로 데이터의 읽기 및 쓰기 동작을 수행하고, 메모리 블록 단위로 소거 동작을 수행한다. 플래시 메모리의 이러한 물리적 특성으로 인해 발생할 수 있는 문제점을 해결하기 위하여 플래시 메모리 시스템은 플래시 변환 계층(FTL)을 사용한다. 플래시 변환 계층은 호스트(예를 들어, AP)에 의해 정의된 논리적 주소를 플래시 메모리에서 사용할 수 있는 물리적 주소로 변환하는 역할을 수행한다. 플래시 변환 계층은 매핑 테이블을 기반으로 상술된 주소 변환 동작을 수행한다. 플래시 변환 계층은 가비지 컬렉션 동작, 머지 동작, 웨어 레벨링 등과 같은 동작을 수행할 수 있다.
본 발명의 목적은 복수의 메모리 블록들 각각에 대하여 유효 매핑 테이블의 위치 정보를 포함하는 비트맵을 기반으로 가비지 컬렉션 동작을 수행함으로써 향상된 성능을 갖는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 사용자 영역 및 메타 영역을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 상기 사용자 영역에 포함된 복수의 메모리 블록들 중 소스 블록을 선택하는 단계; 상기 선택된 소스 블록의 서브 비트맵을 기반으로 상기 메타 영역에 저장된 매핑 테이블을 로드하는 단계; 및 상기 로드된 매핑 테이블을 기반으로 상기 소스 블록에 포함된 페이지들 중 유효 페이지들로 구성된 유효 페이지 레이아웃을 생성하는 단계를 포함하되, 상기 서브 비트맵은 상기 선택된 소스 블록에 대하여 유효한 매핑 테이블의 정보를 포함한다.
실시 예로서, 상기 사용자 영역에 포함된 상기 복수의 메모리 블록들 중 목표 블록을 선택하는 단계; 및 상기 생성된 유효 페이지 레이아웃을 기반으로 상기 소스 블록 및 상기 목표 블록에 대한 가비지 컬렉션 동작을 수행하는 단계를 더 포함한다.
실시 예로서, 상기 로드된 매핑 테이블은 상기 유효 페이지에 저장된 데이터의 논리적 어드레스 및 상기 소스 블록들의 물리적 어드레스 사이의 매핑 정보를 포함한다.
실시 예로서, 상기 메타 영역에 포함된 상기 선택된 소스 블록의 서브 비트맵을 기반으로 상기 메타 영역에 저장된 매핑 테이블을 로드하는 단계는 상기 메타 영역에 저장된 상기 매핑 테이블 중 상기 선택된 소스 블록에 대하여 유효한 일부를 로드하는 단계를 포함한다.
실시 예로서, 상기 로드된 매핑 테이블을 기반으로 유효 페이지 레이아웃을 생성하는 단계는 상기 로드된 매핑 테이블에 포함된 물리적 어드레스 및 상기 소스 블록에 포함된 페이지들의 물리적 어드레스를 비교하는 단계를 포함한다.
실시 예로서, 상기 로드된 매핑 테이블을 기반으로 유효 페이지 레이아웃을 생성하는 단계는, 상기 소스 블록에 포함된 페이지들의 물리적 어드레스들 중 적어도 하나의 물리적 어드레스가 상기 로드된 매핑 테이블에 포함된 경우, 상기 적어도 하나의 물리적 어드레스가 상기 유효 페이지 레이아웃에 포함되도록 상기 유효 페이지 레이아웃을 생성하는 단계를 더 포함한다.
실시 예로서, 상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록에 데이터가 기입되거나, 상기 적어도 하나의 메모리 블록에 포함된 데이터가 무효화되거나 또는 상기 적어도 하나의 메모리 블록이 소거되는 경우 상기 적어도 하나의 메모리 블록의 서브 비트맵을 갱신하는 단계를 더 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템은 사용자 데이터를 저장하고 복수의 메모리 블록들을 포함하는 사용자 영역, 및 매핑 테이블 및 서브 비트맵들을 저장하는 메타 영역을 포함하는 불휘발성 메모리 장치; 및 외부 장치로부터 논리적 어드레스를 수신하고, 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중 소스 블록을 선택하고, 상기 선택된 소스 블록의 서브 비트맵을 기반으로 상기 매핑 테이블 중 일부를 로드하고, 상기 로드된 매핑 테이블을 기반으로 상기 소스 블록에 포함된 페이지들 중 유효 페이지들로 구성된 유효 페이지 레이아웃을 생성한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중 목표 블록을 선택하고, 상기 생성된 유효 페이지 레이아웃을 기반으로 상기 소스 블록의 상기 유효 페이지들을 상기 목표 블록으로 복사한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 소스 블록의 상기 유효 페이지들이 상기 목표 블록으로 복사된 이 후, 상기 소스 블록이 소거되도록 상기 불휘발성 메모리 장치를 제어한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록이 갱신된 경우, 상기 적어도 하나의 메모리 블록의 서브 비트맵을 갱신한다.
실시 예로서, 상기 매핑 테이블의 일부가 상기 갱신된 메모리 블록에 대하여 유효한 매핑 테이블이 된 경우, 상기 메모리 컨트롤러는 상기 유효한 일부 매핑 테이블의 유효 정보가 상기 갱신된 메모리 블록의 서브 비트맵에 포함되도록 상기 갱신된 메모리 블록의 서브 비트맵을 갱신한다.
실시 예로서, 상기 매핑 테이블의 일부가 상기 갱신된 메모리 블록에 대하여 무효한 매핑 테이블이 된 경우, 상기 메모리 컨트롤러는 상기 무효한 일부 매핑 테이블의 유효 정보가 상기 갱신된 메모리 블록의 서브 비트맵에 포함되지 않도록 상기 갱신된 메모리 블록의 서브 비트맵을 갱신한다.
실시 예로서, 상기 메모리 컨트롤러는 백그라운드 동작 동안 상기 갱신된 서브 비트맵을 상기 메타 영역으로 플러쉬한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 로드된 매핑 테이블에 포함된 물리적 어드레스 및 상기 소스 블록의 물리적 어드레스를 비교하여 상기 유효 페이지 레이아웃을 생성한다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템은 사용자 영역 및 메타 영역을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 사용자 영역은 사용자 데이터를 저장하는 영역이고, 상기 메타 영역은 매핑 테이블 및 비트맵을 저장하는 영역이고, 상기 매핑 테이블은 복수의 서브 매핑 테이블들을 포함하고, 상기 비트맵은 복수의 서브 비트맵들을 포함하고, 상기 복수의 서브 비트맵들 각각은 상기 사용자 영역의 복수의 메모리 블록들 각각에 대한 상기 복수의 서브 매핑 테이블들의 유효 정보를 포함하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중 적어도 하나 메모리 블록과 대응되는 서브 비트맵을 기반으로 상기 복수의 서브 매핑 테이블들 중 일부를 로드하고, 상기 로드된 서브 매핑 테이블을 기반으로 상기 복수의 메모리 블록들 중 적어도 하나 메모리 블록에 포함된 복수의 페이지들 중 유효 페이지들로 구성된 유효 페이지 레이아웃을 생성한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 메타 영역으로부터 상기 복수의 서브 매핑 테이블들 중 일부를 로드한다.
실시 예로서, 상기 서브 매핑 테이블들은 외부 장치로부터 수신된 논리적 어드레스 및 상기 복수의 메모리 블록들의 복수의 페이지들의 물리적 어드레스의 매핑 정보를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중 목표 블록을 선택하고, 상기 유효 페이지 레이아웃을 기반으로 상기 복수의 페이지들 중 상기 유효 페이지를 상기 목표 블록으로 복사한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 유효 페이지의 복사를 완료한 이후 상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 소거한다.
본 발명에 따르면, 메모리 컨트롤러는 복수의 메모리 블록들 각각에 대하여 유효 매핑 테이블의 유효 정보를 포함하는 비트맵을 기반으로 유효 페이지 레이아웃을 생성할 수 있다. 메모리 컨트롤러는 생성된 페이지 레이아웃을 기반으로 가비지 컬렉션 동작을 수행할 수 있다. 즉, 메모리 컨트롤러가 소스 블록의 예비 영역을 스캔하지 않고 유효 페이지 레이아웃을 생성하기 때문에, 예비 영역에 대한 읽기 동작 및 에러 정정 동작으로 인한 오버헤드가 감소된다. 따라서, 향상된 성능을 갖는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 외부 장치 및 도 1에 도시된 불휘발성 메모리 시스템의 소프트웨어 계층을 예시적으로 보여주는 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 1에 도시된 메모리 컨트롤러(110)를 상세하게 보여주는 블록도이다.
도 5 및 도 6은 도 4에 도시된 메모리 컨트롤러의 어드레스 매핑 동작을 설명하기 위한 도면들이다.
도 7 및 도 8은 도 1에 도시된 비트맵을 설명하기 위한 도면들이다.
도 9는 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 10은 도 9의 S120 단계 및 S130 단계를 설명하기 위한 도면이다.
도 11 및 도 12는 도 9의 S140 단계를 설명하기 위한 블록도들이다.
도 13은 불휘발성 메모리 시스템의 가비지 컬렉션 동작 이후, 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 15는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 예시적으로 보여주는 회로도이다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 모바일 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 불휘발성 메모리 장치의 자유 블록을 확보하기 위하여 가비지 컬렉션 동작을 수행한다. 이때, 메모리 컨트롤러는 가비지 컬렉션이 수행될 소스 블록의 예비 영역을 스캔하지 않고, 논리적 페이지 넘버 및 물리적 페이지 넘버의 사상 정보를 포함하는 매핑 테이블의 유효 정보를 기반으로 유효 페이지 레이아웃을 생성할 수 있다. 따라서, 메모리 컨트롤러가 소스 블록의 예비 영역의 스캔으로 인하여 발생할 수 있는 오버헤드(예를 들어, 에러 정정 동작으로 인한 오버헤드)가 감소되므로, 향상된 성능을 갖는 메모리 컨트롤러의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블로도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 각각은 서로 다른 칩들, 서로 다른 패키지들, 서로 다른 모듈들로 제공되며 전기적으로 연결될 수 있다. 또는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 기반으로 실장되어 불휘발성 메모리 시스템으로 제공될 수 있다.
메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, 애플리케이션 프로세서 등)로부터 요청(RQ) 및 어드레스(ADDR_log)를 수신하고, 수신된 신호에 응답하여 불휘발성 메모리 장치(120)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 독출하기 위하여 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
예시적으로, 외부 장치로부터 수신된 어드레스(ADDR_log)는 논리적 어드레스(Logical Address)이고, 불휘발성 메모리 장치(120)로 전송되는 어드레스(ADDR)는 불휘발성 메모리 장치(120)의 물리적 어드레스(Physical Address)일 수 있다. 논리적 어드레스는 외부 장치에 의해 정의되거나 관리되는 데이터 단위의 위치 정보를 가리킬 수 있다. 물리적 어드레스는 불휘발성 메모리 장치(120)의 동작 특성에 따라 정의된 데이터 단위의 위치 정보를 가리킬 수 있다. 메모리 컨트롤러(120)는 논리적 어드레스를 물리적 어드레스로 변환할 있다. 메모리 컨트롤러(120)는 상술된 어드레스 변환 정보를 매핑 테이블(MT; Mapping Table)을 기반으로 관리할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)를 기입하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리들을 포함하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)는 3차원 구조를 갖는 낸드 플래시, PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다.
불휘발성 메모리 장치(120)는 사용자 영역(121, User Area) 및 메타 영역(122, Meta Area)을 포함한다. 사용자 영역(121)은 사용자 데이터(DT)를 저장하는 영역을 가리키고, 메타 영역(122)은 매핑 테이블(MT; Mapping Table) 및 비트맵(BT; Bitmap)을 저장하는 영역을 가리킨다. 사용자 데이터(DT)는 프로그램 코드, 파일 등과 같이 외부 장치의 소프트웨어 계층에서 사용되거나 또는 생성된 데이터를 가리킨다.
메타 영역(122)에 저장되는 정보들(즉, 매핑 테이블(MT) 및 비트맵(BT))은 메타 데이터(metadata)로서, 사용자 영역(121)에 저장된 사용자 데이터(DT)의 구조화된 정보를 포함할 수 있다. 예를 들어, 매핑 테이블(MT)은 복수의 서브 매핑 테이블들을 포함할 수 있다. 복수의 서브 매핑 테이블들 각각은 사용자 영역(121)에 저장된 사용자 데이터(DT)의 어드레스 변환 정보를 포함할 수 있다.
비트맵(BT)은 복수의 서브 비트맵들을 포함할 수 있다. 복수의 서브 비트맵들 각각은 사용자 데이터(DT)에 대한 유효한 매핑 테이블의 위치 정보(또는 유효 정보)를 포함할 수 있다. 예를 들어, 복수의 서브 비트맵들은 각각 사용자 영역(121)에 포함된 복수의 메모리 블록들과 대응되도록 관리된다. 사용자 영역(121)에 포함된 제 1 메모리 블록과 대응되는 제 1 서브 비트맵은 복수의 서브 매핑 테이블들 각각에 대한 1-비트의 논리 값들을 포함할 수 있다.
제 1 서브 비트맵에 포함된 논리 값들을 기반으로 제 1 메모리 블록에 대한 복수의 서브 매핑 테이블들 각각의 유효성이 판별될 수 있다. 예를 들어, 제 1 메모리 블록에 포함된 제 1 페이지의 사상 정보가 제 1 서브 매핑 테이블에 포함된 경우, 제 1 서브 비트맵에 포함된 논리 값들 중 제 1 서브 매핑 테이블과 대응되는 논리 값은 로직 하이의 논리 값을 갖도록 설정될 수 있다.
간결한 설명을 위하여 하나의 서브 비트맵 및 하나의 메모리 블록이 서로 대응되는 구성이 설명되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 하나의 서브 비트맵은 하나의 메모리 블록, 서브 블록, 슈퍼 블록, 워드 라인, 페이지 등과 같은 단위들과 대응되도록 관리될 수 있다.
예시적으로, 메타 영역(122)은 매핑 테이블(MT) 및 비트맵(BT) 이외의 다른 정보들을 저장할 수 있다. 상술된 매핑 테이블(MT) 및 비트맵(BT)은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
예시적으로, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 간 주고 받는 데이터(DATA)는 사용자 데이터(DT), 매핑 테이블(MT), 및 비트맵(BT)을 포함할 수 있다.
예시적으로, 불휘발성 메모리 장치(120)는 멀티 레벨 셀 프로그램 방식을 기반으로 사용자 영역(121)에 사용자 데이터(DT)를 프로그램할 수 있다. 불휘발성 메모리 장치(120)는 메타 영역(122)에 저장된 데이터의 신뢰성을 높이기 위하여 싱글 레벨 셀 프로그램 방식을 기반으로 메타 영역(122)에 데이터를 프로그램할 수 있다. 즉, 메타 영역(122)에 저장된 데이터는 사용자 영역(121)에 저장된 데이터보다 높은 신뢰성을 가질 수 있다.
메모리 컨트롤러(110)는 메타 영역(122)에 저장된 매핑 테이블(MT) 및 비트맵(BT)을 읽고, 읽은 매핑 테이블(MT) 및 비트맵(BT)을 기반으로 어드레스 변환 동작을 수행할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 매핑 테이블(MT) 및 비트맵(BT)을 기반으로 가비지 컬렉션(GC; Garbage Collection) 동작을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 매핑 테이블(MT) 및 비트맵(BT)을 갱신하고, 갱신된 매핑 테이블(MT) 및 비트맵(BT)을 불휘발성 메모리 장치로 플러쉬할 수 있다. 예시적으로, 메모리 컨트롤러(110)의 플러쉬 동작은 불휘발성 메모리 시스템의 유휴 상태 또는 백그라운드 동작동안 수행될 수 있다.
도 2는 외부 장치 및 도 1에 도시된 불휘발성 메모리 시스템의 소프트웨어 계층을 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 외부 장치 및 불휘발성 메모리 시스템(100)의 소프트웨어 계층은 애플리케이션(101), 파일 시스템(102), 및 플래시 변환 계층(111)을 포함한다. 애플리케이션(101)은 외부 장치에서 구동되는 다양한 응용 프로그램들을 가리킨다. 예를 들어, 애플리케이션(101)은 운영 체제, 문서 편집기, 웹브라우저, 영상 재생기, 게임 프로그램 등을 포함한다.
파일 시스템(102)은 애플리케이션(101)에 의해 사용되는 파일 또는 데이터를 불휘발성 메모리 장치(120)에 저장할 경우, 이를 조직화하는 역할을 수행한다. 예를 들어, 파일 시스템(102)은 파일 또는 데이터의 논리적 어드레스(ADDR_log)를 불휘발성 메모리 시스템(100)으로 제공할 수 있다. 예시적으로, 파일 시스템(102)은 외부 장치의 운영 체제(OS; Operating System)에 따라 다른 형태를 가질 수 있다. 예시적으로 파일 시스템(103)은 FAT(File Allocation Table), FAT32, NTFS(NT File System), HFS(Hierarchical File System), JSF2(Journaled File System2), XFS, ODS-5(On-Disk Structure-5), UDF, ZFS, UFS(Unix File System), ext2, ext3, ext4, ReiserFS, Reiser4, ISO 9660, Gnome VFS, BFS, 또는 WinFS 등을 포함할 수 있다. 예시적으로, 파일 시스템(102)은 데이터를 섹터 단위로 정의할 수 있다. 예시적으로, 파일 시스템(102)은 외부 장치에 의해 구동될 수 있다.
플래시 변환 계층(111, 이하에서, 'FTL'이라 칭한다.)은 불휘발성 메모리 장치(120)가 효율적으로 사용되도록 외부 장치 및 불휘발성 메모리 장치(120) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 페이지(page) 단위로 데이터를 쓰고 읽을 수 있다. 그러나 파일 시스템(102)은 데이터 또는 파일을 섹터 단위로 관리하기 때문에, FTL(111)은 논리적 어드레스(ADDR_log)를 수신하여 불휘발성 메모리 장치(120)에서 사용 가능한 물리적 어드레스(ADDR)로 변환하는 역할을 수행한다. FTL(111)은 이러한 어드레스 변환 동작을 매핑 테이블(MT)을 통해 관리한다.
예시적으로, FTL(111)은 가비지 컬렉션(GC), 웨어 레벨링(Wareleveling) 등과 같은 동작을 수행할 수 있다. 예를 들어, FTL(122)은 불휘발성 메모리 장치(130)에 포함된 복수의 메모리 블록들의 프로그램/소거 싸이클 횟수를 관리하고, 이를 기반으로 복수의 메모리 블록들의 프로그램/소거 싸이클 횟수가 평준화되도록 웨어 레벨링을 수행할 수 있다. FTL(111)은 적어도 하나의 메모리 블록에 포함된 데이터들 중 유효 데이터를 자유 메모리 블록에 프로그램하고, 적어도 하나의 메모리 블록을 소거하는 가비지 컬렉션 동작을 수행할 수 있다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(123), 어드레스 디코더(124), 제어 로직 및 전압 발생기(125), 및 입출력 회로(126)를 포함한다.
메모리 셀 어레이(123)는 사용자 영역(121) 및 메타 영역(122)을 포함한다. 사용자 영역(121)은 사용자 데이터(DT)를 저장하고, 메타 영역(122)은 매핑 테이블(MT) 및 비트맵(BT)을 포함한다.
사용자 영역(121) 및 메타 영역(122) 각각은 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 페이지들을 포함하고, 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 예시적으로, 사용자 영역(121)에 포함된 메모리 셀들은 적어도 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi-Level Cell)일 수 있고, 메타 영역(122)에 포함된 메모리 셀들은 1-비트의 데이터를 저장하는 싱글 레벨 셀(SLC; Single Level Cell)일 수 있다.
어드레스 디코더(124)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WL), 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(123)와 연결된다. 어드레스 디코더(124)는 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(124)는 수신된 어드레스(ADDR)를 기반으로 행 어드레스를 디코딩하고, 디코딩된 행 어드레스를 기반으로 복수의 워드 라인들(WL)의 전압을 제어할 수 있다. 예시적으로, 어드레스 디코더(124)는 수신된 어드레스(ADDR)를 기반으로 열 어드레스(미도시)를 디코딩하고, 디코딩된 열 어드레스를 페이지 버퍼(126)로 전송할 수 있다.
제어 로직 및 전압 발생기(125)는 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(124), 페이지 버퍼(126), 및 입출력 회로(127)를 제어할 수 있다. 제어 로직 및 전압 발생기(125)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(125)는 복수의 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들 등과 같은 다양한 전압들을 생성할 수 있다.
입출력 회로(126)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(123)와 연결된다. 입출력 회로(126)는 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)를 메모리 셀 어레이(121)에 기입할 수 있다. 이때, 입출력 회로(126)는 쓰기 드라이버로서 동작할 수 있다. 입출력 회로(126)는 메모리 셀 어레이(121)에 저장된 데이터(DATA)를 읽고, 읽은 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다. 이때, 입출력 회로(126)는 감지 증폭기로서 동작할 수 있다.
예시적으로, 입출력 회로(126)는 메모리 셀 어레이(123)의 제 1 영역(예를 들어, 사용자 영역(121)에 포함된 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 가리키는 영역)의 데이터를 읽고, 읽어진 데이터를 제 2 영역(예를 들어, 사용자 영역에 포함된 복수의 메모리 블록들 중 제 1 영역의 메모리 블록과 다른 메모리 블록)에 기입할 수 있다. 다시 말해서, 입출력 회로(126)는 카피-백(copy-back) 동작을 수행할 수 있다.
예시적으로, 입출력 회로(126)는 감지 증폭기, 쓰기 드라이버, 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
예시적으로, 메모리 컨트롤러(110)의 제어에 따라 가비지 컬렉션(GC) 동작이 수행될 때, 입출력 회로(126)는 카피-백 동작을 수행할 수 있다.
도 4는 도 1에 도시된 메모리 컨트롤러(110)를 상세하게 보여주는 블록도이다. 도 1 및 도 4를 참조하면, 메모리 컨트롤러(110)는 FTL(111), 프로세서(112), 매핑 테이블(MT), 비트맵(BT), SRAM(113), ROM(114), 호스트 인터페이스(115), 및 플래시 인터페이스(116)를 포함한다. FTL(111), 매핑 테이블(MT), 및 비트맵(BT)은 도 1 내지 도 3을 참조하여 상세하게 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
프로세서(112)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(113)은 프로세서(112)의 버퍼 메모리, 캐쉬 메모리, 동작 메모리로서 동작할 수 있다. ROM(114)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(115)를 통해 외부 장치와 통신할 수 있다. 예시적으로, 호스트 인터페이스(115)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe 등과 같은 다양한 인터페이스들을 포함할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(116)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 메타 영역(122)에 저장된 매핑 테이블(MT) 및 비트맵(BT)을 읽을 수 있다. 불휘발성 메모리 장치(120)로부터 읽어진 매핑 테이블(MT) 및 비트맵(BT)은 SRAM(113)에 저장되고, 프로세서(112)에 의해 관리될 수 있다. FTL(111)은 소프트웨어 형태로 제공되며, 프로세서(112)에 의해 구동될 수 있다.
예시적으로, 매핑 테이블(MT), 비트맵(BT), 및 FTL(111)은 SRAM(114)에 저장될 수 있다. SRAM(114)에 저장된 매핑 테이블(MT), 비트맵(BT), 및 FTL(111)은 프로세서(112)에 의해 운용될 수 있다.
도 5 및 도 6은 도 4에 도시된 메모리 컨트롤러의 어드레스 변환 동작을 설명하기 위한 도면들이다. 간결한 설명을 위하여, 메모리 컨트롤러(110)는 풀-페이지 매핑 방식(full-page mapping scheme)을 기반으로 동작하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 컨트롤러(110)는 블록 매핑 방식(block mapping scheme), 하이브리드 매핑 방식(hybrid mapping scheme)과 같은 다양한 매핑 방식을 기반으로 동작할 수 있다.
예시적으로, 논리적 페이지 넘버(LPN; Logical Page Number)는 외부 장치로부터 수신된 논리적 어드레스(ADDR_log)를 기반으로 생성된, 데이터의 논리적 위치를 가리킬 수 있다. 물리적 페이지 넘버(PPN; Physical Page Number)는 불휘발성 메모리 장치(120)에 포함된 복수의 페이지들의 물리적 위치를 가리킬 수 있다.
간결한 설명을 위하여, 사용자 영역(121)은 제 1 및 제 2 메모리 블록들(BLK1, BLK2)을 포함하고, 제 1 메모리 블록(BLK1)은 제 1 내지 제 4 페이지들(PPN01~PPN04)을 포함하고, 제 2 메모리 블록(BLK2)은 제 5 내지 제 8 페이지들(PPN05~PPN08)을 포함하는 것으로 가정한다. 또한, 제 1 내지 제 8 페이지들(PPN01~PPN08) 각각은 사용자 데이터(DT)를 저장하기 위한 데이터 영역, 및 논리적 페이지 넘버(LPN)를 저장하기 위한 예비 영역을 포함한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
먼저, 도 1, 도 4, 및 도 5를 참조하면, 메모리 컨트롤러(110)는 메타 영역(122)에 저장된 매핑 테이블(MT)을 읽고, 읽어진 매핑 테이블(MT)을 SRAM(113)에 저장할 수 있다. 매핑 테이블(MT)은 복수의 서브 매핑 테이블들(sMT_1~sMT_n; sub-Mapping Table)을 포함할 수 있다.
복수의 서브 매핑 테이블들(sMT_1~sMT_n) 각각은 소정의 개수의 논리적 페이지 넘버들의 매핑 정보를 포함할 수 있다. 예를 들어, 제 1 서브 매핑 테이블(sMT_1)은 제 1 내지 제 4 논리적 페이지 넘버(LPN01~LPN04)의 매핑 정보를 포함할 수 있다. 제 1 서브 매핑 테이블(sMT_1)은 제 1 논리적 페이지 넘버(LPN01) 및 제 1 페이지(PPN01) 사이의 매핑 정보, 제 2 논리적 페이지 넘버(LPN02) 및 제 2 페이지(PPN02) 사이의 매핑 정보, 제 3 논리적 페이지 넘버(LPN03) 및 제 5 페이지(PPN05) 사이의 매핑 정보, 그리고 제 4 논리적 페이지 넘버(LPN04) 및 제 6 페이지(PPN06) 사이의 매핑 정보를 포함한다.
제 1 서브 매핑 테이블(sMT_1)에 저장된 정보들과 같이 제 1 페이지(PPN01)의 데이터 영역에는 제 1 사용자 데이터(DT01)가 저장되고, 제 1 페이지(PPN01)의 예비 영역에는 제 1 논리적 페이지 넘버(LPN01)가 저장된다. 마찬가지로, 제 2 페이지(PPN02)의 데이터 영역에는 제 2 사용자 데이터(DT02)가 저장되고, 제 2 페이지(PPN02)의 예비 영역에는 제 2 논리적 페이지 넘버(LPN02)가 저장된다. 제 5 페이지(PPN05)의 데이터 영역에는 제 3 사용자 데이터(DT03)가 저장되고, 제 5 페이지(PPN05)의 예비 영역에는 제 3 논리적 페이지 넘버(LPN03)가 저장된다. 제 6 페이지(PPN06)의 데이터 영역에는 제 4 사용자 데이터(DT04)가 저장되고, 제 6 페이지(PPN06)의 예비 영역에는 제 4 논리적 페이지 넘버(LPN04)가 저장된다. 제 1 내지 제 4 사용자 데이터(DT01~DT04) 각각은 제 1 내지 제 4 논리적 페이지 넘버들(LPN01~LPN04)이 가리키는 데이터이다.
다음으로, 도 1, 도 4 및 도 6을 참조하면, 불휘발성 메모리 시스템(100)이 구동되는 도중에 제 2 사용자 데이터(DT02)가 갱신될 수 있다. 이때, 메모리 컨트롤러(110)는 제 1 서브 매핑 테이블(sMT_1)에 저장된 제 2 논리적 페이지 넘버(LPN02)의 매핑 정보를 갱신하고, 갱신된 매핑 정보를 기반으로 갱신된 제 2 사용자 데이터(DT02')를 기입할 수 있다. 예를 들어, 제 2 논리적 페이지 넘버(LPN02)와 대응되는 제 2 사용자 데이터(DT02)가 갱신되는 경우, 메모리 컨트롤러(110)는 제 2 논리적 페이지 넘버(LPN02)가 제 7 페이지(PPN07)와 매핑되도록 제 1 서브 매핑 테이블(sMT_1)을 갱신할 수 있다. 메모리 컨트롤러(110)는 갱신된 제 2 사용자 데이터(DT02')가 제 7 페이지(PPN07)에 기입되도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 예시적으로, 제 2 페이지(PPN02)에 저장된 제 2 사용자 데이터(DT02)는 무효 데이터가 될 것이다.
불휘발성 메모리 시스템(100)이 구동되는 도중에 제 9 내지 제 11 사용자 데이터(DT09~DT11)가 더 기입될 수 있다. 이때, 메모리 컨트롤러(110)는 제 9 내지 제 11 사용자 데이터(DT09~DT11)가 각각 제 3, 제 8, 및 제 4 페이지들(PPN03, PPN08, PPN04)에 기입되도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 제 9 내지 제 11 사용자 데이터(DT09~DT11)의 논리적 위치를 가리키는 제 9 내지 제 11 논리적 페이지 넘버들(LPN09~LPN11)의 매핑 정보는 제 3 서브 매핑 테이블(sMT_3)에 포함될 수 있다. 메모리 컨트롤러(110)는 제 9 내지 제 11 논리적 페이지 넘버들(LPN09~LPN11)이 각각 제 3, 제 8, 및 제 4 페이지들(PPN03, PPN08, PPN04)에 매핑되도록 제 3 서브 매핑 테이블(sMT_3)을 갱신할 수 있다.
예시적으로, 갱신된 서브 매핑 테이블은 주기적으로 또는 비주기적으로 불휘발성 메모리 장치(120)의 메타 영역(122)으로 플러쉬될 수 있다.
예시적으로, 상술된 바와 같은 메모리 컨트롤러(110)의 동작은 소프트웨어 계층으로 제공되는 FTL(111)에 의해 수행될 수 있다. 또는 상술된 바와 같은 메모리 컨트롤러(110)의 동작은 FTL(111)을 구동하는 프로세서(112)에 의해 수행될 수 있다.
도 7 및 도 8은 도 1에 도시된 비트맵을 설명하기 위한 도면들이다. 간결한 설명을 위하여 제 1 메모리 블록(BLK1)과 연관된 정보(즉, 제 1 메모리 블록(BLK1)에 저장된 사용자 데이터(DT)에 대하여 유효한 매핑 테이블의 위치 정보)를 포함하는 제 1 서브 비트맵(sBT_1; sub-Bitmap)이 도 7에 도시된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 비트맵(BT)은 복수의 메모리 블록들 각각에 대한 복수의 서브 비트맵들을 포함할 수 있다. 또한, 복수의 서브 비트맵들 각각은 메모리 블록, 서브 블록, 슈퍼 블록, 워드 라인, 페이지 단위로 관리될 수 있다.
예시적으로, 제 1 및 제 2 메모리 블록들(BLK1, BLK2), 제 1 내지 제 8 페이지들(PPN01~PPN08), 제 1 내지 제 4 사용자 데이터(DT01~DT04), 제 9 내지 제 11 사용자 데이터(DT09~DT11), 제 1 내지 제 n 서브 매핑 테이블들(sMT_1~sMT_n), 제 1 내지 제 4 논리적 페이지 넘버들(LPN01~LPN04), 제 9 내지 제 11 논리적 페이지 넘버들(LPN09~LPN11)은 도 5 및 도 6을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
먼저, 도 1, 도 4, 도 5, 및 도 7을 참조하면, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 메타 영역(122)으로부터 제 1 서브 비트맵(sBT_1)을 읽을 수 있다. 제 1 서브 비트맵(sBT_1)은 제 1 메모리 블록(BLK1)에 저장된 사용자 데이터에 대하여 유효한 매핑 테이블의 위치 정보를 포함한다.
예를 들어, 매핑 테이블(MT)은 제 1 내지 제 n 서브 매핑 테이블들(sMT_1~sMT_n)을 포함할 수 있다. 이때, 제 1 서브 비트맵(sBT_1)은 n-비트의 데이터를 포함할 수 있다. n-비트들 각각은 제 1 내지 제 n 서브 매핑 테이블들(sMT_1~sMT_n) 각각과 대응되도록 관리될 수 있다. 도 5에 도시된 바와 같이 제 1 메모리 블록(BLK1)에 제 1 및 제 2 사용자 데이터(DT01, DT02)가 저장된 경우, 제 1 및 제 2 논리적 페이지 넘버들(LPN01, LPN02)의 매핑 정보가 저장된 제 1 서브 매핑 테이블(sMT_1)은 제 1 메모리 블록(BLK1)에 대하여 유효한 매핑 테이블일 수 있다. 이때, 메모리 컨트롤러(110)는 제 1 서브 비트맵(sBT_1)에 포함된 비트들 중 제 1 서브 매핑 테이블(sMT_1)과 대응되는 비트를 "데이터 1"(또는 로직 하이)로 설정할 수 있다.
도 8을 참조하면, 도 7을 참조하여 설명된 바와 같이 제 2 사용자 데이터(DT02)가 갱신되고, 제 9 내지 제 11 사용자 데이터(DT09~DT11)가 기입될 수 있다. 이때, 제 1 메모리 블록(BLK1)에 저장된 유효 데이터는 제 1, 제 9, 및 제 11 사용자 데이터(DT01, DT09, DT11)일 것이다. 제 1 사용자 데이터(DT01)의 논리적 위치를 가리키는 제 1 논리적 페이지 넘버(LPN01)는 제 1 서브 매핑 테이블(sMT_1)에 포함되고, 제 9 및 제 11 사용자 데이터(DT09, DT11)의 논리적 위치를 가리키는 제 9 및 제 11 논리적 페이지 넘버들(LPN09, LPN11)은 제 3 서브 매핑 테이블(sMT_3)에 포함된다. 메모리 컨트롤러(110)는 제 1 서브 비트맵(sBT_1)에 포함된 비트들 중 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)과 대응되는 비트들을 "데이터 1"로 설정할 것이다.
예시적으로, 서브 비트맵의 비트들 중 유효한 서브 매핑 테이블과 대응되는 비트들이 "데이터 0"으로 설정되고, 나머지 비트들이 "데이터 1"로 설정될 수 있다.
도 9는 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다. 예시적으로, 도 9를 참조하여 메모리 컨트롤러의 가비지 컬렉션 동작이 설명된다. 도 1 및 도 9를 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 소스 블록(source block) 및 목표 블록(destination block)을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 사용자 영역(121)에 포함된 메모리 블록들 중 소스 블록을 선택할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 메모리 블록으로의 접근 빈도(access frequency), 읽기 횟수 등을 기반으로 소스 블록을 선택할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 다양한 방식들을 기반으로 소스 블록이 선택될 수 있다.
메모리 컨트롤러(110)는 사용자 영역(121)에 포함된 복수의 자유 블록들 중 목표 블록을 선택할 수 있다. 자유 블록은 소거 상태인 메모리 블록을 가리킨다. 예시적으로, 메모리 컨트롤러(110)는 웨어-레벨링 동작에 의거하여 자유 블록들 중 가장 적은 소거 횟수를 갖는 자유 블록을 목표 블록으로 선택할 수 있다.
S120 단계에서, 메모리 컨트롤러(120)는 선택된 소스 블록의 서브 비트맵을 기반으로 서브 매핑 테이블을 로드할 수 있다. 예를 들어, 도 8 및 도 9를 참조하여 설명된 바와 같이, 메타 영역(122)에 저장된 비트맵(BT)은 메모리 블록들과 각각 대응되는 복수의 서브 비트맵들(sBT)을 포함한다. 복수의 서브 비트맵들(sBT)은 복수의 서브 매핑 테이블들의 위치 정보를 포함한다. 메모리 컨트롤러(110)는 복수의 서브 비트맵들(sBT) 중 선택된 소스 블록과 대응되는 서브 비트맵을 읽고, 읽어진 서브 비트맵을 기반으로 서브 매핑 테이블을 선택할 수 있다.
S130 단계에서, 메모리 컨트롤러(120)는 로드된 서브 매핑 테이블(sMT)을 기반으로 유효 페이지 레이아웃을 생성할 수 있다. 예시적으로, 유효 페이지 레이아웃은 선택된 소스 블록에 포함된 복수의 페이지들 중 유효 페이지들로 구성된 레이아웃을 가리킨다.
S140 단계에서, 메모리 컨트롤러(120)는 생성된 유효 페이지 레이아웃을 기반으로 가비지 컬렉션 동작을 수행할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 메모리 컨트롤러(110)는 메타 영역에 저장된 비트맵(BT)을 기반으로 유효한 서브 매핑 테이블(sBT)을 로드할 수 있다. 메모리 컨트롤러(110)는 로드된 서브 매핑 테이블(sBT)을 기반으로 유효 페이지 레이아웃을 생성하고, 생성된 유효 페이지 레이아웃을 기반으로 가비지 컬렉션 동작을 수행할 수 있다. 즉, 메모리 컨트롤러(110)가 유효 페이지 레이아웃을 생성할 때, 소스 블록의 예비 영역을 스캔하지 않아도 되므로,(다시 말해서, 소스 블록에 저장된 사용자 데이터의 논리적 페이지 넘버들(LPN)을 스캔하지 않아도 되므로,) 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 10은 도 9의 S120 단계 및 S130 단계를 설명하기 위한 도면이다. 간결한 설명을 위하여 도 6 내지 도 8을 참조하여 설명된 제 1 서브 비트맵(sBT_1), 매핑 테이블(MT), 복수의 서브 매핑 테이블들(sMT_1~sMT_n)에 대한 상세한 설명은 생략된다. 제 1 및 제 3 메모리 블록들(BLK1, BLK3)은 각각 제 1 내지 제 4 페이지들(PPN01~PPN04) 및 제 9 내지 제 12 페이지들(PPN09~PPN12)을 포함하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1, 도 9, 및 도 10을 참조하면, 제 1 메모리 블록(BLK1)은 메모리 컨트롤러(110)의 제어에 따라 소스 블록으로 선택될 수 있다. 제 3 메모리 블록(BLK3)은 자유 블록(free block)이고, 메모리 컨트롤러(110)의 제어에 따라 목표 블록(destination block)으로 선택될 수 있다.
도 8을 참조하여 설명된 바와 같이 제 1 메모리 블록(BLK1)은 제 1, 제 9, 및 제 11 사용자 데이터(DT01, DT09, DT11)를 저장할 수 있다. 이때, 제 1 메모리 블록(BLK1)과 대응되는 제 1 서브 비트맵(sBT_1)은 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)과 대응되는 비트를 유효 비트(즉, 로직 하이)로서 저장할 수 있다.
메모리 컨트롤러(110)는 제 1 서브 비트맵(sBT_1)을 기반으로 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)을 로드할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 제 1 서브 비트맵(sBT_1)을 기반으로 메타 영역(122)에 저장된 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)을 로드할 수 있다. 예시적으로, 로드된 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)은 SRAM(123, 도 4 참조)에 저장될 수 있다.
메모리 컨트롤러(110)는 로드된 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)에 제 1 메모리 블록(BLK1)의 페이지들(즉, 제 1 내지 제 4 페이지들(PPN01~PPN04)의 물리적 페이지 넘버가 포함되는지 탐색할 수 있다. 메모리 컨트롤러(110)는 탐색 결과를 기반으로 유효 페이지 레이아웃(PL; valid Page Layout)을 생성할 수 있다.
예를 들어, 제 1 사용자 데이터(DT01)가 제 1 페이지(PPN01)에 저장되어 있으므로, 제 1 서브 매핑 테이블(sMT_1)은 제 1 페이지(PPN01)의 물리적 페이지 넘버를 포함할 것이다. 제 9 및 제 11 사용자 데이터(DT09, DT11)가 각각 제 3 및 제 4 페이지들(PPN03, PPN04)에 저장되어 있으므로, 제 3 서브 매핑 테이블(sMT_3)은 제 3 및 제 4 페이지들(PPN03, PPN04)의 물리적 페이지 넘버들을 포함할 것이다. 메모리 컨트롤러(110)는 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)로부터 제 1, 제 3, 및 제 4 페이지들(PPN01, PPN03, PPN04)의 물리적 페이지 넘버들을 탐색할 수 있다. 메모리 컨트롤러(110)는 탐색 결과를 기반으로 제 1, 제 3, 및 제 4 페이지들(PPN01, PPN03, PPN04)의 물리적 페이지 넘버들이 포함된 유효 페이지 레이아웃(PL)을 생성할 수 있다.
예시적으로, 모바일 시스템에 포함된 불휘발성 메모리 시스템 또는 메모리 카드 등과 같이 적은 리소스를 갖는 종래의 불휘발성 메모리 시스템의 메모리 컨트롤러는 적은 리소스를 갖기 때문에 복수의 서브 매핑 테이블들 전체를 로드하여 사용하지 못할 것이다. 예를 들어, 메모리 컨트롤러의 리소스가 제한적이므로, 메모리 컨트롤러에 저장될 수 있는 서브 매핑 테이블의 개수는 제한적일 것이다. 이에 따라 메모리 컨트롤러는 갱신되거나 또는 사용된 서브 매핑 테이블들을 불휘발성 메모리 장치로 주기적으로 플러쉬하여 리소스를 확보할 수 있다.
즉, 종래의 메모리 컨트롤러는 유효 페이지 레이아웃을 구성하기 위하여 소스 블록의 스페어 영역에 저장된 논리적 페이지 넘버를 스캔하고, 스캔된 결과를 기반으로 서브 매핑 테이블들을 로드하였다. 그러나, 본 발명의 실시 예에 따른 메모리 컨트롤러는 소스 블록의 스페어 영역을 스캔하지 않고 서브 비트맵을 기반으로 유효 서브 매핑 테이블들을 로드하기 때문에, 소스 블록을 스캔하는데 소모되는 오버헤드가 감소된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 11 및 도 12는 도 9의 S140 단계를 설명하기 위한 블록도들이다. 간결한 설명을 위하여 가비지 컬렉션(GC) 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 도 1 및 도 10 내지 도 12를 참조하면, 불휘발성 메모리 장치(120)는 사용자 영역(121) 및 입출력 회로(126)를 포함한다. 사용자 영역(121)은 제 1 및 제 3 메모리 블록들(BLK1, BLK3)을 포함한다. 제 1 메모리 블록(BLK1)은 소스 블록이고, 제 3 메모리 블록(BLK3)은 목표 블록일 수 있다.
메모리 컨트롤러(110)는 생성된 유효 페이지 레이아웃(PL)을 기반으로 가비지 컬렉션 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제 1, 제 3, 및 제 4 페이지들(PPN01, PPN03, PPN04)에 저장된 사용자 데이터(DT01, DT03, DT11)가 제 3 메모리 블록(BLK3)에 저장되도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 카피-백 동작을 수행할 수 있다. 예를 들어, 입출력 회로(126)는 제 1 페이지(PPN01)에 저장된 사용자 데이터(DT01)를 읽고, 읽은 사용자 데이터(DT01)를 제 3 메모리 블록(BLK3)의 제 9 페이지(PPN09)에 프로그램할 수 있다. 입출력 회로(126)는 입출력 회로(126)는 제 3 페이지(PPN03)에 저장된 사용자 데이터(DT09)를 읽고, 읽은 사용자 데이터(DT09)를 제 3 메모리 블록(BLK3)의 제 10 페이지(PPN10)에 프로그램할 수 있다. 입출력 회로(126)는 제 4 페이지(PPN04)에 저장된 사용자 데이터(DT11)를 읽고, 읽은 사용자 데이터(DT11)를 제 3 메모리 블록(BLK3)의 제 11 페이지(PPN11)에 프로그램할 수 있다. 즉, 불휘발성 메모리 장치(120)는 제 1 페이지(PPN01)에 대한 읽기 및 프로그램 동작을 완료한 이후, 제 3 페이지(PPN03)에 대한 읽기 및 프로그램 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 제 3 페이지(PPN03)에 대한 읽기 및 프로그램 동작을 완료한 이후, 제 4 페이지(PPN04)에 대한 읽기 및 프로그램 동작을 수행할 수 있다.
예시적으로, 또는 불휘발성 메모리 장치(120)는 제 1, 제 3, 및 제 4 페이지들(PPN01, PPN03, PPN04)에 저장된 사용자 데이터(DT01, DT09, DT11)를 읽고, 사용자 데이터(DT01, DT09, DT11)가 모두 읽어진 이후, 읽은 사용자 데이터(DT01, DT09, DT11)를 제 3 메모리 블록(BLK3)에 프로그램할 수 있다.
도 12에 도시된 바와 같이 불휘발성 메모리 장치(120)의 카피-백 동작이 완료된 이후, 소스 블록인 제 1 메모리 블록(BLK1)은 소거될 수 있다. 소거된 제 1 메모리 블록(BLK1)은 자유 블록으로 관리될 수 있다.
도 13은 불휘발성 메모리 시스템의 가비지 컬렉션 동작 이후, 메모리 컨트롤러의 동작을 설명하기 위한 도면이다. 간결한 설명을 위하여 도 5 내지 도 12를 참조하여 설명된 제 1 서브 비트맵(sBT_1), 매핑 테이블(MT), 복수의 서브 매핑 테이블들(sMT_1~sMT_n), 제 1 내지 제 3 메모리 블록들(BLK1~BLK3), 제 1 내지 제 12 페이지들(PPN01~PPN12)에 대한 상세한 설명은 생략된다.
도 1 및 도 13을 참조하면, 불휘발성 메모리 시스템(100)은 도 9 내지 도 12를 참조하여 설명된 동작 방법을 기반으로 가비지 컬렉션 동작을 수행할 수 있다. 불휘발성 메모리 시스템(100)의 가비지 컬렉션 동작 이후, 제 1 메모리 블록(BLK1)은 자유 블록(free block)일 수 있다. 제 3 메모리 블록(BLK3)은 제 1, 제 9 및 제 11 사용자 데이터(DT01, DR09, DT11)를 저장할 수 있다.
메모리 컨트롤러(110)는 제 1, 제 9 및 제 11 사용자 데이터(DT01, DR09, DT11)의 논리적 위치를 가리키는 제 1, 제 9, 및 제 11 논리적 페이지 넘버들(LPN01, LPN09, LPN11)과 대응되는 물리적 페이지 넘버를 갱신할 수 있다. 예를 들어, 제 1 논리적 페이지 넘버(LPN01)의 매핑 정보는 제 1 서브 매핑 테이블(sMT_1)에 포함된다. 메모리 컨트롤러(110)는 제 1 논리적 페이지 넘버(LPN01)가 제 9 페이지(PPN09)의 물리적 페이지 넘버와 매핑되도록 제 1 서브 매핑 테이블(sMT_1)을 갱신할 수 있다. 제 9 및 제 11 논리적 페이지 넘버들(LPN09, LPN11)의 매핑 정보는 제 3 서브 매핑 테이블(sMT_3)에 포함될 수 있다. 메모리 컨트롤러(110)는 제 9 및 제 11 논리적 페이지 넘버들(LPN09, LPN11)이 각각 제 10 및 제 11 페이지들(PPN01, PPN11)의 물리적 페이지 넘버들과 매핑되도록 제 3 서브 매핑 테이블(sMT_3)을 갱신할 수 있다.
메모리 컨트롤러(110)는 갱신된 매핑 테이블(MT)을 기반으로 비트맵(BT)을 갱신할 수 있다. 예를 들어, 제 1 메모리 블록(BLK1)은 자유 블록이므로, 제 1 메모리 블록(BLK1)과 대응되는 유효 서브 매핑 테이블은 존재하지 않을 것이다. 이에 따라, 메모리 컨트롤러(110)는 제 1 서브 비트맵(sBT_1)에 포함된 복수의 비트들을 '데이터 0'으로 설정할 수 있다. 제 3 메모리 블록(BLK3)에 저장된 사용자 데이터(DT01, DT09, DT11)는 유효 데이터일 것이다. 즉, 제 3 메모리 블록(BLK3)에 대하여 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)은 유효한 서브 매핑 테이블들일 것이다. 메모리 컨트롤러(110)는 제 3 서브 비트맵(sBT_3)의 복수의 비트들 중 제 1 및 제 3 서브 매핑 테이블들(sMT_1, sMT_3)과 대응되는 비트를 '데이터 1'로 설정할 수 있다. 예시적으로, 갱신된 비트맵(BT)은 메타 영역(122)으로 플러쉬 될 수 있다.
상술된 본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 복수의 메모리 블록들 각각에 대하여 유효한 서브 매핑 테이블(sMT)의 위치 정보를 비트맵(BT)으로 관리할 수 있다. 비트맵(BT)은 불휘발성 메모리 장치(120)의 메타 영역(122)에 저장된다. 따라서, 불휘발성 메모리 시스템(100)의 가비지 컬렉션 동작시, 소스 블록의 예비 영역을 스캔하지 않고, 비트맵(BT)을 기반으로 유효 페이지 레이아웃을 생성할 수 있기 때문에, 예비 영역의 스캔 동작, 에러 정정 동작 등으로 인한 오버헤드가 감소된다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 14는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템의 동작을 설명하기 위한 도면이다. 도 1 및 도 14를 참조하면, 사용자 영역(121)은 복수의 메모리 블록들(BLK11~BLKnm)을 포함한다. 복수의 메모리 블록들(BLK11~BLKnm)은 소정의 단위로 관리될 수 있다. 예를 들어, 복수의 메모리 블록들(BLK11~BLKnm)은 슈퍼 블록(super block) 단위로 관리될 수 있다. 메모리 컨트롤러(110)는 복수의 슈퍼 블록들(SB1~SBn) 각각에 대한 서브 비트맵들(sBT10~sBTn0)을 관리할 수 있다.
상술된 바와 같이, 메모리 컨트롤러(110)는 복수의 메모리 블록들(BLK11~BLKnm)을 슈퍼 블록 단위로 관리하고, 복수의 슈퍼 블록들(SB1~SBn) 각각에 대한 서브 비트맵들(sBT10~sBTn0)을 관리하기 때문에, 가비지 컬렉션 동작시 예비 영역의 스캔 동작으로 인한 오버헤드가 감소될 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 15는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적으로, 도 15에서 제 1 메모리 블록(BLK1)이 도시되나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 블록들은 도 15에 도시된 제 1 메모리 블록과 동일한 구조를 가질 수 있다.
도 15를 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀스트링들(CS11~CS12, CS21~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS12, CS21~CS22)은 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(CS11~CS12, CS21~CS22) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 접저 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터들(SST)은 각각 스트링 선택 라인들(SSL1~SSL3)과 연결된다. 복수의 메모리 셀들(MC1~MC8)은 각각 복수의 워드 라인들(WL1~WL8)과 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결된다. 스트링 선택 트랜지스터(SST)는 비트 라인들(BL1, BL2)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 동일 높이의 워드 라인(예를 들어, WL1)은 공통으로 연결된다. 예시적으로, 제 1 워드 라인(WL1)에 연결되고, 셀 스트링(CS11, CS12)에 포함된 메모리 셀들을 프로그램하는 경우, 제 1 워드 라인(WL1) 및 제 1 스트링 선택 라인(SSL1)이 선택될 수 있다.
도 15에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 15에 도시된 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 동작 또는 읽기 동작은 셀 스트링들(CS11~CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1~SSL2)에 의해 셀 스트링들(CS11~CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11~CS22)의 선택된 행에서, 쓰기 동작 또는 읽기 동작은 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS22)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다.
예시적으로, 복수의 스트링 셀들(CS11~CS12, CS21~CS22)은 기판(미도시)과 수직한 방향으로 형성되고, 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 접저 선택 트랜지스터(GST)는 기판(미도시)과 수직한 방향으로 적층될 수 있다.
즉, 제 1 메모리 블록(BLK1)은 3차원 구조를 갖는 메모리 블록일 것이다. 3차원 구조를 갖는 메모리 블록에 포함된 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀일 수 있다. 전하 포획 플래시 메모리 셀은 전하 저장막에 전하를 포획하여 데이터를 기억할 수 있다. 전하 포획 플래시 메모리 셀은 프로그램된 이후 시간이 경과함에 따라 메모리 셀들의 문턱 전압이 낮아지는 물리적 특징을 갖는다. 이러한 전하 포획 플래시 메모리 셀의 물리적 특징은 IVS(Initial Verify Shift) 현상이라 불린다.
도 1 내지 도 14를 참조하여 설명된 동작 방법은 소스 블록의 예비 영역을 읽기 않고 유효 페이지 레이아웃(PL)을 생성할 수 있기 때문에, 상술된 IVS 현상에 의해 발생되는 오버헤드(즉, 에러 정정 동작으로 인한 오버헤드)가 감소된다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 모바일 시스템을 예시적으로 보여주는 블록도이다. 도 16은 본 발명의 실시 예에 따른 모바일 시스템을 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 모바일 시스템(1000)은 애플리케이션 프로세서(1100), 메모리 모듈(1200), 네트워크 모듈(1300), 스토리지 모듈(1400), 및 사용자 인터페이스(1500)를 포함한다. 애플리케이션 프로세서(1100)는 도 1을 참조하여 설명되었으므로, 상세한 설명은 생략된다.
메모리 모듈(1200)은 모바일 시스템(1000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(1200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(1300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(1300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(1400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(1400)은 외부로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(1400)은 스토리지 모듈(1400)에 저장된 데이터를 응용 프로세서(1100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(1400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(1400)은 솔리스 스테이트 드라이브(SSD), 멀티미디어 카드(MMC), 임베디드 멀티미디어 카드(eMMC), 범용 플래시 스토리지(UFS) 등으로 제공될 수 있다.
예시적으로, 스토리지 모듈(1400)은 도 1 내지 도 14를 참조하여 설명된 불휘발성 메모리 시스템일 수 있다. 스트로지 모듈(1400)은 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
예시적으로, 모바일 시스템(1000)에 포함된 스토리지 모듈(1400)은 제한된 리소스 및 저장 용량을 가질 수 있다. 도 1 내지 도 15를 참조하여 설명된 불휘발성 메모리 시스템의 동작 방법은 유효한 서브 매핑 테이블의 위치 정보(즉, 비트맵(BT))을 기반으로 서브 매핑 테이블을 로드하기 때문에, 도 1 내지 도 15를 참조하여 설명된 불휘발성 메모리 시스템의 동작 방법을 스토리지 모듈(1400)과 같이 제한된 리소스 및 제한된 저장 용량을 갖는 시스템에 적용함으로써 향상된 성능이 기대될 수 있다.
사용자 인터페이스(1500)는 모바일 시스템(1000)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(1500)는 카메라, 터치 스크린, 동작 인식 모듈, 마이크 등과 같은 입력 장치들 또는 디스플레이, 스피커, 터치 스크린 등과 같은 출력 장치들을 포함할 수 있다.
상술된 본 발명의 실시 예에 따르면, 불휘발성 메모리 시스템은 유효한 서브 매핑 테이블의 위치 정보를 포함하는 비트맵을 메타 영역에 저장한다. 비트맵은 복수의 메모리 블록들 각각과 대응되는 복수의 서브 비트맵들을 포함한다. 가비지 컬렉션 동작시, 불휘발성 메모리 시스템은 복수의 서브 비트맵들을 기반으로 유효 페이지 레이아웃을 생성하고, 생성된 유효 페이지 레이아웃을 기반으로 카피백 동작 및 소거 동작을 수행한다. 즉, 가비지 컬렉션 동작시 소스 블록의 예비 영역을 스캔하지 않고 유효 페이지 레이아웃을 생성할 수 있기 때문에, 소스 블록의 예비 영역을 스캔함으로써 발생되는 오버헤드(예를 들어, 읽기 동작, 에러 정정 동작 등)가 감소된다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 커트롤러
120 : 불휘발성 메모리 장치
121 : 사용자 영역
122 : 메타 영역
MT : 매핑 테이블
sMT : 서브 매핑 테이블
BT : 비트맵
sBT : 서브 비트맵
PPN : 페이지 또는 물리적 페이지 넘버
LPN : 논리적 페이지 넘버
DT : 사용자 데이터
PL : 유효 페이지 레이아웃

Claims (10)

  1. 사용자 영역 및 메타 영역을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 사용자 영역은 복수의 메모리 블록들을 포함하고, 상기 메타 영역은 복수의 서브 맵핑 테이블을 포함하는 매핑 테이블 및 복수의 서브-비트맵들을 포함하는 비트맵을 포함하고, 상기 복수의 서브-비트맵들 각각은 상기 복수의 메모리 블록들 각각에 대응하고,
    상기 동작 방법은:
    상기 복수의 메모리 블록들 중 소스 블록을 선택하는 단계;
    상기 복수의 서브-비트맵들 중 상기 소스 블록에 대응하는 서브-비트맵을 기반으로 상기 복수의 서브-매핑 테이블들 중 일부를 로딩하는 단계;
    상기 복수의 서브-매핑 테이블들 중 상기 로드된 일부를 기반으로 상기 소스 블록에 포함된 페이지들 중 유효 페이지들로 구성된 유효 페이지 레이아웃을 생성하는 단계를 포함하고,
    상기 소스 블록에 대응하는 상기 서브 비트 맵은 상기 소스 블록에 대한 상기 복수의 서브-매핑 테이블의 유효 정보를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 사용자 영역의 상기 복수의 영역들 중 목표 블록을 선택하는 단계; 및
    상기 유효 페이지 레이아웃을 기반으로 상기 소스 블록 및 상기 목표 블록에 대한 가비지 콜렉션 동작을 수행하는 단계를 더 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 매핑 테이블은 상기 유효 페이지에 저장된 데이터의 논리적 어드레스 및 상기 소스 블록의 물리적 어드레스 사이의 매핑 정보를 포함하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 복수의 서브-매핑 테이블들 중 상기 일부를 로딩하는 단계는 상기 복수의 서브-매핑 테이블 중 상기 소스 블록에 대하여 유효한 상기 일부를 로딩하는 단계를 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 유효 페이지 레이아웃을 생성하는 단계는 상기 복수의 서브-매핑 테이블들 중 상기 로드된 일부에 포함된 물리적 어드레스 및 상기 소스 블록에 포함된 상기 페이지들의 물리적 어드레스를 비교하는 단계를 포함하는 동작 방법.
  6. 제 5 항에 있어서,
    상기 유효 페이지 레이아웃을 생성하는 단계는 상기 소스 블록에 포함된 상기 페이지들의 상기 물리적 어드레스들 중 적어도 하나의 물리적 어드레스가 상기 복수의 서브-매핑 테이블들 중 상기 로드된 일부에 포함된 경우, 상기 적어도 하나의 물리적 어드레스가 상기 유효 페이지 레이아웃에 포함되도록 상기 유효 페이지 레이아웃을 생성하는 단계를 더 포함하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록에 데이터가 기입되는 경우, 또는 상기 적어도 하나의 메모리 블록에 포함된 데이터가 무효 데이터인 경우, 또는 상기 적어도 하나의 메모리 블록이 소거되는 경우, 상기 적어도 하나의 메모리 블록에 대응하는 서브-비트맵을 갱신하는 단계를 더 포함하는 동작 방법.
  8. 사용자 영역 및 메타 영역을 포함하는 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 사용자 영역은 복수의 메모리 블록들을 포함하고, 사용자 데이터를 저장하도록 구성되고,
    상기 메타 영역은 복수의 서브-매핑 테이블들을 포함하는 매핑 테이블 및 복수의 서브-비트맵들을 포함하는 비트맵을 포함하고,
    상기 복수의 서브-비트맵들 각각은 상기 복수의 메모리 블록들 각각과 대응되고,
    상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중 소스 블록을 선택하고, 상기 선택된 소스 블록을 기반으로 상기 복수의 서브-매핑 테이블들 중 일부를 로드하고, 상기 복수의 서브-매핑 테이블들 중 상기 로드된 일부를 기반으로 상기 소스 블록에 포함된 페이지들 중 유효 페이들로 구성된 유효 페이지 레이아웃을 생성하도록 더 구성되고,
    상기 소스 블록과 대응되는 상기 서브-비트맵은 상기 소스 블록에 대한 상기 복수의 서브-매핑 테이블들의 유효 정보를 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 메모리 컨트롤러는 복수의 메모리 블록들 중 목표 블록을 선택하고, 상기 생성된 유효 페이지 레이아웃을 기반으로 상기 소스 블록의 상기 유효 페이지들의 데이터를 상기 목표 블록으로 복사하도록 더 구성된 메모리 시스템.
  10. 사용자 영역 및 메타 영역을 포함하는 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 사용자 영역은 복수의 메모리 블록들을 포함하고,
    상기 메타 영역은 복수의 서브-매핑 테이블들을 포함하는 매핑 테이블 및 복수의 서브-비트맵들을 포함하는 비트맵을 포함하고,
    상기 복수의 서브-비트맵들 각각은 상기 복수의 메모리 블록들 각각과 대응되고,
    상기 복수의 서브-비트맵들 각각은 상기 복수의 서브-매핑 테이블들 각각의 유효 정보를 포함하고,
    상기 메모리 컨트롤러는 상기 복수의 서브-비트맵들 중에서, 상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록과 대응하는 서브-비트맵을 기반으로 상기 복수의 서브-매핑 테이블들 중 일부를 로딩하도록 구성되고,
    상기 메모리 컨트롤러는 상기 복수의 서브-맵핑 테이블들의 상기 로드된 일부를 기반으로 상기 적어도 하나의 메모리 블록에 포함된 복수의 페이지들 중 유효 페이들로 구성된 유효 페이지 레이아웃을 생성하도록 구성되고,
    상기 메모리 컨트롤러는 상기 유효 페이지 레이아웃을 기반으로 가비지 콜렉션을 수행하도록 구성된 메모리 시스템.

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