KR20200033459A - 메모리 시스템 및 그것의 동작방법 - Google Patents

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이종민
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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 복수의 메모리 블록들로 구성된 슈퍼 블록들을 포함하는 메모리 장치; 유효 페이지들의 개수, 상기 유효 페이지들의 분포 및 상기 유효 페이지들 의 논리 주소들의 분포에 따라 가비지 컬렉션 동작 시간을 변동하는 가비지 컬렉션 수행 시간 관리부 및 상기 변동된 가비지 컬렉션 수행 시간 동안 상기 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행부를 포함하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 효율적으로 가비지 컬렉션을 수행할 수 있는 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 워크로드에 따라 가비지 컬렉션 수행 시간을 동적으로 변경하여 가비지 컬렉션 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 복수의 메모리 블록들로 구성된 슈퍼 블록들을 포함하는 메모리 장치; 유효 페이지들의 개수, 상기 유효 페이지들의 분포 및 상기 유효 페이지들 의 논리 주소들의 분포에 따라 가비지 컬렉션 동작 시간을 변동하는 가비지 컬렉션 수행 시간 관리부 및 상기 변동된 가비지 컬렉션 수행 시간 동안 상기 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행부를 포함하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 유효 페이지들의 개수, 상기 유효 페이지들의 분포 및 상기 유효 페이지들의 논리 주소들의 분포에 따라 가비지 컬렉션 동작 시간을 변동하는 가비지 컬렉션 수행 시간 관리 단계 및 상기 변동된 가비지 컬렉션 수행 시간 동안 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행 단계를 포함하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 워크로드에 따라 가비지 컬렉션 수행 시간을 동적으로 변경함으로써 가비지 컬렉션 동작을 효율적으로 수행할 수 있다.
도 1은 가비지 컬렉션의 기본 동작을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
도 6a 및 도 6b는 슈퍼 블록에서의 유효 페이지 분포를 설명하기 위한 도면이다.
도 7은 유효 페이지 분포 정보(VPDI)를 구하는 세부 단계를 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 비트 맵을 나타내는 도면이다.
도 9는 맵 정보의 시퀀셜 정보(SOMD)를 구하는 세부 단계를 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 맵 세그먼트 정보를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 프로세서(134)을 상세히 나타내는 도면이다.
도 12는 유효 페이지 분포 관리부(1104)의 세부 구성을 나타낸 도면이다.
도 13은 맵 관리부(1106)의 세부 구성을 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 17 내지 도 25는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 가비지 컬렉션의 기본 동작을 설명하기 위한 도면이다.
플래시 메모리는 페이지 단위로 프로그램 동작 및 리드 동작을 수행하고, 블록 단위로 이레이즈 동작을 수행하며, 하드디스크와는 달리 덮어쓰기 연산을 지원하지 않는 특성이 있다. 따라서, 상기 플래시 메모리는 페이지에 프로그램된 오리지널 데이터를 수정하기 위해서 수정된 데이터를 새로운 페이지에 프로그램하고 상기 오리지널 데이터의 페이지를 무효화한다.
가비지 컬렉션(Garbage Collection) 동작이란 데이터를 수정하는 과정에서 무효화 된 페이지들로 인해 플래시 메모리 공간이 낭비되는 것을 방지하기 위해 주기적으로 상기 무효화 된 페이지를 빈 페이지로 변환하는 동작을 말한다. 상기 가비지 컬렉션 동작은 빅팀 블록(122)의 유효 페이지에 프로그램된 데이터(이하 유효 데이터)를 리드하는 유효 데이터 리드 동작, 상기 유효 데이터를 타겟 블록(124)의 빈 페이지에 프로그램하는 유효 데이터 프로그램 동작 및 상기 유효 데이터의 주소 정보(이하 맵 정보)를 업데이트하는 맵 업데이트 동작으로 구성된다. 비록, 상기 빅팀 블록(122)은 개별 블록으로 도시되었지만 복수의 블록들로 구성된 슈퍼 블록일 수도 있다.
종래 기술에 따르면, 플래시 메모리는 가비지 컬렉션 동작 주기가 도래할 때마다 상수 값을 갖는 특정 시간(FPGT) 동안 가비지 컬렉션 동작을 수행한다. 상기 상수 값을 갖는 특정 시간(FPGT)은 어떤 조건에 따라 변하지 아니하는 고정된 값이다. 유효 페이지의 개수 즉, 상기 유효 데이터의 사이즈가 클수록 유효 데이터 리드 동작 횟수 및 유효 데이터 프로그램 동작 횟수가 증가한다. 따라서, 상기 가비지 컬렉션 대상 유효 데이터의 사이즈가 클수록 상기 유효 데이터 리드 동작 및 상기 유효 데이터 프로그램 동작에 소요되는 시간도 비례하여 증가한다.
또한, 상기 유효 데이터의 논리 주소가 랜덤하게 분포할수록 상기 유효 데이터가 속한 맵 세그먼트의 개수는 증가한다. 플래시 메모리는 맵 세그먼트 단위로 상기 유효 데이터에 대한 맵 업데이트 동작을 수행한다. 따라서, 가비지 컬렉션 대상 유효 데이터의 크기가 같은 경우에도 상기 유효 데이터가 속한 맵 세그먼트의 개수가 증가할수록 상기 맵 업데이트 동작에 소요되는 시간은 증가한다.
종래 기술에 따르면 플래시 메모리는 상기 유효 페이지의 개수 및 상기 유효 페이지의 논리 주소의 시퀀셜한 정도 등을 고려하지 아니하고 상기 상수 값을 갖는 특정 시간(FPGT) 동안 가비지 컬렉션 동작을 수행한다. 상기 유효 페이지의 개수가 많거나 상기 유효 페이지의 논리 주소가 랜덤하게 분포할 경우, 상기 상수 값을 갖는 특정 시간(FPGT) 동안 플래시 메모리에 포함된 모든 빅팀 블록에 대한 가비지 컬렉션 동작을 완료하지 못하여 메모리 공간을 확보하지 못하는 문제가 발생한다.
본 발명의 일 실시예에 따르면, 컨트롤러는 유효 페이지의 개수, 유효 페이지의 분포 및 맵 정보의 시퀀셜한 정도에 따라 가비지 컬렉션 수행 시간을 동적으로 변경할 수 있다. 컨트롤러는 상기 변경된 가비지 컬렉션 수행 시간 동안 메모리 장치의 가비지 컬렉션 동작을 제어함으로써 상기 가비지 컬렉션 수행 시간 동안 모든 빅팀 블록에 대한 가비지 컬렉션 동작을 완료할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2를 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 14 내지 도 16 에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 및 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다. 또한, 상기 프로세서(134)는 도 11을 참조하여 후술하는 바와 같이 유효 페이지 개수 측정부(1102), 유효 페이지 분포 관리부(1104), 맵 관리부(1106), 가비지 컬렉션 수행 시간 관리부(1108) 및 가비지 컬렉션 수행부(1110)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다. 상기 프로세서(134)의 세부 구성에 대해서는 도 11 내지 도 13에서 보다 구체적으로 설명한다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 3은 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 3을 참조하면, 도 2를 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 두 번째 메모리 다이(DIE1)을 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY0, WAY1)들에 각각 대응하는 다수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 두 번째 메모리 다이(DIE1)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY2, WAY3)들에 각각 대응하는 다수의 플래인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 3에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는, 다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면이다.
도 4를 참조하면, 컨트롤러(130)는, 호스트(102)로부터 프로그램 커맨드(program command) 및 프로그램 데이터(program data), 그리고 논리주소(logical address)를 수신할 수 있다. 이때, 컨트롤러(130)는, 프로그램 커맨드(program command)에 응답하여 프로그램 데이터(program data)를 메모리 장치(150)의 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 다수의 페이지들에 프로그램하여 저장한다.
그리고, 컨트롤러(130)는, 프로그램 데이터에 대한 메타(meta) 데이터를 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584)에 프로그램하여 저장한다. 이때, 메타 데이터에는 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584)에 저장된 프로그램 데이터에 대한 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보가 포함된다. 또한, 메타 데이터에는 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 데이터에 대한 정보, 커맨드에 해당하는 커맨드 동작에 대한 정보, 커맨드 동작이 수행되는 메모리 장치(150)의 메모리 블록들에 대한 정보, 및 커맨드 동작에 상응한 맵 데이터 등에 대한 정보가 포함될 수 있다. 다시 말해, 메타 데이터에는 호스트(102)로부터 수신된 커맨드에 해당하는 프로그램 데이터를 제외한 나머지 모든 정보들 및 데이터가 포함될 수 있다.
여기서, 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보는, 컨트롤러(130)에서 프로그램 커맨드에 응답하여 논리주소(logical address)에 대응하는 물리주소(physical address)를 맵핑(mapping)한 정보를 의미한다. 이때, 물리주소(physical address)는 호스트(102)로부터 수신한 프로그램 데이터를 저장할 메모리 장치(150)의 물리적 저장 공간에 대응하는 주소일 수 있다.
컨트롤러(130)는, 상술한 논리주소(logical address)와 물리주소(physical address) 간의 맵핑(mapping) 정보, 다시 말해 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical)를 메모리 장치(150)의 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584) 중 적어도 하나 이상의 메모리 블록에 저장할 수 있다. 이때 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical)를 저장한 적어도 하나 이상의 메모리 블록을 시스템 블록(system block)이라고 부를 수 있다.
예를 들어 설명하면, 컨트롤러(130)는, 호스트(102)로부터 수신된 프로그램 커맨드에 해당하는 프로그램 데이터를 컨트롤러(130)의 메모리(144)에 포함된 제1 버퍼(510)에 캐싱 및 버퍼링, 즉 사용자 데이터의 데이터 세그먼트들(512)을 데이터 버퍼/캐시인 제1 버퍼(510)에 저장한다. 이후, 컨트롤러(130)는, 제1 버퍼(510)에 저장된 데이터 세그먼트들(512)을, 메모리 장치(150)의 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 페이지들에 프로그램하여 저장한다.
그리고, 컨트롤러(130)는, 프로그램 데이터의 데이터 세그먼트들(512)이 메모리 장치(150)의 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 페이지들에 프로그램되어 저장됨에 따라, 메타 데이터인 L2P세그먼트들(522)과 P2L세그먼트(524)들을 생성한 후, 컨트롤러(130)의 메모리(144)에 포함된 제2 버퍼(520)에 저장한다. 여기서, 컨트롤러(130)의 메모리(144)에서 제2 버퍼(520)에는, L2P세그먼트들(522)과 P2L세그먼트들(524)이 리스트 형태로 저장될 수 있다. 이후, 컨트롤러(130)는, 맵 플러시(map flush) 동작을 통해 제2 버퍼(520)에 저장된 L2P세그먼트들(522)과 P2L세그먼트들(524)을 메모리 장치(150)의 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584)에 포함된 페이지들에 프로그램하여 저장할 수 있다.
그리고, 컨트롤러(130)는, 호스트(102)로부터 리드 커맨드(read command) 및 논리주소(logical address)를 수신할 수 있다. 이때, 컨트롤러(130)는, 리드 커맨드에 응답하여 호스트(102)의 논리주소에 대응하는 L2P 세그먼트들(522)과 P2L 세그먼트들(524)을 메모리 장치(150)로부터 리드하여 제2버퍼(520)에 로딩(loading)할 수 있다. 이후, 컨트롤러(130)는, 제2버퍼(520)에 로딩된 L2P 세그먼트들(522)과 P2L 세그먼트들(524)로부터 호스트(102)의 논리주소에 대응하는 메모리 장치(150)의 물리주소를 확인하고, 확인을 통해 알 수 있는 저장위치, 즉, 메모리 블록들(552, 554, 562, 564, 572, 574, 582, 584) 중 특정 메모리 블록의 특정 페이지로부터 사용자 데이터의 데이터 세그먼트들(512)을 리드하여 제1 버퍼(510)에 저장한 후, 호스트(102)로 제공한다.
컨트롤러(130)는, 전술한 바와 같이 호스트(102)로부터 리드 커맨드 및 논리주소가 수신될 때마다 호스트(102)의 논리주소에 대응하는 L2P 세그먼트들(522)과 P2L 세그먼트들(524)를 리드하여 제2버퍼(520)에 로딩할 수 있다. 이와 같은 L2P 세그먼트들(522)과 P2L 세그먼트들(524)을 로딩하는 동작은 빈번하게 반복될 수록 메모리 시스템(110)의 리드 성능을 저하 시키는 원인이 될 수 있다.
이때, 컨트롤러(130)는, 제2버퍼부(520)의 공간을 많이 확보할수록 메모리 장치(150)로부터 한번에 더 많은 L2P 세그먼트들(522)과 P2L 세그먼트들(524)을 로딩할 수 있고, 그 결과 L2P 세그먼트들(522)과 P2L 세그먼트들(524)에 대한 한번의 로딩 동작으로도 다수의 리드 커맨드들에 대응할 수 있다. 이를 통해 메모리 시스템(110)의 리드 성능이 향상 될 수 있다.
한편, L2P 세그먼트들(522)은, 특정한 논리주소에 대응하는 물리주소를 검색하는데 최적화 될 수 있고, 그 결과 리드 동작시 호스트(102)로부터 입력된 논리주소에 맵핑되는 물리주소를 검색하는데 효율적일 수 있다.
또한, P2L 세그먼트들(524)은, 프로그램 동작을 위해 최적화 될 수 있다. 컨트롤러(130)는, 호스트(102)로부터 프로그램 커맨드와 프로그램 데이터 및 논리주소를 수신할 때, 프로그램 데이터를 저장할 메모리 장치(150) 내 저장 공간을 빠르게 할당할 필요가 있다. 이때, 컨트롤러(130)는, 제2버퍼부(520)에 새롭게 할당 가능한 메모리 장치(150) 내 저장 공간에 대응하는 물리주소들의 리스트를 미리 로딩할 수 있다. 따라서, 컨트롤러(130)는, 호스트(102)로부터 프로그램 커맨드와 프로그램 데이터 및 논리주소가 수신된 시점에서, 제2버퍼부(520)에 로딩되어 있는 물리주소들의 리스트를 빠르게 검색하여 프로그램 데이터를 저장할 수 있는 저장 공간에 대응하는 물리주소를 논리주소와 맵핑한 후, 물리주소에 대응하는 저장 공간에 프로그램 데이터를 저장할 수 있다. 이때, P2L 세그먼트들(524)이 생성되어 제2버퍼부(520)에 일시 저장될 수 있고, 제2버퍼부(520)에 저장된 P2L 세그먼트들(524)는, 맵 플러시(map flush) 동작을 통해 메모리 장치(150)에 저장될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
단계 S502에서, 프로세서(134)는 검출된 빅팀 블록들에 포함된 유효 페이지들의 분포에 대한 정보(VPDI)를 구할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(134)는 앞서 도 3을 참조하여 설명된 슈퍼 블록에 저장된 데이터를 리드하는 경우에 있어서, 서로 다른 메모리 블록들에 포함된 페이지들 중 동일 인덱스를 갖는 페이지들에 저장된 데이터를 동시에 리드할 수 있다. 따라서 빅팀으로 검출된 슈퍼 블록에 포함된 유효 페이지들이 특정 인덱스에 집중하여 분포하는 경우보다 여러 인덱스에 분산되어 분포하는 경우 동일한 개수의 유효 페이지를 리드하기 위해 필요한 리드 횟수가 더 많다. 프로세서(134)는 빅팀으로 검출된 슈퍼 블록에서 유효 페이지를 포함하는 인덱스의 개수를 측정하여 상기 유효 페이지 분포 정보(VPDI)를 구할 수 있다.
도 6a 및 도 6b는 슈퍼 블록에서의 유효 페이지 분포를 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 슈퍼 블록(600)은 제1 내지 4 플래인(610 내지 640) 각각에 포함된 제1 내지 4 메모리 블록들(612 내지 642)로 구성될 수 있으며 상기 제1 내지 4 플래인(610 내지 640)은 모두 동일한 다이(602)에 포함될 수 있다. 설명의 편의를 위해 상기 슈퍼 블록(600)에 포함된 제1 내지 4 메모리 블록들(612 내지 642)이 포함하는 유효 페이지들의 개수의 합은 4개인 경우로 설명한다.
도 6a는 슈퍼 블록의 유효 페이지가 특정 인덱스에 집중되어 분포하는 경우를 도시한 도면이다.
프로세서(134)는 슈퍼 블록(600)에 포함된 복수의 페이지들 중 서로 다른 플레인들(610 내지 640)에 포함되며 동일한 행을 공유하는 페이지들을 동일 인덱스로 설정할 수 있다. 예를 들어, 상기 프로세서(134)는 제1 내지 4 메모리 블록들(612 내지 642)에 포함된 복수의 페이지들 중 제1 내지 4 행을 공유하는 페이지들 각각을 제1 내지 4 인덱스로 설정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 슈퍼 블록(600)의 제1 인덱스를 갖는 모든 페이지들(614 내지 644)은 유효 페이지이며, 제2 내지 4 인덱스를 갖는 나머지 페이지들은 모두 무효 페이지들이다. 앞서 도 5에서 설명한 바와 같이, 프로세서(134)는 한번의 리드 동작을 통해 슈퍼 블록의 동일 인덱스를 공유하는 페이지들에 저장된 데이터를 동시에 리드할 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 프로세서(134)는 단 한번의 리드 동작을 통해 제1 인덱스를 갖는 모든 페이지들(614 내지 644)에 저장된 데이터를 리드함으로써, 상기 슈퍼 블록(600)에 포함된 모든 유효 데이터를 리드할 수 있다.
도 6b는 슈퍼 블록의 유효 페이지가 여러 인덱스에 분산되어 분포하는 경우를 도시한 도면이다.
본 발명의 일 실시예에 따르면, 상기 슈퍼 블록(600)의 모든 유효 페이지들은 제1 메모리 블록(612)에 포함되어 있으며, 상기 제2 내지 4 메모리 블록들(622 내지 642)에 포함된 페이지들은 모두 무효 페이지들이다. 즉, 상기 슈퍼 블록(600)에 포함된 모든 유효 페이지들 각각은 제1 내지 4 인덱스를 갖기 때문에, 프로세서(134)는 상기 슈퍼 블록(600)에 포함된 모든 유효 데이터를 리드하기 위해, 총 4 번의 리드 동작을 수행해야 한다.
도 6a 및 도 6b에서 확인한 바와 같이, 슈퍼 블록(600)에 포함된 유효 페이지의 개수가 같은 경우에도 유효 페이지의 분포, 즉 유효 페이지들이 갖는 인덱스의 개수에 따라 상기 슈퍼 블록(600)에 포함된 동일 개수의 유효 페이지를 리드하기 위해 필요한 리드 횟수가 다를 수 있다. 슈퍼 블록(600)에 포함된 유효 페이지들이 적은 개수의 인덱스를 갖도록 분포하는 경우 유효 페이지 리드 동작 시간은 감소하며, 상기 유효 페이지들이 많은 개수의 인덱스를 갖도록 분포하는 경우 상기 유효 페이지 리드 동작 시간은 증가할 수 있다. 상기 유효 페이지 리드 동작 시간은 가비지 컬렉션 동작 시간과 비례하므로, 유효 페이지의 분포에 따라 상기 가비지 컬렉션 동작 시간이 결정될 수 있다.
다시 도 5로 돌아와, 단계 S504에서, 프로세서(134)는 빅팀 블록에 포함된 유효 페이지들의 맵 정보에 시퀀셜 정보(SOMD)를 구할 수 있다. 앞서 도 4를 참조하여 설명된 바와 같이, 상기 맵 정보는 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보를 포함할 수 있다. 상기 논리적/물리적(L2P: Logical to Physical) 정보는 논리 주소에 대응하는 최신 물리 주소를 맵핑하는 정보를 의미하며, 상기 물리적/논리적(P2L: Physical to Logical) 정보는 물리 주소에 대응하는 논리 주소를 맵핑하는 정보를 의미한다. 프로세서(134)는 상기 물리적/논리적(P2L: Physical to Logical) 정보를 기초로 하여, 호스트(102)의 논리주소를 맵 세그먼트 단위로 분할하여, 빅팀 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수를 측정할 수 있다. 프로세서(134)는 빅팀 블록에 저장된 유효 데이터의 논리 주소의 시퀀셜한 정도, 즉 빅팀 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수를 상기 맵 정보의 시퀀셜 정보(SOMD)로 구할 수 있다.
본 발명의 일 실시예에 따르면, 프로세서(134)는 상기 맵 정보의 시퀀셜 정보(SOMD)에 따라 가비지 컬렉션 동작 시간을 동적으로 변경할 수 있다. 빅팀 블록에 저장된 유효 데이터의 논리 주소가 시퀀셜한 경우 맵 업데이트 동작에 소요되는 시간은 감소하며, 상기 빅팀 블록에 저장된 유효 데이터의 논리 주소가 랜덤한 경우 맵 업데이트 동작에 소요되는 시간은 증가할 수 있다. 일 예로, 상기 유효 데이터의 논리 주소가 시퀀셜하게 분포한 경우보다 랜덤하게 분포한 경우 상기 유효 데이터가 속한 맵 세그먼트의 개수가 더 클 수 있다. 프로세서(134)가 상기 맵 세그먼트 단위로 맵 업데이트 동작을 수행하는 경우 상기 맵 세그먼트의 개수가 더 큰 경우, 즉 유효 데이터의 논리 주소가 랜덤하게 분포한 경우 상기 맵 업데이트 동작에 소요되는 시간은 증가할 수 있다. 상기 맵 업데이트 동작 시간은 가비지 컬렉션 동작 시간과 비례하므로, 상기 유효 페이지의 논리 주소의 시퀀셜한 정도에 따라 가비지 컬렉션 동작 시간이 결정될 수 있다.
단계 S506에서, 프로세서(134)는 빅팀 블록의 유효 페이지 개수(VPC)를 구할 수 있다. 빅팀 블록의 유효 페이지 개수(VPC)가 많을수록 리드 대상 데이터의 크기가 증가하므로 리드 동작 시간이 증가할 수 있으며, 상기 리드 동작에 따라 리드된 데이터의 사이즈가 클수록 프로그램 동작 시간이 증가할 수 있다. 따라서, 빅팀 블록의 유효 페이지의 개수(VPC)는 유효 페이지 리드 동작 시간 및 유효 페이지 프로그램 동작 시간과 비례하므로, 프로세서(134)는 빅팀 블록의 유효 페이지 개수(VPC)에 따라 가비지 컬렉션 동작 시간을 결정할 수 있다.
단계 S508에서, 프로세서(134)는 단계 S502 내지 단계 S506에서 구한 유효 페이지 분포 정보(VPDI), 맵 정보의 시퀀셜 정보(SOMD) 및 유효 페이지 개수(VPC)에 따라 가비지 컬렉션 동작 시간(GCPT)를 결정할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(134)는 유효 페이지가 많을수록, 상기 유효 페이지가 많은 인덱스를 갖도록 분포할수록, 맵 정보가 랜덤하게 분포할수록 가비지 컬렉션 동작 시간(GCPT)을 증가시킬 수 있다.
단계 S510에서, 프로세서(134)는 단계 S508에서 결정된 가비지 컬렉션 동작 시간(GCPT) 동안 메모리 장치(150)가 가비지 컬렉션 동작을 수행하도록 상기 메모리 장치(150)를 제어할 수 있다. 본 발명의 일 실시예에 따르면, 유효 페이지 분포 정보(VPDI), 맵 정보의 시퀀셜 정보(SOMD) 및 유효 페이지 개수(VPC)를 기초로 가비지 컬렉션 동작을 동적으로 변경함으로써, 종래에 상수 값을 갖는 특정 시간(FPGT) 동안 모든 빅팀 블록들에 대해 상기 가비지 컬렉션 동작을 완료하지 못하는 문제를 방지할 수 있다.
도 7은 유효 페이지 분포 정보(VPDI)를 구하는 세부 단계를 나타낸 도면이다.
앞서 도 5에서 설명된 단계 S502는 빅팀 블록 정보(VBI) 검출 단계(단계 S702), 비트 맵 정보(BMI) 생성 단계(단계 S704) 및 유효 페이지 분포 정보(VPDI) 생성 단계(단계 S706)를 포함할 수 있다.
단계 S702에서, 프로세서(134)는 빅팀 블록 정보(VBI)를 검출할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(134)는 유효 페이지의 개수가 소정의 임계치 미만인 슈퍼 블록들을 빅팀으로 검출하여 상기 슈퍼 블록들의 주소에 대한 정보를 상기 빅팀 블록 정보(VBI)로 생성할 수 있다.
단계 S704에서, 프로세서(134)는 단계 S702에서 생성된 빅팀 블록 정보(VBI)에 따라 빅팀으로 검출된 슈퍼 블록에 대한 비트 맵을 생성할 수 있다. 프로세서(134)는 슈퍼 블록에 포함된 플레인들의 개수와 동일한 열의 개수를 갖고, 단일 플레인에 포함된 메모리 블록의 페이지수와 동일한 행의 개수를 갖는 비트 맵을 생성할 수 있다. 프로세서(134)는 슈퍼 블록에 포함된 복수의 페이지들 중 서로 다른 플레인들에 포함되며 동일한 행을 공유하는 페이지들을 동일 인덱스로 설정할 수 있다. 프로세서(134)는 동일 인덱스를 갖고 서로 다른 플레인을 공유하는 페이지들을 유효 페이지와 무효 페이지로 구분하여, 상기 슈퍼 블록의 페이지 각각에 대응하는 상기 비트 맵의 성분들에 대해 유효 페이지는 '1'의 값을 갖고, 무효 페이지는 '0'의 값을 갖도록 상기 비트 맵의 각 성분을 결정하여 비트 맵 정보(BMI)를 생성할 수 있다.
단계 S706에서, 프로세서(134)는 단계 S704에서 생성한 비트 맵을 구성하는 복수의 인덱스들 중 '1'의 값을 갖는 성분을 적어도 하나 이상 포함하는 인덱스들의 개수를 구하여 상기 유효 페이지 분포 정보(VPDI)로 구할 수 있다.
도 8은 본 발명의 일 실시예에 따른 비트 맵을 나타내는 도면이다.
본 발명의 일 실시예에 따른 비트 맵(802)는 단일 슈퍼 블록에 대응할 수 있다. 설명의 편의를 위해 상기 슈퍼 블록은 동일 다이에 포함된 4개의 플레인들 각각에 하나씩 포함된 총 4개의 메모리 블록들로 구성될 수 있으며, 상기 메모리 블록들은 각각 4개의 유효 페이지들을 포함하는 경우로 설명한다.
프로세서(134)는 상기 비트 맵(802)의 제1 내지 4열에 상기 슈퍼 블록을 구성하는 제1 내지 4 플레인들 각각에 포함된 메모리 블록들에 대한 비트 정보를 기록할 수 있다. 또한 프로세서(134)는 상기 비트 맵(802)의 제1 내지 4행에 상기 메모리 블록들 중 동일 인덱스를 갖는 페이지들에 대한 비트 정보를 기록할 수 있다. 앞서 설명된 바와 같이, 프로세서(134)는 슈퍼 블록에 포함된 복수의 페이지들 중 서로 다른 플레인들에 포함되며 동일한 행을 공유하는 페이지들을 동일 인덱스로 설정할 수 있다.
프로세서(134)는 상기 메모리 블록에 포함된 페이지가 유효 페이지인 경우 '1'의 값을 기록하고, 무효 페이지인 경우 '0'의 값을 기록할 수 있다. 프로세서(134)는 앞서 도 4에서 설명된 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보에 따라 슈퍼 블록에 포함된 페이지의 유효성을 판단할 수 있다. 프로세서(134)는 물리적/논리적(P2L: Physical to Logical) 정보에 따라 상기 비트 맵의 각 성분에 대응하는 페이지에 프로그램된 데이터의 논리 주소를 확인하고, 논리적/물리적(L2P: Logical to Physical) 정보에 따라 상기 확인된 논리 주소가 저장된 최신 물리 주소를 확인할 수 있다. 프로세서(134)는 상기 논리적/물리적(L2P: Logical to Physical) 정보에 따라 확인된 최신 물리 주소가 상기 상기 비트 맵의 각 성분에 대응하는 페이지의 논리 주소와 일치할 경우, 상기 페이지를 유효 페이지로 판단하고, 불일치할 경우 무효 페이지로 판단할 수 있다.
프로세서(134)는 비트 맵(802)을 구성하는 성분들에 비트 값을 기록한 이후, 적어도 하나 이상의'1'의 값을 갖는 성분들을 포함하는 인덱스의 개수를 측정할 수 있다. 본 발명의 일 실시예에 따르면, 제1 인덱스는 4개의 '1'의 값을 갖는 성분들을 포함하고, 제2 인덱스는 1개의 '1'의 값을 갖는 성분을 포함하며, 제3 인덱스는 2개의 '1'의 값을 갖는 성분을 포함하므로, 프로세서(134)는 상기 비트 맵(802)에 대응하는 슈퍼블록에서 적어도 하나 이상의 유효 페이지를 갖는 인덱스의 개수를 3 개로 결정하고, 같은 방식으로 나머지 빅팀 블록에 대해 상기 인덱스의 개수를 구하여 유효 페이지 분포 정보(VPDI)를 구할 수 있다.
도 9는 맵 정보의 시퀀셜 정보(SOMD)를 구하는 세부 단계를 나타낸 도면이다.
앞서 도 5에서 설명된 단계 S504는 맵 세그먼트 정보(MSI) 초기화 단계(단계 S902), 맵 세그먼트 정보(MSI) 업데이트 단계(단계 S904) 및 맵 정보의 시퀀셜 정보(SOMD) 생성 단계(단계 S906)를 포함할 수 있다.
단계 S902에서, 프로세서(134)는 맵 세그먼트 정보(MSI)를 생성하여 초기화 동작을 수행할 수 있다. 프로세서(134)는 호스트(102)의 논리주소를 소정의 단위로 분할하여 맵 세그먼트를 생성할 수 있다. 예를 들어 프로세서(134)는 16개의 논리 주소 단위로 맵 세그먼트를 생성하는 경우 0번째 내지 15번째 논리주소를 제1 맵 세그먼트로 그룹핑하고, 16번째 내지 31번째 논리주소를 제2 맵 세그먼트로 그룹핑하여 맵 세그먼트를 생성할 수 있다. 프로세서(134)는 상기 맵 세그먼트에 대응하는 비트 정보를 모두 '0'의 값을 갖도록 초기화할 수 있다.
단계 S904에서, 프로세서(134)는 도 7을 참조하여 설명한 단계 S704에서 생성된 비트 맵 정보(BMI)에 따라 단계 S902에서 초기화된 맵 세그먼트 정보(MSI)를 업데이트할 수 있다. 프로세서(134)는 비트 맵의 성분들 중 '1'의 값을 갖는 성분에 대응하는 논리주소가 속한 맵 세그먼트에 대응하는 비트 정보를 '1'의 값으로 업데이트할 수 있다. 예를 들어, 빅팀 블록에 포함되는 어떤 유효 데이터의 논리 주소가 20이고, 16개의 논리 주소 단위로 맵 세그먼트를 생성하는 경우, 프로세서(134)는 제2 맵 세그먼트에 대응하는 비트 정보를 '1'의 값을 갖도록 업데이트할 수 있다.
단계 S906에서, 프로세서(134)는 단계 S904에서 업데이트된 맵 세그먼트 정보(MSI`)에 따라 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수를 측정하여 맵 정보의 시퀀셜 정보(SOMD)를 구할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(134)는 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수를 측정함으로써 유효 데이터의 시퀀셜한 정보를 측정할 수 있다. 빅팀 블록에 포함된 유효 페이지들의 개수가 동일한 경우, 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수가 적은 경우보다 많은 경우에 유효 페이지들의 논리 주소가 랜덤하게 분포된 것으로 판단할 수 있다.
본 발명의 일 실시예에 따르면, 상기 프로세서(134)는 상기 맵 정보의 시퀀셜 정보(SOMD)에 기초하여 상기 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수에 비례하여 가비지 컬렉션 동작 시간을 증가시킬 수 있다. 상기 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수가 많을 경우 유효 데이터의 논리주소는 랜덤하게 분포하며, 상기 유효 데이터의 논리주소가 랜덤하게 분포할수록 맵 업데이트 동작에 소요되는 시간은 증가하기 때문이다. 일 예로, 프로세서(134)가 맵 세그먼트 단위로 맵 업데이트 동작을 수행하는 경우 업데이트 대상 맵 세그먼트의 개수가 많을수록 상기 맵 업데이트 동작에 소요되는 시간은 증가할 수 있다.
도 10은 본 발명의 일 실시예에 따른 맵 세그먼트 정보를 나타내는 도면이다.
설명의 편의를 위해 0번째 내지 71번째 논리 주소만을 도시했으며 16개의 논리 주소 단위로 맵 세그먼트를 생성한 경우로 설명하며, 빅팀 블록에 포함된 유효 페이지의 개수가 4개인 경우로 설명한다.
프로세서(134)는 도 10에 도시된 바와 같이, 맵 세그먼트 정보(1002)에 포함된 제1 내지 5 맵 세그먼트에 대응하는 비트 정보가 모두 '0'의 값을 갖도록 초기화 동작을 수행할 수 있다. 프로세서(134)는 제0 내지 15번째 논리 주소(LBA 0 내지 LBA 15)를 그룹핑하여 제1 맵 세그먼트(1012)를 생성하고, 제16 내지 31번째 논리 주소(LBA 16 내지 LBA 31)를 그룹핑하여 제2 맵 세그먼트(1014)를 생성할 수 있다.
<Case 1>은 제1 내지 4 유효 페이지의 논리 주소가 각각 0번째 내지 3번째 논리주소(LBA 0 내지 LBA 3)인 경우를 도시한 도면이다. 프로세서(134)는 상기 제1 내지 4 유효 페이지의 논리 주소인 0번째 내지 3번째 논리주소(LBA 0 내지 LBA 3)가 속한 제1 맵 세그먼트의 비트 정보(1022)를 '1'로 변경하여 맵 세그먼트 정보(1004)를 업데이트할 수 있다. 프로세서(134)는 상기 맵 세그먼트 정보(1004)에서 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수를 1로 결정하여 맵 정보의 시퀀셜 정보(SOMD)를 구할 수 있다.
<Case 2>은 제1 내지 4 유효 페이지의 논리 주소가 각각 0번째, 20번째, 35번째 및 55번째 논리주소(LBA 0, LBA 20, LBA 35, LBA 55)인 경우를 도시한 도면이다. 프로세서(134)는 상기 제1 내지 4 유효 페이지의 논리 주소인 0 번째, 20번째, 35번째 및 55번째 논리주소(LBA 0, LBA 20, LBA 35, LBA 55)가 각각 속한 제1,2,3 및 4 맵 세그먼트의 비트 정보(1032,1034,1036,1038)를 '1'로 변경하여 맵 세그먼트 정보(1006)를 업데이트할 수 있다. 프로세서(134)는 상기 맵 세그먼트 정보(1006)에서 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수를 4로 결정하여 맵 정보의 시퀀셜 정보(SOMD)를 구할 수 있다.
앞서 Case 1 및 2에서 확인할 수 있는 바와 같이 유효 데이터의 논리 주소가 랜덤하게 분포할수록 맵 세그먼트 정보에서 비트 정보가 '1'의 값을 갖는 맵 세그먼트의 개수가 증가한다. 본 발명의 일 실시예에 따르면, 프로세서(134)는 맵 세그먼트 정보에서 비트 정보가 '1'의 값을 갖는 맵 세그먼트의 개수를 측정함으로써 유효 페이지의 논리주소의 시퀀셜한 정도를 나타내는 맵 정보의 시퀀셜 정보(SOMD)를 구할 수 있다.
도 11은 본 발명의 일 실시예에 따른 프로세서(134)을 상세히 나타내는 도면이다. 도 11은 도 2의 데이터 처리 시스템(100)에 도시된 구성 중 본 발명과 관련된 구성만을 간략히 도시하고 있다.
앞서 도 2에서 전술한 프로세서(134)는 유효 페이지 개수 측정부(1102), 유효 페이지 분포 관리부(1104), 맵 관리부(1106), 가비지 컬렉션 수행 시간 관리부(1108) 및 가비지 컬렉션 수행부(1110)를 포함할 수 있다.
유효 페이지 개수 측정부(1102)는 빅팀 블록을 검출하여 상기 빅팀 블록에 포함된 유효 페이지의 개수를 측정할 수 있다. 본 발명의 일 실시예에 따르면, 유효 페이지 개수 측정부(1102)는 유효 페이지의 개수가 소정의 임계치 미만인 슈퍼 블록들을 빅팀으로 검출하여 상기 슈퍼 블록들의 주소에 대한 정보를 빅팀 블록 정보(VBI)로 생성할 수 있다. 유효 페이지 개수 측정부(1102)는 상기 검출된 빅팀 블록들에 포함된 유효 페이지 개수에 대한 정보(VPC)를 가비지 컬렉션 수행 시간 관리부(1108)로 제공하고, 상기 생성된 빅팀 블록 정보(VBI)를 유효 페이지 분포 관리부(1104)로 제공할 수 있다.
유효 페이지 분포 관리부(1104)는 상기 제공된 빅팀 블록 정보(VBI)에 따라 빅팀으로 검출된 슈퍼 블록에 대한 비트 맵을 생성할 수 있다. 유효 페이지 분포 관리부(1104)는 슈퍼 블록에 포함된 플레인들의 개수와 동일한 열의 개수를 갖고, 단일 플레인에 포함된 메모리 블록의 페이지수와 동일한 행의 개수를 갖는 비트 맵을 생성할 수 있다. 유효 페이지 분포 관리부(1104)는 슈퍼 블록에 포함된 복수의 페이지들 중 서로 다른 플레인들에 포함되며 동일한 행을 공유하는 페이지들을 동일 인덱스로 설정할 수 있다.
유효 페이지 분포 관리부(1104)는 메모리(144)에 저장된 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보에 따라 동일 인덱스를 갖고 서로 다른 플레인을 공유하는 페이지들을 유효 페이지와 무효 페이지로 구분할 수 있다. 유효 페이지 분포 관리부(1104)는 상기 슈퍼 블록의 페이지 각각에 대응하는 상기 비트 맵의 성분들에 대해 유효 페이지는 '1'의 값을 갖고, 무효 페이지는 '0'의 값을 갖도록 상기 비트 맵의 각 성분을 결정하여 비트 맵 정보(BMI)를 생성할 수 있다. 유효 페이지 분포 관리부(1104)는 상기 비트 맵을 구성하는 복수의 인덱스들 중 '1'의 값을 갖는 성분을 적어도 하나 이상 포함하는 인덱스들의 개수를 구하여 상기 유효 페이지 분포 정보(VPDI)로 구할 수 있다. 유효 페이지 분포 관리부(1104)는 상기 생성된 유효 페이지 분포 정보(VPDI) 및 비트 맵 정보(BMI)를 각각 가비지 컬렉션 수행 시간 관리부(1108) 및 맵 관리부(1106)로 제공할 수 있다.
맵 관리부(1106)는 상기 제공된 비트 맵 정보(BMI)와 메모리(144)에 저장된 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보에 따라 맵 정보의 시퀀셜 정보(SOMD)를 구할 수 있다. 맵 관리부(1106)는 호스트(102)의 논리주소를 맵 세그먼트로 분할하여, 빅팀 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수를 측정할 수 있다. 맵 관리부(1106)는 빅팀 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수를 상기 맵 정보의 시퀀셜 정보(SOMD)로 구할 수 있다. 맵 관리부(1106)는 상기 맵 정보의 시퀀셜 정보(SOMD)를 가비지 컬렉션 수행 시간 관리부(1108)로 제공할 수 있다.
가비지 컬렉션 수행 시간 관리부(1108)는 상기 제공된 유효 페이지 개수 정보(VPC), 유효 페이지 분포 정보(VPDI) 및 맵 정보의 시퀀셜 정보(SOMD)에 따라 가비지 컬렉션 수행 시간을 동적으로 변경할 수 있다. 본 발명의 일 실시예에 따르면, 가비지 컬렉션 수행 시간 관리부(1108)는 유효 페이지가 많을수록, 상기 유효 페이지가 많은 인덱스를 갖도록 분포할수록, 맵 정보가 랜덤하게 분포할수록 가비지 컬렉션 동작 시간(GCPT)을 증가시킬 수 있다. 또한 가비지 컬렉션 수행 시간 관리부(1108)는 유효 페이지가 적을수록, 상기 유효 페이지가 적은 인덱스를 갖도록 분포할수록, 맵 정보가 시퀀셜하게 분포할수록 가비지 컬렉션 동작 시간(GCPT)을 감소시킬 수 있다.
예를 들어, 상기 가비지 컬렉션 수행 시간 관리부(1108)는 상기 맵 정보의 시퀀셜 정보(SOMD)에 기초하여 상기 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수에 비례하여 가비지 컬렉션 동작 시간을 증가시킬 수 있다. 상기 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수가 많을 경우 유효 데이터의 논리 주소는 랜덤하게 분포하며, 상기 유효 데이터의 논리 주소가 랜덤하게 분포할수록 맵 업데이트 동작에 소요되는 시간은 증가하기 때문이다. 예를 들어, 프로세서(134)가 맵 세그먼트 단위로 맵 업데이트 동작을 수행하는 경우 업데이트 대상 맵 세그먼트의 개수가 많을수록 맵 업데이트 동작에 소요되는 시간은 증가할 수 있다. 가비지 컬렉션 수행 시간 관리부(1108)는 가비지 컬렉션 수행 시간에 대한 정보(GCPT)를 가비지 컬렉션 수행부(1110)로 제공할 수 있다.
가비지 컬렉션 수행부(1110)는 상기 제공된 가비지 컬렉션 수행 시간 정보(GCPT)에 따라 상기 결정된 가비지 컬렉션 동작 시간 동안 메모리 장치(150)가 가비지 컬렉션 동작을 수행하도록 상기 메모리 장치(150)를 제어할 수 있다. 본 발명의 일 실시예에 따르면, 빅팀 블록의 유효 페이지의 개수, 분포 및 논리 주소의 시퀀셜 정도를 기초로 가비지 컬렉션 동작을 동적으로 변경함으로써, 종래에 상수 값을 갖는 특정 시간(FPGT) 동안 모든 빅팀 블록들에 대해 상기 가비지 컬렉션 동작을 완료하지 못하는 문제를 방지할 수 있다.
도 12는 유효 페이지 분포 관리부(1104)의 세부 구성을 나타낸 도면이다.
유효 페이지 분포 관리부(1104)는 비트맵 생성부(1204) 및 분포도 결정부(1206)를 포함할 수 있다.
비트맵 생성부(1204)는 상기 제공된 빅팀 블록 정보(VBI) 및 메모리(144)에 저장된 논리적/물리적(L2P: Logical to Physical) 정보 및 물리적/논리적(P2L: Physical to Logical) 정보에 따라 빅팀으로 검출된 슈퍼 블록에 대한 비트 맵을 생성할 수 있다. 비트맵 생성부(1204)는 슈퍼 블록에 포함된 플레인들의 개수와 동일한 열의 개수를 갖고, 단일 플레인에 포함된 메모리 블록의 페이지수와 동일한 행의 개수를 갖는 비트 맵을 생성할 수 있다.
비트맵 생성부(1204)는 물리적/논리적(P2L: Physical to Logical) 정보에 따라 상기 비트 맵의 각 성분에 대응하는 페이지에 프로그램된 데이터의 논리 주소를 확인하고, 논리적/물리적(L2P: Logical to Physical) 정보에 따라 상기 확인된 논리 주소가 저장된 최신 물리 주소를 확인할 수 있다. 비트맵 생성부(1204)는 상기 논리적/물리적(L2P: Logical to Physical) 정보에 따라 확인된 최신 물리 주소가 상기 상기 비트 맵의 각 성분에 대응하는 페이지의 논리 주소와 일치할 경우, 상기 페이지를 유효 페이지로 판단하고, 불일치할 경우 무효 페이지로 판단할 수 있다.
비트맵 생성부(1204)는 동일 인덱스를 갖고 서로 다른 플레인을 공유하는 페이지들을 유효 페이지와 무효 페이지로 구분하여, 상기 슈퍼 블록의 페이지 각각에 대응하는 상기 비트 맵의 성분들에 대해 유효 페이지는 '1'의 값을 갖고, 무효 페이지는 '0'의 값을 갖도록 상기 비트 맵의 각 성분을 결정하여 비트 맵 정보(BMI)를 생성할 수 있다. 비트맵 생성부(1204)는 상기 생성된 비트 맵 정보(BMI)를 분포도 결정부(1206)로 제공할 수 있다.
분포도 결정부(1206)는 상기 제공된 비트 맵 정보(BMI)에 따라 유효 페이지 분포 정보(VPDI)를 구할 수 있다. 분포도 결정부(1206)는 상기 비트 맵을 구성하는 복수의 인덱스들 중 '1'의 값을 갖는 성분을 적어도 하나 이상 포함하는 인덱스들의 개수를 구하여 상기 유효 페이지 분포 정보(VPDI)로 구할 수 있다. 앞서 도 6a 및 도 6b에서 설명된 바와 같이, 슈퍼 블록에 포함된 유효 페이지들이 적은 개수의 인덱스를 갖도록 분포하는 경우 유효 페이지 리드 동작 시간은 감소하며, 상기 유효 페이지들이 많은 개수의 인덱스를 갖도록 분포하는 경우 상기 유효 페이지 리드 동작 시간은 증가할 수 있다. 유효 페이지 리드 동작 시간과 가비지 컬렉션 동작 수행 시간은 비례하므로, 상기 비트 맵을 구성하는 복수의 인덱스들 중 '1'의 값을 갖는 성분이 많은 경우 가비지 컬렉션 동작 시간은 증가할 것이며, 상기 비트 맵을 구성하는 복수의 인덱스들 중 '1'의 값을 갖는 성분이 적은 경우 가비지 컬렉션 동작 시간은 감소할 것이다. 분포도 결정부(1206)는 상기 유효 페이지 분포 정보(VPDI)를 가비지 컬렉션 수행 시간 관리부(1108)로 제공할 수 있다.
도 13은 맵 관리부(1106)의 세부 구성을 나타낸 도면이다.
맵 관리부(1106)는 맵 세그먼트 생성부(1302), 맵 세그먼트 업데이트부(1304) 및 카운팅부(1306)을 포함할 수 있다.
맵 세그먼트 생성부(1302)는 호스트(102)의 논리주소를 소정의 단위로 분할하여 맵 세그먼트를 생성할 수 있다. 예를 들어 맵 세그먼트 생성부(1302)는 16개의 논리 주소 단위로 맵 세그먼트를 생성하는 경우 0번째 내지 15번째 논리주소를 제1 맵 세그먼트로 그룹핑하고, 16번째 내지 31번째 논리주소를 제2 맵 세그먼트로 그룹핑하여 맵 세그먼트를 생성할 수 있다. 맵 세그먼트 생성부(1302)는 상기 맵 세그먼트에 대응하는 비트 정보를 모두 '0'의 값을 갖도록 초기화할 수 있다. 맵 세그먼트 생성부(1302)는 초기화된 맵 세그먼트 정보(MSI)를 맵 세그먼트 업데이트부(1304)로 제공할 수 있다.
맵 세그먼트 업데이트부(1304)는 비트 맵 정보(BMI)에 따라 초기화된 맵 세그먼트 정보(MSI)를 업데이트할 수 있다. 맵 세그먼트 업데이트부(1304)는 비트 맵의 성분들 중 '1'의 값을 갖는 성분에 대응하는 논리주소가 속한 맵 세그먼트에 대응하는 비트 정보를 '1'의 값으로 업데이트할 수 있다. 예를 들어, 빅팀 블록에 포함되는 어떤 유효 데이터의 논리 주소가 20이고, 16개의 논리 주소 단위로 맵 세그먼트를 생성하는 경우, 맵 세그먼트 업데이트부(1304)는 제2 맵 세그먼트의 비트 정보를 '1'의 값을 갖도록 업데이트할 수 있다. 맵 세그먼트 업데이트부(1304)는 상기 업데이트된 맵 세그먼트 정보(MSI`)를 카운팅부(1306)로 제공할 수 있다.
카운팅부(1306)는 업데이트된 맵 세그먼트 정보(MSI`)에 따라 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수를 측정하여 맵 정보의 시퀀셜 정보(SOMD)를 구할 수 있다. 본 발명의 일 실시예에 따르면, 카운팅부(1306)는 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수를 측정함으로써 유효 데이터의 시퀀셜한 정보를 측정할 수 있다. 빅팀 블록에 포함된 유효 페이지들의 개수가 동일한 경우, 비트 정보가'1'의 값을 갖는 맵 세그먼트의 개수가 적은 경우보다 많은 경우에 유효 페이지들의 논리 주소가 랜덤하게 분포된 것으로 판단할 수 있다.
이하에서는, 도 14 내지 도 16을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 15는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 16은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 14를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 15를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 15는, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 16에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 16은, 도 2에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 셀 어레이(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 셀 어레이(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)에는 복수의 메모리 셀들이 구현될 수 있다.
그러면 이하에서는, 도 17 내지 도 25를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 16에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 17을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 18을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 18에 도시한 데이터 처리 시스템(6200)은, 도 2에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 19를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 2에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 20은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 20을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 21 내지 도 24는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 21 내지 도 24는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 21 내지 도 24를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 2에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 18 내지 도 20에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 17에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 25는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 25는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 25를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 2에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 19 내지 도 24에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트
130 : 컨트롤러
150 : 메모리 장치

Claims (20)

  1. 복수의 메모리 블록들로 구성된 슈퍼 블록들을 포함하는 메모리 장치;
    유효 페이지들의 개수, 상기 유효 페이지들의 분포 및 상기 유효 페이지들 의 논리 주소들의 분포에 따라 가비지 컬렉션 동작 시간을 변동하는 가비지 컬렉션 수행 시간 관리부 및
    상기 변동된 가비지 컬렉션 수행 시간 동안 상기 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행부
    를 포함하는 메모리 시스템.
  2. 제1 항에 있어서,
    상기 가비지 컬렉션 수행 시간 관리부는
    상기 유효 페이지들의 개수에 비례하여 상기 가비지 컬렉션 동작 시간을 증가시키는
    메모리 시스템.
  3. 제1 항에 있어서,
    상기 유효 페이지들의 분포는
    빅팀 슈퍼 블록에 포함된 유효 페이지들이 속한 인덱스들의 개수인
    메모리 시스템.
  4. 제3 항에 있어서,
    상기 가비지 컬렉션 수행 시간 관리부는
    상기 빅팀 슈퍼 블록에 포함된 유효 페이지들이 속한 인덱스들의 개수에 비례하여 상기 가비지 컬렉션 동작 시간을 증가시키는
    메모리 시스템.
  5. 제1 항에 있어서,
    상기 유효 페이지들의 논리 주소들의 분포는
    빅팀 슈퍼 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수인
    메모리 시스템.
  6. 제5 항에 있어서,
    상기 가비지 컬렉션 수행 시간 관리부는
    상기 빅팀 슈퍼 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수에 비례하여 상기 가비지 컬렉션 동작 시간을 증가시키는
    메모리 시스템.
  7. 제5 항에 있어서,
    상기 맵 세그먼트들은
    호스트로부터 제공된 논리 주소들을 소정의 개수로 분할하여 생성된 복수의 논리 주소들의 집합인
    메모리 시스템.
  8. 제3 항에 있어서,
    상기 빅팀 슈퍼 블록은
    소정의 임계치 미만의 유효 페이지들을 포함하는
    메모리 시스템.
  9. 제3 항에 있어서
    상기 인덱스들은
    상기 슈퍼 블록에서 동일 행에 위치한 페이지들의 집합인
    메모리 시스템.
  10. 제9 항에 있어서
    상기 메모리 장치는
    단일 리드 동작에 따라 상기 동일 인덱스에 포함된 모든 페이지들에 저장된 데이터를 리드하는
    메모리 시스템.
  11. 유효 페이지들의 개수, 상기 유효 페이지들의 분포 및 상기 유효 페이지들의 논리 주소들의 분포에 따라 가비지 컬렉션 동작 시간을 변동하는 가비지 컬렉션 수행 시간 관리 단계 및
    상기 변동된 가비지 컬렉션 수행 시간 동안 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 가비지 컬렉션 수행 시간 관리 단계는
    상기 유효 페이지들의 개수에 비례하여 상기 가비지 컬렉션 동작 시간을 증가시키는
    메모리 시스템의 동작방법.
  13. 제11 항에 있어서,
    상기 유효 페이지들의 분포는
    빅팀 슈퍼 블록에 포함된 유효 페이지들이 속한 인덱스들의 개수인
    메모리 시스템의 동작방법.
  14. 제13 항에 있어서,
    상기 가비지 컬렉션 수행 시간 관리단계는
    상기 빅팀 슈퍼 블록에 포함된 유효 페이지들이 속한 인덱스들의 개수에 비례하여 상기 가비지 컬렉션 동작 시간을 증가시키는
    메모리 시스템의 동작방법.
  15. 제11 항에 있어서,
    상기 유효 페이지들의 논리 주소들의 분포는
    빅팀 슈퍼 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수인
    메모리 시스템의 동작방법.
  16. 제15 항에 있어서,
    상기 가비지 컬렉션 수행 시간 관리단계는
    상기 빅팀 슈퍼 블록에 포함된 유효 페이지들의 논리 주소들이 속한 맵 세그먼트들의 개수에 비례하여 상기 가비지 컬렉션 동작 시간을 증가시키는
    메모리 시스템의 동작방법.
  17. 제15 항에 있어서,
    상기 맵 세그먼트들은
    호스트로부터 제공된 논리 주소들을 소정의 개수로 분할하여 생성된 복수의 논리 주소들의 집합인
    메모리 시스템의 동작방법.
  18. 제13 항에 있어서,
    상기 빅팀 슈퍼 블록은
    소정의 임계치 미만의 유효 페이지들을 포함하는
    메모리 시스템의 동작방법.
  19. 제13 항에 있어서,
    상기 인덱스들은
    상기 슈퍼 블록에서 동일 행에 위치한 페이지들의 집합인
    메모리 시스템의 동작방법.
  20. 제19 항에 있어서,
    상기 메모리 장치는
    단일 리드 동작에 따라 상기 동일 인덱스에 포함된 모든 페이지들에 저장된 데이터를 리드하는
    메모리 시스템의 동작방법.
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