KR20220093982A

KR20220093982A - 파편화율을 이용하는 메모리 컨트롤러, 및 스토리지 장치 및 이의 동작 방법

Info

Publication number: KR20220093982A
Application number: KR1020200185208A
Authority: KR
Inventors: 신동은; 김종화; 알랑 트랭
Original assignee: 삼성전자주식회사
Priority date: 2020-12-28
Filing date: 2020-12-28
Publication date: 2022-07-05
Also published as: DE102021130730A1; CN114691535A; US20220206938A1; US20230333979A1; US11698855B2

Abstract

본 개시의 예시적인 실시예에 따른 복수의 페이지들을 포함하는 적어도 하나의 메모리 블록을 포함하는 메모리 장치를 제어하도록 구성된 메모리 컨트롤러의 동작 방법은, 호스트로부터의 기입 요청에 기초하여 상기 메모리 장치에 프로그램 명령을 전송하는 단계, 상기 메모리 장치로부터 수신된 유효 페이지 정보에 기초하여 상기 복수의 페이지들의 유효성을 나타내는 유효 페이지 비트맵을 갱신하는 단계, 상기 유효 페이지 비트맵에 기초하여 상기 적어도 하나의 메모리 블록에 대한 유효 페이지와 무효 페이지의 분절 정도를 나타내는 파편화율을 계산하는 단계, 상기 적어도 하나의 메모리 블록 중 상기 파편화율이 낮은 순서대로 소스 블록으로 결정하는 단계 및 상기 소스 블록에 대해 가비지 컬렉션을 수행하는 단계를 포함할 수 있다.

Description

파편화율을 이용하는 메모리 컨트롤러, 및 스토리지 장치 및 이의 동작 방법 {MEMORY CONTROLLER AND STORAGE DEVICE USING A FRAGMENTATION RATIO, AND OPERATING METHOD THEREOF}

본 개시의 기술적 사상은 스토리지 장치의 동작 방법에 관한 것으로, 더욱 상세하게는 파편화율을 이용하는 메모리 장치, 및 메모리 장치를 포함하는 스토리지 장치, 및 파편화율을 이용하는 스토리지 장치의 동작 방법에 관한 것이다.

비휘발성 메모리 장치를 이용하는 SSD(Solid State Drive), NVMe(Non-Volatile Memory express), eMMC(embedded Multi-Media Card), UFS(Universal Flash Storage)와 같은 스토리지 장치가 널리 사용되고 있다.

플래시 메모리에 데이터가 지속적으로 기입됨에 따라, 유효한 데이터가 플래시 메모리의 전체에 걸쳐서 산재할 수 있다. 데이터 쓰기가 가능한 저장 영역인 프리(free) 메모리 블록을 확보하기 위해서는 적어도 하나의 메모리 블록의 유효한 페이지를 다른 메모리 블록으로 이동하고 상기 메모리 블록에 대한 소거 동작을 수행하는 가비지 컬렉션(Garbage Collection)이 수행될 필요가 있다.

가비지 컬렉션을 위해 유효 페이지 계수(Valid Page Count)가 참조되나, 데이터 입출력의 고속 처리를 위해 더 높은 데이터 입출력 효율을 가지는 가비지 컬렉션 방법이 요구된다.

본 개시의 기술적 사상은 파편화율을 이용함으로써 가비지 컬렉션을 효율적으로 수행하는 메모리 컨트롤러의 동작 방법을 제공하는 데에 있다. 또한, 또한 본 개시의 기술적 사상은 파편화율에 기초하여 가비지 컬렉션을 효율적으로 수행하는 스토리지 장치 및 이의 동작 방법를 제공하는 데에 있다.

상기와 같은 과제를 해결하기 위하여, 본 개시의 예시적인 실시예에 따른 복수의 페이지들을 포함하는 적어도 하나의 메모리 블록을 포함하는 메모리 장치를 제어하도록 구성된 메모리 컨트롤러의 동작 방법은, 호스트로부터의 기입 요청에 기초하여 상기 메모리 장치에 프로그램 명령을 전송하는 단계, 상기 메모리 장치로부터 수신된 유효 페이지 정보에 기초하여 상기 복수의 페이지들의 유효성을 나타내는 유효 페이지 비트맵을 갱신하는 단계, 상기 유효 페이지 비트맵에 기초하여 상기 적어도 하나의 메모리 블록에 대한 유효 페이지와 무효 페이지의 분절 정도를 나타내는 파편화율을 계산하는 단계, 상기 적어도 하나의 메모리 블록 중 상기 파편화율이 낮은 순서대로 소스 블록으로 결정하는 단계 및 상기 소스 블록에 대해 가비지 컬렉션을 수행하는 단계를 포함할 수 있다.

본 개시의 예시적인 실시예에 따른 복수의 페이지들을 포함하는 적어도 하나의 메모리 블록을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법은, 상기 메모리 컨트롤러가 호스트로부터 기입 요청 및 데이터를 수신하는 단계, 상기 메모리 컨트롤러가 상기 메모리 장치에 프로그램 명령을 전송하는 단계, 상기 메모리 장치가 상기 데이터를 메모리 공간에 기입하고, 기입된 상기 메모리 공간에 상응하는 페이지의 유효 여부인 유효 페이지 정보를 생성하는 단계, 상기 메모리 컨트롤러가 상기 메모리 장치로부터 수신된 유효 페이지 정보에 기초하여 상기 복수의 페이지들의 유효성을 나타내는 유효 페이지 비트맵을 갱신하는 단계, 상기 메모리 컨트롤러가 상기 유효 페이지 비트맵에 기초하여 유효 페이지와 무효 페이지의 분절정도를 나타내는 파편화율을 계산하는 단계, 상기 메모리 컨트롤러가 상기 파편화율에 기초하여 가비지 컬렉션을 수행하는 단계를 포함할 수 있다.

본 개시의 예시적인 실시예에 따른 스토리지 장치는, 각각 적어도 하나의 페이지를 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들의 유효 페이지 정보를 제공하도록 구성된 메모리 장치, 및 상기 유효 페이지 정보에 기초하여 유효 페이지와 무효 페이지의 분절 정도를 의미하는 파편화율을 계산하고, 상기 파편화율에 기초하여 상기 복수의 메모리 블록들을 재배열함으로써 가비지 컬렉션을 수행하도록 구성된 메모리 컨트롤러를 포함할 수 있다.

본 개시의 기술적 사상에 따른 메모리 컨트롤러 및 스토리지 장치는 파편화율에 기초하여 가비지 컬렉션될 소스 블록을 결정할 수 있다. 따라서, 스토리지 장치는 최적화된 소스 블록에 대해 가비지 컬렉션을 수행함으로써 입출력 효율을 극대화할 수 있다. 또한, 본 개시의 기술적 사상에 따른 스토리지 장치는 최적의 소스 블록을 선정함에 따라 가비지 컬렉션 수행 횟수를 감축할 수 있고, 그 결과로서 WAF(Write Amplification Factor)를 감축시킬 수 있다. 또한, 본 개시의 기술적 사상에 따르면 스토리지 장치의 쓰기 동작 성능 향상 및 수명 연장이 기대될 수 있다.

도 1은 본 개시의 예시적인 실시예에 따른 스토리지 장치를 도시하는 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러를 도시하는 블록도이다.
도 3은 본 개시의 예시적인 실시예에 따른 스토리지 장치를 도시하는 블록도이다.
도 4는 본 개시의 예시적인 실시예에 따른 메모리 장치를 도시하는 블록도이다.
도 5는 본 개시의 예시적인 실시예에 따른 스토리지 장치를 도시하는 블록도이다.
도 6은 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 7은 본 개시의 예시적인 실시예에 따른 메모리 장치에 저장되는 데이터의 구조를 도시하는 개념도이다.
도 8은 본 개시의 예시적인 실시예에 따른 메모리 장치에서 수행되는 가비지 컬렉션을 설명하는 개념도이다.
도 9은 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러에서 계산되는 파편화율을 설명하는 개념도이다.
도 10은 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하는 순서도이다.
도 11은 본 개시의 예시적인 실시예에 따른 유효 페이지 비트맵을 설명하는 개념도이다.
도 12는 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러에서 계산되는 파편화율을 설명하는 개념도이다.
도 13은 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하는 순서도이다.
도 14는 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러에서 계산되는 파편도를 설명하는 개념도이다.
도 15는 본 개시의 예시적인 실시예에 따른 파편화율 및 파편도를 이용하여 수행되는 가비지 컬렉션을 설명하는 개념도이다.
도 16은 본 개시의 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 17은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 18은 본 발명의 예시적 실시예에 따른 스토리지 장치가 적용된 전자 시스템을 도시한 블록도이다
도 19는 본 개시의 예시적인 실시예에 따른 메모리 시스템를 나타내는 블록도이다.
도 20은 본 발명의 예시적 실시예에 따른 UFS 시스템을 설명하는 블록도이다.
도 21은 본 개시의 예시적 실시예에 따른 스토리지 장치에 적용될 수 있는 메모리 장치의 구조에 대한 단면도이다.
도 22는 본 개시의 예시적 실시예에 따른 스토리지 장치가 적용된 데이터 센터를 도시하는 블록도이다.

이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.

도 1은 본 개시의 예시적인 실시예에 따른 스토리지 장치(10)를 도시하는 블록도이다.

도 1이 참조된다. 스토리지 장치(10)는 저장 영역에 데이터를 저장할 수 있다. 저장 영역은 섹터(Sector), 페이지(Page), 블록(Block) 등 스토리지 장치(10) 내부의 논리적 또는 물리적 저장 영역을 의미할 수 있다.

본 개시의 예시적인 실시예에 따르면, 스토리지 장치(10)는 데이터가 저장된 페이지의 유효성(Validation)에 기초하여 파편화율을 계산할 수 있고, 스토리지 장치(10)는 파편화율에 기초하여 데이터 재정렬을 수행할 수 있다.

예시적인 실시예에 따라, 페이지의 유효성은 해당 페이지에 데이터를 재기입할 수 있는지의 여부를 의미할 수 있다. 예를 들어, 유효 페이지(Valid Page)에는 데이터가 재기입될 수 있고, 무효 페이지(Invalid Page)에는 데이터가 재기입 될 수 없다. 무효 페이지를 상대적으로 많이 포함하는 블록은 소거(Erase)될 필요가 있다. 유효 페이지 및 무효 페이지를 재정렬하는 방법을 가비지 컬렉션(Garbage Collection)으로 지칭할 수 있다.

예시적인 실시예에서, 스토리지 장치(10) 스토리지 시스템 또는 메모리 시스템에 내장되는 임베디드(embedded) 메모리일 수 있다. 예시적인 실시예에서, 스토리지 장치(10)는 eMMC(embedded Multi-Media Card) 또는 임베디드 UFS(Universal Flash Storage) 메모리 장치일 수 있다. 예시적인 실시예에서, 스토리지 장치(10)는 스토리지 시스템에 탈착 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(10)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있으나, 이에 제한되지 않는다.

스토리지 장치(10)는 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 파편화율(Fragmentation Ratio; 이하, FR로 축약함) 계산기(FR 계산기)(330)를 포함할 수 있고, 메모리 장치(200)는 복수의 메모리 블록(BLK)(210)들을 포함할 수 있다.

메모리 컨트롤러(100)는 스토리지 장치(10)를 전반적으로 제어할 수 있다. 메모리 컨트롤러(100)는 호스트(Host)로부터의 독출 요청(Read Request) 또는 기입 요청(Write Request) 에 응답하여 메모리 장치(200)에 저장된 데이터를 독출하거나 또는 메모리 장치(200)에 데이터를 프로그램하도록 메모리 장치(200)를 제어할 수 있다. 예시적인 실시예에서, 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(Address), 커맨드(Command) 및 제어 신호를 제공함으로써, 메모리 장치(200)에 대한 프로그램(Program), 독출(Read) 및 소거(Erase) 동작을 제어할 수 있다. 또한, 호스트의 요청에 따른 데이터를 메모리 장치(200)에 프로그램하기 위한 데이터와 독출된 데이터가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.

파편화율 계산기(330)는 데이터가 저장된 페이지의 유효성(Validation)에 기초하여 파편화율을 계산할 수 있다. 본 개시의 예시적인 실시예에 따르면, 파편화율(FR)은 데이터의 분절 정도를 의미할 수 있다. 보다 구체적으로, 파편화율(FR)은 유효 페이지와 무효 페이지의 분절 정도를 나타낼 수 있다. 예시적인 실시예에 따르면, 파편화율(FR)은 데이터가 메모리 장치(200)의 페이지 버퍼(미도시)까지 전달되는 일련의 과정 중에 직접 메모리 접근(Direct Memory Access; 이하 DMA)이 수행되는 횟수에 상응할 수 있다.

본 개시의 예시적인 실시예에 따르면, 파편화율(FR)은 유효 페이지 비트맵(Valid Bitmap)에 기초하여 계산될 수 있다. 예시적인 실시예에서, 유효 페이지 비트맵은 복수의 페이지들 각각의 유효성(Validation)을 표현할 수 있다. 예시적인 실시예에 따라, 유효성은 "0" 또는 "1"로 표현될 수 있다. 예를 들어, 유효 페이지는 유효 페이지 비트맵에서 비트 "1"로 표현되고, 무효 페이지는 유효 페이지 비트맵에서 비트 "0"으로 표현될 수 있다. 예시적인 실시예에 따르면, 비트맵의 값이 다르면 유효성이 다르다고 이해될 수 있다.

본 개시의 예시적인 실시예에 따르면, 파편화율(FR)은 유효 페이지 그룹의 개수에 상응할 수 있다

본 개시의 예시적인 실시예에 따르면, 파편화율 계산기(330)는 파편도(Fragmentation Degree)를 계산할 수 있다. 예시적인 실시예에 따르면, 파편도는 서로 인접하며 유효성이 동일한 유효 페이지 그룹 및 무효 페이지 그룹의 개수에 상응할 수 있다. 예를 들어, 파편화율 계산기(330)는 유효 페이지 비트맵에서 하나의 메모리 블록에 대한 연속된 비트들을 탐지하고, 연속된 비트들을 그룹화하고, 유효성이 동일한 그룹들의 개수를 계수함으로써 파편도를 계산할 수 있다.

스토리지 장치(10)는 파편화율에 기초하여 데이터 재정렬을 수행할 수 있다. 예시적인 실시예에서, 스토리지 장치(10)는 파편화율이 동일할 경우, 파편도에 더 기초하여 데이터 재정렬을 수행할 수 있다.

파편화율 계산기(330)가 파편화율을 계산하는 과정은 도 5 및 도 9에서 상세히 설명된다.

메모리 장치(200)는 불휘발성 메모리 장치를 포함할 수 있다. 예시적인 실시예에서, 메모리 장치(200)는 낸드 플래시 메모리(NAND-type Flash Memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM), 나노튜브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory) 등 다양한 종류의 메모리가 적용된 장치일 수 있다.

예시적인 실시예에서, 메모리 장치(200)는 플래시 메모리를 포함할 수 있고, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역을 가지는 메모리 셀들의 어레이들, 또는 상기 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로의 적어도 하나의 물리적 레벨에 모놀리식(monolithic)으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 일 실시 예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 Vertical NAND 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합될 수 있다.

메모리 장치(200)는 복수의 메모리 블록(BLK)(210)들을 포함할 수 있다. 복수의 메모리 블록들 각각은 적어도 하나의 페이지(Page)를 포함할 수 있고, 각각의 페이지는 복수의 워드라인(wordline)들이 연결된 복수의 메모리 셀들을 포함할 수 있다. 예시적인 실시예에서, 메모리 장치(200)는, 복수의 메모리 블록(BLK)(210)이 포함된 복수의 플레인들(plane)을 포함하며, 특히 복수의 플레인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 예시적인 실시예에 따르면, 메모리 장치(200)는 기입 동작 또는 독출 동작을 페이지 단위로 수행할 수 있고, 소거 동작은 블록 단위로 수행할 수 있다.

본 개시의 예시적 실시예에 따르면, 메모리 장치(200)는 메모리 컨트롤러(100)의 요청에 따라 데이터를 저장하고, 데이터가 저장된 페이지의 유효성을 나타내는 유효 페이지 정보를 메모리 컨트롤러(100)에 제공할 수 있다. 예시적인 실시예에 따라, 유효성(Validation)은 페이지의 데이터 재기입 가능 여부를 의미할 수 있다. 예시적인 실시예에 따라, 메모리 장치(200)는 매 데이터 기입이 종료될 때 마다, 또는 일정 주기마다, 또는 메모리 컨트롤러(100)의 요청에 따라 데이터를 저장하는 페이지의 유효성을 확인할 수 있고, 유효 페이지 정보를 생성할 수 있으며, 이를 메모리 컨트롤러(100)에 제공할 수 있다.

메모리 장치(200)는, 1 비트 데이터를 저장하는 단일 레벨 셀(SLC: Single Level Cell) 또는 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 멀티 레벨 셀(MLC: Multi Level Cell)을 포함할 수 있다. 예를 들어, 메모리 장치(200)는 3 비트 데이터를 저장할 수 있는 트리플 레벨 셀(TLC: Triple Level Cell), 또는 4 비트 데이터를 저장할 수 있는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell)을 포함할 수도 있고, 또는 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀을 포함할 수도 있다.

예시적인 실시예에서, 호스트(Host)는 스토리지 장치(10)에게 커맨드(command)를 제공하고, 데이터를 송수신할 수 있다. 예시적인 실시예에서, 호스트는 스토리지 장치(10)에게 기입 커맨드 및 기입 데이터를 제공할 수 있다. 예시적인 실시예에서, 호스트는 스토리지 장치(10)에게 독출 커맨드를 송신할 수 있고, 스토리지 장치(10)로부터 리드 데이터를 제공받을 수 있다. 호스트로부터 제공되는 데이터는 다양한 특성(charactor)을 가질 수 있다.

호스트는 적어도 하나 이상의 프로세서 코어들을 포함하거나, 또는 시스템 온 칩(System-On-a-Chip)으로 구현될 수 있다. 예를 들어, 호스트는 범용 프로세서, 전용 프로세서를 포함할 수 있다. 호스트는 프로세서 그 자체일 수도 있고, 프로세서를 포함하는 전자 장치 또는 시스템에 상응하는 것 일수도 있다. 예시적인 실시예에서, 호스트는 CPU(Central Processing Unit), 프로세서, 마이크로프로세서 또는 어플리케이션 프로세서(Application Processor, AP) 등에 해당할 수 있다.

호스트와 메모리 장치(200)는 정해진 규격에 따라 데이터를 송수신, 즉 인터페이싱할 수 있다. 메모리 장치(200)와 호스트 사이의 통신을 위한 인터페이스의 일 예로서, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PATA(Parallel Advanced Technology Attachment), PCI(peripheral component interconnection), PCI-E(PCI-Express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(Multi Media Card), eMMC(embedded Multi Media Card), CF(Compact Flash) 카드 인터페이스, ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 방식이 적용될 수 있고, 이에 제한되지 않는다.

메모리 컨트롤러(100)와 메모리 장치(200)는 하나 이상의 채널을 통해 커맨드, 어드레스 및 데이터를 송/수신할 수 있다. 호스트로부터 전달된 커맨드가 어느 채널을 통해 메모리 장치의 어느 저장 영역에서 수행될지는, 호스트로부터 전달된 논리 주소(Logical Address) 또는 논리 블록 주소(Logical Block Address, LBA)에 의해 정해질 수 있다.

도 2는 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러(100)를 도시하는 블록도이다.

도 2와 도 1이 함께 참조된다. 메모리 컨트롤러(100)는 호스트로부터 제공되는 요청을 수신할 수 있고, 요청에 응답하여 메모리 장치(도 1, 200)에 액세스할 수 있다. 보다 상세하게 설명하면, 메모리 컨트롤러(100)는 호스트로부터 입력된 요청에 응답하여 메모리 장치(200)의 독출, 프로그램 또는 소거 동작을 제어할 수 있다. 요청에는 독출 요청(Read request), 기입 요청(Write request), 소거 요청(Erase Request)등이 포함될 수 있다. 호스트의 기입 요청에 따라, 메모리 컨트롤러(100)는 메모리 장치(200)에 데이터를 바로 프로그램하도록 제어할 수 있거나, 또는 이미 프로그램 되어있는 데이터를 소거한 후 프로그램하도록 제어할 수 있다.

메모리 컨트롤러(100)는 호스트 인터페이스(Host Interface, Host I/F)(110), 프로세서(120), RAM(Random Access Memory)(130), ROM(Read Only Memory(140), 전력 관리 회로(150), 낸드 인터페이스(NAND interface, NAND I/F)(160)를 포함할 수 있다. 호스트 인터페이스(110), 프로세서(120), RAM(130), ROM(140), 전력 관리 회로(150), 낸드 인터페이스(160)는 버스(170)를 통하여 전기적으로 접속될 수 있다. 버스(170)는 메모리 컨트롤러(100)의 구성 수단 간의 정보를 전송하는 전송로를 의미할 수 있다. 메모리 컨트롤러(100)는 나열된 구성 외에도 메모리 동작을 위한 다른 구성들을 더 포함할 수 있다.

호스트 인터페이스(110)는 호스트와 메모리 컨트롤러(100) 사이의 데이터 교환 프로토콜을 구비할 수 있다. 따라서 다양한 장치가 호스트로서 호스트 인터페이스(110)에 접속될 수 있다. 예시적인 실시예에서, 호스트 인터페이스(110)는 호스트의 버스 포맷(Bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다. 호스트의 버스(포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다. 예시적인 실시예에서, 호스트 인터페이스(110)는 PCI express 방식으로 데이터를 교환하는 호스트 장치에 장착되는 NVMe(Non-volatile memory express) 프로토콜이 적용된 것일 수 있다.

프로세서(120)는 스토리지 장치(도 1, 10)의 전반적인 동작을 제어할 수 있다. 구체적으로, 프로세서(120)는 호스트로부터 수신되는 요청을 해독하고, 해독된 결과에 따른 동작을 수행하도록 스토리지 장치(10)를 제어할 수 있다.

프로세서(120)는 독출 요청에 응답하여 독출 동작 시에 리드(Read) 커맨드 및 어드레스를 메모리 장치(도 1, 200)에 제공할 수 있고, 기입 요청에 응답하여 기입(Write) 동작 시에 라이트(Write) 커맨드, 어드레스, 그리고 기입 데이터를 메모리 장치(200)에 제공할 수 있다.

프로세서(120)는 메모리 컨트롤러(100)에 저장된 메타 데이터를 이용하여 호스트로부터 수신되는 논리적 주소를 물리적 페이지 주소로 변환시키는 처리를 수행할 수 있다. 여기에서, 메타 데이터(meta data)는 메모리 장치(도 1, 200)를 관리하기 위하여 스토리지 장치(도 1, 10)에서 생성된 관리 정보로 이해될 수 있다. 메타 데이터에는 논리적 주소(Logical Address)를 플래시 메모리(310-330)의 물리적 페이지 주소(Physical Page Address)로 변환시키는데 이용되는 맵핑(mapping) 테이블 정보가 포함될 수 있고, 메모리 장치(도 1, 200)의 저장 영역을 관리하기 위한 정보들도 포함될 수 있다.

보다 구체적으로,　프로세서(120)는 호스트로부터 독출/기입 요청과 함께 전달받은 논리 주소를 메모리 장치(200)에서의 독출/쓰기 동작을 위한 물리 주소로의 변환을 수행할 수 있다. 논리 주소의 물리 주소로의 변환은 플래시 변환 계층(Flash Translation Layer;　FTL)(300)에서 수행될 수 있다. 프로세서(120)는 ROM(140)에 로딩된 펌웨어(Firmware)를 실행함으로써, 플래시 변환 계층(300)에서 메모리 장치(200)를 관리하기 위한 가비지 컬렉션이나 주소 맵핑, 웨어 레벨링(Wear Leveling) 등을 수행할 수 있다.

RAM(130)에는 호스트로부터 전송된 데이터, 프로세서(120)에서 생성된 데이터, 및 또는 메모리 장치(도 1, 200)에서 읽어낸 데이터가 임시로 저장될 수 있다. RAM(130)에서는 스토리지 장치의 동작을 위한 소프트웨어 또는 펌웨어가 ROM(140)으로부터 로딩될 수 있다. 또한, RAM(130)에는 메모리 장치(도 1, 200)로부터 읽어낸 메타 데이터도 저장될 수 있다. RAM(130)은 DRAM(Dynamic-RAM), SRAM(Static-RAM) 등으로 구현될 수 있다.

RAM(130)은 플래시 변환 계층(300)을 포함할 수 있다. 플래시 변환 계층(300)이란 파일 시스템과 메모리 장치 사이에서 각각의 주소를 맵핑(mapping)할 수 있는 구성이다. 예시적인 실시예에서, 플래시 변환 계층()(300)은 호스트의 논리 주소(Logical Block Address; 이하, LBA)를 메모리 장치(200)의 물리 주소(Physical Block Address; 이하, PBA)로 변환할 수 있다. 플래시 변환 계층(300)에 관하여는 도 5에서 상세히 설명된다.

ROM(140)은 프로세서(120)에 의해 실행되는 프로그램을 저장하는 판독 전용 메모리일 수 있다. ROM(140)에는 메모리 컨트롤러(100)의 동작 방법을 실현하는 프로그램 또는 그 프로그램이 기록된 펌웨어가 저장될 수 있다.

전력 관리 회로(150)는 스토리지 장치(10)의 각 구성들에 필요한 전원이나 클럭을 공급할 수 있다. 낸드 인터페이스(160)는 메모리 장치(도 1, 200)를 구동하는 신호들을 제어하고, 프로세서(120)로부터의 제어에 따라 메모리 장치(도 1, 200)에 액세스하도록 구성될 수 있다. 낸드 인터페이스(160)는 적어도 하나의 채널을 통하여 소프트웨어 및 하드웨어 인터리빙 동작들이 선택적으로 수행되도록 구성될 수 있다.

도면에 도시되지는 않았으나, 스토리지 장치(10)의 효율적 동작을 위해 다양한 구성이 더 포함될 수 있다. 예를 들어, 스토리지 장치는 기계 학습 IP(Intellectual Property)(미도시)를 더 포함할 수 있다. 기계 학습 IP는 뉴럴 네트워크의 모델들이 수행하는 연산들을 가속(accelerate)하기 위한 하나 이상의 프로세서를 포함할 수 있고, 뉴럴 네트워크의 모델들에 상응하는 프로그램을 저장하기 위한 별도의 메모리를 더 포함할 수도 있다. 예를 들어, 기계 학습 IP에 포함된 프로세서는 NPU(Neural network Processing Unit, NPU)에 상응할 수 있으며, 컨볼루션 레이어(convolution layer) 실행을 위한 고정 함수 엔진(Fixed Function Engine), 비-컨볼루션 레이어 실행을 위한 프로그램 가능 레이어를 포함할 수 있다. 다른 예를 들어, 기계 학습 IP에 포함된 프로세서는, 고속의 병렬 처리를 위한 GPU(Graphical Processing Unit), 또는 벡터, 행렬 연산의 병렬 처리를 위한 ASIC(Application Specific Integrated Circuit) 기반의 TPU(Tensor Processing Unit) 중 적어도 하나로 구현될 수도 있다. 다양한 실시예들에 따라, 기계 학습 IP는 뉴럴 네트워크 처리 장치(neural network processing device), 뉴럴 네트워크 집적 회로(neural network integrated circuit), 뉴로모픽 컴퓨팅 유닛(Neuromorphic Computing Unit) 또는 딥러닝 장치(Deep Learning Device)를 포함하는 다양한 용어로 지칭될 수 있다. 기계 학습에는 GoogleNet, AlexNet, VGG Network 등과 같은 CNN(Convolution Neural Network), R-CNN(Region with Convolution Neural Network), RPN(Region Proposal Network), RNN(Recurrent Neural Network), S-DNN(Stacking-based deep Neural Network), S-SDNN(State-Space Dynamic Neural Network), Deconvolution Network, DBN(Deep Belief Network), RBM(Restricted Boltzman Machine), Fully Convolutional Network, LSTM(Long Short-Term Memory) Network, Classification Network, DQN(Deep Q-Network), Double DQN, Dueling DQN, Distribution Reinforcement Learning, Multi-Step Learning, PER(Prioritized Experience Replay), Noisy DQN, Categorical DQN, Rainbow DQN, DPN(Decentralized Policy Network), DDPN(Deep Decentralized Policy Network), Model-based Learning, Monte Carlo, SARSA, Policy Search, Actor-Critic, A3C 등 다양한 종류의 네트워크 모델들이 적용될 수 있으나 이에 제한되지는 않는다.

도 3은 본 개시의 예시적인 실시예에 따른 스토리지 장치(10)를 도시하는 블록도이다.

도 3을 참조하면, 스토리지 장치(10)는 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 도 3의 메모리 컨트롤러(100) 및 메모리 장치(200)는 도 1 및 도 2의 메모리 컨트롤러(100) 및 메모리 장치(200)와 동일한 기능을 수행할 수 있으므로, 서로 배치되지 않는 범위 내에서 중복되는 설명은 생략된다. 스토리지 장치(10)는 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(200)와 메모리 컨트롤러(100)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 스토리지 장치(10)는 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.

메모리 컨트롤러(100)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(200)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 채널들(CH1~CHm)을 통해 메모리 장치(200)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(200)로 전송하거나, 메모리 장치(200)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.

메모리 컨트롤러(100)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(100)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.

메모리 컨트롤러(100)는 서로 다른 채널들을 통해 메모리 장치(200)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 제1 채널(CH1)을 통해 메모리 장치(200)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(200)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 제1 채널(CH1)을 통해 메모리 장치(200)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(200)로부터 데이터(DATAb)를 수신할 수 있다.

메모리 컨트롤러(100)는 메모리 장치(200)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(100)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.

메모리 장치(200)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(100)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(100)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(100)로 전송할 수 있다.

도 3에는 메모리 장치(200)가 m개의 채널을 통해 메모리 컨트롤러(100)와 통신하고, 메모리 장치(200)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.

도 4는 본 개시의 예시적인 실시예에 따른 메모리 장치(200)를 도시하는 블록도이다.

도 4를 도 2와 함께 참조하면, 메모리 장치(200)는 제어 로직(230), 메모리 셀 어레이(220), 페이지 버퍼(240), 전압 생성기(250), 및 로우 디코더(260)를 포함할 수 있다. 도 4에는 도시되지 않았으나, 메모리 장치(200)는 메모리 컨트롤러(도 2, 100)의 낸드 인터페이스(160)와 상응하는 낸드 인터페이스(미도시)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.

제어 로직(230)은 메모리 장치(200) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(230)은 메모리 인터페이스로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직(230)은 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.

메모리 셀 어레이(220)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(220)는 비트 라인들(BL)을 통해 페이지 버퍼(240)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(260)에 연결될 수 있다.

예시적인 실시 예에서, 메모리 셀 어레이(220)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 예시적인 실시 예에서, 메모리 셀 어레이(220)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.

페이지 버퍼(240)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(240)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼(240)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(240)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼(240)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.

전압 생성기(250)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(250)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.

로우 디코더(260)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(260)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.

도 5는 본 개시의 예시적인 실시예에 따른 스토리지 장치(10)를 도시하는 블록도이다. 도 5의 스토리지 장치(10)는 도 1 및 도 2의 스토리지 장치(10)와 동일한 기능을 수행할 수 있으므로, 배치되지 않는 범위 내에서 중복되는 설명은 생략된다. 이하에서, 메모리 장치(200)는 플래시 메모리 장치(즉, 비휘발성 메모리(Non-Volatile Memory; 이하, NVM) 장치인 것으로 설명한다. 메모리 컨트롤러(100)는 플래시 변환 계층(FTL)(300)을 포함할 수 있음은 전술한 바와 같다.

예시적인 실시예에서, 플래시 변환 계층(300)은 호스트(Host)의 파일 시스템(File System)과 메모리 장치(200) 사이에서 메모리 장치(200)의 소거 연산을 감추기 위한 인터페이싱을 제공할 수 있다. 플래시 변환 계층(300)에 의하여, 기입 전 소거(Erase-before-Write) 및 소거 단위와 기입 단위의 불일치라는 메모리 장치(200)의 단점, 플래시 메모리의 최대 소거 횟수가 존재하는 단점 등이 보완될 수 있다. 프로세서(도 2, 120)에 의해 플래시 변환 계층(300) 중 적어도 일부를 실행됨으로써, 플래시 변환 계층(300)에 의한 이하의 동작이 수행될 수 있다.

플래시 변환 계층(300)에서, 메모리 장치(200)의 쓰기 동작 시 파일 시스템이 생성한 논리 주소(LBA)를 메모리 장치(200)의 물리 주소(PBA)로 할당하는 맵핑(Mapping)이 수행될 수 있다. 플래시 변환 계층(300)에 의해, 메모리 장치(200)의 블록당 기입 횟수가 카운팅 될 수 있고, 복수의 블록들 간의 기입 정도가 균등하도록 분배하는 웨어 레벨링(Wear Leveling)이 수행될 수 있다. 또한, 플래시 변환 계층(300)에 의해, 저장 영역에 이루어지는 반복된 데이터 기입/삭제로 인한 무효(InValid) 영역(즉, 가비지)의 증대를 해결하기 위해 데이터를 재배열하는 가비지 컬렉션(Garbage Collection)이 수행될 수 있다.

본 개시의 예시적인 실시예에 따르면 메모리 컨트롤러(100)는 메모리 장치(200)에 기입된 저장 영역에 상응하는 페이지 정보에 기초하여 파편화율을 계산할 수 있고, 파편화율에 기초하여 메모리 장치(200)에 가비지 컬렉션이 수행될 수 있고, 따라서 저장 영역의 무효(InValid) 영역이 유효(Valid) 영역으로 전환될 수 있다.

플래시 변환 계층(300)은 입출력 인터페이스(Input and Output Interface)(I/O I/F)(310), 파편화율 계산기(FR 계산기)(330) 및 GC 관리기(350)를 포함할 수 있다.

입출력 인터페이스(310)는 호스트의 기입 요청(Write Request)에 응답하여 저장 영역에 기입될 데이터(DATA) 및 데이터(DATA)의 논리 주소(LBA)를 수신할 수 있고, RAM(도 2의 130) 또는 ROM(도 2의 140)에 저장된 맵핑 테이블에 기초해 논리 주소(LBA)에 대한 물리 주소(PBA)를 메모리 장치(200)에 제공할 수 있다. 예시적인 실시예에 따라, 입출력 인터페이스(310)는 물리 주소(PBA)를 제어 로직(230)에, 데이터(DATA)를 페이지 버퍼(240)에 각각 제공할 수 있다.

메모리 장치(200)는 입출력 인터페이스(310)로부터 수신된 물리 주소(PBA)에 따라 데이터(DATA)를 메모리 장치(200) 내의 저장 영역(예를 들어, 복수의 비휘발성 메모리들(NVM 1~NVM n)(n은 2 이상의 자연수))에 기입하는 기입 동작을 수행할 수 있다.

예시적인 실시예에 따라, 제어 로직(230)은 물리 주소(PBA)를 수신하고, 물리 주소(PBA)에 상응하는 저장 영역에 데이터(DATA)가 기입될 수 있도록 메모리 셀 어레이(도 4, 220)의 로우 어드레스(도 4, X-ADDR) 및 컬럼 어드레스(도 4, Y-ADDR)를 출력할 수 있다.

예시적인 실시예에 따라, 데이터(DATA)는 메모리 셀 어레이(220)에 기입될 수 있다. 한번에 전송될 수 있는 데이터의 전송 폭(bandwidth)이 한정적이기 때문에, 데이터(DATA)는 페이지 버퍼(240)에 버퍼링 된 후, 제어 로직(230)에서 출력되는 컬럼 어드레스(Y-ADDR)의 신호에 응답하여 복수의 블록들(210) 중 특정 저장 영역(예를 들어, 페이지)에 순차적으로 저장될 수 있다.

본 개시의 예시적인 실시예에 따르면, 저장 영역에 데이터(DATA)가 기입됨에 따라, 메모리 장치(200)의 복수의 블록들(210) 각각에 포함된 페이지의 유효성은 데이터(DATA)가 기입되기 전에 비해 달라질 수 있다. 데이터가 페이지에 반복적으로 기입되고 페이지를 포함하는 블록이 소거됨에 따라, 메모리 장치(200)의 일부 페이지는 데이터를 더 이상 저장할 수 없는 무효(INVALID) 페이지로 변이될 수 있다. 본 개시의 예시적인 실시예에 따르면, 제어 로직(230)은 복수의 메모리 블록들(210)에 포함된 페이지들의 유효성에 대한 정보인 유효 페이지 정보(Valid page Information; VI)를 플래시 변환 계층(300)에 제공할 수 있다.

파편화율 계산기(330)는 유효 페이지 정보(VI)를 수신하고, 유효 페이지 정보(VI)에 기초하여 파편화율(FR)을 계산할 수 있다. 본 개시의 예시적인 실시예에 따르면, 파편화율(FR)은 유효 페이지와 무효 페이지의 분절 정도를 의미할 수 있다. 본 개시의 예시적인 실시예에 따르면, 파편화율 계산기(330)는 하나의 메모리 블록을 구성하는 복수의 페이지들을 유효성을 기준으로 분류(그룹화)하고, 유효 페이지 그룹 및 무효 페이지 그룹 중 유효 페이지 그룹의 개수에 상응하는 파편화율(FR)을 계산할 수 있다.

본 개시의 예시적인 실시예에 따르면, 파편화율 계산기(330)는 유효 페이지 비트맵(Valid Bitmap)에 기초하여 파편화율(FR)을 계산할 수 있다. 예시적인 실시예에서, 유효 페이지 비트맵은 복수의 페이지들 각각의 유효성(Validation)을 표현하는 비트맵이다.

유효 페이지 비트맵은 메모리 장치(200)에 포함된 메모리 블록의 수를 열(column)의 크기로, 하나의 메모리 블록(BLK)에 포함된 페이지의 수를 행(ROW)의 크기로 각각 가질 수 있으나, 이에 제한되는 것은 아니다.

예시적인 실시예에서, 하나의 메모리 블록에 포함된 복수의 페이지들 각각의 유효성은 비트 "0" 또는 비트 "1"로 표현될 수 있다. 예를 들어, 유효 페이지는 유효 페이지 비트맵에서 비트 "1"로 표현되고, 무효 페이지는 유효 페이지 비트맵에서 비트 "0"으로 표현될 수 있다. 예시적인 실시예에 따르면, 비트맵의 값이 다르면 유효성이 다르다고 이해될 수 있다.

본 개시의 예시적인 실시예에 따르면, 파편화율 계산기(330)는 파편도(Fragmentation Degree)를 계산할 수 있다. 예시적인 실시예에 따르면, 파편도는 서로 인접하며 유효성이 동일한 유효 페이지 그룹 및 무효 페이지 그룹의 개수에 상응할 수 있다. 예를 들어, 파편화율 계산기(330)는 유효 페이지 비트맵에서 하나의 메모리 블록에 대한 연속된 비트들을 탐지하고, 연속된 비트들을 그룹화하고, 유효성이 동일한 그룹들의 개수를 계수함으로써 파편도를 계산할 수 있다. 파편화율 계산기(330)는 파편화율(FR)을, 또는 파편화율(FR) 및 파편도(FD)를 GC 관리기(350)에 제공할 수 있다.

GC 관리기(350)는 복수의 메모리 블록들(210) 중 가비지 컬렉션의 대상이 되는 소스 블록(BLK_S)(211) 내의 유효 페이지(Valid Page)에 저장된 데이터를 목적 블록(BLK_D)(213) 내의 프리 페이지(Free Page)로 복사하고, 소스 블록(BLK_S)을 소거(erase)할 수 있다.

메모리 장치(200)에 데이터가 지속적으로 기입되고 소거됨에 따라, 저장 영역 중 일부 영역은 무효화(Invalidation)될 수 있다. 데이터 쓰기가 가능한 저장 영역인 유효(VALID) 영역인 프리(free) 메모리 블록을 확보하기 위해서는 적어도 하나의 메모리 블록의 유효한 페이지를 다른 메모리 블록으로 이동하고 해당 메모리 블록에 대한 소거 동작을 수행하는 가비지 컬렉션(Garbage Collection; GC)이 수행될 필요가 있다. 본 개시의 예시적인 실시예에 따르면, GC 관리기(350)는 파편화율(FR)에 기초하여 가비지 컬렉션(GC)을 수행함으로써 소스 블록(211)을 보다 효율적으로 선정할 수 있다.

유효 페이지 개수(Valid Page Count; VPC)에 기초한 가비지 컬렉션(GC)이 이용되나, 소스 블록(BLK_S)(211)을 선정하기 위한 최적의 방법이라고 볼 수는 없다. 본 개시의 기술적 사상에 따르면, GC 관리기(350)는 데이터(DATA)가 저장된 저장 영역에 상응하는 페이지의 유효성 정보인 페이지 유효성 정보(VI)에 기초한 파편화율(FR)을 제공받고, 파편화율(FR)이 가장 낮은 블록을 소스 블록(BLK_S)(211)으로 선정하고, 파편화율(FR)이 낮은 순서대로 가비지 컬렉션(GC)을 수행할 수 있다. 따라서, 본 개시의 기술적 사상에 따른 스토리지 장치(10)는 최적화된 소스 블록(BLK_S)(211)에 대해 가비지 컬렉션(GC)을 수행함으로써 입출력 효율을 극대화할 수 있다. 또한, 본 개시의 기술적 사상에 따른 스토리지 장치(10)는 파편화율이 낮은 메모리 블록부터 가비지 컬렉션을 수행함으로써 스토리지 장치(10)의 연속적인 독출을 보장할 수 있고, 연속적 독출(Sequential read)에 따라 입출력 효율은 향상될 수 있다. 나아가, 본 개시의 기술적 사상에 따른 스토리지 장치(10)는 가비지 컬렉션 수행 횟수를 감축할 수 있다. 예시적인 실시예에 따라, 가비지 컬렉션 성능이 상승한 결과로서 WAF(Write Amplification Factor)가 감소될 수 있다. 따라서, 메모리 장치(200)를 포함하는 스토리지 장치(10)의 수명 또는 성능이 개선될 수 있다. 나아가, 스토리지 장치의 쓰기 동작 성능 향상 및 수명 연장이 기대될 수 있다. 본 개시에서, WAF는 호스트가 요청한 데이터와 실제 상기 메모리 장치에 기입되는 데이터의 비율에 기초하여 산출되는 것을 의미한다.

본 개시에서는 파편화율(FR)에 기초한 가비지 컬렉션을 수행함으로써 스토리지 장치(10)의 입출력 효율을 향상시키는 방법을 논의되나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 예시적인 실시예에 따르면, 메모리 컨트롤러(100)가 메모리 장치(200)에 전송하는 복수의 커맨드들 간의 종속성(Dependemcy), 호스트의 상태, 호스트의 요청(Request) 이력, 메모리 컨트롤러(100)의 커맨드 발행 이력 등은 스토리지 장치(10)의 입출력 효율에 관련될 수 있다. 스토리지 장치(10)는 복수의 커맨드들 간의 종속성, 호스트의 상태, 호스트의 요청 이력, 메모리 컨트롤러(100)의 커맨드 발행 이력에 기초하여 가비지 컬렉션을 수행함으로써 입출력 효율을 증대시킬 수도 있다.

도 6은 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러(100)의 동작 방법을 나타내는 흐름도이다. 도 6은 도 5와 함께 참조된다.

단계 S110에서, 메모리 컨트롤러(100)는 호스트로부터의 데이터 기입 요청을 수신할 수 있다. 호스트는 데이터(DATA) 및 데이터(DATA)의 논리 주소(LBA)를 메모리 컨트롤러(100)에 제공할 수 있다. 예시적인 실시예에 따라, 메모리 컨트롤러(100)의 입출력 인터페이스(도 5, 310)는 기입 요청에 상응하는 동작을 처리할 수 있다. 예를 들어, 입출력 인터페이스(310)는 논리 주소(LBA)를 물리 주소(PBA)로 변환하고, 물리 주소(PBA)를 메모리 장치(200)에 제공할 수 있다.

단계 S120에서, 메모리 컨트롤러(100)는 데이터(DATA)를 프로그램하도록 메모리 장치(도 5, 200)에 명령할 수 있다. 예시적인 실시예에 따라, 메모리 컨트롤러(100)는 라이트 커맨드(Write Command)를 발행하고, 메모리 장치(200)에 제공함으로써 메모리 장치(200)가 기입 동작을 수행하도록 지시할 수 있다. 메모리 장치(200)의 제어 로직(도 5, 230)은 물리 주소(PBA)를 제공받을 수 있고, 페이지 버퍼(도 5, 250)는 데이터(DATA)를 버퍼링할 수 있다. 버퍼링된 데이터는 복수의 메모리 블록들(도 5, 210) 중 유효 페이지에 순차적으로 기입될 수 있다.

단계 S130에서, 메모리 컨트롤러(100)는 유효 페이지 비트맵을 갱신할 수 있다. 예시적인 실시예에 따르면, 제어 로직(230)은 데이터(DATA가 기입된 페이지의 유효성에 관한 정보인 페이지 유효성 정보(VI)를 메모리 컨트롤러(100)에 제공할 수 있고, 메모리 컨트롤러는 페이지 유효성 정보(VI)에 기초하여 유효 페이지 비트맵을 갱신할 수 있다. 유효 페이지 비트맵은 복수의 페이지들 각각의 유효성(Validation)을 표현하는 비트맵으로서, 유효성이 비트 "0" 또는 "1"로 표현될 수 있다.

단계 S140에서, 메모리 컨트롤러(100)는 파편화율(FR)을 계산할 수 있다. 본 개시의 예시적인 실시예에 따르면, 파편화율(FR)은 하나의 메모리 블록을 구성하는 복수의 페이지들을 유효성을 기준으로 분류(그룹화)한 것으로서, 유효 페이지 그룹 및 무효 페이지 그룹 중 유효 페이지 그룹의 개수에 상응할 수 있다. 본 개시의 예시적인 실시예에 따르면, 파편화율(FR)은 데이터가 메모리 장치(200)의 페이지 버퍼(미도시)까지 전달되는 일련의 과정 중에 직접 메모리 접근(Direct Memory Access; 이하 DMA)이 수행되는 횟수에 상응할 수 있다.

단계 S150에서, 메모리 컨트롤러(100)는 파편화율(FR)에 기초하여 가비지 컬렉션(GC)을 수행할 수 있다. 본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(100)는 파편화율(FR)이 낮은 메모리 블록부터 소스 블록(BLK_S)으로 선정할 수 있고, 연속적 독출이 보장됨에 따라 메모리 컨트롤러(100)를 포함하는 스토리지 장치(10)의 입출력 효율은 향상될 수 있다.

도 7은 본 개시의 예시적인 실시예에 따른 메모리 장치에 저장되는 데이터의 구조를 도시하는 개념도이다. 도 7은 도 5와 함께 참조된다.

메모리 장치(도 5, 200)는 복수의 메모리 블록(BLK)(210)들을 포함할 수 있다. 복수의 메모리 블록들 각각은 적어도 하나의 페이지(Page)를 포함할 수 있고, 각각의 페이지는 복수의 워드라인(wordline)들이 연결된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 적어도 하나의 트랜지스터를 포함할 수 있고, 트랜지스터는 전자를 트랩함으로써 데이터를 저장할 수 있다.

메모리 장치(200)는 적어도 하나의 메모리 블록(BLK)을 포함할 수 있다. 예를 들어, 메모리 장치(200)는 M개의 메모리 블록들(제1 내지 제M 메모리 블록(BLK 0~BLK M-1, M은 자연수))을 포함할 수 있다. 스토리지 장치(도 5, 10)에서, 독출 및 기입 동작은 페이지(또는 섹터) 단위로 수행될 수 있고, 소거 동작은 블록 단위로 수행될 수 있다.

하나의 메모리 블록(BLK)은 N개의 페이지, 예를 들어, 제1 내지 제N 페이지((Page 0~Page N-1)를 포함할 수 있다. 스토리지 장치(도 5, 10)에 기입된 데이터(DATA)는 메모리 장치(200)의 적어도 하나의 메모리 블록(BLK) 중 하나에 존재하는 유효(Valid) 또는 프리(Free) 페이지에 저장될 수 있다.

하나의 페이지(Page)는 데이터가 저장되는 데이터 영역과 데이터가 저장되지 않는 여분 영역으로 구분될 수 있다. 예시적인 실시예에서, 데이터 영역에는 2KB(kilo-byte)가, 여분 영역에는 64B(byte)가 할당될 수 있으나, 이에 제한되지 않는다.

도 8은 본 개시의 예시적인 실시예에 따른 메모리 장치(200)에서 수행되는 가비지 컬렉션을 설명하는 개념도이다.

설명의 편의를 위해 메모리 장치(도 5, 200)의 저장 영역의 제1 메모리 블록(BLK1) 내지 제3 메모리 블록(BLK3)에 대해 각각 4개의 페이지(Page0~Page3)가 존재한다고 가정한다. 도 8의 제1 내지 제3 메모리 블록(BLK1~BLK3)은 도 7의 제1 내지 제M 메모리 블록(BLK0~BLK(M-1)) 중 일부일 수 있다.

제1 메모리 블록(BLK1)의 제1 페이지(Page0)는 데이터를 유효하게 기입할 수 있는 유효(Valid) 영역이고, 제2 페이지(Page1)는 프리(free) 영역이며, 제3 페이지(Page2) 및 제4 페이지(Page3)는 반복적인 데이터 기입/삭제로 인한 무효(InValid) 영역일 수 있다.

마찬가지로, 제2 메모리 블록(BLK2)의 제1 페이지(Page0)는 유효(Valid) 영역이고, 제2 페이지(Page1) 및 제4 페이지(Page3)는 무효(InValid) 영역이며, 제3 페이지(Page2)는 프리(free) 영역일 수 있다. 제3 메모리 블록(BLK3)의 제1 페이지(Page0) 및 제2 페이지(Page1)는 프리(free) 영역이고, 제3 페이지(Page2) 및 제4 페이지(Page3)는 유효 (Valid) 영역일 수 있다.

가비지 컬렉션(GC)을 지시하는 신호에 응답하여, 메모리 장치(도 5, 200)에서 가비지 컬렉션이 수행될 수 있고, 메모리 블록(BLK)에 저장된 데이터는 재정렬될 수 있다. 예시적인 실시예에 따르면, 무효 영역이 많은 제2 메모리 블록(BLK2)는 소스 블록(BLK_S)으로 결정될 수 있고, 프리 영역이 많은 제3 메모리 블록(BLK_3)은 목적 블록(BLK_D)로 결정될 수 있다.

예시적인 실시예에 따르면, 제2 메모리 블록(BLK2)의 제1 페이지(Page0)에 저장된 데이터는 제3 메모리 블록(BLK3)의 제2 페이지(Page1)에 복사될 수 있고, 그 결과로 제2 메모리 블록(BLK2)에 저장된 데이터들은 유의미하지 않다. 따라서 스토리지 장치(도 5, 10)는 제2 메모리 블록(BLK2)을 소거함으로써, 제2 메모리 블록(BLK2) 전체가 다시 기입-가능(writable)한 상태로 만들 수 있다. 다시 말해, 가비지 컬렉션이 수행될 수 있다.

도 9는 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러(100)에서 계산되는 파편화율(FR)을 설명하는 개념도이다. 도 9가 도 5와 함께 참조된다.

도 9는 하나의 메모리 블록에 5개의 페이지(PAGE0~PAGE4)가 포함된다고 가정한다. 그러나, 본 개시의 기술적 사상은 개시된 페이지의 개수에 제한되지 않는다.

파편화율(FR)은 하나의 메모리 블록을 구성하는 복수의 페이지들을 유효성을 기준으로 분류(그룹화)한 것으로서, 유효 페이지 그룹 및 무효 페이지 그룹 중 유효 페이지 그룹의 개수에 상응할 수 있음은 전술한 바와 같다.

하나의 메모리 블록을 구성하는 5개의 페이지(PAGE0~PAGE4)가 모두 유효(VALID)한 경우, 서로 인접하며 유효성이 동일한 제1 페이지 내지 제5 페이지(PAGE0~PAGE4)는 하나의 유효 페이지 그룹으로 그룹화될 수 있다. 이 경우, 유효 페이지 그룹의 수는 하나이므로, 파편화율(FR)은 1일 수 있다.

하나의 메모리 블록을 구성하는 5개의 페이지(PAGE0~PAGE4) 중 적어도 하나의 페이지가 무효(INVALID)한 경우, 유효 페이지 그룹은 2개 이상 발생할 수 있다. 연속적 독출이 보장되어야 하기 때문에, 무효(INVALID) 페이지의 발생은 파편화율(FR)의 상승을 유발할 수 있다.

예시적인 실시예에 따르면, 제1 페이지(PAGE0), 및 제3 내지 제5 페이지(PAGE2~PAGE4)는 유효하나, 제2 페이지(PAGE1)가 무효한 경우, 유효 페이지 그룹은 2개일 수 있다. 즉, 파편화율(FR)은 2일 수 있다.

유사하게, 제1 페이지(PAGE0), 및 제4 내지 제5 페이지(PAGE3~PAGE4)는 유효하나, 제2 내지 제3 페이지(PAGE1~PAGE2)가 무효한 경우, 유효 페이지 그룹은 2개일 수 있고, 파편화율(FR)은 2일 수 있다. 유사하게, 제1 페이지(PAGE0), 및 제5 페이지(PAGE4)는 유효하나, 제2 내지 제4 페이지(PAGE1~PAGE3)가 무효한 경우, 유효 페이지 그룹은 2개일 수 있고, 파편화율(FR)은 2일 수 있다.

예시적인 실시예에 따르면, 제1 페이지(PAGE0), 제3 페이지(PAGE2) 및 제5 페이지(PAGE4)는 유효하나, 제2 페이지(PAGE1) 및 제4 페이지(PAGE3)가 무효한 경우, 유효 페이지 그룹은 3개일 수 있다. 즉, 파편화율(FR)은 3일 수 있다.

본 개시의 예시적인 실시예에 따라, 파편화율(FR)은 유효 페이지 그룹의 수에 상응할 수 있다.

도 10은 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러(100)의 동작 방법을 설명하는 순서도이다. 도 10은 도 6의 단계 S130을 보다 구체화하는 순서도이다. 도 5가 함께 참조된다.

단계 S121이 수행된 후인 단계 S131에서, 메모리 컨트롤러(100)는 메모리 장치(200)로부터 유효 페이지 정보(VI)를 수신할 수 있다. 유효 페이지 정보(VI)는 복수의 메모리 블록들(210)들에 포함된 페이지들의 유효성에 대한 정보일 수 있다.

단계 S132에서, 메모리 컨트롤러(100)는 유효 페이지 정보(VI)에 기초하여, 유효 페이지를 비트 "1"로, 유효하지 않은 페이지인 무효 페이지를 비트 "0"으로 설정할 수 있다. 예시적인 실시예에 따르면 유효 페이지 정보(VI)는 페이지의 유효성을 나타낼 수 있고, 메모리 컨트롤러(100)는 페이지의 유효성을 개념적(schematic)으로 나타내기 위해 비트맵을 이용할 수 있다.

단계 S133에서, 메모리 컨트롤러(100)는 유효 페이지 정보(VI)에 기초하여 유효 페이지 비트맵을 갱신할 수 있다. 예시적인 실시예에 따라, 메모리 컨트롤러(100)는 유효 페이지 정보(VI)에 상응하는 비트맵을 유효 페이지 비트맵에 기입할 수 있다. 예시적인 실시예에 따라, 데이터가 기입된 저장 영역에 상응하는 비트맵의 위치에, 비트가 갱신될 수 있다. 예를 들어, 데이터(DATA)가 기입된 메모리 블록 및 페이지에 상응하는 비트맵의 특정 위치에, 페이지의 유효성을 나타내는 비트가 갱신될 수 있다.

그 후, 단계 S140이 수행된다.

도 11은 본 개시의 예시적인 실시예에 따른 유효 페이지 비트맵을 설명하는 개념도이다. 도 10이 함께 참조된다.

도 11을 참조하면, 제1 내지 제4 메모리 블록들(BLK1~BLK4)은 각각 4개의 페이지들(PAGE0~PAGE3)을 포함할 수 있다.

예시적인 실시예에 따르면, 제1 메모리 블록(BLK1)의 제1 페이지(PAGE0), 및 제3 내지 제4 페이지(PAGE2~PAGE3)는 유효하나, 제2 페이지(PAGE1)는 무효할 수 있다. 예시적인 실시예에 따르면, 제2 메모리 블록(BLK2)의 제1 내지 제4 페이지(PAGE3)는 모두 유효할 수 있다. 예시적인 실시예에 따르면, 제3 메모리 블록(BLK3)의 제1 페이지(PAGE0), 및 제4 페이지(PAGE3)는 유효하나, 제2 내지 제3 페이지(PAGE1~PAGE2)는 무효할 수 있다. 예시적인 실시예에 따르면, 제4 메모리 블록(BLK4)의 제1 페이지(PAGE0)는 유효하나, 제2 내지 제4 페이지(PAGE1~PAGE3)는 무효할 수 있다.

예시적인 실시예에 따라, 하나의 메모리 블록은 유효 페이지 비트맵의 열(COLUMN)에 상응할 수 있다. 예시적인 실시예 따라, 유효 페이지는 비트 "1"로, 무효 페이지는 비트 "0"으로 할당될 수 있다.

본 개시의 예시적인 실시예에 따라, 제1 메모리 블록(BLK1)에 상응하는 유효 페이지 비트맵의 제1 열은 각각 비트 1, 0, 1, 1을 포함할 수 있고, 제2 메모리 블록(BLK2)에 상응하는 유효 페이지 비트맵의 제2 열은 각각 비트 1, 1, 1, 1을 포함할 수 있고, 제3 메모리 블록(BLK3)에 상응하는 유효 페이지 비트맵의 제3 열은 각각 비트 1, 0, 0, 1을 포함할 수 있고, 제4 메모리 블록(BLK4)에 상응하는 유효 페이지 비트맵의 제4 열은 각각 비트 1, 0, 0, 1을 포함할 수 있다.

도 12는 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러(100)에서 계산되는 파편화율을 설명하는 개념도이다. 도 5 및 도 11이 함께 참조된다.

본 개시의 예시적인 실시예에 따르면, 파편화율 계산기(330)는 유효 페이지 비트맵에서 하나의 메모리 블록에 대한 연속된 비트들을 탐지하고, 연속된 비트들을 그룹화할 수 있다. 도 12에서 결정되거나 갱신된 유효 페이지 비트맵은 파편화율 계산기(330)에 의해 파편화율(FR)을 계산하는 데에 이용될 수 있다.

유효 페이지 비트맵의 최상단 행부터 순차적으로 독출하면, 유효 페이지 비트맵의 제1 열은 각각 비트 1, 0, 1, 1을 포함한다. 이 때, 연속된 비트는 1에 대해 한 개, 0에 대해 한 개, 다시 1에 대해 2개일 수 있다. 이 중, 유효 비트맵 그룹의 개수는 2개이므로, 파편화율(FR)은 2 일 수 있다.

유사하게, 유효 페이지 비트맵의 제2 열은 각각 비트 1, 1, 1, 1을 포함하는데, 연속된 비트는 1에 대해 네 개로서 유효 비트맵 그룹의 개수는 1개이고, 파편화율(FR)은 1 일 수 있다.

유사하게, 유효 페이지 비트맵의 제3 열은 각각 비트 1, 0, 0, 1을 포함하는데, 연속된 비트는 1에 대해 한 개, 0에 대해 두 개, 다시 1에 대해 1개일 수 있다. 이 중, 유효 비트맵 그룹의 개수는 2개이므로, 파편화율(FR)은 2 일 수 있다.

유사하게, 유효 페이지 비트맵의 제4 열은 각각 비트 1, 0, 0, 0을 포함하는데, 연속된 비트는 1에 대해 한 개, 0에 대해 세 개이고, 유효 비트맵 그룹의 개수는 1개이나, 제2 열과 달리 모두 동일한 유효성을 가지지 못하므로, 파편화율(FR)은 2일 수 있다.

도 13은 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러(100)의 동작 방법을 설명하는 순서도이다. 도 13은 도 6의 단계 S140을 보다 구체화하는 순서도이다. 도 5가 함께 참조된다.

단계 S130이 수행된 후인 단계 S141에서, 메모리 컨트롤러(100)는 유효 페이지 비트맵의 파편화 정도인 파편화율(FR)을 분석할 수 있다.

단계 S142에서, 메모리 컨트롤러(100)는 메모리 장치(200)에 포함된 복수의 메모리 블록들(도 5, 210) 중 최소의 파편화율을 가지는 메모리 블록을 확인할 수 있고, 최소 파편화율을 가지는 메모리 블록이 유일한지 확인할 수 있다.

단계 S143에서, 메모리 컨트롤러(100)는 최소 파편화율을 가지는 메모리 블록이 유일한 경우, 최소 파편화율 가지는 메모리 블록을 소스 블록(BLK_S)(211)으로 선정할 수 있다.

단계 S144에서, 메모리 컨트롤러(100)는 최소 파편화율을 가지는 메모리 블록이 유일하지 않은 경우, 파편도(Fragmentation Degree)가 작은 블록을 소스 블록(도 5, 211)으로 선정할 수 있다. 본 개시의 예시적인 실시예에 따르면, 파편도는 서로 인접하며 유효성이 동일한 유효 페이지 그룹 및 무효 페이지 그룹의 개수에 상응할 수 있다. 예를 들어, 파편도는 유효 페이지 비트맵에서 하나의 메모리 블록에 대한 연속된 비트들 중 유효성이 동일한 그룹들의 개수로부터 계산될 수 있다. 파편도에 관하여는 도 14 를 참조하여 후술된다.

그 후, 단계 S150이 수행된다.

도 14는 본 개시의 예시적인 실시예에 따른 메모리 컨트롤러(100)에서 계산되는 파편도를 설명하는 개념도이다.

본 개시의 예시적인 실시예에 따르면, 파편도(Fragmentation Degree; FD)는 서로 인접하며 유효성이 동일한 유효 페이지 그룹 및 무효 페이지 그룹의 개수에 상응할 수 있다. 예를 들어, 파편도(FD)는 유효 페이지 비트맵에서 하나의 메모리 블록에 대한 연속된 비트들이 그룹화된 페이지 그룹 중 유효성이 동일한 그룹들의 개수에 상응할 수 있다.

예시적인 실시예에 따르면, 유효 페이지 비트맵의 제1 열 및 제3 내지 제4 열은 모두 파편화율(FR)이 2일 수 있다. 본 개시의 예시적인 실시예에 따르면, 유효 페이지 비트맵의 제1 열은 유효 페이지 그룹이 2개, 무효 페이지 그룹이 1개로서 총 3개의 페이지 그룹이 존재할 수 있고, 따라서 파편도(FD)는 3일 수 있다. 유사하게, 유효 페이지 비트맵의 제3 열은 유효 페이지 그룹이 2개, 무효 페이지 그룹이 1개로서 총 3개의 페이지 그룹이 존재할 수 있고, 따라서 파편도(FD)는 3일 수 있다. 유사하게, 유효 페이지 비트맵의 제4 열은 유효 페이지 그룹이 1개, 무효 페이지 그룹이 1개로서 총 2개의 페이지그룹이 존재할 수 있고, 따라서 파편도(FD)는 2일 수 있다.

도 15는 본 개시의 예시적인 실시예에 따른 파편화율(FR) 및 파편도(FD)를 이용하여 수행되는 가비지 컬렉션을 설명하는 개념도이다. 도 5가 함께 참조된다.

본 개시의 예시적인 실시예에 따르면, GC 관리기(350)는 파편화율(FR)이 가장 낮은 제2 메모리 블록(BLK2)을 소스 블록(BLK_S)(도 5, 211)으로 선정할 수 있다. 제2 메모리 블록(BLK2)을 소스 블록(BLK_S)으로 제1차 가비지 컬렉션을 수행한 결과, 제2 메모리 블록(BLK2)은 소거될 수 있다.

그 후, 두번째 가비지 컬렉션이 요구된다. 제1 메모리 블록(BLK1), 제3 메모리 블록(BLK3) 및 제4 메모리 블록(BLK)은 모두 동일한 파편화율(FR)(=2)을 가지고 있다.

본 개시의 예시적인 실시예에 따르면, 제4 메모리 블록(BLK4)은 파편도(FD)가 2이므로, 제1 메모리 블록(BLK) 또는 제3 메모리 블록(BLK3)에 비해 상대적으로 낮은 파편도(FD)를 가질 수 있고, 이에 따라 제2차 가비지 컬렉션을 위한 소스 블록(BLK_S)으로 선정될 수 있다.

도 16은 본 개시의 예시적인 실시예에 따른 스토리지 장치(10)의 동작 방법을 설명하는 순서도이다. 도 5가 함께 참조된다.

단계 S210에서, 메모리 컨트롤러(100)는 호스트로부터 기입 요청 및 기입 요청에 상응하는 데이터(DATA)를 수신할 수 있다.

단계 S220에서, 메모리 컨트롤러(100)는 메모리 장치(200)에 프로그램 명령을 발행하고, 이를 전송할 수 있다.

단계 S230에서, 메모리 장치(200)는 프로그램 명령에 응답하여 데이터(DATA)를 메모리 블록 중 프리 페이지에 기입할 수 있다. 예시적인 실시예에 따라 데이터(DATA)는 페이지 버퍼(도 5, 250)에서 버퍼링 된 후 제공될 수 있다.

단계 S240에서, 메모리 장치(200)는 메모리 블록의 상태를 제공할 수 있다(S250). 예시적인 실시예에 따르면, 메모리 블록의 상태는 데이터(DATA)를 저장한 페이지의 유효성인 유효 페이지 정보(VI)를 포함할 수 있다.

단계 S250에서, 메모리 컨트롤러(100)는 유효 페이지 비트맵을 갱신할 수 있다. 예시적인 실시예에 따라, 메모리 컨트롤러(100)는 데이터가 기입된 페이지의 유효성 정보를 수신하고, 변경된 페이지의 정보를 갱신할 수 있다.

단계 S260에서, 메모리 컨트롤러(100)는 유효 페이지 정보(VI)에 기초하여 파편화율(FR)을 계산할 수 있다. 예시적인 실시예에 따르면, 파편화율(FR)은 유효 페이지 비트맵의 비트 연속성에 기반하여 계산될 수 있고, 서로 이웃하고 유효성이 동일한 비트들의 그룹 중 유효 페이지 그룹에 상응할 수 있다.

단계 S270에서, 메모리 컨트롤러(100)는 파편화율(FR)이 낮은 메모리 블록을 소스 블록(도 1, 211)으로 결정할 수 있다. 예시적인 실시예에 따르면, 메모리 컨트롤러(100)는 파편화율(FR)을 크기 순으로 정렬하고, 낮은 파편화율(FR)을 가지는 메모리 블록부터 소스 블록(211)으로 선정할 수 있다.

단계 S280에서, 메모리 컨트롤러(100)는 메모리 장치(200)에 가비지 컬렉션을 명령할 수 있다. 본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(100)는 파편화율(FR)이 낮은 메모리 블록을 소스 블록(BLK_S)으로 선정하고, 소스 블록(BLK_S)에 대한 가비지 컬렉션을 수행함으로써 입출력 효율을 증대시킬 수 있다.

단계 S290에서, 메모리 장치(200)는 소스 블록(BLK_S)을 목적 블록목적 블록(BLK_D)에 복사함으로써 가비지 컬렉션을 수행할 수 있다. 예시적인 실시예에 따르면, 메모리 장치(200)는 소스 블록(BLK_S)( 211)의 유효 페이지를 목적 블록(BLK_V)(도 5, 213)의 프리 페이지에 복사할 수 있다.

도 17은 본 개시의 예시적인 실시예에 따른 메모리 시스템(1)을 도시하는 블록도이다. 도 17에 도시된 스토리지 시스템(500)은 도 5의 스토리지 장치(10)와 기능적으로 유사한 바, 중복되는 설명은 생략된다.

호스트 시스템(400) 및 스토리지 시스템(500)은 메모리 시스템(1)을 구성할 수 있다. 예시적인 실시예로서, 메모리 시스템(1)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 내비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

호스트 시스템(400)은, 적어도 하나의 운영 체제(Operation System)(410)를 포함하며, 운영 체제(410)은, 호스트의 기능 및 동작을 전반적으로 관리 및 제어하고, 메모리 시스템(1)을 사용하는 사용자와 호스트 간에 상호 동작을 제공할 수 있다.

운영 체제(410)은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 체제(410)에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다.

운영 체제(410)에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 예시적인 실시예에서, 호스트는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(1)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(1)으로 전송하며, 그에 따라 메모리 시스템(1)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행할 수 있다.

호스트 시스템(400)의 독출, 기입 요청은 파일 단위로 수행될 수 있다. 즉, 파일 독출(READ_F), 파일 쓰기(WRITE_F) 요청을 통해, 호스트 시스템(400)으로부터 스토리지 시스템(500)에 데이터가 저장되거나, 스토리지 시스템(500)에 저장된 데이터가 호스트 시스템(400)으로 독출될 수 있다.

스토리지 시스템(500)은 예를 들어, PC(personal computer), 데이터 서버, 네트워크-결합 스토리지(network-attached storage, NAS), IoT(Internet of Things) 장치, 또는 휴대용 전자 기기로 구현될 수 있다. 휴대용 전자 기기는, 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등일 수 있다.

스토리지 시스템(500)은 호스트 인터페이스 계층(510), 플래시 변환 계층(520), 플래시 인터페이스 계층(530) 및 비휘발성 메모리(540)를 포함할 수 있다.

호스트 인터페이스 계층(510)은 호스트 시스템(400)과 스토리지 시스템(500)간의 인터페이싱이 일어나는 논리적 영역일 수 있다.

플래시 변환 계층(520)은 도 5의 플래시 변환 계층(300)의 다른 형태로 이해될 수 있고, 입출력 인터페이스(521)는 도 5의 입출력 인터페이스(310)와, 파편화율 계산기(522)는 도 5의 파편화율 계산기(330)와, GC 관리기(523)는 도 5의 GC 관리기(350)와 각각 동일한 기능을 제공할 수 있는 바, 중복되는 설명은 생략한다.

호스트 인터페이스 계층(510)과 플래시 변환 계층(520)은 섹터 단위로 데이터를 쓰거나 읽을 수 있다. 즉, 호스트 시스템의 독출/기입 요청에 따라, 호스트 인터페이스 계층(510)은 섹터 별로 독출/기입 요청(READ_S, WRITE_S)을 플래시 변환 계층(520)에 요청할 수 있다.

플래시 인터페이스 계층(530)은 플래시 변환 계층(520)과 비휘발성 메모리(540)간의 인터페이싱을 제공할 수 있다. 예시적인 실시예에 따라, 데이터의 독출 (READ_P) 및 데이터의 쓰기(WRITE_P)는 페이지 단위로 수행될 수 있으나, 데이터의 소거(ERASE_B)는 블록 단위로 수행될 수 있다.

비휘발성 메모리(540)는 도 5의 메모리 장치(200)로 이해될 수 있는 바, 중복되는 설명은 생략한다.

본 발명에 따른 메모리 시스템(1)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(1)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package 등의 형태로 실장될 수 있다.

도 18은 본 개시의 예시적인 실시예에 따른 스토리지 시스템(1000)을 도시하는 블록도이다.

도 18은 본 발명의 일 실시예에 따른 스토리지(storage) 장치(예를 들어, 도 5의 10)가 적용된 스토리지 시스템(1000)을 도시한 도면이다. 도 18의 시스템(1000)은 기본적으로 휴대용 통신 단말기로서 모바일 폰(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 18의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(PC)(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.

도 18을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.

메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.

메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다. 이와 같은 가속기(1130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.

메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.

스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.

스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.

촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.

사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keypad), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.

센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.

통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.

디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.

전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.

연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.

도 19는 본 개시의 예시적인 실시예에 따른 메모리 시스템(20)을 나타내는 블록도이다.

도 19를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 도 5의 메모리 컨트롤러(100)에 대응할 수 있고, 메모리 장치(200)는 도 3의 복수의 채널들(CH1~CHm) 중 하나를 기반으로 메모리 컨트롤러(100)와 통신하는 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있는 바, 중복되는 설명은 생략된다.

메모리 장치(200)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스(270), 제어 로직(230), 및 메모리 셀 어레이(220)를 포함할 수 있다.

메모리 인터페이스(270)는 제1 핀(P11)을 통해 메모리 컨트롤러(100)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스(270)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(100)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스(270)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(100)와 신호들을 송수신할 수 있다.

메모리 인터페이스(270)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(100)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스(270)는 제7 핀(P17)을 통해 메모리 컨트롤러(100)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(100)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.

메모리 인터페이스(270)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스(270)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.

예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스(270)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.

메모리 인터페이스(270)는 제5 핀(P15)을 통해 메모리 컨트롤러(100)로부터 독출 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스(270)는 제6 핀(P16)을 통해 메모리 컨트롤러(100)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(100)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.

메모리 장치(200)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스(270)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 독출 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스(270)는 독출 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스(270)는 독출 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스(270)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(100)로 전송될 수 있다.

메모리 장치(200)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(100)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)가 수신되는 경우, 메모리 인터페이스(270)는 메모리 컨트롤러(100)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스(270)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스(270)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.

메모리 인터페이스(270)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 인터페이스(270)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(200)의 상태 정보를 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 장치(200)가 비지 상태인 경우(즉, 메모리 장치(200) 내부 동작들이 수행 중인 경우), 메모리 인터페이스(270)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 장치(200)가 레디 상태인 경우(즉, 메모리 장치(200) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스(270)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 예를 들어, 메모리 장치(200)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(220)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스(270)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 예를 들어, 메모리 장치(200)가 프로그램 명령에 응답하여 메모리 셀 어레이(220)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스(270)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다.

제어 로직(230)은 메모리 장치(200)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(230)은 메모리 인터페이스(270)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직(230)은 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(200)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(230)은 메모리 셀 어레이(220)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(220)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.

메모리 셀 어레이(220)는 제어 로직(230)의 제어에 따라 메모리 인터페이스(270)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(220)는 제어 로직(230)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스(270)로 출력할 수 있다.

메모리 셀 어레이(220)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.

메모리 컨트롤러(100)는 제1 내지 제8 핀들(P21~P28), 및 낸드 인터페이스(160)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(200)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.

낸드 인터페이스(160)는 제1 핀(P21)을 통해 메모리 장치(200)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 낸드 인터페이스(160)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(200)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.

낸드 인터페이스(160)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(200)로 전송할 수 있다. 낸드 인터페이스(160)는 제7 핀(P27)을 통해 메모리 장치(200)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(200)로부터 데이터 신호(DQ)를 수신할 수 있다.

낸드 인터페이스(160)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(200)로 전송할 수 있다. 낸드 인터페이스(160)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(200)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(200)로 전송할 수 있다.

낸드 인터페이스(160)는 제5 핀(P25)을 통해 메모리 장치(200)로 독출 인에이블 신호(nRE)를 전송할 수 있다. 낸드 인터페이스(160)는 제6 핀(P26)을 통해 메모리 장치(200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(200)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.

메모리 장치(200)의 데이터(DATA) 출력 동작에서, 낸드 인터페이스(160)는 토글하는 독출 인에이블 신호(nRE)를 생성하고, 독출 인에이블 신호(nRE)를 메모리 장치(200)로 전송할 수 있다. 예를 들어, 낸드 인터페이스(160)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 독출 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(200)에서 독출 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 낸드 인터페이스(160)는 메모리 장치(200)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 낸드 인터페이스(160)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.

메모리 장치(200)의 데이터(DATA) 입력 동작에서, 낸드 인터페이스(160)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 낸드 인터페이스(160)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 낸드 인터페이스(160)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(200)로 전송할 수 있다.

낸드 인터페이스(160)는 제8 핀(P28)을 통해 메모리 장치(200)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 낸드 인터페이스(160)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(200)의 상태 정보를 판별할 수 있다.

도 20은 본 발명의 예시적 실시예에 따른 UFS 시스템(2000)을 설명하는 블록도이다.

UFS 시스템(2000)은 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템으로서, UFS 호스트(2100), UFS 장치(2200) 및 UFS 인터페이스(2300)를 포함할 수 있다. 전술한 도 5의 스토리지 장치(10)에 대한 설명은, 이하의 설명과 상충되지 않는 범위 내에서 도 20의 UFS 시스템(2000)에도 적용될 수 있다.

도 20을 참조하면, UFS 호스트(2100)와 UFS 장치(2200)는 UFS 인터페이스(2300)를 통해 상호 연결될 수 있다. UFS 장치(2200)는 도 5의 스토리지 장치(10)에 대응될 수 있으며, UFS 장치 컨트롤러(2210) 및 비휘발성 메모리(2220)는 도 5의 메모리 컨트롤러(100) 및 메모리 장치(200)에 각각 대응될 수 있다.

UFS 호스트(2100)는 UFS 호스트 컨트롤러(2110), 애플리케이션(2120), UFS 드라이버(2130), 호스트 메모리(2140) 및 UIC(UFS interconnect) 레이어(2150)를 포함할 수 있다. UFS 장치(2200)는 UFS 장치 컨트롤러(2210), 비휘발성 메모리(2220), 스토리지 인터페이스(2230), 장치 메모리(2240), UIC 레이어(2250) 및 레귤레이터(2260)를 포함할 수 있다. 비휘발성 메모리(2220)는 복수의 메모리 유닛(2221)으로 구성될 수 있으며, 이와 같은 메모리 유닛(2221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. UFS 장치 컨트롤러(2210)와 비휘발성 메모리(2220)는 스토리지 인터페이스(2230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(2230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.

애플리케이션(2120)은 UFS 장치(2200)의 기능을 이용하기 위해 UFS 장치(2200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(2120)은 UFS 장치(2200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(2130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 독출(read) 요청, 저장(write) 요청 및/또는 소거(discard) 요청 등을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.

UFS 드라이버(2130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(2110)를 관리할 수 있다. UFS 드라이버(2130)는 애플리케이션(2120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(2110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.

UFS 호스트 컨트롤러(2110)는 UFS 드라이버(2130)에 의해 변환된 UFS 명령을 UIC 레이어(2150)와 UFS 인터페이스(2300)를 통해 UFS 장치(2200)의 UIC 레이어(2250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(2110)의 UFS 호스트 레지스터(2111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.

UFS 호스트(2100) 측의 UIC 레이어(2150)는 MIPI M-PHY(2151)와 MIPI UniPro(2152)를 포함할 수 있으며, UFS 장치(2200) 측의 UIC 레이어(2250) 또한 MIPI M-PHY(2251)와 MIPI UniPro(2252)을 포함할 수 있다.

UFS 인터페이스(2300)는 기준 클럭(REF_CLK)을 전송하는 라인, UFS 장치(2200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_t와 DIN_c)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_t와 DOUT_c)을 전송하는 한 쌍의 라인을 포함할 수 있다.

UFS 호스트(2100)로부터 UFS 장치(2200)로 제공되는 기준 클럭의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 한정되지는 않는다. UFS 호스트(2100)는 동작 중에도, 즉 UFS 호스트(2100)와 UFS 장치(2200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클럭의 주파수 값을 변경할 수 있다. UFS 장치(2200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, UFS 호스트(2100)로부터 제공받은 기준 클럭으로부터 다양한 주파수의 클럭을 생성할 수 있다. 또한, UFS 호스트(2100)는 기준 클럭의 주파수 값을 통해 UFS 호스트(2100)와 UFS 장치(2200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클럭의 주파수 값에 의존하여 결정될 수 있다.

UFS 인터페이스(2300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스(2300)는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 5에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 5에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변경될 수 있다.

수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 UFS 호스트(2100)와 UFS 장치(2200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, UFS 장치(2200)는 수신 레인을 통해 UFS 호스트(2100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 UFS 호스트(2100)로 데이터를 송신할 수 있다. 또한, UFS 호스트(2100)로부터 UFS 장치(2200)로의 명령과 같은 제어 데이터와, UFS 호스트(2100)가 UFS 장치(2200)의 비휘발성 메모리(2220)에 저장하고자 하거나 비휘발성 메모리(2220)로부터 독출하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, UFS 호스트(2100)와 UFS 장치(2200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.

UFS 장치(2200)의 UFS 장치 컨트롤러(2210)는 UFS 장치(2200)의 동작을 전반적으로 제어할 수 있다. UFS 장치 컨트롤러(2210)는 논리적인 데이터 저장 단위인 LU(logical unit)(2211)를 통해 비휘발성 메모리(2220)를 관리할 수 있다. LU(2211)의 개수는 8개일 수 있으나, 이에 한정되는 것은 아니다. UFS 장치 컨트롤러(2210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 UFS 호스트(2100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address)로 변환할 수 있다. UFS 시스템(2000)에서 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예컨대, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.

UFS 호스트(2100)로부터의 명령이 UIC 레이어(2250)를 통해 UFS 장치(2200)로 입력되면, UFS 장치 컨트롤러(2210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 UFS 호스트(2100)로 전송할 수 있다.

일례로서, UFS 호스트(2100)가 UFS 장치(2200)에 사용자 데이터를 저장하고자 할 경우, UFS 호스트(2100)는 데이터 저장 명령을 UFS 장치(2200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 UFS 장치(2200)로부터 수신하면, UFS 호스트(2100)는 사용자 데이터를 UFS 장치(2200)로 전송할 수 있다. UFS 장치 컨트롤러(2210)는 전송받은 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 장치 메모리(2240)에 임시로 저장된 사용자 데이터를 비휘발성 메모리(2220)의 선택된 위치에 저장할 수 있다.

또 다른 예로서, UFS 호스트(2100)가 UFS 장치(2200)에 저장된 사용자 데이터를 독출하고자 할 경우, UFS 호스트(2100)는 데이터 독출 명령을 UFS 장치(2200)로 전송할 수 있다. 명령을 수신한 UFS 장치 컨트롤러(2210)는 상기 데이터 독출 명령에 기초하여 비휘발성 메모리(2220)로부터 사용자 데이터를 독출하고, 독출된 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장할 수 있다. 이러한 독출 과정에서, UFS 장치 컨트롤러(2210)는 내장된 ECC(error correction code) 엔진(미도시)을 이용하여, 독출된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 보다 구체적으로, ECC 엔진은 비휘발성 메모리(2220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(2220) 내에 저장될 수 있다. 비휘발성 메모리(2220)로부터의 데이터 독출 시, ECC 엔진은 독출 데이터와 함께 비휘발성 메모리(2220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.

그리고, UFS 장치 컨트롤러(2210)는 장치 메모리(2240) 내에 임시로 저장된 사용자 데이터를 UFS 호스트(2100)로 전송할 수 있다. 아울러, UFS 장치 컨트롤러(2210)는 AES(advanced encryption standard) 엔진(미도시)을 더 포함할 수 있다. AES 엔진은, UFS 장치 컨트롤러(2210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 수행할 수 있다.

UFS 호스트(2100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(2111)에 UFS 장치(2200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 UFS 장치(2200)에 명령을 송신할 수 있다. 이 때, UFS 호스트(2100)는 이전에 송신된 명령이 아직 UFS 장치(2200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 UFS 장치(2200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 UFS 장치(2200)로 송신할 수 있으며, 이에 따라 UFS 장치(2200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 UFS 호스트(2100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예컨대 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.

복수의 메모리 유닛(2221) 각각은 메모리 셀 어레이(미도시)와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로(미도시)를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다.

UFS 장치(2200)에는 전원 전압으로서 VCC, VCCQ, VCCQ2 등이 입력될 수 있다. VCC는 UFS 장치(2200)를 위한 주 전원 전압으로서, 2.4~3.6V의 값을 가질 수 있다. VCCQ는 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 장치 컨트롤러(2210)를 위한 것이며. 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(2251)와 같은 입출력 인터페이스를 위한 것이며, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(2260)를 거쳐 UFS 장치(2200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(2260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.

도 21은 본 개시의 예시적 실시예에 따른 스토리지 장치(10)에 적용될 수 있는 메모리 장치의 구조에 대한 단면도이다.

도 21를 참조하면, 메모리 장치(600)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.

메모리 장치(600)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(710), 층간 절연층(715), 제1 기판(710)에 형성되는 복수의 회로 소자들(720a, 720b, 720c), 복수의 회로 소자들(720a, 720b, 720c) 각각과 연결되는 제1 메탈층(730a, 730b, 730c), 제1 메탈층(730a, 730b, 730c) 상에 형성되는 제2 메탈층(740a, 740b, 740c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(730a, 730b, 730c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(740a, 740b, 740c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.

본 명세서에서는 제1 메탈층(730a, 730b, 730c)과 제2 메탈층(740a, 740b, 740c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(740a, 740b, 740c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(740a, 740b, 740c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(740a, 740b, 740c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.

층간 절연층(715)은 복수의 회로 소자들(720a, 720b, 720c), 제1 메탈층(730a, 730b, 730c), 및 제2 메탈층(740a, 740b, 740c)을 커버하도록 제1 기판(710) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.

워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(771b, 772b)과 상부 본딩 메탈(871b, 872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 제2 메탈 패드들이라고 지칭할 수 있다.

셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(810)과 공통 소스 라인(820)을 포함할 수 있다. 제2 기판(810) 상에는, 제2 기판(810)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(831-838; 830)이 적층될 수 있다. 워드라인들(830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(830)이 배치될 수 있다.

비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(810)의 상면에 수직하는 방향으로 연장되어 워드라인들(830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(850c) 및 제2 메탈층(860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(850c)은 비트라인 컨택일 수 있고, 제2 메탈층(860c)은 비트라인일 수 있다. 일 실시예에서, 비트라인은 제2 기판(810)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.

도 21에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(893)를 제공하는 회로 소자들(720c)과 전기적으로 연결될 수 있다. 일 예로서, 비트라인은 주변 회로 영역(PERI)에서 상부 본딩 메탈(871c, 872c)과 연결되며, 상부 본딩 메탈(871c, 872c)은 페이지 버퍼(893)의 회로 소자들(720c)에 연결되는 하부 본딩 메탈(771c, 772c)과 연결될 수 있다.

워드라인 본딩 영역(WLBA)에서, 워드라인들(830)은 제2 기판(810)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(841-847; 840)와 연결될 수 있다. 워드라인들(830)과 셀 컨택 플러그들(840)은, 제2 방향(X축 방향)을 따라 워드라인들(830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(830)에 연결되는 셀 컨택 플러그들(840)의 상부에는 제1 메탈층(850b)과 제2 메탈층(860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.

셀 컨택 플러그들(840)은 주변 회로 영역(PERI)에서 로우 디코더(894)를 제공하는 회로 소자들(720b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압은, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압이 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압보다 클 수 있다.

외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(880) 상부에는 제1 메탈층(850a)과 제2 메탈층(860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(880), 제1 메탈층(850a), 및 제2 메탈층(860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.

한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(705, 805)이 배치될 수 있다. 도 21를 참조하면, 제1 기판(710)의 하부에는 제1 기판(710)의 하면을 덮는 하부 절연막(701) 이 형성될 수 있으며, 하부 절연막(701) 상에 제1 입출력 패드(705)가 형성될 수 있다. 제1 입출력 패드(705)는 제1 입출력 컨택 플러그(703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결되며, 하부 절연막(701)에 의해 제1 기판(710)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(703)와 제1 기판(710) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(703)와 제1 기판(710)을 전기적으로 분리할 수 있다.

도 21를 참조하면, 제2 기판(810)의 상부에는 제2 기판(810)의 상면을 덮는 상부 절연막(801)이 형성될 수 있으며, 상부 절연막(801) 상에 제2 입출력 패드(805)가 배치될 수 있다. 제2 입출력 패드(805)는 제2 입출력 컨택 플러그(803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결될 수 있다.

실시예들에 따라, 제2 입출력 컨택 플러그(803)가 배치되는 영역에는 제2 기판(810) 및 공통 소스 라인(820) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(805)는 제3 방향(Z축 방향)에서 워드라인들(830)과 오버랩되지 않을 수 있다. 도 21를 참조하면, 제2 입출력 컨택 플러그(803)는 제2 기판(810)의 상면에 평행한 방향에서 제2 기판(810)과 분리되며, 셀 영역(CELL)의 층간 절연층(815)을 관통하여 제2 입출력 패드(805)에 연결될 수 있다.

실시예들에 따라, 제1 입출력 패드(705)와 제2 입출력 패드(805)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(600)는 제1 기판(710)의 상부에 배치되는 제1 입출력 패드(705)만을 포함하거나, 또는 제2 기판(810)의 상부에 배치되는 제2 입출력 패드(805)만을 포함할 수 있다. 또는, 메모리 장치(600)가 제1 입출력 패드(705)와 제2 입출력 패드(805)를 모두 포함할 수도 있다.

셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.

메모리 장치(600)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(872a)과 동일한 형태의 하부 메탈 패턴(773a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(773a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.

워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에는 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.

또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(752)과 동일한 형태의 상부 메탈 패턴(892)을 형성할 수 있다. 예시적인 실시예에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(892) 상에는 콘택을 형성하지 않을 수 있다.

예시적 실시예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나의 최상부 금속층에 형성된 금속 패턴에 대응하여, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나의 최상층 금속층에 상기 형성된 금속 패턴과 동일한 단면 형상을 갖는 강화 금속 패턴이 형성될 수 있다. 강화 금속 패턴에는 콘택이 형성되지 않을 수 있다.

도 22는 본 개시의 예시적 실시예에 따른 스토리지 장치(10)가 적용된 데이터 센터(3000)를 도시하는 블록도이다.

도 22를 참조하면, 데이터 센터(3000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(3000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 어플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)을 포함할 수 있다. 어플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 서로 다를 수 있다.

어플리케이션 서버(3100) 또는 스토리지 서버(3200)는 프로세서(3110, 3210) 및 메모리(3120, 3220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(3200)를 예시로 설명하면, 프로세서(3210)는 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있고, 메모리(3220)에 액세스하여 메모리(3220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(3200)에 포함되는 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)는 프로세서-메모리 페어를 제공할 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)의 개수는 서로 다를 수도 있다. 프로세서(3210)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(3200)에 대한 상기 설명은, 어플리케이션 서버(3100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(3100)는 스토리지 장치(3150)를 포함하지 않을 수도 있다. 스토리지 서버(3200)는 적어도 하나 이상의 스토리지 장치(3250)를 포함할 수 있다. 스토리지 서버(3200)에 포함되는 스토리지 장치(3250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.

어플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fibre Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200 내지 3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.

일 실시예에서, 네트워크(1300)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예를 들어, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시예에서, 네트워크(1300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(1300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.

이하에서는, 어플리케이션 서버(3100) 및 스토리지 서버(3200)를 중심으로 설명하기로 한다. 어플리케이션 서버(3100)에 대한 설명은 다른 어플리케이션 서버(3100n)에도 적용될 수 있고, 스토리지 서버(3200)에 대한 설명은 다른 스토리지 서버(3200m)에도 적용될 수 있다.

어플리케이션 서버(3100)는 사용자 또는 클라이언트가 저장 요청한 데이터를 네트워크(3300)를 통해 스토리지 서버들(3200 내지 3200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(3100)는 사용자 또는 클라이언트가 독출 요청한 데이터를 스토리지 서버들(3200 내지 3200m) 중 하나로부터 네트워크(3300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.

어플리케이션 서버(3100)는 네트워크(3300)를 통해 다른 어플리케이션 서버(3100n)에 포함된 메모리(3120n) 또는 스토리지 장치(3150n)에 액세스할 수 있고, 또는 네트워크(3300)를 통해 스토리지 서버들(3200-3200m)에 포함된 메모리(3220-3220m) 또는 스토리지 장치(3250-3250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(3200-3200m)의 스토리지 장치(3250-3250m)로부터 스토리지 서버들(3200-3200m)의 메모리들(3220-3220m)을 거쳐서, 또는 바로 어플리케이션 서버들(3100-3100n)의 메모리(3120-3120n)로 이동될 수 있다. 네트워크(3300)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.

스토리지 서버(3200)를 예시로 설명하면, 인터페이스(3254)는 프로세서(3210)와 컨트롤러(3251)의 물리적 연결 및 NIC(3240)와 컨트롤러(3251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(3254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(1254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.

스토리지 서버(3200)는 스위치(3230) 및 NIC(3240)을 더 포함할 수 있다. 스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210)와 스토리지 장치(3250)를 선택적으로 연결시키거나, NIC(3240)과 스토리지 장치(3250)를 선택적으로 연결시킬 수 있다.

일 실시예에서 NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 및/또는 스위치(3230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(3254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(3240)는 프로세서(3210), 스위치(3230), 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.

스토리지 서버들(3200-3200m) 또는 어플리케이션 서버들(3100-3100n)에서 프로세서는 스토리지 장치(3130-3130n, 3250-3250m) 또는 메모리(3120-3120n, 3220-3220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.

스토리지 장치(3150-3150m, 3250-3250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(3252-3252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(3252-3252m)로부터 데이터를 독출하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 또는 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.

컨트롤러(3251)는 스토리지 장치(3250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(3251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(3251)는 기입 커맨드에 응답하여 낸드 플래시(3252)에 데이터를 기입할 수 있고, 또는 독출 커맨드에 응답하여 낸드 플래시(3252)로부터 데이터를 독출할 수 있다. 예를 들어, 기입 커맨드 및/또는 독출 커맨드는 스토리지 서버(3200) 내의 프로세서(3210), 다른 스토리지 서버(3200m) 내의 프로세서(3210m) 또는 어플리케이션 서버(3100, 3100n) 내의 프로세서(3110, 3110n)로부터 제공될 수 있다. DRAM(3253)은 낸드 플래시(3252)에 기입될 데이터 또는 낸드 플래시(3252)로부터 독출된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(3253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 또는 낸드 플래시(3252)를 관리하기 위해 컨트롤러(3251)에서 생성된 데이터이다. 스토리지 장치(3250)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

복수의 페이지들을 포함하는 적어도 하나의 메모리 블록을 포함하는 메모리 장치를 제어하도록 구성된 메모리 컨트롤러의 동작 방법에 있어서,
호스트로부터의 기입 요청에 기초하여 상기 메모리 장치에 프로그램 명령을 전송하는 단계;
상기 메모리 장치로부터 수신된 유효 페이지 정보에 기초하여 상기 복수의 페이지들의 유효성을 나타내는 유효 페이지 비트맵을 갱신하는 단계;
상기 유효 페이지 비트맵에 기초하여 상기 적어도 하나의 메모리 블록에 대한 유효 페이지와 무효 페이지의 분절 정도를 나타내는 파편화율을 계산하는 단계;
상기 적어도 하나의 메모리 블록 중 상기 파편화율이 낮은 순서대로 소스 블록으로 결정하는 단계; 및
상기 소스 블록에 대해 가비지 컬렉션을 수행하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
제1항에 있어서,
상기 파편화율을 계산하는 단계는,
서로 인접하며 유효성이 동일한 페이지들을 각각 그룹화하는 단계를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제2항에 있어서,
상기 파편화율은,
상기 유효 페이지 비트맵의 상기 그룹화된 페이지들 중 유효 페이지 그룹의 개수에 기반하여 계산되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제1항에 있어서,
상기 유효 페이지 비트맵은,
상기 복수의 페이지들 중 유효 페이지는 비트 1로, 무효 페이지는 비트 0으로 표현하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제1항에 있어서,
상기 소스 블록으로 결정하는 단계는,
최소 파편화율을 가지는 메모리 블록이 유일함에 따라 최소 파편화율을 가지는 블록을 소스 블록으로 선정하는 단계를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제1항에 있어서,
상기 소스 블록으로 결정하는 단계는,
최소 파편화율을 가지는 메모리 블록이 유일한지 확인하는 단계; 및
상기 최소 파편화율을 가지는 메모리 블록이 유일하지 않음에 따라, 상기 유효 페이지 비트맵의 하나의 메모리 블록에 대한 비트 연속성에 기반하여 계산되는 파편도가 작은 메모리 블록을 소스 블록으로 선정하는 단계를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제6항에 있어서,
상기 파편도는,
서로 인접하며 유효성이 동일한 유효 페이지 그룹 및 무효 페이지 그룹의 개수에 상응하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
제1항에 있어서,
상기 유효 페이지 비트맵을 갱신하는 단계는,
데이터가 기입된 메모리 공간에 상응하는 페이지의 유효 여부인 상기 유효 페이지 정보를 수신하는 단계;
상기 유효 페이지 비트맵에 상기 유효 페이지 정보를 갱신하는 단계를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
복수의 페이지들을 포함하는 적어도 하나의 메모리 블록을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서,
상기 메모리 컨트롤러가 호스트로부터 기입 요청 및 데이터를 수신하는 단계;
상기 메모리 컨트롤러가 상기 메모리 장치에 프로그램 명령을 전송하는 단계;
상기 메모리 장치가 상기 데이터를 메모리 공간에 기입하고, 기입된 상기 메모리 공간에 상응하는 페이지의 유효 여부인 유효 페이지 정보를 생성하는 단계;
상기 메모리 컨트롤러가 상기 메모리 장치로부터 수신된 유효 페이지 정보에 기초하여 상기 복수의 페이지들의 유효성을 나타내는 유효 페이지 비트맵을 갱신하는 단계;
상기 메모리 컨트롤러가 상기 유효 페이지 비트맵에 기초하여 유효 페이지와 무효 페이지의 분절정도를 나타내는 파편화율을 계산하는 단계;
상기 메모리 컨트롤러가 상기 파편화율에 기초하여 가비지 컬렉션을 수행하는 단계를 포함하는 스토리지 장치의 동작 방법.
제9항에 있어서,
상기 파편화율을 계산하는 단계는,
서로 인접하며 유효성이 동일한 페이지들을 각각 그룹화하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
제9항에 있어서,
상기 파편화율은,
상기 유효 페이지 비트맵의 상기 그룹화된 페이지들 중 유효 페이지 그룹의 개수에 기반하여 계산되는 것을 특징으로 하는 스토리지 장치의 동작 방법.
제9항에 있어서,
상기 가비지 컬렉션을 수행하는 단계는,
상기 파편화율을 크기 순으로 정렬하는 단계; 및
상기 파편화율이 낮은 순서대로 소스 블록을 결정하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
제9항에 있어서,
상기 가비지 컬렉션을 수행하는 단계는,
상기 파편화율이 가장 낮은 메모리 블록을 소스 블록으로 설정하는 단계;
상기 소스 블록에 저장된 데이터를 목적 블록에 복제하는 단계; 및
상기 소스 블록을 소거하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
제9항에 있어서,
상기 가비지 컬렉션을 수행하는 단계는,
상기 파편화율이 최소인 메모리 블록을 탐색하는 단계; 및
상기 파편화율이 최소인 메모리 블록이 유일한지를 확인하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
제14항에 있어서,
유일하다고 판단된 상기 파편화율이 최소인 메모리 블록을 소스 블록으로 선정하는 단계를 더 포함하는 스토리지 장치의 동작 방법.
제14항에 있어서,
상기 파편화율이 최소인 메모리 블록이 유일하지 않음에 따라, 상기 유효 페이지 비트맵의 하나의 메모리 블록에 대한 비트 연속성에 기반하여 계산되는 파편도가 작은 메모리 블록을 소스 블록으로 선정하는 단계를 더 포함하는 스토리지 장치의 동작 방법.
제16항에 있어서,
상기 파편도는,
서로 인접하며 유효성이 동일한 유효 페이지 그룹 및 무효 페이지 그룹의 개수에 상응하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
제17항에 있어서,
상기 유효 페이지 그룹은 페이지의 유효성이 비트 1로 표현되고 서로 인접한 페이지의 집합이고,
상기 무효 페이지 그룹은 페이지의 유효성이 비트 0으로 표현되고 서로 인접한 페이지의 집합인 것을 특징으로 스토리지 장치의 동작 방법.
각각 적어도 하나의 페이지를 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들의 유효 페이지 정보를 제공하도록 구성된 메모리 장치; 및
상기 유효 페이지 정보에 기초하여 유효 페이지와 무효 페이지의 분절 정도를 의미하는 파편화율을 계산하고, 상기 파편화율에 기초하여 상기 복수의 메모리 블록들을 재배열함으로써 가비지 컬렉션을 수행하도록 구성된 메모리 컨트롤러를 포함하는 스토리지 장치.
제19항에 있어서,
상기 파편화율은,
서로 인접하며 유효성이 동일한 페이지들의 집합 중 유효 페이지 그룹의 개수에 기초하여 계산되는 것을 특징으로 하는 스토리지 장치.