KR102634631B1 - 메모리 시스템 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 메모리 장치; 시퀀셜 워크로드의 스타트 LBA를 후보 LBA로서 검출하고, 유효 페이지 감소량 총합과 업데이트 블록 개수의 비율이 제1 임계치 미만인 경우, 상기 후보 LBA를 루프 캐시에 캐싱하는 후보 LBA 검출부; 및 상기 메모리 장치에 포함된 프리 블록의 개수가 제2 임계치 미만이고 제3 임계치 이상이며, 후속 시퀀셜 워크로드의 스타트 LBA와 상기 캐싱된 후속 LBA가 동일하지 아니할 경우 빅팀 블록에 대해 가비지 컬렉션 동작을 수행하는 가비지 컬렉션 수행부를 포함할 수 있다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 효율적으로 가비지 컬렉션 동작을 수행할 수 있는 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 가비지 컬렉션 동작을 효율적으로 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 메모리 장치; 시퀀셜 워크로드의 스타트 LBA를 후보 LBA로서 검출하고, 유효 페이지 감소량 총합과 업데이트 블록 개수의 비율이 제1 임계치 미만인 경우, 상기 후보 LBA를 루프 캐시에 캐싱하는 후보 LBA 검출부; 및 상기 메모리 장치에 포함된 프리 블록의 개수가 제2 임계치 미만이고 제3 임계치 이상이며, 후속 시퀀셜 워크로드의 스타트 LBA와 상기 캐싱된 후속 LBA가 동일하지 아니할 경우 빅팀 블록에 대해 가비지 컬렉션 동작을 수행하는 가비지 컬렉션 수행부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 시퀀셜 워크로드의 스타트 LBA를 후보 LBA로서 검출하고, 유효 페이지 감소량 총합과 업데이트 블록 개수의 비율이 제1 임계치 미만인 경우, 상기 후보 LBA를 루프 캐시에 캐싱하는 후보 LBA 검출단계; 및 메모리 장치에 포함된 프리 블록의 개수가 제2 임계치 미만이고 제3 임계치 이상이며, 후속 시퀀셜 워크로드의 스타트 LBA와 상기 캐싱된 후속 LBA가 동일하지 아니할 경우 빅팀 블록에 대해 가비지 컬렉션 동작을 수행하는 가비지 컬렉션 수행단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 호스트 워크로드에 따라 가비지 컬렉션 동작 주기를 동적으로 변경함으로써 프리 블록의 개수가 적은 상황에서 포그라운드 동작의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 시스템의 구조를 나타낸 도면이다.
도 6a 및 6b는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 개략적으로 나타내는 흐름도이다.
도 7은 제1 임계치에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 8은 제2 및 3 임계치에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 9 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 셀 어레이(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 셀 어레이(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)에는 복수의 메모리 셀들이 구현될 수 있다.
플래시 메모리는 페이지 단위로 프로그램 동작 및 리드 동작을 수행하고, 블록 단위로 이레이즈 동작을 수행하며, 하드디스크와는 달리 덮어쓰기 연산을 지원하지 않는 특성이 있다. 따라서, 상기 플래시 메모리는 페이지에 프로그램된 오리지널 데이터를 수정하기 위해서 수정된 데이터를 새로운 페이지에 프로그램하고 상기 오리지널 데이터의 페이지를 무효화한다.
가비지 컬렉션(Garbage Collection) 동작이란 데이터를 수정하는 과정에서 무효화 된 페이지들로 인해 플래시 메모리 공간이 낭비되는 것을 방지하기 위해 주기적으로 상기 무효화 된 페이지를 빈 페이지로 변환하는 동작을 말한다. 상기 가비지 컬렉션 동작은 빅팀 블록의 유효 페이지에 프로그램된 데이터를 타겟 블록의 빈 페이지들에 복사하는 과정으로 구성된다. 상기 가비지 컬렉션 동작에 따라 메모리 공간을 회수할 수 있는 반면 호스트(102) 요청에 응하여 수행되는 포그라운드 동작의 성능은 저하될 수 있다.
상기 메모리 공간 확보보다 상기 포그라운드 동작의 성능이 우선시되어야 하는 상황의 경우 가비지 컬렉션 동작의 수행 빈도를 낮춤으로써 상기 포그라운드 동작의 성능 저하를 방지할 수 있다. 호스트(102)로부터 특정 파일을 반복하여 업데이트하는 커맨드가 제공되는 워크로드의 경우 특정 메모리 블록에서 집중적으로 무효 페이지가 증가한다. 상기 워크로드에서는 빅팀 블록이 생성되는 속도가 느리기 때문에 메모리 공간이 부족한 상황에서 포그라운드 동작의 성능이 우선시되어야 하는 경우, 백그라운드 동작인 가비지 컬렉션 동작을 스킵함으로써 상기 포그라운드 동작의 성능을 향상시킬 수 있다.
종래기술에 따르면, 컨트롤러(130)는 프리 블록의 개수가 소정의 임계치 이하인 경우 빅팀 블록에 대해 무조건 가비지 컬렉션 동작을 수행하였다. 따라서 프리 블록 확보보다 포그라운드 동작의 성능 유지가 우선시되는 상황을 고려하지 못하는 문제가 발생한다.
본 발명의 일 실시예에 따른 컨트롤러(130)는 프리 블록의 개수가 부족한 상황에서도 루프 캐시에 캐싱된 시퀀셜 프로그램 커맨드의 스타트 LBA와 후속 시퀀셜 프로그램 커맨드의 스타트 LBA의 일치 여부에 기초하여 특정 메모리 블록에서 집중적으로 무효 페이지가 생성된다고 판단되는 경우 가비지 컬렉션 수행 빈도를 동적으로 변화시킴으로써 상기 포그라운드 성능을 유지할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다. 도 5는 도 1의 데이터 처리 시스템(100)에서 본 발명과 관련된 구성만을 간략히 도시하고 있다.
앞서 전술한 바와 같이, 메모리 시스템(110)은 메모리 장치(150) 및 컨트롤러(130)를 포함할 수 있다. 상기 컨트롤러(130)는 상기 호스트(102)로부터 제공된 사용자 데이터(Host Data)를 상기 메모리 장치(150)에 포함된 메모리 블록에 저장하고, 상기 메모리 장치(150)의 프로그램 동작을 제어할 수 있으며 메모리 공간 확보를 위해 가비지 컬렉션 동작을 수행할 수 있다.
도 5에 도시된 바와 같이 상기 컨트롤러(130)는 후보 LBA 감지부(502), 유효 페이지 측정부(504), 맵 업데이트부(506), 업데이트 블록 검출부(508), 워크로드 검출부(510), 루프 캐시(512), 어전트 감지부(514), 비교부(516) 및 가비지 컬렉션 수행부(518)를 더 포함할 수 있다.
후보 LBA 감지부(502)는 호스트(102)로부터 제공되는 프로그램 커맨드들에 기초하여 호스트 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드인지 판단할 수 있다. 상기 LBA 후보 감지부(502)는 상기 호스트 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드로 판단되면, 상기 워크로드의 스타트 LBA(Logical Block Address)를 후보 LBA(LBAcandid)로서 검출할 수 있다. 상기 LBA 후보 감지부(502)는 상기 검출된 LBA 후보(LBAcandid)를 저장한 이후 유효 페이지 측정부(504)로 트리거 신호(Signaltrig)를 제공할 수 있다.
유효 페이지 측정부(504)는 상기 제공된 트리거 신호(Signaltrig)에 따라 상기 메모리 장치(150)에 포함된 클로즈드 블록들의 유효 페이지 개수(VPCBefore)를 메모리 블록 별로 측정할 수 있다. 상기 클로즈드 블록은 유효 페이지의 개수가 0이 아닌 값을 가지며, 프로그램 동작이 수행되는 오픈 블록이 아닌 메모리 블록을 의미한다.
맵 업데이트부(506)는 상기 메모리 블록에 프로그램된 사용자 데이터(Host Data)의 어드레스 정보를 업데이트할 수 있다. 상기 맵 업데이트부(506)는 페이지에 프로그램된 오리지널 데이터가 수정되어 변경되는 어드레스를 주기적으로 업데이트할 수 있다. 상기 맵 업데이트부(506)는 상기 메모리 장치(150)에 포함된 모든 메모리 블록들에 대한 맵 업데이트 동작이 수행되면, 상기 유효 페이지 측정부(504)로 컴플리트 신호(Signalcomplete)를 제공할 수 있다.
유효 페이지 측정부(504)는 상기 제공된 컴플리트 신호(Signalcomplete)에 따라 맵 업데이트 동작이 수행된 이후, 상기 메모리 장치(150)에 포함된 상기 클로즈드 블록들의 유효 페이지 개수(VPCAfter)를 상기 메모리 블록 별로 측정할 수 있다. 상기 유효 페이지 측정부(504)는 상기 맵 업데이트 동작 수행 전후로 측정된 클로즈드 메모리 블록들 각각의 유효 페이지 개수에 대한 정보(infoVPC)(이하 유효 페이지 정보)를 업데이트 블록 검출부(508)로 제공할 수 있다.
업데이트 블록 검출부(508)는 상기 제공된 유효 페이지 정보(infoVPC)에 따라 유효 페이지 감소량(ΔVPC)을 메모리 블록 별로 계산할 수 있다. 상기 업데이트 블록 검출부(508)는 맵 업데이트 동작이 수행된 이후에 측정된 클로즈드 메모리 블록들의 유효 페이지 개수(VPCAfter)와 상기 맵 업데이트 동작이 수행되기 이전에 측정된 클로즈드 메모리 블록들의 유효 페이지 개수(VPCBefore)의 차이를 상기 유효 페이지 감소량(ΔVPC)으로서 계산할 수 있다.
상기 업데이트 블록 검출부(508)는 상기 메모리 블록 별로 계산된 유효 페이지 감소량(ΔVPC)에 기초하여 유효 페이지 감소량 총합(∑ΔVPC)을 구할 수 있다. 상기 업데이트 블록 검출부(508)는 메모리 블록 별로 계산된 복수의 유효 페이지 감소량(ΔVPC)들을 모두 합한 값을 상기 유효 페이지 감소량 총합(∑ΔVPC)으로서 구할 수 있다. 상기 업데이트 블록 검출부(508)는 상기 유효 페이지 감소량 총합 정보(info∑ΔVPC)를 워크로드 검출부(510)로 제공할 수 있다.
상기 업데이트 블록 검출부(508)는 상기 메모리 블록 별로 계산된 유효 페이지 감소량(ΔVPC)에 기초하여 상기 맵 업데이트 동작 전후로 유효 페이지 개수의 변화가 존재하는 클로즈드 메모리 블록을 상기 업데이트 블록으로서 검출할 수 있다. 상기 업데이트 블록 검출부(508)는 상기 계산된 유효 페이지 감소량(ΔVPC)이 0이 아닌 값을 갖는 클로즈드 메모리 블록들을 상기 업데이트 블록으로서 검출할 수 있다. 상기 업데이트 블록 검출부(508)는 상기 검출된 업데이트 블록들의 개수(ΔBLK)를 측정하여 업데이트 블록 카운트 정보(infoΔBLK)를 상기 워크로드 검출부(510)로 제공할 수 있다.
워크로드 검출부(510)는 상기 제공된 업데이트 블록 카운트 정보(infoΔBLK) 및 유효 페이지 감소량 총합(∑ΔVPC)에 따라 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율을 계산할 수 있다. 상기 워크로드 검출부(510)는 상기 업데이트 블록들의 개수(ΔBLK)를 상기 유효 페이지 감소량 총합(∑ΔVPC)으로 나눠줌으로써 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율을 구할 수 있다.
상기 워크로드 검출부(510)는 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율이 제1 임계치(TH1)미만일 경우 상기 LBA 후보 검출부(502)로 트리거 신호(Signaltrig)를 제공할 수 있다. 상기 워크로드 검출부(510)는 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율이 제1 임계치(TH1)이상일 경우, 상기 어전트 감지부(514)로 트리거 신호(Signaltrig)를 제공할 수 있다.
상기 후보 LBA 검출부(502)는 상기 제공된 트리거 신호(Signaltrig)에 따라 루프 캐시(512)에 상기 저장된 후보 LBA(LBAcandid)를 캐싱할 수 있다. 상기 후보 LBA 검출부(502)는 다양한 캐시 축출 정책에 따라 상기 루프 캐시(512)에 캐싱된 데이터를 축출할 수 있다. 본 발명의 일 실시예에 따른 루프 캐시(512)는 캐싱된 데이터의 체류시간 및 히트 카운트를 고려하여 상기 캐싱된 데이터 축출여부를 결정할 수 있다. 상기 후보 LBA 검출부(502)는 상기 후보 LBA(LBAcandid)를 상기 루프 캐시(512)에 캐싱하여, 캐싱된 후보 LBA에 대한 정보(infocache)를 비교부(516)로 제공하고, 어전트 감지부(514)로 트리거 신호(Signaltrig)를 제공할 수 있다.
어전트 감지부(514)는 상기 제공된 트리거 신호(Signaltrig)에 따라 빈 페이지의 개수가 소정의 임계치 이상인 프리 블록의 개수를 측정할 수 있다. 상기 어전트 감지부(514)는 상기 측정된 프리블록의 개수가 제2 임계치(TH2)미만이고, 제3 임계치(TH3)이상일 경우, 후속 워크로드가 시퀀셜 프로그램인지 판단할 수 있다. 상기 어전트 감지부(514)는 상기 후속 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드로 판단되면, 상기 후속 워크로드의 스타트 LBA를 대조 LBA(LBAcomp)로서 검출할 수 있다. 상기 어전트 감지부(514)는 상기 검출된 대조 LBA에 대한 정보(infocomp)를 비교부(516)로 제공할 수 있다. 상기 어전트 감지부(514)는 상기 측정된 프리블록의 개수가 제3 임계치(TH3)미만인 경우, 후술하는 바와 같이 가비지 컬렉션 수행부(518)로 트리거 신호(Signaltrig)를 제공할 수 있다.
비교부(516)는 상기 제공된 캐싱 LBA 후보 정보(infocache) 및 대조 LBA 정보(infocomp)에 따라 상기 캐싱된 LBA 후보와 상기 대조 LBA가 동일한지 판단할 수 있다. 상기 비교부(516)는 상기 캐싱된 LBA 후보와 상기 대조 LBA가 동일하지 아니한 경우 가비지 컬렉션 수행부(518)로 트리거 신호(Signaltrig)를 제공할 수 있다. 상기 비교부(516)는 상기 캐싱된 LBA 후보와 상기 대조 LBA가 동일한 경우, 어전트 감지부(514)로 트리거 신호(Signaltrig)를 제공할 수 있다. 상기 어전트 감지부(514)는 상기 트리거 신호(Signaltrig)에 따라 프리 블록의 개수가 제3 임계치(TH3)미만일 경우 가비지 컬렉션 수행부(518)로 트리거 신호(Signaltrig)를 제공할 수 있다.
가비지 컬렉션 수행부(518)는 상기 제공된 트리거 신호(Signaltrig)에 따라 빅팀 블록에 대해 가비지 컬렉션 동작을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 상기 가비지 컬렉션 수행부(518)는 유효 페이지 개수가 소정의 임계치 이하인 메모리 블록을 빅팀 블록으로서 검출할 수 있다. 상기 가비지 컬렉션 수행부(518)는 상기 빅팀 블록의 유효 페이지에 프로그램된 데이터를 타겟 블록의 빈 페이지에 복사할 수 있다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
단계 S602에서, 후보 LBA 감지부(502)는 호스트(102)로부터 제공되는 프로그램 커맨드들에 기초하여 호스트 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드인지 판단할 수 있다. 상기 후보 LBA 감지부(502)는 상기 호스트 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드가 아닌 것으로 판단되면(단계 S602에서 'N'), 호스트 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드인지 계속하여 판단할 수 있다.
단계 S604에서, 상기 후보 LBA 감지부(502)는 상기 호스트 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드로 판단되면(단계 S602에서 'Y'), 상기 워크로드의 스타트 LBA를 후보 LBA(LBAcandid)로서 검출할 수 있다. 상기 후보 LBA 감지부(502)는 상기 검출된 후보 LBA(LBAcandid)를 저장한 이후 유효 페이지 측정부(504)로 트리거 신호(Signaltrig)를 제공할 수 있다.
단계 S606에서, 유효 페이지 측정부(504)는 상기 단계 S604에서 제공된 트리거 신호(Signaltrig)에 따라 상기 메모리 장치(150)에 포함된 클로즈드 블록들의 유효 페이지 개수(VPCBefore)를 상기 메모리 블록 별로 측정할 수 있다. 상기 클로즈드 블록은 유효 페이지의 개수가 0이 아닌 값을 가지며, 프로그램 동작이 수행되는 오픈 블록이 아닌 메모리 블록을 의미한다.
단계 S608에서, 맵 업데이트부(506)는 상기 메모리 블록에 프로그램된 사용자 데이터(Host Data)의 어드레스 정보를 업데이트할 수 있다. 상기 맵 업데이트부(506)는 페이지에 프로그램된 오리지널 데이터가 수정되어 변경되는 어드레스를 주기적으로 업데이트할 수 있다. 상기 맵 업데이트부(506)는 상기 메모리 장치(150)에 포함된 모든 메모리 블록들에 대한 맵 업데이트 동작이 수행되면, 상기 유효 페이지 측정부(504)로 컴플리트 신호(Signalcomplete)를 제공할 수 있다.
단계 S610에서, 유효 페이지 측정부(504)는 상기 단계 S608에서 제공된 컴플리트 신호(Signalcomplete)에 따라 맵 업데이트 동작이 수행된 이후, 상기 메모리 장치(150)에 포함된 상기 클로즈드 블록들의 유효 페이지 개수(VPCAfter)를 상기 메모리 블록 별로 측정할 수 있다. 상기 유효 페이지 측정부(504)는 유효 페이지 정보(infoVPC)를 업데이트 블록 검출부(508)로 제공할 수 있다.
단계 S612에서, 업데이트 블록 검출부(508)는 상기 단계 S610에서 제공된 유효 페이지 정보(infoVPC)에 따라 유효 페이지 감소량(ΔVPC)을 메모리 블록 별로 계산할 수 있다. 상기 업데이트 블록 검출부(508)는 맵 업데이트 동작이 수행된 이후에 측정된 클로즈드 블록들의 유효 페이지 개수(VPCAfter)와 상기 맵 업데이트 동작이 수행되기 이전에 측정된 클로즈드 블록들의 유효 페이지 개수(VPCBefore)의 차이를 상기 유효 페이지 감소량(ΔVPC)으로서 계산할 수 있다.
단계 S614에서, 업데이트 블록 검출부(508)는 상기 단계 S612에서 메모리 블록 별로 계산된 유효 페이지 감소량(ΔVPC)에 기초하여 유효 페이지 감소량 총합(∑ΔVPC)을 구할 수 있다. 상기 업데이트 블록 검출부(508)는 메모리 블록 별로 계산된 복수의 유효 페이지 감소량(ΔVPC)들을 모두 합한 값을 상기 유효 페이지 감소량 총합(∑ΔVPC)으로서 구할 수 있다. 상기 업데이트 블록 검출부(508)는 상기 유효 페이지 감소량 총합 정보(info∑ ΔVPC)를 워크로드 검출부(510)로 제공할 수 있다.
단계 S616에서, 업데이트 블록 검출부(508)는 상기 단계 S612에서 메모리 블록 별로 계산된 유효 페이지 감소량(ΔVPC)에 기초하여 상기 맵 업데이트 동작 전후로 유효 페이지 개수의 변화가 존재하는 클로즈드 메모리 블록을 상기 업데이트 블록으로서 검출할 수 있다. 상기 업데이트 블록 검출부(508)는 상기 계산된 유효 페이지 감소량(ΔVPC)이 0이 아닌 값을 갖는 클로즈드 메모리 블록들을 상기 업데이트 블록으로서 검출할 수 있다. 상기 업데이트 블록 검출부(508)는 상기 검출된 업데이트 블록들의 개수(ΔBLK)를 측정하여 업데이트 블록 카운트 정보(infoΔBLK)를 상기 워크로드 검출부(510)로 제공할 수 있다.
단계 S618에서, 워크로드 검출부(510)는 상기 단계 S614에서 제공된 유효 페이지 감소량 총합 정보(info∑ ΔVPC) 및 상기 단계 S616에서 제공된 업데이트 블록 카운트 정보(infoΔBLK)에 따라 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율을 계산할 수 있다. 상기 워크로드 검출부(510)는 상기 업데이트 블록들의 개수(ΔBLK)를 상기 유효 페이지 감소량 총합(∑ΔVPC)으로 나눠줌으로써 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율을 구할 수 있다.
단계 S620에서, 상기 워크로드 검출부(510)는 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율이 제1 임계치(TH1)미만일 경우(단계 S620에서 'Y') 상기 후보 LBA 검출부(502)로 트리거 신호(Signaltrig)를 제공할 수 있다. 상기 워크로드 검출부(510)는 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율이 제1 임계치(TH1)이상일 경우(단계 S620에서 'N'), 단계 S624로 갈 수 있다.
단계 S622에서, 상기 단계 S620에서 제공된 트리거 신호(Signaltrig)에 따라 루프 캐시(512)에 상기 저장된 후보 LBA(LBAcandid)를 캐싱할 수 있다. 상기 후보 LBA 검출부(502)는 다양한 캐시 축출 정책에 따라 상기 루프 캐시(512)에 캐싱된 데이터를 축출할 수 있다. 본 발명의 일 실시예에 따른 루프 캐시(512)는 캐싱된 데이터의 체류시간 및 히트 카운트를 고려하여 상기 캐싱된 데이터 축출여부를 결정할 수 있다. 상기 후보 LBA 검출부(502)는 상기 후보 LBA(LBAcandid)를 상기 루프 캐시(512)에 캐싱하여, 캐싱된 후보 LBA에 대한 정보(infocache)를 비교부(516)로 제공하고, 어전트 감지부(514)로 트리거 신호(Signaltrig)를 제공할 수 있다.
도 7은 제1 임계치에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 7의 case 1에서, 업데이트 블록들의 개수(ΔBLK) 및 유효 페이지 감소량 총합(∑ΔVPC)이 각각 10 및 200이고, 제1 임계치(TH1)가 0.2인 경우 워크로드 검출부(508)는 상기 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율이 0.05로서 제1 임계치(TH1)보다 작으므로, 특정 블록에서 집중적으로 무효 페이지가 생성되는 워크로드로 판단하여 루프 캐시(512)에 상기 저장된 후보 LBA(LBAcandid)를 캐싱할 수 있다.
도 7의 case 2에서, 업데이트 블록들의 개수(ΔBLK) 및 유효 페이지 감소량 총합(∑ΔVPC)이 각각 50 및 200이고, 제1 임계치(TH1)가 0.2인 경우 워크로드 검출부(508)는 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율이 0.25로서 제1 임계치(TH1)보다 크기 때문에 특정 블록에서 집중적으로 무효 페이지가 생성되는 워크로드가 아닌 것으로 판단하여 상기 루프 캐시(512)에 후보 LBA(LBAcandid)를 캐싱하지 아니할 수 있다.
상기 case 1 및 2를 비교하면, 유효 페이지 감소량 총합(∑ΔVPC)은 동일하지만, 업데이트 블록들의 개수(ΔBLK)에 따라 가비지 컬렉션 동작 수행여부가 결정된다. 본 발명에 일 실시예에 따른 워크로드 검출부(508)는 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율이 충분히 작을 경우, 즉 제1 임계치(TH1)보다 작을 경우, 상기 업데이트 블록에서 집중적으로 무효 페이지가 생성되는 워크로드로 판단하여 루프 캐시(512)에 후보 LBA(LBAcandid)를 캐싱하고, 후술하는 바와 같이 후속 워크로드가 후보 LBA(LBAcandid)로 시작되는 시퀀셜 워크로드인 경우 가비지 컬렉션 동작을 스킵함으로써 프리 블록이 부족한 상황에서 포그라운드 성능을 유지할 수 있다.
다시 도 6으로 돌아와. 단계 S624에서, 어전트 감지부(514)는 상기 단계 S620 및 단계 S622에서 제공된 트리거 신호(Signaltrig)에 따라 빈 페이지의 개수가 소정의 임계치 이상인 프리 블록의 개수를 측정하여 제2 임계치(TH2)와 비교할 수 있다. 상기 어전트 감지부(514)는 상기 측정된 프리 블록의 개수가 제2 임계치(TH2)이상일 경우 단계 S602으로 돌아갈 수 있다.
단계 S626에서, 어전트 감지부(514)는 상기 단계 S624에서 측정된 프리 블록의 개수와 제3 임계치(TH3)의 크기를 비교할 수 있다. 상기 어전트 감지부(514)는 상기 프리 블록의 개수가 제2 임계치(TH2)미만이고(단계 S624에서 'Y'), 제3 임계치(TH3)이상일 경우(단계 S626에서 'N'), 후속 워크로드가 시퀀셜 프로그램인지 판단할 수 있다. 상기 어전트 감지부(514)는 상기 프리 블록의 개수가 제3 임계치(TH3)미만일 경우(단계 S626에서 'Y'), 가비지 컬렉션 수행부(518)로 트리거 신호(Signaltrig)를 제공할 수 있다.
도 8은 제2 및 3 임계치에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
앞서 설명된 바와 같이 본 발명의 일 실시예에 따르면, 프리 블록은 유효 페이지 개수가 소정의 임계치 이상인 블록으로서, 예를 들어 어떤 메모리 블록에 포함된 유효 페이지 개수가 100개 이상인 경우 상기 메모리 블록은 프리 블록일 수 있다. 도 8의 case 1에서, 메모리 장치(150)에 포함된 프리블록(701 내지 750)의 개수는 50개이며, 제2 임계치(TH2)는 100이고 제3 임계치(TH3)는 20인 경우, 어전트 감지부(514)는 상기 프리 블록(701 내지 750)의 개수가 제2 임계치(TH2) 미만이고 제3 임계치(TH3) 이상이므로, 후술 하는 바와 같이 후속 워크로드가 시퀀셜 프로그램이고, LBA 후보와 상기 대조 LBA가 동일한 경우 가비지 컬렉션 동작을 스킵할 수 있다.
도 8의 case 2에서, 메모리 장치(150)에 포함된 프리블록(751 내지 760)의 개수는 10개이며, 제2 임계치(TH2)는 100이고 제3 임계치(TH3)는 20인 경우, 상기 어전트 감지부(514)는 상기 프리 블록(751 내지 760)의 개수가 제3 임계치 미만(TH3)이므로, 가비지 컬렉션 수행부(512)로 트리거 신호(Signaltrig)를 제공하여 가비지 컬렉션 동작을 수행할 수 있다.
본 발명의 일 실시예에 따르면, 어전트 감지부(514)는 프리블록의 개수가 제2 임계치 미만(TH2)인 경우에도 무조건 가비지 컬렉션 동작을 수행하지 아니하고, 전술한 바와 같이 유효 페이지 감소량 총합(∑ΔVPC)과 업데이트 블록들의 개수(ΔBLK)의 비율에 따라 상기 업데이트 블록에서 집중적으로 무효 페이지가 생성되는 워크로드로 판단되면 메모리 공간이 부족한 상황에서 포그라운드 성능이 우선시되어야 하는 경우 가비지 컬렉션 동작을 스킵함으로써 상기 포그라운드 성능을 향상시킬 수 있다. 다만 상기 프로블록의 개수가 제3 임계치(TH3) 미만인 경우에는 메모리 공간 확보를 가장 우선시하여 무조건 가비지 컬렉션 동작을 수행함으로써 빈 공간을 확보할 수 있다.
다시 도 6으로 돌아와, 단계 S628에서, 상기 어전트 감지부(514)는 후속 워크로드가 시퀀셜 프로그램인지 판단할 수 있다. 상기 후속 워크로드가 시퀀셜 프로그램 동작이 수행되는 워크로드로 판단되면(단계 S628에서 'Y'), 상기 후속 워크로드의 스타트 LBA를 대조 LBA(LBAcomp)로서 검출할 수 있다. 상기 어전트 감지부(514)는 상기 검출된 대조 LBA에 대한 정보(infocomp)를 비교부(516)로 제공할 수 있다.
단계 S630에서, 비교부(516)는 상기 단계 S622에서 제공된 캐싱 LBA 후보 정보(infocache) 및 단계 S628에서 제공된 대조 LBA 정보(infocomp)에 따라 상기 캐싱된 LBA 후보와 상기 대조 LBA가 동일한지 판단할 수 있다. 상기 비교부(516)는 상기 캐싱된 LBA 후보와 상기 대조 LBA가 동일하지 아니한 경우(단계 S630에서 'N') 가비지 컬렉션 수행부(518)로 트리거 신호(Signaltrig)를 제공할 수 있다. 상기 비교부(516)는 상기 캐싱된 LBA 후보와 상기 대조 LBA가 동일한 경우(단계 S630에서 'Y'), 단계 S626으로 돌아가 프리 블록의 개수가 제3 임계치(TH3)미만일 경우 가비지 컬렉션 수행부(518)로 트리거 신호(Signaltrig)를 제공할 수 있다.
단계 S632에서, 가비지 컬렉션 수행부(518)는 상기 단계 S626 및 단계 S630에서 제공된 트리거 신호(Signaltrig)에 따라 빅팀 블록에 대해 가비지 컬렉션 동작을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 상기 가비지 컬렉션 수행부(518)는 유효 페이지 개수가 소정의 임계치 이하인 메모리 블록을 빅팀 블록으로서 검출할 수 있다. 상기 가비지 컬렉션 수행부(518)는 상기 빅팀 블록의 유효 페이지에 프로그램된 데이터를 타겟 블록의 빈 페이지에 복사할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은 프리 블록의 개수가 제1 임계치(TH1)미만일 경우 무조건 가비지 컬렉션 동작을 수행하지 아니하고, 루프 캐시에 캐싱된 시퀀셜 프로그램 커맨드의 시작 LBA와 후속 시퀀셜 프로그램 커맨드의 시작 LBA의 일치 여부에 기초 상기 가비지 컬렉션 동작의 수행 빈도를 동적으로 변경할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은 상기 루프 캐시에 캐싱된 시퀀셜 프로그램 커맨드의 시작 LBA와 후속 시퀀셜 프로그램 커맨드의 시작 LBA의 일치하는 경우 특정 메모리 블록에서 집중적으로 무효 페이지가 생성되는 워크로드로 판단하여 메모리 공간이 부족한 상황에서 포그라운드 동작의 성능이 우선시되어야 하는 경우 가비지 컬렉션 동작을 스킵함으로써, 포그라운드 성능을 향상시킬 수 있다.
그러면 이하에서는, 도 9 내지 도 17을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 8에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 9를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 10을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 10에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 11을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 12를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 13 내지 도 16을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 10 내지 도 12에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 9에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 17을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트
130 : 컨트롤러
150 : 메모리 장치

Claims (20)

  1. 메모리 장치;
    시퀀셜 워크로드의 스타트 LBA를 후보 LBA로서 검출하고, 상기 메모리 장치 클로즈드 블록들의 유효 페이지 감소량 총합과 상기 클로즈드 블록들 중 유효 페이지 개수의 변화가 존재하는 클로즈드 블록인 업데이트 블록 개수에 의해 결정되는 비율이 제1 임계치 미만인 경우, 상기 후보 LBA를 루프 캐시에 캐싱하는 후보 LBA 검출부; 및
    상기 메모리 장치에 포함된 프리 블록의 개수가 제2 임계치 미만이고 제3 임계치 이상이며, 후속 시퀀셜 워크로드의 스타트 LBA와 상기 캐싱된 후속 LBA가 동일하지 아니할 경우 빅팀 블록에 대해 가비지 컬렉션 동작을 수행하는 가비지 컬렉션 수행부
    를 포함하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    맵 업데이트 동작 전후로 상기 메모리 장치에 포함된 클로즈드 블록들의 유효 페이지 개수를 메모리 블록 별로 측정하는 유효 페이지 측정부
    를 더 포함하는 메모리 시스템
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 유효 페이지 감소량 총합은
    메모리 블록 별로 계산된 유효 페이지 감소량들을 모두 합한 값인
    메모리 시스템
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 유효 페이지 감소량은
    맵 업데이트 동작 이후에 측정된 상기 클로즈드 블록들의 유효 페이지 개수와 맵 업데이트 동작 이전에 측정된 상기 클로즈드 블록들의 유효 페이지 개수의 차이인
    메모리 시스템
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가비지 컬렉션 수행부는
    상기 프리 블록의 개수가 제3 임계치 미만일 경우 빅팀 블록에 대해 가비지 컬렉션 동작을 수행하는
    메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 비율은
    상기 업데이트 블록 개수를 상기 유효 페이지 감소량 총합으로 나눈 값인
    메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서
    상기 클로즈드 블록은
    유효 페이지 개수가 0이 아닌 값을 갖고, 프로그램 동작이 수행중인 오픈 블록이 아닌 메모리 블록인
    메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서
    상기 프리 블록은
    빈 페이지의 개수가 소정의 임계치 이상인 블록인
    메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서
    상기 가비지 컬렉션 수행부는
    상기 빅팀 블록의 유효 데이터를 타겟 블록의 빈 페이지에 복사함으로써 상기 가비지 컬렉션 동작을 수행하는
    메모리 시스템.
  11. 시퀀셜 워크로드의 스타트 LBA를 후보 LBA로서 검출하고, 메모리 장치 내 클로즈드 블록들의 유효 페이지 감소량 총합과 상기 클로즈드 블록들 중 유효 페이지 개수의 변화가 존재하는 클로즈드 블록인 업데이트 블록 개수에 의해 결정되는 비율이 제1 임계치 미만인 경우, 상기 후보 LBA를 루프 캐시에 캐싱하는 후보 LBA 검출단계; 및
    메모리 장치에 포함된 프리 블록의 개수가 제2 임계치 미만이고 제3 임계치 이상이며, 후속 시퀀셜 워크로드의 스타트 LBA와 상기 캐싱된 후속 LBA가 동일하지 아니할 경우 빅팀 블록에 대해 가비지 컬렉션 동작을 수행하는 가비지 컬렉션 수행단계
    를 포함하는 메모리 시스템의 동작방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서
    맵 업데이트 동작 전후로 상기 메모리 장치에 포함된 클로즈드 블록들의 유효 페이지 개수를 메모리 블록 별로 측정하는 유효 페이지 측정단계
    를 더 포함하는 메모리 시스템의 동작방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서
    상기 유효 페이지 감소량 총합은
    메모리 블록 별로 계산된 유효 페이지 감소량들을 모두 합한 값인
    메모리 시스템의 동작방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서
    상기 유효 페이지 감소량은
    맵 업데이트 동작 이후에 측정된 상기 클로즈드 블록들의 유효 페이지 개수와 맵 업데이트 동작 이전에 측정된 상기 클로즈드 블록들의 유효 페이지 개수의 차이인
    메모리 시스템의 동작방법.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서
    상기 가비지 컬렉션 수행부는
    상기 프리 블록의 개수가 제3 임계치 미만일 경우 빅팀 블록에 대해 가비지 컬렉션 동작을 수행하는
    메모리 시스템의 동작방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서
    상기 비율은
    상기 업데이트 블록 개수를 상기 유효 페이지 감소량 총합으로 나눈 값인
    메모리 시스템의 동작방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서
    상기 클로즈드 블록은
    유효 페이지 개수가 0이 아닌 값을 갖고, 프로그램 동작이 수행중인 오픈 블록이 아닌 메모리 블록인
    메모리 시스템의 동작방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서
    상기 프리 블록은
    빈 페이지의 개수가 소정의 임계치 이상인 블록인
    메모리 시스템의 동작방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서
    상기 가비지 컬렉션 수행부는
    상기 빅팀 블록의 유효 데이터를 타겟 블록의 빈 페이지에 복사함으로써 상기 가비지 컬렉션 동작을 수행하는
    메모리 시스템의 동작방법.
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