KR102620731B1 - 메모리 시스템 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 메모리 장치; 필요 프리블록들을 생성하기 위해 가비지 컬렉션을 수행해야 하는 빅팀 블록들을 검출하는 프리 블록 관리동작; 상기 검출된 빅팀 블록들에 대한 예상 가비지 컬렉션 시간을 계산하는 가비지 컬렉션 동작시간 관리동작; 및 상기 예상 가비지 컬렉션 시간에 기초하여 가비지 컬렉션 동작 주기를 동적으로 변경하고, 특정 시간 동안 상기 가비지 컬렉션 동작 주기가 도래할 때마다 가비지 컬렉션 동작을 수행하는 가비지컬렉션 동작주기 관리동작을 수행하는 컨트롤러를 포함하되, 상기 컨트롤러는 업데이트 주기가 도래할 때마다 상기 프리 블록 관리동작, 가비지 컬렉션 동작시간 관리동작 및 가비지컬렉션 동작주기 관리동작을 반복적으로 수행하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 효율적으로 가비지 컬렉션 동작을 수행하기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 가비지 컬렉션 수행 시간을 예측한 결과에 따라 가비지 컬렉션 트리거 주기를 동적으로 변경할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 메모리 장치; 필요 프리블록들을 생성하기 위해 가비지 컬렉션을 수행해야 하는 빅팀 블록들을 검출하는 프리 블록 관리동작; 상기 검출된 빅팀 블록들에 대한 예상 가비지 컬렉션 시간을 계산하는 가비지 컬렉션 동작시간 관리동작; 및 상기 예상 가비지 컬렉션 시간에 기초하여 가비지 컬렉션 동작 주기를 동적으로 변경하고, 특정 시간 동안 상기 가비지 컬렉션 동작 주기가 도래할 때마다 가비지 컬렉션 동작을 수행하는 가비지컬렉션 동작주기 관리동작을 수행하는 컨트롤러를 포함하되, 상기 컨트롤러는 업데이트 주기가 도래할 때마다 상기 프리 블록 관리동작, 가비지 컬렉션 동작시간 관리동작 및 가비지컬렉션 동작주기 관리동작을 반복적으로 수행하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 필요 프리블록들을 생성하기 위해 가비지 컬렉션을 수행해야 하는 빅팀 블록들을 검출하는 프리 블록 관리단계; 상기 검출된 빅팀 블록들에 대한 예상 가비지 컬렉션 시간을 계산하는 가비지 컬렉션 동작시간 관리단계; 및 상기 예상 가비지 컬렉션 시간에 기초하여 가비지 컬렉션 동작 주기를 동적으로 변경하고, 특정 시간 동안 상기 가비지 컬렉션 동작 주기가 도래할 때마다 가비지 컬렉션 동작을 수행하는 가비지컬렉션 동작주기 관리단계를 포함하되, 업데이트 주기가 도래할 때마다 상기 프리 블록 관리단계, 가비지 컬렉션 동작시간 관리단계 및 가비지컬렉션 동작주기 관리단계를 반복하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 가비지 컬렉션 동작 주기를 동적으로 변경함에 따라 백그라운드 동작에 따른 포그라운드 동작의 성능 저하를 최소화할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 3은 가비지 컬렉션의 기본 동작을 설명하기 위한 도면이다.
도 4는 종래 기술에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
도 6은 가비지 컬렉션 동작 주기를 변경하는 동작의 세부 단계를 나타낸 도면이다.
도 7은 가비지 컬렉션 예측 시간을 계산하는 동작의 세부 단계를 나타낸 도면이다.
도 8은 유효 페이지 분포에 따라 분류된 복수의 케이스들을 도시한 도면이다.
도 9는 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 대해 유효 페이지를 리드하는 방법을 달리하는 동작을 설명하기 위한 도면이다.
도 10은 가비지 컬렉션 수행 시간 및 평균 가비지 컬렉션 수행 시간을 기록한 테이블을 도시한 도면이다.
도 11은 빅팀 블록의 가비지 컬렉션 예측 시간을 구하는 구체적인 방법을 도시한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다.
도 13은 가비지컬렉션 수행시간 관리부(1206)의 세부 구성을 나타내는 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 17 내지 도 25는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 14 내지 도 16에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134) 및 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다. 상기 프로세서(134)는 도 12를 참조하여 후술하는 바와 같이 프리블록 관리부(1202), 빅팀 관리부(1204), 가비지 컬렉션 수행시간 관리부(1206), 가비지컬렉션 동작주기 관리부(1208) 및 가비지컬렉션 수행부(1210)를 포함할 수 있다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다. 상기 프로세서(134)의 세부 구성에 대해서는 도 12 내지 도 13에서 보다 구체적으로 설명한다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 2는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 두 번째 메모리 다이(DIE1)을 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY0, WAY1)들에 각각 대응하는 다수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 두 번째 메모리 다이(DIE1)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY2, WAY3)들에 각각 대응하는 다수의 플래인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 2에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는, 다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
도 3은 가비지 컬렉션의 기본 동작을 설명하기 위한 도면이다.
플래시 메모리는 페이지 단위로 프로그램 동작 및 리드 동작을 수행하고, 블록 단위로 이레이즈 동작을 수행하며, 하드디스크와는 달리 덮어쓰기 연산을 지원하지 않는 특성이 있다. 따라서, 상기 플래시 메모리는 페이지에 프로그램된 오리지널 데이터를 수정하기 위해서 수정된 데이터를 새로운 페이지에 프로그램하고 상기 오리지널 데이터의 페이지를 무효화한다.
가비지 컬렉션(Garbage Collection) 동작이란 데이터를 수정하는 과정에서 무효화 된 페이지들로 인해 플래시 메모리 공간이 낭비되는 것을 방지하기 위해 주기적으로 상기 무효화 된 페이지를 빈 페이지로 변환하는 동작을 말한다. 상기 가비지 컬렉션 동작은 빅팀 블록(302)의 유효 페이지(312)에 프로그램된 유효 데이터를 리드하는 유효 데이터 리드 동작, 상기 유효 데이터를 타겟 블록(304)의 빈 페이지(314)에 프로그램하는 유효 데이터 프로그램 동작 및 상기 유효 데이터에 대한 맵 정보를 업데이트하는 맵 업데이트 동작으로 구성된다. 비록, 상기 빅팀 블록(302) 및 타겟 블록(304)는 개별 블록으로 도시되었지만 복수의 블록들로 구성된 슈퍼 블록일 수도 있다.
도 4는 종래 기술에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
설명의 편의를 위해 특정 시간(T_F) 동안 메모리 장치(150)가 필요로 하는 프리 블록의 개수를 필요 프리블록(NUM_FREEBLK)이라고 정의하고, 상기 특정 시간(T_F)동안 가비지 컬렉션 동작에 의해 생성되는 프리 블록의 개수를 생성 프리블록(GEN_FREEBLK)이라고 정의한다.
컨트롤러(130)는 제1 내지 5 가비지 컬렉션 트리거 시점이(TRIG_P 내지 5TRIG_P) 도래할 때마다, 상수 값을 갖는 가비지 컬렉션 동작 시간(T_GC) 동안 가비지 컬렉션 동작을 수행하도록 상기 메모리 장치(150)를 제어한다. 종래 기술에 따르면, 가비지 컬렉션 주기가 동적으로 변화하지 아니하고 상수 값으로 계속 유지되었다. 상기 가비지 컬렉션 동작 주기는 상기 즉 상기 제1 내지 5 가비지 컬렉션 트리거 시점 중 임의의 인접한 두 개의 트리거 시점간의 간격, 예를 들어 상기 제1 가비지 컬렉션 트리거 시점 및 상기 제2 가비지 컬렉션 트리거 시점 간의 간격을 의미한다. 따라서, 상기 필요 프리블록(NUM_FREEBLK)과 상기 생성 프리블록(GEN_FREEBLK)의 대소 관계에 따라 메모리 공간을 확보하지 못하는 문제 또는 포그라운드 동작의 성능이 불필요하게 저하되는 문제가 발생한다.
예를 들어, 상기 필요 프리블록(NUM_FREEBLK)이 상기 생성 프리블록(GEN_FREEBLK)보다 큰 경우, 상기 메모리 장치(150)는 상기 특정 시간(T_F) 동안 수행되는 5번의 가비지 컬렉션 동작에 의해 상기 메모리 장치(150)가 필요로 하는 프리 블록의 개수만큼의 프리블록들을 생성하지 못한다. 따라서, 상기 메모리 장치(150)는 상기 특정 시간(T_F) 동안 가비지 컬렉션 동작을 수행함에 따라 필요한 만큼의 프리 블록들을 생성하지 못하므로 메모리 공간을 확보하지 못하는 문제가 발생한다. 반대로, 상기 필요 프리블록(NUM_FREEBLK)이 상기 생성 프리블록(GEN_FREEBLK)보다 작은 경우, 상기 메모리 장치(150)는 상기 특정 시간(T_F) 동안 수행되는 5번의 가비지 컬렉션 동작에 의해 상기 메모리 장치(150)가 필요로 하는 프리 블록의 개수 이상의 프리 블록들을 생성한다. 따라서 상기 메모리 장치(150)는 필요 이상으로 가비지 컬렉션 동작을 빈번히 수행하게 되며, 상기 메모리 장치(150)가 상기 가비지 컬렉션 동작과 같은 백그라운드 동작을 빈번히 수행하게 되면 포그라운드 동작의 성능이 저하되는 문제가 발생한다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 상기 필요 프리블록(NUM_FREEBLK) 만큼의 프리 블록들을 생성하기 위해 가비지 컬렉션 동작을 수행해야 하는 빅팀 블록들(NUM_VICTIM)을 검출할 수 있다. 상기 컨트롤러(130)는 상기 검출된 빅팀 블록들에 대해 가비지 컬렉션 동작을 수행할 경우 소요되는 시간을 예측할 수 있다. 상기 컨트롤러(130)는 상기 예측된 시간에 기초하여 상기 특정 시간(T_F) 동안 가비지 컬렉션 동작을 수행해야 하는 횟수를 결정하고, 상기 특정 시간(T_F) 동안 균등한 간격으로 가비지 컬렉션 동작을 수행하도록 가비지 컬렉션 동작 주기를 동적으로 변경할 수 있다. 상기 컨트롤러(130)는 상기 변경된 가비지 컬렉션 동작 주기에 따라 메모리 장치(150)가 가비지 컬렉션 동작을 수행하도록 제어함으로써 포그라운드 동작의 성능 저하를 최소화하는 동시에 메모리 공간을 확보할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
단계 S502에서, 컨트롤러(130)는 초기 가비지 컬렉션 주기(INI_TRIG_P)에 따라 메모리 장치(150)가 가비지 컬렉션 동작을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 상기 초기 가비지 컬렉션 주기(INI_TRIG_P)가 도래할 때마다 상기 메모리 장치(150)가 상수 값을 갖는 가비지 컬렉션 동작 시간(T_GC) 동안 빅팀 블록들에 대해 가비지 컬렉션 동작을 수행하도록 제어할 수 있다.
단계 S504에서 컨트롤러(130)는 주기적으로 가비지 컬렉션 동작 주기를 변경하여 상기 메모리 장치(150)의 가비지 컬렉션 동작을 제어할 수 있다. 본 발명의 일 실시예에 따르면, 상기 컨트롤러(130)는 업데이트 주기(T_UPDATE)가 도래할 때마다 가비지 컬렉션 동작 주기를 변경하는 동작(단계 S506)을 수행하고, 상기 변경된 가비지 컬렉션 주기(AD_TRIG_P)에 따라 가비지 컬렉션 동작(단계 S508)을 반복적으로 수행하도록 상기 메모리 장치(150)를 제어할 수 있다.
도 6은 가비지 컬렉션 동작 주기를 변경하는 동작의 세부 단계를 나타낸 도면이다.
단계 S602에서, 컨트롤러(130)는 필요 프리블록(NUM_FREEBLK)을 구할 수 있다. 앞서 도 4에서 정의한 바와 같이, 상기 필요블록(NUM_FREEBLK)는 특정 시간(T_F) 동안 메모리 장치(150)가 필요로 하는 프리 블록의 개수이다. 컨트롤러(130)는 프로그램 커맨드의 사이즈 및 상기 메모리 장치(150)에 존재하는 프리 블록의 개수에 기초하여 상기 필요 프리블록(NUM_FREEBLK)을 구할 수 있다. 예를 들어, 상기 프로그램 커맨드의 사이즈가 크고, 상기 메모리 장치(150)에 존재하는 프리 블록의 개수가 적다면 상기 필요 프리블록(NUM_FREEBLK)은 증가할 수 있다. 반대로 상기 프로그램 커맨드의 사이즈가 작고, 상기 메모리 장치(150)에 존재하는 프리 블록의 개수가 많다면 상기 필요 프리블록(NUM_FREEBLK)은 감소할 수 있다.
단계 S604에서, 컨트롤러(130)는 단계 S602에서 구한 필요 프리블록(NUM_FREEBLK) 만큼의 프리 블록들을 생성하기 위해 가비지 컬렉션 동작을 수행해야 하는 빅팀 블록들(NUM_VICTIM)을 검출할 수 있다. 본 발명의 일 실시예에 따르면, 상기 컨트롤러(130)는 특정 시간(T_F)동안 가비지 컬렉션 동작을 수행할 경우 생성되는 프리 블록의 개수가 상기 필요 프리블록(NUM_FREEBLK)과 같아지기 위해 필요한 만큼의 빅팀 블록들을 검출할 수 있다.
단계 S606에서, 컨트롤러(130)는 단계 S604에서 검출된 빅팀 블록들에 대해 가비지 컬렉션 동작을 수행할 경우 소요될 것으로 예측되는 시간(이하 가비지 컬렉션 예측 시간)(TIME_GC_EST)을 구할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 유효 페이지의 분포에 따라 메모리 블록들을 복수의 케이스들로 분류하고, 메모리 장치(150)가 상기 분류된 케이스들에 대응하는 메모리 블록들에 대해 가비지 컬렉션 동작을 수행하도록 제어할 수 있다. 상기 컨트롤러(130)는 상기 케이스들 별로 가비지 컬렉션 동작을 수행할 경우 소요되는 시간을 각각 측정하고, 상기 측정된 결과에 기초하여 상기 가비지 컬렉션 예측 시간(TIME_GC_EST)을 계산할 수 있다.
도 7은 가비지 컬렉션 예측 시간을 계산하는 동작의 세부 단계를 나타낸 도면이다.
단계 S702에서, 컨트롤러(130)는 유효 페이지 분포에 따라 메모리 블록들을 복수의 케이스들로 분류할 수 있다. 본 발명의 일 실시예에 따르면 컨트롤러(130)는 유효 페이지 분포에 따라 슈퍼 블록들을 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)로 분류할 수 있다. 상기 슈퍼 블록은 제1 내지 4 플래인(PLANE1 내지 PLANE4) 각각에 포함된 제1 내지 4 메모리 블록들(BLK1 내지 BLK4)로 구성될 수 있으며 상기 제1 내지 4 플래인(PLANE1 내지 PLANE4)은 모두 동일한 다이(DIE)에 포함될 수 있다.
도 8은 유효 페이지 분포에 따라 분류된 복수의 케이스들을 도시한 도면이다.
설명의 편의를 위해 컨트롤러(130)가 한번에 리드할 수 있는 페이지의 개수는 4개인 경우로 설명한다. 상기 컨트롤러(130)는 앞서 도 2를 참조하여 설명된 슈퍼 블록에 저장된 데이터를 리드하는 경우에 있어서, 서로 다른 메모리 블록들에 포함된 페이지들 중 동일 인덱스를 갖는 페이지들에 저장된 데이터를 동시에 리드하도록 메모리 장치(150)를 제어할 수 있다. 상기 슈퍼 블록에 포함된 복수의 페이지들 중 서로 다른 플레인들에 포함되며 동일한 행을 공유하는 페이지들은 상기 동일 인덱스를 가질 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 도 8에 도시된 제1 슈퍼 블록(802)과 같이 4개의 유효 데이터가 하나의 인덱스, 예를 들어 제1 인덱스(INDEX 1) 상에 위치하는 제1 슈퍼 블록(802)을 제1 케이스(VPC_CASE1)로 분류할 수 있다. 컨트롤러(130)는 한번의 리드 동작을 통해 상기 제1 슈퍼 블록(802)의 상기 제1 인덱스(INDEX 1) 상에 위치하는 4개의 유효 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
또한, 컨트롤러(130)는 4개의 유효 데이터가 두 개의 인덱스들, 예를 들어 제1 및 2 인덱스(INDEX 1 및 INDEX 2) 상에 위치하는 제2 슈퍼 블록(804)을 제2 케이스(VPC_CASE2)로 분류할 수 있다. 컨트롤러(130)는 두 번의 리드 동작을 통해 상기 제2 슈퍼 블록(804)의 상기 제1 및 2 인덱스(Index1 및 Index2) 상에 위치하는 4개의 유효 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
또한, 컨트롤러(130)는 4개의 유효 데이터가 세 개의 인덱스들, 예를 들어 제1 내지 3 인덱스(INDEX 1 내지 INDEX 3) 상에 위치하는 제3 슈퍼 블록(806)을 제3 케이스(VPC_CASE3)로 분류할 수 있다. 컨트롤러(130)는 세 번의 리드 동작을 통해 상기 제3 슈퍼 블록(806)의 상기 제1 내지 3 인덱스(INDEX 1 내지 INDEX 3) 상에 위치하는 4개의 유효 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
또한, 컨트롤러(130)는 4개의 유효 데이터가 네 개의 인덱스들, 예를 들어 제1 내지 4 인덱스(INDEX 1 내지 INDEX 4) 상에 위치하는 제4 슈퍼 블록(808)을 제4 케이스(VPC_CASE4)로 분류할 수 있다. 컨트롤러(130)는 네 번의 리드 동작을 통해 상기 제4 슈퍼 블록(808)의 상기 제1 내지 4 인덱스(INDEX 1 내지 INDEX 4) 상에 위치하는 4개의 유효 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
컨트롤러(130)는 유효 페이지의 개수가 소정의 임계치 미만인 슈퍼 블록을 빅팀 슈퍼 블록으로 검출할 수 있다. 상기 빅팀 슈퍼 블록에 포함된 유효 페이지들이 특정 인덱스에 집중하여 분포하는 경우보다 여러 인덱스에 분산되어 분포하는 경우 메모리 장치(150)가 동일한 개수의 유효 페이지를 리드하기 위해 필요한 리드 횟수가 더 많다. 따라서, 본 발명의 일실시예에 따르면, 컨트롤러(130)는 유효 페이지의 분포, 즉 동일한 개수의 유효 페이지를 리드하기 위해 필요한 리드 횟수를 기준으로 슈퍼 메모리 블록들을 복수의 케이스들로 분류할 수 있다.
다시 도 7로 돌아와, 단계 S704에서, 컨트롤러(130)는 단계 S702에서 분류된 복수의 케이스들 각각에 대응하는 슈퍼 블록들에 대해 가비지 컬렉션 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 본 발명의 일 실시예에 따르면 컨트롤러(130)는 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 슈퍼 블록들(802 내지 808)에 저장된 유효 페이지들을 리드하여 타겟 슈퍼 블록에 프로그램하여 상기 가비지 컬렉션 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
본 발명의 다른 일 실시예에 따르면, 컨트롤러(130)는 메모리 장치(150)가 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)에 대응하는 슈퍼 블록들(802 내지 808)을 모두 포함하지 아니할 경우, 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 대해 유효 페이지를 리드하는 방법을 달리하여 가비지 컬렉션 동작을 수행할 수 있다. 상기 컨트롤러(130)는 상기 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 대해 유효 페이지를 리드하는 방법을 달리하여 가비지 컬렉션 동작을 수행하는 경우를 제2 내지 4 케이스(VPC_CASE2 내지 VPC_CASE4) 각각에 대응하는 슈퍼 블록들(804 내지 808)에 대해 가비지 컬렉션 동작을 수행하는 경우로 갈음할 수 있다.
도 9는 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 대해 유효 페이지를 리드하는 방법을 달리하는 동작을 설명하기 위한 도면이다.
컨트롤러(130)는 메모리 장치(150)가 제2 케이스(VPC_CASE2)에 대응하는 슈퍼 블록(804)은 포함하지 아니하고, 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)은 포함하는 경우, 상기 제2 케이스(VPC_CASE2)에 대응하는 슈퍼 블록(804)에 대한 가비지 컬렉션 동작 시간을 구하기 위해 상기 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)을 사용할 수 있다.
앞서 도3을 참조하여 설명한 바와 같이, 가비지 컬렉션 동작은 유효 데이터 리드 동작을 포함한다. 상기 유효 데이터 리드 동작은 메모리 블록의 유효 데이터를 리드하여 페이지 버퍼에 버퍼링하는 동작과 상기 버퍼링된 유효 데이터를 컨트롤러(130) 내부의 메모리(144)로 제공하는 동작으로 구성된다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 저장된 유효 데이터(910 내지 940)를 리드하여 페이지 버퍼(902)로 버퍼링한 이후 상기 유효 데이터(910 내지 940) 중 일부 유효 데이터(910 및 920)만 상기 메모리(144)로 제공하도록 메모리 장치(150)를 제어할 수 있다. 상기 컨트롤러(130)는 상기 1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 저장된 유효 데이터(910 내지 940)를 다시 한번 리드하여 페이지 버퍼(902)로 버퍼링하도록 상기 메모리 장치(150)를 제어할 수 있다. 상기 컨트롤러(130)는 상기 버퍼링된 유효 데이터(910 내지 940) 중 상기 메모리(144)로 제공되지 아니한 나머지 유효 데이터(930 및 940)를 상기 메모리(144)로 제공하도록 상기 메모리 장치(150)를 제어할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 상기 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)의 유효 데이터(910 내지 940)에 대해 2회의 리드 동작을 통해 상기 메모리(144)로 모두 제공할 수 있다. 컨트롤러(130)는 비록 상기 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)과 2 케이스(VPC_CASE2)에 대응하는 슈퍼 블록(804)의 유효 페이지의 분포가 일치하지는 아니하여도 상기 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 포함된 유효 데이터를 리드하는 횟수를 변동하여 가비지 컬렉션 동작을 수행함으로써 상기 제2 케이스(VPC_CASE2)에 대응하는 슈퍼 블록(804)에 대해 가비지 컬렉션 동작을 수행하는 것으로 갈음할 수 있다.
마찬가지 방식으로, 컨트롤러(130)는 상기 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 포함된 유효 데이터(910 내지 940)를 3회 및 4회의 리드 동작을 수행하여 상기 메모리(144)로 모두 제공하여 가비지 컬렉션 동작을 수행함으로써 제3 케이스(VPC_CASE3) 및 제4 케이스(VPC_CASE4)에 각각 대응하는 슈퍼 블록들(806 및 808)에 대해 가비지 컬렉션 동작을 수행하는 것으로 갈음할 수 있다.
다시 도 7로 돌아와, 단계 S706에서, 컨트롤러(130)는 단계 S704에서 복수의 케이스들 별로 소요되는 가비지 컬렉션 수행 시간(GCPT)을 측정할 수 있다. 본 발명의 일 실시예에 따르면 컨트롤러(130)는 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 슈퍼 블록들(802 내지 808)에 대해 가비지 컬렉션 동작을 수행한 시점부터 완료한 시점까지의 시간을 측정하여 별도의 메모리 공간에 기록할 수 있다. 예를 들어, 컨트롤러(130)는 빅팀 슈퍼블록에 저장된 유효 데이터를 리드한 시점부터 상기 유효 데이터를 타겟 슈퍼 블록에 프로그램한 이후 맵 업데이트를 완료한 시점까지의 시간을 측정하여 상기 가비지 컬렉션 수행 시간(GCPT)을 구할 수 있다.
단계 S708에서, 컨트롤러(130)는 가비지 컬렉션 수행 시간 측정 회수(COUNT)가 소정의 임계치(TH)에 도달하였는지 확인할 수 있다. 컨트롤러(130)는 상기 가비지 컬렉션 수행 시간 측정 회수(COUNT)가 상기 소정의 임계치(TH)에 도달하지 아니한 경우(단계 S708에서 'N'), 단계 S704 및 단계 S706으로 돌아가 반복하여 가비지 컬렉션 수행 시간(GCPT)을 측정할 수 있다. 컨트롤러(130)는 복수의 케이스들 별로 각각 상기 소정의 임계치(TH)만큼의 가비지 컬렉션 수행 시간들(GCPT_1 내지 GCPT_TH)을 측정하여 별도의 메모리 공간에 기록할 수 있다.
컨트롤러(130)는 상기 가비지 컬렉션 수행 시간 측정 회수(COUNT)가 상기 소정의 임계치(TH)에 도달한 경우(단계 S708에서 'Y'), 가비지 컬렉션 수행 시간(GCPT) 측정 동작을 멈추고 단계 S710으로 진입할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)에 각각 대응하는 슈퍼 블록들(802 내지 808)에 대한 가비지 컬렉션 수행 시간(GCPT) 측정 동작을 상기 소정의 임계치(TH) 횟수만큼 반복하여 측정할 수 있다. 상기 컨트롤러(130)는 상기 측정된 결과를 별도의 메모리 공간에 기록할 수 있다.
단계 S710에서, 컨트롤러(130)는 단계 S704 내지 단계 S708에서 복수의 케이스들 별로 각각 측정된 복수의 가비지 컬렉션 수행 시간들(GCPT_1 내지 GCPT_TH)에 대한 평균 가비지 컬렉션 수행 시간(AVG_GCPT)을 상기 복수의 케이스들 별로 구할 수 있다. 상기 컨트롤러(130)는 상기 복수의 케이스들 별로 각각 측정된 소정의 임계치(TH) 개수만큼의 가비지 컬렉션 수행 시간들(GCPT_1 내지 GCPT_TH)의 합을 상기 소정의 임계치(TH)로 나누어 상기 복수의 케이스들 각각에 대응하는 평균 가비지 컬렉션 수행 시간(AVG_GCPT)을 구할 수 있다.
도 10은 가비지 컬렉션 수행 시간 및 평균 가비지 컬렉션 수행 시간을 기록한 테이블을 도시한 도면이다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)에 각각 대응하는 슈퍼 블록들(802 내지 808)에 대한 가비지 컬렉션 수행 시간(GCPT)을 테이블(1002) 형태로 별도의 메모리 공간에 기록할 수 있다. 컨트롤러(130)는 소정의 임계치(TH) 횟수동안 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)에 각각 대응하는 슈퍼 블록들(802 내지 808)에 대한 가비지 컬렉션 동작을 수행할 때마다 상기 테이블(1002)에 측정 값을 기록할 수 있다. 예를 들어, 도 10에 도시된 테이블(1002)을 참조하면, 제1 케이스(VPC_CASE1)에 대응하는 슈퍼 블록(802)에 대한 제1 가비지 컬렉션 수행 시간(GCPT_1) 및 제2 가비지 컬렉션 수행 시간(GCPT_2)은 각각 T11 및 T12 이다. 컨트롤러(130)는 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 슈퍼 블록들(802 내지 808)에 대해 복수 회 측정한 가비지 컬렉션 수행 시간들(GCPT_1 내지 GCPT_TH)의 평균을 계산할 수 있다. 상기 컨트롤러(130)는 상기 계산된 평균에 기초하여 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 평균 가비지 컬렉션 수행 시간(AVG_GCPT)을 상기 테이블(1002)에 기록할 수 있다.
다시 도 7로 돌아와, 단계 S712에서, 컨트롤러(130)는 단계 S604에서 검출된 빅팀 블록들과 복수의 케이스들을 매칭한 결과에 기초하여 가비지 컬렉션 예측 시간(TIME_GC_EST)을 구할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 검출된 빅팀 블록들의 유효 데이터 분포를 분석하여 상기 빅팀 블록들을 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)와 매칭할 수 있다. 상기 컨트롤러(130)는 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대한 평균 가비지 컬렉션 수행 시간(AVG_GCPT)과 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 별로 상기 빅팀 블록들과 매칭된 횟수를 각각 곱한 값을 모두 더하여 가비지 컬렉션 예측 시간(TIME_GC_EST)을 구할 수 있다.
도 11은 빅팀 블록의 가비지 컬렉션 예측 시간을 구하는 구체적인 방법을 도시한 도면이다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 검출된 빅팀 블록(1150)의 유효 페이지 분포를 분석하여 상기 빅팀 블록과 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)를 매칭할 수 있다. 상기 컨트롤러(130)는 상기 빅팀 블록(1150)의 제1 인덱스에 위치한 4개의 유효 페이지들(1102 내지 1108)을 제1 케이스(VPC_CASE1)에 매칭하고, 제2 및 3 인덱스에 위치한 4개의 유효 페이지들(1112 내지 1118)을 제2 케이스(VPC_CASE2)에 매칭하며 제4 내지 6 인덱스에 위치한 4개의 유효 페이지들(1122 내지 1128)을 제3 케이스(VPC_CASE3)에 매칭할 수 있다. 또한 컨트롤러(130)는 제7 내지 10 인덱스에 위치한 4개의 유효 페이지들(1132 내지 1138)을 제4 케이스(VPC_CASE4)에 매칭할 수 있다.
컨트롤러(130)는 검출된 빅팀 블록(1150)의 유효 페이지 분포가 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각과 모두 1회 매칭되므로, 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대한 평균 가비지 컬렉션 수행 시간들(TAVG1 내지 TAVG4)을 모두 더한 값(TVICTIM)을 상기 빅팀 블록(1050)에 대한 가비지 컬렉션 예측 시간(TIME_GC_EST)으로 구할 수 있다. 컨트롤러(130)는 단계 S604에서 검출된 빅팀 블록들에 대해 가비지 컬렉션 예측 시간(TIME_GC_EST)을 구하여 특정 시간(T_F)동안 필요한 개수만큼의 프리 블록을 확보하기 위해 가비지 컬렉션 동작을 수행할 경우 소요되는 시간을 예측할 수 있다.
다시 도 6으로 돌아와, 단계 S608에서 컨트롤러(130)는 단계 S606에서 구한 가비지 컬렉션 예측 시간(TIME_GC_EST)동안 수행해야 하는 가비지 컬렉션 횟수(COUNT_GC)를 구할 수 있다. 앞서 도 4를 참조하여 설명된 바와 같이, 컨트롤러(130)는 가비지 컬렉션 주기가 도래할 때마다 상수 값을 갖는 가비지 컬렉션 동작 시간(T_G) 동안 가비지 컬렉션 동작을 수행하도록 메모리 장치(150)를 제어한다. 컨트롤러(130)는 상기 가비지 컬렉션 예측 시간(TIME_GC_EST)을 상기 상수 값을 갖는 가비지 컬렉션 동작 시간(T_G)으로 나누어 가비지 컬렉션 횟수(COUNT_GC)를 계산할 수 있다. 예를 들어, 상기 가비지 컬렉션 예측 시간(TIME_GC_EST)이 100초이고, 상기 상수 값을 갖는 가비지 컬렉션 동작 시간(T_G)이 1초인 경우 특정 시간(T_F)동안 가비지 컬렉션 동작을 100번 수행해야 검출된 빅팀 블록들에 대한 가비지 컬렉션 동작을 완료할 수 있으므로, 상기 컨트롤러(130)는 상기 가비지 컬렉션 횟수(COUNT_GC)를 100으로 구할 수 있다.
단계 S610에서, 컨트롤러(130)는 단계 S608에서 구한 가비지 컬렉션 횟수(COUNT_GC)에 기초하여 가비지 컬렉션 동작 주기를 업데이트할 수 있다. 컨트롤러(130)는 특정 시간(T_F)을 단계 S602에서 구한 가비지 컬렉션 횟수(COUNT_GC)로 나눈 값을 상기 특정 시간(T_F) 동안 수행될 가비지 컬렉션 동작의 수행 주기(AD_TRIG_P)로 구할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 특정 시간(T_F) 동안 가비지 컬렉션 동작에 따라 메모리 장치(150)가 필요로 하는 개수만큼의 프리 블록들을 생성하여 메모리 공간을 확보하는 동시에 상기 특정 시간(T_F) 동안 균일한 주기로 상기 가비지 컬렉션 동작을 수행할 수 있도록 상기 메모리 장치(150)를 제어하여 포그라운드 동작의 성능 저하를 최소화 할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다. 도 12는 도 1의 데이터 처리 시스템(100)에서 본 발명과 관련된 구성만을 간략히 도시하고 있다.
앞서 도 1에서 전술한 프로세서(134)는 프리블록 관리부(1202), 빅팀 관리부(1204), 가비지 컬렉션 수행시간 관리부(1206), 가비지컬렉션 동작주기 관리부(1208) 및 가비지컬렉션 수행부(1210)를 포함할 수 있다.
프리블록 관리부(1202)는 특정 시간(T_F) 동안 메모리 장치(150)가 필요로 하는 프리 블록의 개수(이하 필요 프리블록)(NUM_FREEBLK)을 구할 수 있다. 프리블록 관리부(1202)는 프로그램 커맨드의 사이즈 및 메모리 장치(150)에 존재하는 프리 블록의 개수에 기초하여 상기 필요 프리블록(NUM_FREEBLK)을 구할 수 있다. 예를 들어, 상기 프로그램 커맨드의 사이즈가 크고, 상기 메모리 장치(150)에 존재하는 프리 블록의 개수가 작다면 필요 프리블록(NUM_FREEBLK)은 증가할 수 있다. 반대로 상기 프로그램 커맨드의 사이즈가 작고, 상기 메모리 장치(150)에 존재하는 프리 블록의 개수가 크다면 필요 프리블록(NUM_FREEBLK)은 감소할 수 있다. 프로 블록 관리부(1202)는 상기 필요 프리블록(NUM_FREEBLK)에 관한 정보(INFO_FREE)를 빅팀 관리부(1204)로 제공할 수 있다.
빅팀 관리부(1204)는 상기 제공된 프리블록(NUM_FREEBLK)에 관한 정보(INFO_FREE)에 따라 상기 필요 프리블록(NUM_FREEBLK)을 생성하기 위해 가비지 컬렉션 동작을 수행해야 하는 빅팀 블록들(NUM_VICTIM)을 검출할 수 있다. 본 발명의 일 실시예에 따르면, 빅팀 관리부(1204)는 빅팀 블록들에 대해 가비지 컬렉션 동작을 수행할 경우 생성되는 프리 블록의 개수가 상기 필요 프리블록(NUM_FREEBLK)가 같아지기 위해 필요한 만큼의 빅팀 블록들을 검출할 수 있다. 빅팀 관리부(1204)는 검출된 빅팀 블록들에 대한 정보(INFO_VICTIM)를 가비지컬렉션 수행시간 관리부(1206)로 제공할 수 있다.
가비지컬렉션 수행시간 관리부(1206)는 상기 제공된 검출 빅팀 블록들에 대한 정보(INFO_VICTIM)에 따라 검출된 빅팀 블록들에 대해 가비지 컬렉션 동작을 수행할 경우 소요될 것으로 예측되는 시간(이하 가비지 컬렉션 예측 시간)(TIME_GC_EST)을 구할 수 있다. 본 발명의 일 실시예에 따르면, 가비지컬렉션 수행시간 관리부(1206)는 유효 페이지의 분포에 따라 메모리 블록들을 복수의 케이스들로 분류하여 메모리 장치(150)가 상기 분류된 케이스에 대응하는 메모리 블록에 대해 가비지 컬렉션 동작을 수행하도록 제어할 수 있다. 상기 가비지컬렉션 수행시간 관리부(1206)는 상기 케이스 별로 소요되는 가비지 컬렉션 동작 수행 시간을 측정하고, 상기 측정된 결과에 기초하여 상기 가비지 컬렉션 예측 시간(TIME_GC_EST)을 계산할 수 있다.
도 13은 가비지컬렉션 수행시간 관리부(1206)에 대한 세부 구성을 나타내는 도면이다.
가비지컬렉션 수행시간 관리부(1206)는 분류부(1302), 가비지컬렉션 테이블 생성부(1304) 및 가비지컬렉션 수행시간 결정부(1306)을 포함할 수 있다.
분류부(1302)는 유효 페이지 분포에 따라 메모리 블록들을 복수의 케이스들로 분류할 수 있다. 본 발명의 일 실시예에 따르면 분류부(1302)는 유효 페이지 분포에 따라 슈퍼 블록들을 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)로 분류할 수 있다. 앞서 도 8을 참조하여 설명한 바와 같이, 분류부(1302)는 4개의 유효 데이터가 하나의 인덱스(Index1) 상에 위치하는 제1 슈퍼 블록(802)을 제1 케이스(VPC_CASE1)로 분류하고, 4개의 유효 데이터가 두 개의 인덱스들(Index1 및 Index2) 상에 위치하는 제2 슈퍼 블록(804)을 제2 케이스(VPC_CASE2)로 분류하며, 4개의 유효 데이터가 세 개의 인덱스들(Index1 내지 Index3) 상에 위치하는 제3 슈퍼 블록(806)을 제3 케이스(VPC_CASE3)로 분류할 수 있다. 또한, 분류부(1302)는 4개의 유효 데이터가 네 개의 인덱스들(Index1 내지 Index4) 상에 위치하는 제4 슈퍼 블록(808)을 제4 케이스(VPC_CASE4)로 분류할 수 있다. 분류부(1302)는 상기 분류된 케이스에 대한 정보(INFO_CASE)를 가비지컬렉션 테이블 생성부(1304)로 제공할 수 있다.
가비지컬렉션 테이블 생성부(1304)는 상기 제공된 케이스 정보(INFO_CASE)에 따라 분류된 복수의 케이스들 각각에 대응하는 슈퍼 블록들에 대해 가비지 컬렉션 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 본 발명의 일 실시예에 따르면 가비지컬렉션 테이블 생성부(1304)는 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 슈퍼 블록들(802 내지 808)에 대해 가비지 컬렉션 동작을 수행한 시점부터 완료 시점까지의 시간을 측정하여 별도의 메모리 공간에 기록하는 가비지 컬렉션 수행 시간 측정 동작을 수행할 수 있다. 가비지컬렉션 테이블 생성부(1304)는 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 슈퍼 블록들(802 내지 808)에 대한 상기 가비지 컬렉션 수행 시간(GCPT) 측정 동작을 상기 소정의 임계치(TH) 횟수만큼 반복하여 측정된 결과를 별도의 메모리 공간에 기록할 수 있다.
가비지컬렉션 테이블 생성부(1304)는 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 슈퍼 블록들(802 내지 808)에 대해 복수 회 측정한 가비지 컬렉션 수행 시간들(GCPT_1 내지 GCPT_TH)의 평균을 계산하여 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 평균 가비지 컬렉션 수행 시간(AVG_GCPT)을 구하여 테이블(1002)에 기록할 수 있다. 가비지컬렉션 테이블 생성부(1304)는 상기 테이블(1002)에 대한 정보(INFO_TABLE)를 가비지컬렉션 수행시간 결정부(1306)로 제공할 수 있다.
가비지컬렉션 수행시간 결정부(1306)는 검출된 빅팀 블록들에 대해 복수의 케이스들을 매칭한 결과에 기초하여 가비지 컬렉션 예측 시간(TIME_GC_EST)을 구할 수 있다. 본 발명의 일 실시예에 따르면, 가비지컬렉션 수행시간 결정부(1306)는 검출된 빅팀 블록의 유효 데이터를 분석하여 상기 빅팀 블록을 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4)와 매칭할 수 있다. 가비지컬렉션 수행시간 결정부(1306)는 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 각각에 대응하는 평균 가비지 컬렉션 수행 시간(AVG_GCPT)과 상기 제1 내지 4 케이스(VPC_CASE1 내지 VPC_CASE4) 별로 매칭된 횟수를 각각 곱한 값을 모두 더하여 가비지 컬렉션 예측 시간(TIME_GC_EST)을 구할 수 있다. 가비지컬렉션 수행시간 결정부(1306)는 가비지 컬렉션 예측 시간(TIME_GC_EST)에 대한 정보(INFO_TIME)를 가비지컬렉션 동작주기 관리부(1208)로 제공할 수 있다.
가비지컬렉션 동작주기 관리부(1208)는 가비지 컬렉션 동작 주기(TRIG_P)를 업데이트할 수 있다. 가비지컬렉션 동작주기 관리부(1208)는 가비지 컬렉션 예측 시간(TIME_GC_EST)을 상기 고정된 가비지 컬렉션 동작 시간(T_G)로 나누어 가비지 컬렉션 횟수(COUNT_GC)를 계산할 수 있다. 가비지컬렉션 동작주기 관리부(1208)는 특정 시간(T_F)를 상기 가비지 컬렉션 횟수(COUNT_GC)로 나눈 값을 상기 특정 시간(T_F) 동안 수행될 가비지 컬렉션 동작의 수행 주기로 구할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 특정 시간(T_F) 동안 상기 필요 프리블록(NUM_FREEBLK)과 상기 생성 프리블록(GEN_FREEBLK)이 같아지도록 가비지 컬렉션 동작 주기를 변경하여 필요한 만큼의 프리 블록을 생성할 수 있다. 또한, 컨트롤러(130)는 상기 특정 시간(T_F) 동안 균일한 주기로 가비지 컬렉션 동작을 수행할 수 있도록 메모리 장치(150)를 제어하여 포그라운드 동작의 성능 저하를 최소화 할 수 있다.
이하에서는, 도 14 내지 도 16를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 15는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 16은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 14를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 15를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 15는, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 16에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 16은, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 셀 어레이(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 셀 어레이(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)에는 복수의 메모리 셀들이 구현될 수 있다.
그러면 이하에서는, 도 17 내지 도 25을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 16에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 17을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 18을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 16에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 19를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 20은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 20을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 21 내지 도 24는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 21 내지 도 24는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 21 내지 도 24를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 18 내지 도 20에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 17에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 25는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 25는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 25를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 19 내지 도 24에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트
130 : 컨트롤러
150 : 메모리 장치

Claims (20)

  1. 메모리 장치; 및
    필요 프리블록들을 생성하기 위해 가비지 컬렉션을 수행해야 하는 빅팀 블록들을 검출하는 프리 블록 관리동작;
    상기 검출된 빅팀 블록들에 대한 예상 가비지 컬렉션 시간을 계산하는 가비지 컬렉션 동작시간 관리동작; 및
    상기 예상 가비지 컬렉션 시간에 기초하여 가비지 컬렉션 동작 주기를 동적으로 변경하고, 특정 시간 동안 상기 가비지 컬렉션 동작 주기가 도래할 때마다 가비지 컬렉션 동작을 수행하는 가비지컬렉션 동작주기 관리동작
    을 수행하는 컨트롤러를 포함하되,
    상기 컨트롤러는 업데이트 주기가 도래할 때마다 상기 프리 블록 관리동작, 가비지 컬렉션 동작시간 관리동작 및 가비지컬렉션 동작주기 관리동작을 반복적으로 수행하며,
    상기 컨트롤러는
    유효 페이지 분포에 따라 분류된 복수의 케이스들에 대응하는 메모리 블록들에 대해 가비지 컬렉션 동작을 수행하여 소요된 시간을 측정하는
    메모리 시스템.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 컨트롤러는
    상기 빅팀 블록들 각각에 포함된 유효 데이터를 모두 리드하기 위해 필요한 리드 횟수에 기초하여 상기 유효 페이지 분포를 결정하는
    메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 컨트롤러는
    단일 리드 동작에 따라 상기 빅팀 블록의 단위 인덱스에 속한 유효 데이터를 리드하는
    메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 컨트롤러는
    상기 가비지 컬렉션 동작을 소정의 임계치 횟수만큼 반복 수행하는
    메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 컨트롤러는
    상기 분류된 복수의 케이스들 별로 상기 소정의 임계치 횟수만큼 반복 수행하여 측정한 결과의 평균을 계산하는
    메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 예상 가비지 컬렉션 시간은
    상기 검출된 빅팀 블록들과 상기 분류된 복수의 케이스들을 매칭하고, 상기 매칭된 케이스들에 대한 평균을 모두 합한 값인
    메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가비지 컬렉션 동작 주기는
    상기 특정 시간을 카운트 값이고,으로 나눈 값이고,
    상기 카운트는
    상기 계산된 예상 가비지 컬렉션 시간을 상수 값을 갖는 가비지 컬렉션 동작 시간으로 나눈 값인
    메모리 시스템.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 필요 프리블록들은
    상기 메모리 장치가 상기 특정 시간 동안 필요로 하는 개수만큼의 프리 블록들인
    메모리 시스템.
  11. 필요 프리블록들을 생성하기 위해 가비지 컬렉션을 수행해야 하는 빅팀 블록들을 검출하는 프리 블록 관리단계;
    상기 검출된 빅팀 블록들에 대한 예상 가비지 컬렉션 시간을 계산하는 가비지 컬렉션 동작시간 관리단계; 및
    상기 예상 가비지 컬렉션 시간에 기초하여 가비지 컬렉션 동작 주기를 동적으로 변경하고, 특정 시간 동안 상기 가비지 컬렉션 동작 주기가 도래할 때마다 가비지 컬렉션 동작을 수행하는 가비지컬렉션 동작주기 관리단계
    를 포함하되,
    업데이트 주기가 도래할 때마다 상기 프리 블록 관리단계, 가비지 컬렉션 동작시간 관리단계 및 가비지컬렉션 동작주기 관리단계를 반복하며,
    상기 가비지 컬렉션 동작시간 관리단계는
    유효 페이지 분포에 따라 분류된 복수의 케이스들에 대응하는 메모리 블록들에 대해 가비지 컬렉션 동작을 수행하여 소요된 시간을 측정하는
    메모리 시스템의 동작방법.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 가비지 컬렉션 동작시간 관리단계는
    상기 빅팀 블록들 각각에 포함된 유효 데이터를 모두 리드하기 위해 필요한 리드 횟수에 기초하여 상기 유효 페이지 분포를 결정하는
    메모리 시스템의 동작방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 가비지컬렉션 동작시간 관리단계는
    단일 리드 동작에 따라 상기 빅팀 블록의 단위 인덱스에 속한 유효 데이터를 리드하는
    메모리 시스템의 동작방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    가비지 컬렉션 동작시간 관리단계
    상기 가비지 컬렉션 동작을 소정의 임계치 횟수만큼 반복 수행하는
    메모리 시스템의 동작방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 가비지컬렉션 동작시간 관리단계는
    상기 분류된 복수의 케이스들 별로 상기 소정의 임계치 횟수만큼 반복 수행하여 측정한 결과의 평균을 계산하는
    메모리 시스템의 동작방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 예상 가비지 컬렉션 시간은
    상기 검출된 빅팀 블록들과 상기 분류된 복수의 케이스들을 매칭하고, 상기 매칭된 케이스들에 대한 평균을 모두 합한 값인
    메모리 시스템의 동작방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 가비지 컬렉션 동작 주기는
    상기 특정 시간을 카운트 값으로 나눈 값이고,
    상기 카운트는
    상기 계산된 예상 가비지 컬렉션 시간을 상수 값을 갖는 가비지 컬렉션 동작 시간으로 나눈 값인
    메모리 시스템의 동작방법.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 필요 프리블록들은
    메모리 장치가 상기 특정 시간 동안 필요로 하는 개수만큼의 프리 블록들인
    메모리 시스템의 동작방법.
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