KR20200019429A - 메모리 시스템 및 그것의 동작방법 - Google Patents

메모리 시스템 및 그것의 동작방법 Download PDF

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템은 복수의 오픈 블록들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 복수의 오픈 블록들을 하나의 병합 P2L에 대응하여 상기 P2L 맵 데이터를 저장하는 P2L버퍼; 및 제 1 P2L 맵 데이터 - 제 1 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 낮은 값을 갖는 인덱스부터 오름차순으로 저장하고, 제 2 P2L 맵 데이터 - 제 2 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 높은 값을 갖는 인덱스부터 내름차순으로 저장하는 프로세서를 포함할 수 있다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템 및 그의 동작방법에 관한 것으로, 보다 구체적으로 맵 데이터를 효율적으로 관리할 수 있는 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 오픈 블록(open block)들 각각에 할당된 메모리의 공간을 병합하여 맵 데이터를 효율적으로 관리할 수 있다.
본 발명의 실시 예들에 따른 메모리 시스템은 복수의 오픈 블록들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 복수의 오픈 블록들을 하나의 병합 P2L에 대응하여 상기 P2L 맵 데이터를 저장하는 P2L버퍼; 및 제 1 P2L 맵 데이터 - 제 1 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 낮은 값을 갖는 인덱스부터 오름차순으로 저장하고, 제 2 P2L 맵 데이터 - 제 2 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 높은 값을 갖는 인덱스부터 내름차순으로 저장하는 프로세서를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작방법은 상기 복수의 오픈 블록들을 하나의 병합 P2L에 대응시키는 단계; 제 1 P2L 맵 데이터 - 제 1 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 낮은 값을 갖는 인덱스부터 오름차순으로 저장 단계; 및 제 2 P2L 맵 데이터 - 제 2 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 높은 값을 갖는 인덱스부터 내름차순으로 저장하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 맵 데이터가 할당된 메모리를 효율적으로 관리할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2a는 본 발명의 실시 예에 따른 메모리의 구성요소를 나타낸 도면이다.
도 2b은 본 발명의 실시 예에 따른 P2L 버퍼의 구조를 나타낸 도면이다.
도 3는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 4은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 6a 내지 도 6f는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 나타낸 개념도이다.
도 7은 본 발명의 실시 예에 다른 메모리 시스템의 동작을 나타낸 흐름도이다.
도 8 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 3 내지 도 5에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144) 및 P2L 관리부(146)를 포함할 수 있다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
이하에서는, 도 2a를 참조하여, 본 발명의 실시 예에 따른 메모리(144)가 설명된다.
도 2a는 본 발명의 실시 예에 따른 메모리(144)의 구성요소를 나타낸 도면이다. 도 2a에는 메모리(144)의 구성요소는 본 발명의 특징을 설명하기 위한 구성요소만 도시된다.
메모리(144)는 어드레스 버퍼(210), 매핑 테이블(230), 맵 업데이트 버퍼(250) 및 맵 캐시 버퍼(270)를 포함할 수 있다.
어드레스 버퍼(210)는 맵 데이터를 저장할 수 있다. 맵 데이터는 호스트(102)로부터 제공된 논리 주소(LBA) 및 데이터의 실제 저장 위치인 물리 주소(PBA)의 매핑 관계를 나타낸다. 맵 데이터는 L2P 맵 데이터와 P2L 맵 데이터로 분류될 수 있다. 어드레스 버퍼(210)는 L2P 맵 데이터와 P2L 맵 데이터를 각각 저장할 수 있는 L2P 버퍼(213) 및 P2L 버퍼(215)를 포함할 수 있다.
호스트(102)가 컨트롤러(130)에 라이트 커맨드를 제공한 경우, 라이트 데이터는 메모리 장치(150)의 특성상, 호스트(102)가 제공한 논리주소(LBA)가 아니라 컨트롤러(130)가 지정한 물리주소(PBA)에 저장될 수 있다. 따라서, 호스트(102)가 관리하는 저장 주소(논리주소)와 실제로 데이터가 저장되는 메모리 장치(150) 내 주소(물리주소)가 상이하다. 컨트롤러(130)는 물리주소에 대한 논리주소의 정보를 관리하기 위하여 L2P 맵 데이터를 생성할 수 있으며, L2P 맵 데이터는 L2P버퍼(213)에 저장될 수 있다.
반면에, 호스트(102)가 요청한 데이터가 메모리 장치(150)에 저장되면 해당 오픈 블록 내 저장된 주소(물리주소)와 호스트(102)가 요청한 주소(논리주소)는 앞서 설명된 바와 같이 상이하다. 이때, 컨트롤러(130)는 논리주소에 대한 물리주소의 정보를 관리하기 위하여 P2L 맵 데이터를 생성할 수 있으며, P2L 맵 데이터는 P2L버퍼(215)에 저장될 수 있다.
P2L 맵 데이터는 소정의 크기로 메모리(144)내 어드레스 버퍼에 상주하게 되며, 임의의 시점(예를 들면, 오픈블록이 클로즈드 블록으로 변경되는 시점)에 메모리 장치(150)에 기록될 수 있다. 컨트롤러(130)는 P2L 맵 데이터를 이용하여, 웨어-레벨링(wear-leveling), 가비지 컬렉션(garbage collection)과 같은 백그라운드 동작을 수행할 수 있다.
이하에서는, 도 2b를 통하여, P2L 버퍼(215)가 구체적으로 설명된다.
도 2b은 본 발명의 실시 예에 따른 P2L 버퍼(215)의 구조를 나타낸 도면이다. 설명의 편의를 위하여 PBA는 메모리 블록 및 페이지를 활용하여 표현될 수 있다고 가정한다. 예를 들면, 제 1 메모리 블록에 제 1 페이지의 PBA는 '1,1'로 표현될 수 있다. 따라서, '2,1'의 PBA는 제 2 메모리 블록에 포함된 제 2 페이지를 의미한다.
P2L버퍼(215)는 소정의 크기를 각각 갖는 복수의 병합(merge) P2L들을 포함할 수 있다. 복수의 오픈 블록들은 복수의 병합 P2L들 각각에 할당될 수 있다. 예를 들면, 제 1 오픈 블록 및 제 2 오픈 블록이 제 1 병합 P2L(221)에 할당될 수 있다. 그리고, 복수의 병합 P2L 각각은 복수의 오픈 블록들 각각에 대응하는 P2L 맵 데이터를 포함할 수 있다. 예를 들면, 제 1 병합 P2L(221)은 제 1 오픈 블록 및 제 2 오픈 블록 각각에 대응하는 P2L 맵 데이터를 포함할 수 있다.
구체적으로, 복수의 병합 P2L 각각은 복수의 제 1 내지 제 n 인덱스를 포함할 수 있으며, 각각의 인덱스에 대응하는 P2L 맵 데이터를 포함할 수 있다. 하나의 병합 P2L에 포함된 복수의 오픈 블록들은 서로 다른 오픈 블록을 의미한다. 예를 들면, 제 1 병합 P2L(221)은 제 1 오픈 블록 및 제 2 오픈 블록 각각에 대응하는 P2L 맵 데이터를 포함한다고 가정할 때, 제 1 오픈 블록은 SLC 메모리 블록(single memory cell memory block) 혹은 XLC 메모리 블록(multiple level cell memory block), 제 2 오픈 블록은 제 1 오픈 블록과는 상이한 XLC 메모리 혹은 SLC 메모리 블록일 수 있다. 이때, SLC 메모리 블록은 싱글 레벨 셀 메모리 블록이며, XLC 메모리 블록은 다중 레벨 셀 메모리 블록이다. 이에 대해서는 도 3 내지 도 5를 통하여 자세히 설명된다. 다만, 이는 일 실시 예일 뿐이며 이에 제한되는 것은 아니다.
예를 들어, 도 2b를 참조하면, P2L 버퍼(215)는 제 1 병합 P2L(221) 내지 제 m 병합 P2L를 포함할 수 있다. 그리고, 제 1 병합 P2L(221)은 제 1 오픈 블록 및 제 2 오픈 블록 각각에 대응하는 P2L 맵 데이터를 포함할 수 있다. 나아가, 제 2 병합 P2L(225)은 제 3 오픈 블록 및 제 4 오픈 블록 각각에 대응하는 P2L 맵 데이터를 포함할 수 있다. 다만, 이는 일 실시 예일 뿐이며 이에 제한되는 것은 아니다.
제 1 병합 P2L(221)을 참조하면, 제 1 인덱스는 제 8 LBA에 대한 제 1 메모리 블록에 포함된 제 1 페이지를 나타내는 P2L 맵 데이터와 대응될 수 있다. 또한, 제 2 인덱스는 제 9 LBA에 대한 제 1 메모리 블록에 포함된 제 2 페이지를 나타내는 P2L 맵 데이터와 대응될 수 있다. 나아가, 제 3 인덱스는 제 10 LBA에 대한 제 1 메모리 블록에 포함된 제 3 페이지를 나타내는 P2L 맵 데이터와 대응될 수 있다. 반면에, 제 n 인덱스는 제 1 LBA에 대한 제 2 메모리 블록에 포함된 제 1 페이지를 나타내는 P2L 맵 데이터와 대응될 수 있다. 또한, 제 n-1 인덱스는 제 5 LBA에 대한 제 2 메모리 블록에 포함된 제 2 페이지를 나타내는 P2L 맵 데이터와 대응될 수 있다. 나아가, 제 n-2 인덱스는 제 7 LBA에 대한 제 2 메모리 블록에 포함된 제 3 페이지를 나타내는 P2L 맵 데이터와 대응될 수 있다.
도 2b에 도시된 바와 같이, 제 1 병합 P2L(221)에서, 제 1 오픈 블록에 대응하는 P2L 맵 데이터가 제 1 인덱스부터 오름차순으로 P2L 버퍼(215)에 저장될 수 있다. 반면에, 제 1 병합 P2L(221)에서, 제 2 오픈 블록에 대응하는 P2L 맵 데이터는 제 n 인덱스부터 내림차순으로 P2L 버퍼(215)에 저장될 수 있다.
동일한 원리로, 제 2 병합 P2L(225)에는, 제 3 오픈 블록에 대응하는 P2L 맵 데이터가 제 1 인덱스부터 오름차수로 P2L 버퍼(215)에 저장될 수 있다. 반면에, 제 2 병합 P2L(225)에서, 제 4 오픈 블록에 대응하는 P2L 맵 데이터는 제 n 인덱스부터 내림차수로 P2L 버퍼(215)에 저장될 수 있다.
다시 도 2a로 돌아와, 매핑 테이블(230)은 어드레스 버퍼(610)에 저장된 맵 데이터를 기록할 수 있다. 매핑 테이블(230)은 복수의 맵 세그먼트를 포함할 수 있다. 그리고, 복수의 맵 세그먼트들 각각에는 복수의 맵 데이터가 포함될 수 있다.
맵 업데이트 버퍼(250)는 메모리 장치(150)에 저장된 맵 데이터 중 업데이트될 맵 데이터를 임시로 저장할 수 있다. 맵 업데이트 버퍼(250)에 임시 저장된 맵 데이터 각각에 대한 물리 주소(PBA)는 어드레스 버퍼(210)에 저장된 맵 데이터에 대응되도록 변경될 수 있다. 물리주소(PBA)가 변경된 맵 데이터가 프로세서(134)의 제어에 의하여 메모리 장치(150)에 저장됨에 따라 매핑 테이블(230)의 업데이트가 완료될 수 있다.
맵 캐시 버퍼(270)는 호스트(102)로부터 최근에 제공된 리드 요청에 대응하는 논리 주소 혹은 호스트(102)로부터 빈번히 제공되는 리드 요청에 대응하는 논리 주소에 대응하는 맵 데이터를 캐싱할 수 있다.
다시 도 1로 돌아와, 그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
프로세서(134)는 호스트(102)로부터 제공받은 논리주소에 기초하여 데이터가 실제로 저장될 물리주소를 할당할 수 있다. 그리고, 프로세서(134)는 논리주소와 물리주소의 매핑 관계를 나타내는 맵 데이터를 메모리(144)에 저장할 수 있다.
뿐만 아니라, 본 발명의 실시 예에 따른 프로세서(134)는 P2L 맵 데이터를 도 3에서 설명된 바와 같은 방법으로 P2L버퍼(215)에 저장할 수 있다.
구체적으로, 도 2b를 참조하면, 프로세서(134)는 메모리 장치(150)에 포함된 제 1 오픈 블록 및 제 2 오픈 블록을 제 1 병합 P2L(221)에 할당할 수 있다. 그리고, 프로세서(134)는 제 1 오픈 블록에 대응하는 P2L 맵 데이터는 제 1 병합 P2L(221)의 제 1 인덱스부터 오름차순으로 저장할 수 있다. 반면에, 프로세서(134)는 제 2 오픈 블록에 대응하는 P2L 맵 데이터를 제 1 병합 P2L(221)의 제 n 인덱스부터 내림차순으로 저장할 수 있다.
나아가, 병합 P2L내 모든 인덱스 각각에 복수의 P2L 맵 데이터 각각이 할당되었을 경우, 혹은 복수의 오픈 블록들 중 적어도 하나 이상이 클로즈드 블록이 된 경우, 프로세서(134)는 병합 P2L에 포함된 P2L 맵 데이터를 대응하는 메모리 블록에 저장할 수 있다. 예를 들어, 제 1 병합 P2L(221)내 모든 인덱스 각각에 복수의 P2L 맵 데이터 각각이 할당된 경우, 프로세서(134)는 제 1 병합 P2L(221)에 포함된 제 1 오픈 블록에 대응하는 P2L 맵 데이터를 제 1 오픈 블록에 저장할 수 있으며, 제 2 오픈 블록에 대응하는 P2L 맵 데이터를 제 2 오픈 블록에 저장할 수 있다. 또 다른 예를 들면, 제 1 오픈 블록 혹은 제 2 오픈 블록 중 제 1 오픈 블록이 클로즈드 블록이 된 경우, 프로세서(134)는 제 1 병합 P2L(221)에 포함된 제 1 오픈 블록에 대응하는 P2L 맵 데이터를 제 1 오픈 블록에 저장할 수 있으며, 제 2 오픈 블록에 대응하는 P2L 맵 데이터를 제 2 오픈 블록에 저장할 수 있다.
비록 상기 예에서는, P2L 맵 데이터가 각각에 대응하는 메모리 블록에 저장되었으나, 프로세서(134)는 P2L 맵 데이터를 대응하는 메모리 블록이 아닌 별도의 메모리 블록에 저장할 수도 있다.
P2L 관리부(146)는 P2L버퍼(215)에 저장된 P2L 맵 데이터를 관리할 수 있다. 비록, P2L관리부(146)가 도 1에서, 프로세서(134)와 별도의 구성요소로 도시되었으나, 프로세서(134)에 포함될 수도 있다.
P2L 관리부(146)는 P2L버퍼(215)에 포함된 병합 P2L 중 더 이상 P2L 맵 데이터를 할당할 수 없는 풀 병합 P2L(full merge P2L)를 확인할 수 있다. 나아가, P2L 관리부(146)는 풀 병합 P2L이 존재하는 경우, 프로세서(134)에 풀 병합 P2L에 포함된 P2L 맵 데이터를 메모리 장치(150)로 저장할 것을 요청할 수 있다. 또한, 프로세서(134)가 요청에 따라 풀 병합 P2L에 포함된 P2L 맵 데이터를 모두 메모리 장치(150)에 저장한 경우, P2L관리부(146)는 새로운 P2L 맵 데이터를 받기 위하여 풀 병합 P2L을 초기화 할 수 있다. 그러면, 다시 프로세서(134)는 병합 P2L에 P2L 맵 데이터를 저장할 수 있다.
또한, 도면에 도시되진 아니하였으나, 컨트롤러(130)는 에러 정정 코드(ECC: Error Correction Code) 유닛, 파워 관리 유닛(PMU: Power Management Unit)을 더 포함할 수 있다.
ECC 유닛은 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다.
ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다.
ECC 유닛은 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있다. 다만, 이에 한정되는 것은 아니다. 또한, ECC 유닛은 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU는 컨트롤러의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리할 수 있다.
또한, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
이하에서는, 도 3 내지 도 5를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 3는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 4은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 3를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 4을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 4은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급 회로(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들을 보여주는 블록도로서, 각각의 메모리 블록들은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
이하에서는, 도 6a 내지 도 6f를 참조하여, 본 발명의 실시 예에 따른 메모리 시스템(110)의 동작이 설명된다.
도 6a 내지 도 6f는 본 발명의 실시 예에 따른 메모리 시스템(110)의 동작을 나타낸 개념도이다. 도 6a 내지 도 6f에는 본 발명의 실시 예에 따른 메모리 시스템(110)의 동작을 설명하기 위한 핵심적인 구성요소만이 도시된다. 뿐만 아니라, 도 6a 내지 도 6f에는 P2L 맵 데이터에 대한 내용만이 도시되며, 유저 데이터에 대한 내용은 생략된다. 또한, 설명의 편의를 위하여, 도 6a 내지 도 6f에서 활용되는 타겟 병합 P2L(610 내지 640)에 포함된 인덱스는 '5'개로 가정하며, 제 1 타겟 병합 P2L(610)에는 P2L 맵 데이터가 없다고 가정한다. 나아가, 타겟 병합 P2L(610 내지 640)은 제 1 오픈 블록 및 제 2 오픈 블록에 대응하는 P2L 맵 데이터를 저장할 수 있다고 가정한다. 그리고, 프로세서(134)는 제 1 오픈 블록에 대응하는 P2L 맵 데이터를 타겟 병합 P2L(610 내지 640)에 포함된 제 1 인덱스부터 오름차순으로 저장할 수 있으며, 제 2 오픈 블록에 대응하는 P2L 맵 데이터를 타겟 병합 P2L(610 내지 640)에 포함된 제 5 인덱스부터 내림차순으로 저장할 수 있다고 가정한다.
먼저, 도 6a에 따르면, 호스트(102)는 제 1 LBA에 대응하는 제 1 라이트 커맨드를 컨트롤러(130)에 제공할 수 있다. 프로세서(134)는 제 1 라이트 커맨드에 대응하는 제 1 라이트 데이터가 실제로 저장될 위치로써, 제 1 오픈블록 내 제 1 페이지를 할당할 수 있다. 그리고, 프로세서(134)는 제 1 LBA와 '1,1'PBA를 매핑할 수 있으며, 이에 기초하여 제 1 P2L 맵 데이터를 생성할 수 있다. 그리고 나서, 프로세서(134)는 P2L버퍼(215)에 포함된 제 1 타겟 병합 P2L(610)에 제 1 P2L 맵 데이터를 제 1 인덱스에 저장할 수 있다. 그리하여, 제 1 타겟 병합 P2L(610)은 제 2 타겟 병합 P2L(615)로 업데이트될 수 있다.
그리고, 도 6b에 따르면, 호스트(102)는 제 2 LBA에 대응하는 제 2 라이트 커맨드를 컨트롤러(130)에 제공할 수 있다. 프로세서(134)는 제 2 라이트 커맨드에 대응하는 제 2 라이트 데이터가 실제로 저장될 위치로써, 제 2 오픈블록 내 제 1 페이지를 할당할 수 있다. 그리고, 프로세서(134)는 제 2 LBA와 '2,1'PBA를 매핑할 수 있으며, 이에 기초하여 제 2 P2L 맵 데이터를 생성할 수 있다. 그리고 나서, 프로세서(134)는 P2L버퍼(215)에 포함된 제 2 타겟 병합 P2L(615)에 제 2 P2L 맵 데이터를 제 5 인덱스에 저장할 수 있다. 그리하여, 제 2 타겟 병합 P2L(615)은 제 3 타겟 병합 P2L(620)로 업데이트될 수 있다.
나아가, 도 6c에 따르면, 호스트(102)는 제 3 LBA에 대응하는 제 3 라이트 커맨드를 컨트롤러(130)에 제공할 수 있다. 프로세서(134)는 제 3 라이트 커맨드에 대응하는 제 3 라이트 데이터가 실제로 저장될 위치로써, 제 1 오픈블록 내 제 2 페이지를 할당할 수 있다. 그리고, 프로세서(134)는 제 3 LBA와 '1,2'PBA를 매핑할 수 있으며, 이에 기초하여 제 3 P2L 맵 데이터를 생성할 수 있다. 그리고 나서, 프로세서(134)는 P2L버퍼(215)에 포함된 제 3 타겟 병합 P2L(620)에 제 3 P2L 맵 데이터를 제 2 인덱스에 저장할 수 있다. 그리하여, 제 3 타겟 병합 P2L(620)은 제 4 타겟 병합 P2L(625)로 업데이트될 수 있다.
또한, 도 6d에 따르면, 호스트(102)는 제 4 LBA에 대응하는 제 4 라이트 커맨드를 컨트롤러(130)에 제공할 수 있다. 프로세서(134)는 제 4 라이트 커맨드에 대응하는 제 4 라이트 데이터가 실제로 저장될 위치로써, 제 2 오픈블록 내 제 2 페이지를 할당할 수 있다. 그리고, 프로세서(134)는 제 4 LBA와 '2,2'PBA를 매핑할 수 있으며, 이에 기초하여 제 4 P2L 맵 데이터를 생성할 수 있다. 그리고 나서, 프로세서(134)는 P2L버퍼(215)에 포함된 제 4 타겟 병합 P2L(625)에 제 4 P2L 맵 데이터를 제 4 인덱스에 저장할 수 있다. 그리하여, 제 4 타겟 병합 P2L(625)은 제 5 타겟 병합 P2L(630)로 업데이트될 수 있다.
동일한 원리로, 도 6e에 따르면, 호스트(102)는 제 5 LBA에 대응하는 제 5 라이트 커맨드를 컨트롤러(130)에 제공할 수 있다. 프로세서(134)는 제 5 라이트 커맨드에 대응하는 제 5 라이트 데이터가 실제로 저장될 위치로써, 제 1 오픈블록 내 제 3 페이지를 할당할 수 있다. 그리고, 프로세서(134)는 제 5 LBA와 '1,3'PBA를 매핑할 수 있으며, 이에 기초하여 제 5 P2L 맵 데이터를 생성할 수 있다. 그리고 나서, 프로세서(134)는 P2L버퍼(215)에 포함된 제 5 타겟 병합 P2L(630)에 제 5 P2L 맵 데이터를 제 3 인덱스에 저장할 수 있다. 그리하여, 제 5 타겟 병합 P2L(630)은 제 6 타겟 병합 P2L(635)로 업데이트될 수 있다.
그 후, 도 6f에 따르면, 호스트(102)는 제 6 LBA에 대응하는 제 5 라이트 커맨드를 컨트롤러에 제공할 수 있다. 프로세서(134)는 제 6 라이트 커맨드에 대응하는 제 6 라이트 데이터가 실제로 저장될 위치로써, 제 2 오픈블록 내 제 3 페이지를 할당할 수 있다. 그리고, 프로세서(134)는 제 6 LBA와 '2,3'PBA를 매핑할 수 있으며, 이에 기초하여 제 6 P2L 맵 데이터를 생성할 수 있다. 이때, P2L 관리부(146)는 제 6 타겟 병합 P2L(635)이 풀 병합 P2L인 것을 확인할 수 있으며, 프로세서(134) 제 6 타겟 병합 P2L(635)에 포함된 P2L 맵 데이터를 메모리 장치(150)로 저장할 것을 요청할 수 있다. 그러면, 프로세서(134)는 제 1 오픈 블록(650)에 대응하는 제 1 P2L 맵 데이터, 제 3 P2L 맵 데이터 및 제 5 P2L 맵 데이터를 제 1 오픈 블록(650)에 저장할 수 있다. 또한, 프로세서(134)는 제 2 오픈 블록(670)에 대응하는 제 2 P2L 맵 데이터 및 제 4 P2L 맵 데이터를 제 2 오픈 블록(670)에 저장할 수 있다. 그리고 나서, P2L 관리부(146)는 제 6 타겟 병합 P2L를 초기화할 수 있다. 그 후, 프로세서(134)는 초기화된 타겟 병합 P2L에 제 6 P2L 맵 데이터를 제 5 인덱스에 저장할 수 있다. 그리하여, 제 6 타겟 병합 P2L(635)은 제 7 타겟 병합 P2L(640)로 업데이트될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템(110)의 동작을 나타낸 흐름도이다. 도 7에서는 설명의 편의를 위하여, P2L 맵 데이터에 대한 내용만이 도시되며, 유저 데이터에 대한 내용은 생략된다. 또한, 타겟 병합 P2L은 제 1 오픈 블록 및 제 2 오픈 블록에 대응하는 P2L 맵 데이터를 저장할 수 있다고 가정한다. 그리고, 프로세서(134)는 제 1 오픈 블록에 대응하는 P2L 맵 데이터를 타겟 병합 P2L의 제 1 인덱스부터 오름차순으로 저장할 수 있으며, 제 2 오픈 블록에 대응하는 P2L 맵 데이터를 타겟 병합 P2L의 마지막 인덱스부터 내림차순으로 저장할 수 있다고 가정한다.
먼저, 단계 S701에서, 컨트롤러(130)는 호스트(102)로부터 라이트 커맨드를 제공받을 수 있다.
단계 S703에서, 프로세서(134)는 라이트 데이터가 실제로 저장될 타겟 오픈 블록에 대한 물리주소(PBA)를 호스트(102)로부터 제공받은 논리주소(LBA)와 대응되도록 할당할 수 있다. 그 결과, 프로세서(134)는 타겟 P2L 맵 데이터를 생성할 수 있다.
그리고, 단계 S705에서, P2L 관리부(146)는 타겟 P2L 맵 데이터가 저장될 타겟 병합 P2L이 가득 찼는지 확인할 수 있다.
만약, 타겟 병합 P2L이 가득 찼다면(단계 S705에서, 'Yes'), 단계 S707에서, 메모리 장치(150)는 P2L 맵 데이터 각각에 대응하는 오픈 블록에 P2L 맵 데이터를 저장할 수 있다. 비록 도시되진 아니하였으나, 구체적으로, P2L관리부(146)는 타겟 병합 P2L이 가득찬 사실을 확인할 수 있으며, 프로세서(134)에 타겟 병합 P2L에 저장된 P2L 맵 데이터를 메모리 장치(150)에 저장할 것을 요청할 수 있다. 그러면, 프로세서(134)는 P2L 맵 데이터 각각에 대응하는 오픈 블록에 P2L 맵 데이터를 저장하도록 메모리 장치(150)를 제어할 수 있다.
그리고 나서, 단계 S709에서, P2L 관리부(146)는 타겟 병합 P2L를 초기화할 수 있다. 그 후, 단계 S711 내지 단계 S713를 통하여, 프로세서(134)는 타겟 P2L 맵 데이터를 P2L 버퍼(215)내 타겟 병합 P2L에 저장할 수 있다.
반면에, 타겟 병합 P2L이 가득 차지 않았다면 (단계 S705에서, 'Yes'), 바로, 단계 S711 내지 단계 S713를 통하여, 프로세서(134)는 타겟 P2L 맵 데이터를 P2L 버퍼(215)내 타겟 병합 P2L에 저장할 수 있다.
단계 S711에서, 프로세서(134)는 타겟 P2L 맵 데이터에 대응하는 타겟 오픈블록을 확인할 수 있다. 예를 들면, 프로세서(134)는 P2L 맵 데이터가 제 1 오픈 블록과 대응하는지 확인할 수 있다.
만약, 타겟 P2L 맵 데이터가 제 1 오픈 블록과 대응된다면 (단계 S711에서, 'Yes'), 단계 S713에서, 프로세서(134)는 제 [제 1 라스트 인덱스 값 + 1] 인덱스에 타겟 P2L 맵 데이터를 저장할 수 있다. 이때, 제 1 라스트 인덱스 값은 제 1 오픈 블록에 대응하는 P2L 맵 데이터가 타겟 병합 P2L에 저장된 마지막 인덱스 값을 의미한다. 예를 들면, 타겟 P2L 맵 데이터가 저장되기 전에 제 1 오픈 블록에 대응하는 선행 P2L 맵 데이터가 타겟 병합 P2L의 제 2 인덱스에 저장된 경우, 제 1 라스트 인덱스 값은 '2'이다. 나아가, 만약, 타겟 병합 P2L이 초기화된 후라면, 제 1 라스트 인덱스 값은 '0'이다.
반면에, 타겟 P2L 맵 데이터가 제 1 오픈 블록과 대응되지 않는다면(단계 S711에서, 'No'), 즉, 타겟 P2L 맵 데이터가 제 2 오픈 블록과 대응된다면, 단계 S713에서, 프로세서(134)는 제 [제 2 라스트 인덱스-1]인덱스에 타겟 P2L 맵 데이터를 저장할 수 있다. 이때, 제 2 라스트 인덱스 값은 제 2 오픈 블록에 대응하는 P2L 맵 데이터가 타겟 병합 P2L에 저장된 마지막 인덱스 값을 의미한다. 예를 들면, 타겟 P2L 맵 데이터가 저장되기 전에 제 2 오픈 블록에 대응하는 P2L 맵 데이터가 타겟 병합 P2L의 제 4 인덱스에 저장된 경우, 제 2 라스트 인덱스 값은 '4'이다. 나아가, 만약, 타겟 병합 P2L이 초기화된 후라면, 제 2 라스트 인덱스 값은 타겟 병합 P2L의 마지막 인덱스 값이다.
본 발명의 실시 예에 따른 메모리 시스템(110)은 복수의 메모리 블록에 대한 P2L 맵 데이터를 병합하여 관리함으로써, P2L 맵 데이터를 위하여 할당된 메모리(144) 내 공간을 효율적으로 사용할 수 있다.
그러면 이하에서는, 도 8 내지 도 16을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 6f에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 8는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 8는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 8를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 9은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 9을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 9에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 10을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 11는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 11를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 12 내지 도 15은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12 내지 도 15은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 12 내지 도 15을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 9 내지 도 11에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 8에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 16을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 10 내지 도 15에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (18)

  1. P2L 맵 데이터를 처리하는 메모리 시스템에 있어서,
    복수의 오픈 블록들을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러
    를 포함하고,
    상기 컨트롤러는
    상기 복수의 오픈 블록들을 하나의 병합 P2L에 대응하여 상기 P2L 맵 데이터를 저장하는 P2L버퍼; 및
    제 1 P2L 맵 데이터 - 제 1 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 낮은 값을 갖는 인덱스부터 오름차순으로 저장하고, 제 2 P2L 맵 데이터 - 제 2 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 높은 값을 갖는 인덱스부터 내름차순으로 저장하는 프로세서
    를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 병합 P2L이 상기 P2L 맵 데이터로 가득 찼는지 확인하는 P2L관리부
    를 더 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 P2L관리부는
    상기 병합 P2L이 가득 찬 경우, 상기 프로세서에 상기 병합 P2L에 포함된 상기 P2L 맵 데이터를 상기 메모리 장치에 저장하는 것을 요청하는
    메모리 시스템.
  4. 제 3 항에 있어서,
    상기 프로세서는
    상기 요청에 응답하여 상기 병합 P2L에 포함된 상기 P2L 맵 데이터를 상기 메모리 장치에 저장하는
    메모리 시스템.
  5. 제 4 항에 있어서,
    상기 P2L관리부는
    상기 병합 P2L를 초기화하는
    메모리 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 오픈 블록은 SLC 메모리 블록이고, 상기 제 2 오픈 블록은 XLC 메모리 블록인
    메모리 시스템.
  7. 제 1 항에 있어서,
    상기 제 1 오픈 블록은 XLC 메모리 블록이고, 상기 제 2 오픈 블록은 SLC 메모리 블록인
    메모리 시스템.
  8. 제 1 항에 있어서,
    상기 프로세서는
    외부로부터 제공된 논리주소에 기초하여 상기 P2L 맵 데이터를 생성하는
    메모리 시스템.
  9. 제 1 항에 있어서,
    상기 P2L 버퍼는
    2개의 오픈 블록들을 하나의 병합 P2L에 대응하여 상기 P2L 맵 데이터를 저장하는
    메모리 시스템.
  10. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 P2L 버퍼를 포함하는 메모리
    를 더 포함하는 메모리 시스템.
  11. 복수의 오픈 블록들을 포함하는 메모리 장치와 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작방법에 있어서,
    상기 복수의 오픈 블록들을 하나의 병합 P2L에 대응시키는 단계;
    제 1 P2L 맵 데이터 - 제 1 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 낮은 값을 갖는 인덱스부터 오름차순으로 저장 단계; 및
    제 2 P2L 맵 데이터 - 제 2 오픈 블록에 대응하는 P2L 맵 데이터 - 를 상기 병합 P2L에 포함된 제일 높은 값을 갖는 인덱스부터 내름차순으로 저장하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제 11 항에 있어서,
    상기 병합 P2L이 상기 P2L 맵 데이터로 가득 찼는지 확인하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  13. 제 12 항에 있어서,
    상기 병합 P2L이 가득 찬 경우, 상기 병합 P2L에 포함된 상기 P2L 맵 데이터를 상기 메모리 장치에 저장하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  14. 제 13 항에 있어서,
    상기 스킵 값은
    상기 병합 P2L를 초기화하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  15. 제 11 항에 있어서,
    상기 제 1 오픈 블록은 SLC 메모리 블록이고, 상기 제 2 오픈 블록은 XLC 메모리 블록인
    메모리 시스템의 동작방법.
  16. 제 11 항에 있어서,
    상기 제 1 오픈 블록은 XLC 메모리 블록이고, 상기 제 2 오픈 블록은 SLC 메모리 블록인
    메모리 시스템의 동작방법.
  17. 제 11 항에 있어서,
    외부로부터 제공된 논리주소에 기초하여 상기 P2L 맵 데이터를 생성하는 단계
    를 더 포함하는 메모시 시스템의 동작방법.
  18. 제 11 항에 있어서,
    상기 복수의 오픈 블록들을 하나의 병합 P2L에 대응시키는 단계는
    2개의 오픈 블록들을 하나의 병합 P2L에 대응시키는
    메모리 시스템의 동작방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11656793B2 (en) 2021-04-06 2023-05-23 SK Hynix Inc. Controller for managing cache data, memory system including the same, and method performed by the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113918091B (zh) * 2021-09-13 2022-06-07 北京得瑞领新科技有限公司 Nand闪存中物理块的控制方法、装置及ssd设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013069183A (ja) * 2011-09-26 2013-04-18 Toshiba Corp コントローラおよびメモリシステム
US9507711B1 (en) * 2015-05-22 2016-11-29 Sandisk Technologies Llc Hierarchical FTL mapping optimized for workload
US10445251B2 (en) * 2015-07-14 2019-10-15 Western Digital Technologies, Inc. Wear leveling in non-volatile memories
TWI569139B (zh) * 2015-08-07 2017-02-01 群聯電子股份有限公司 有效資料合併方法、記憶體控制器與記憶體儲存裝置
KR20170044782A (ko) * 2015-10-15 2017-04-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102625637B1 (ko) * 2016-02-01 2024-01-17 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102485397B1 (ko) * 2016-03-17 2023-01-06 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR102615593B1 (ko) * 2016-05-04 2023-12-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180029124A (ko) * 2016-09-09 2018-03-20 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11656793B2 (en) 2021-04-06 2023-05-23 SK Hynix Inc. Controller for managing cache data, memory system including the same, and method performed by the same

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