KR102211865B1 - 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법 - Google Patents

불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 복수의 페이지들을 포함하는 복수의 메모리 블록들을 포함하고, 복수의 읽기 전압들을 기반으로 복수의 페이지들에 대한 읽기 동작을 수행하는 불휘발성 메모리 장치; 및 복수의 페이지들의 프로그램 순서에 따라 복수의 페이지들 중 일부의 페이지 시리얼 넘버를 관리하는 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 외부 장치로부터 읽기 요청 및 논리적 어드레스를 수신한 경우, 관리되는 페이지 시리얼 넘버 중 일부를 선택하고, 선택된 일부 페이지 시리얼 넘버 및 수신된 논리적 어드레스에 대응되는 페이지의 페이지 시리얼 넘버를 비교하고, 비교 결과에 따라 복수의 읽기 전압들의 레벨들을 조절한다.

Description

불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법{NONVOLATILE MEMORY SYSTEM AND OPERATING METHOD OF MEMORY CONTROLLER}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리는 저소음, 저전력, 빠른 동작 속도 등의 장점을 갖기 때문에, 다양한 분야에서 사용된다. 예를 들어, 스마트폰, 태블릿 PC와 같은 모바일 시스템은 스토리지 매체로서 대용량 플래시 메모리를 사용한다.
플래시 메모리는 플로팅 게이트 메모리 셀, 전하 트랩 플래시(CTF; charge trap flash) 메모리 셀 등과 같은 반도체 소자들을 포함한다. 특히, CTF 메모리 셀은 전하 저장막에 전하를 포획하여 메모리 셀의 문턱 전압을 변화시킴으로써 데이터를 기억한다. 그러나 CTF 메모리 셀은 시간이 흐름에 따라 전하 저장막에 저장된 전하가 채널층으로 이동함으로써 문턱 전압이 변화하는 특성을 갖는다. 이러한 물리적 특성이 IVS(Initial Verify Shift) 현상이라 불린다. 이로 인하여 CTF 메모리 셀들에 저장된 데이터가 소실된다. 상술된 문제점을 해결하기 위해서는 별도의 프로그램 관리 방법이 요구된다.
본 발명의 목적은 불휘발성 메모리 장치에서 사용되는 읽기 전압들의 레벨을 조절하기 위한 인덱스 정보 탐색시, 감소된 탐색 시간을 갖는 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 시스템은 복수의 페이지들을 포함하는 복수의 메모리 블록들을 포함하고, 복수의 읽기 전압들을 기반으로 상기 복수의 페이지들에 대한 읽기 동작을 수행하는 불휘발성 메모리 장치; 및 상기 복수의 페이지들의 프로그램 경과 시간에 따라 상기 복수의 페이지들 중 일부의 페이지 시리얼 넘버를 관리하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 외부 장치로부터 읽기 요청 및 논리적 어드레스를 수신한 경우, 상기 관리되는 페이지 시리얼 넘버 중 일부를 선택하고, 상기 선택된 일부 페이지 시리얼 넘버 및 상기 수신된 논리적 어드레스에 대응되는 페이지의 페이지 시리얼 넘버를 비교하고, 상기 비교 결과에 따라 상기 복수의 읽기 전압들의 레벨들을 조절한다.
실시 예로서, 상기 페이지 시리얼 넘버는 상기 복수의 페이지들의 프로그램 순서를 가리킨다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 페이지들의 프로그램 경과 시간에 따라 상기 복수의 페이지들 중 일부의 페이지 시리얼 넘버를 프로그램 타임 스탬프 테이블로서 관리한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 프로그램 타임 스탬프 테이블을 주기적으로 갱신한다.
실시 예로서, 상기 프로그램 타임 스탬프 테이블은 복수의 서브 테이블들을 포함하고, 상기 복수의 서브 테이블들 각각은 상기 관리되는 페이지 시리얼 넘버들 및 경과 시간 정보를 포함하되, 상기 복수의 서브 테이블들 각각의 경과 시간 정보는 서로 다른 주기를 갖는다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 서브 테이블들 각각을 서로 다른 주기로 갱신한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들의 할당 순서를 관리한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 관리되는 할당 순서를 기반으로 상기 복수의 페이지들의 페이지 시리얼 넘버들을 생성한다.
실시 예로서, 상기 페이지 시리얼 넘버들은 프로그램 순서에 따라 순차적으로 증가된다.
실시 예로서, 상기 메모리 컨트롤러는 미리 정해진 테이블의 경과 시간 구간들을 기반으로 상기 관리되는 페이지 시리얼 넘버 중 일부를 선택하되, 상기 미리 정해진 테이블은 프로그램 경과 시간을 가리키는 상기 경과 시간 구간들 및 상기 복수의 읽기 전압들의 레벨을 가리키는 인덱스 정보를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 선택된 일부 페이지 시리얼 넘버들을 순차적으로 상기 수신된 논리적 어드레스와 대응되는 페이지의 페이지 시리얼 넘버보다 큰 숫자인지를 비교하되, 상기 수신된 논리적 어드레스와 대응되는 페이지의 페이지 시리얼 넘버가 상기 비교 결과가 변경된 구간에 포함되는 것으로 판단한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 복수의 읽기 전압들이 상기 변경된 구간에 대응하는 읽기 전압들의 레벨이 되도록 상기 복수의 읽기 전압들의 레벨을 조절한다.
실시 예로서, 상기 불휘발성 메모리 장치는 상기 조절된 복수의 읽기 전압들을 기반으로, 수신된 논리 어드레스와 대응되는 페이지에 대한 읽기 동작을 수행한다.
본 발명의 다른 실시 예에 따른 복수의 페이지들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 외부 장치로부터 읽기 요청 및 논리적 어드레스를 수신하는 단계; 상기 수신된 논리적 어드레스에 대응되는 페이지 시리얼 넘버를 생성하는 단계; 상기 미리 정해진 테이블의 경과 시간 구간을 기반으로 상기 복수의 페이지들의 페이지 시리얼 넘버들 중 프로그램 경과 시간에 따라 관리되는 페이지 시리얼 넘버들의 일부를 선택하는 단계; 상기 선택된 페이지 시리얼 넘버들 및 상기 수신된 논리적 어드레스에 대응되는 페이지 시리얼 넘버를 비교하는 단계; 및 상기 비교 결과를 기반으로 상기 불휘발성 메모리 장치의 복수의 읽기 전압들의 레벨을 조절하는 단계를 포함한다.
실시 예로서, 상기 선택된 페이지 시리얼 넘버들 및 상기 수신된 논리적 어드레스에 대응되는 페이지 시리얼 넘버를 비교하는 단계는, 상기 선택된 페이지 시리얼 넘버들을 순차적으로 상기 수신된 논리적 어드레스에 대응되는 페이지 시리얼 넘버보다 큰 숫자인지를 비교하는 단계; 및 상기 수신된 논리적 어드레스에 대응되는 페이지 시리얼 넘버가 상기 비교 결과가 변경되는 구간에 포함되는 것으로 결정하는 단계를 포함한다.
실시 예로서, 상기 비교 결과를 기반으로 상기 불휘발성 메모리 장치의 복수의 읽기 전압들의 레벨을 조절하는 단계는, 상기 결정된 구간과 대응되는 읽기 전압 레벨로 상기 복수의 읽기 전압들의 레벨을 조절하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템은 복수의 페이지들을 포함하는 복수의 메모리 블록들을 포함하고, 복수의 읽기 전압들을 기반으로 상기 복수의 페이지들에 대한 읽기 동작을 수행하는 불휘발성 메모리 장치; 및 상기 메모리 컨트롤러는 블록 오더 테이블(BOT; Block Order Table), 프로그램 타임 스탬프 테이블(PTS; Program Time Stamp Table), 및 미리 정해진 테이블(PDT; PreDefined Table)을 저장하는 램을 포함하고, 상기 복수의 메모리 블록들의 할당 순서에 따라 상기 블록 오더 테이블을 관리하고, 상기 복수의 페이지들의 프로그램 경과 시간에 따라 상기 복수의 페이지들 중 일부의 페이지 시리얼 넘버를 상기 프로그램 타임 스탬프 테이블에 저장하여 관리하는 메모리 컨트롤러를 포함하고, 외부 장치로부터 읽기 요청 및 논리적 어드레스가 수신된 경우, 상기 메모리 컨트롤러는 상기 읽기 요청에 응답하여 상기 블록 오더 테이블을 기반으로 상기 논리적 어드레스에 대응되는 페이지의 페이지 시리얼 넘버를 생성하고, 상기 미리 정해진 테이블을 기반으로 상기 프로그램 타임 스탬프 테이블에 포함된 페이지 시리얼 넘버 중 일부를 선택하여 상기 생성된 페이지 시리얼 넘버와 비교하고, 상기 비교 결과에 따라 상기 복수의 읽기 전압들의 레벨을 조절한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 수신된 논리적 어드레스를 물리적 블록 넘버 및 물리적 페이지 넘버를 포함하는 물리적 어드레스로 변환한다.
실시 예로서, 상기 미리 정해진 테이블은 경과 시간 구간 및 인덱스 정보를 포함하고, 상기 메모리 컨트롤러는 상기 경과 시간 구간을 기반으로 상기 프로그램 타임 스탬프 테이블에 포함된 페이지 시리얼 넘버 중 일부를 선택한다.
실시 예로서, 상기 불휘발성 메모리 장치는 상기 조절된 복수의 읽기 전압들을 기반으로 읽기 동작을 수행한다.
본 발명에 따르면, 불휘발성 메모리 장치에서 사용되는 읽기 전압들의 레벨을 조절하기 위한 인덱스 정보 탐색시, 감소된 탐색 시간을 갖는다. 따라서, 읽기 레이턴시가 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 불휘발성 메모리 시스템의 소프트웨어 계층을 보여주는 블록도이다.
도 3은 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 4는 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 5는 도 4에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록을 보여주는 회로도이다.
도 6 및 도 7은 도 1에 도시된 블록 오더 테이블을 설명하기 위한 도면들이다.
도 8 내지 도 10은 도 1에 도시된 프로그램 타임 스탬프 테이블을 설명하기 위한 도면들이다.
도 11은 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 12는 도 11의 S130 단계를 설명하기 위한 도면이다.
도 13은 도 11의 S140 단계를 상세하게 설명하기 위한 도면이다.
도 14 및 도 15는 도 11의 S150 단계를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
간결한 설명 및 도면의 간결성을 위하여 본 발명의 실시 예들이 특정 수치 또는 특정 용어들로 한정되어 설명된다. 그러나, 특정 수치 또는 특정 용어들은 본 발명의 예시적인 실시 예에 불과하며, 본 발명의 범위가 이에 한정되지 않음은 잘 이해될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다.
예시적으로, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 기반으로 실장되어 메모리 카드와 같은 불휘발성 메모리 시스템으로 제공될 수 있다.
메모리 컨트롤러(110)는 외부 장치(예를 들어, 애플리케이션 프로세서(AP; Application Processor), 호스트 등)로부터 요청(RQ) 및 논리적 어드레스(ADDR_l)를 수신하고, 수신된 신호들에 응답하여 데이터(DATA)를 외부 장치로 전송하거나 또는 외부 장치로부터 수신된 데이터(DATA)를 불휘발성 메모리 장치(120)에 기입할 수 있다. 예시적으로, 논리적 어드레스(ADDR_l)는 외부 장치에 의해 정의된 데이터 단위의 위치를 가리킬 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나 또는 불휘발성 메모리 장치(120)에 기입된 데이터(DATA)를 독출하기 위하여, 커맨드(CMD), 물리적 어드레스(ADDR_p), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 외부 장치로부터 수신된 논리적 어드레스(ADDR_l)를 물리적 어드레스(ADDR_p)로 변환할 수 있다. 물리적 어드레스(ADDR_p)는 불휘발성 메모리 장치(120)에 포함된 복수의 페이지들의 물리적 위치를 가리킨다. 예시적으로, 물리적 어드레스(ADDR_p)는 물리적 블록 넘버(PBN) 및 물리적 페이지 넘버(PPN)과 같은 정보를 포함할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 신호들에 응답하여 수신된 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리 장치일 수 있다. 불휘발성 메모리 장치(120)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 페이지들로 구성될 수 있다. 또한, 불휘발성 메모리 장치(120)는 전하 트랩 플래시(CTF; Charge Trap Flash) 메모리 셀들을 포함할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
불휘발성 메모리 장치(120)에 포함된 CTF 메모리 셀들은 시간이 경과함에 따라 문턱 전압 산포가 변하는 물리적 특성을 갖는다. 이러한 물리적 특성은 "IVS(Initial Verify Shift) 현상"이라 불린다. IVS 현상에 의해 프로그램 시간에 따라 메모리 셀들의 문턱 전압이 변하기 때문에, 읽어진 데이터들은 다수의 에러를 포함하게 된다. 이러한 다수의 에러들이 에러 정정 회로(ECC)에 의해 보정되지 않을 경우, 이를 보정하기 위한 별도의 에러 정정 동작이 요구된다. 별도의 에러 정정 동작은 소프트웨어 계층에서 수행되기 때문에, 에러 정정 시간이 오래 걸린다.
상술된 문제점을 해결하기 위하여, 본 발명의 실시 예에 따른 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 포함된 메모리 셀들(또는 페이지들)의 프로그램 시간을 관리할 수 있다.
메모리 컨트롤러(110)는 프로그램 타임 스탬프 테이블 관리부(111), 타이머(112), 블록 오더 테이블(BOT; Block Order Table), 프로그램 타임 스탬프 테이블(PTS; Program Time Stamp Table), 및 미리 정해진 테이블(PDT; PreDefined Table)을 포함한다.
프로그램 타임 스탬프 테이블 관리부(111, 이하에서, 'PTS 관리부'라 칭한다.)는 불휘발성 메모리 장치(120)에 포함된 복수의 페이지들의 프로그램 경과 시간을 관리할 수 있다. 예를 들어, PTS 관리부(111)는 불휘발성 메모리 장치(120)에 데이터(DATA)가 기입될 때, 데이터가 기입된 페이지의 페이지 시리얼 넘버(PSN)를 프로그램 타임 스탬프 테이블(PTS)에 기입하고, 소정의 시간 간격으로 프로그램 타임 스탬프 테이블(PTS)을 갱신할 수 있다.
타이머(112)는 클럭(예를 들어, 동작 클럭, 기준 클럭 등)을 카운팅하여 현재 시간을 생성할 수 있다. 예시적으로, 클럭은 외부 장치로부터 수신될 수 있다. 예시적으로, 클럭은 메모리 컨트롤러(110) 내부에서 발생되는 클럭일 수 있다. 예시적으로, 현재 시간은 절대 시간일 수 있다. 예시적으로, 현재 시간은 기준 시간에 대한 상대 시간일 수 있다.
블록 오더 테이블(BOT; Block Order Table)은 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 블록들의 할당 순서 정보를 포함할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 외부 장치로부터 수신된 논리적 어드레스(ADDR_l)를 불휘발성 메모리 장치(120)의 물리적 어드레스(ADDR_p)로 변환할 수 있다. 이 때, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 복수의 메모리 블록들을 순차적으로 할당할 수 있다. 블록 오더 테이블(BOT)은 복수의 메모리 블록들의 할당 순서 정보를 포함할 수 있다. 예시적으로, PTS 관리부(111)는 블록 오더 테이블(BOT)을 기반으로 페이지 시리얼 넘버(PSN; Page Serial Number)를 생성할 수 있다. 블록 오더 정보 테이블(BOT) 및 페이지 시리얼 넘버(PSN)는 도 6 및 도 7을 참조하여 더욱 상세하게 설명된다.
프로그램 타임 스탬프 테이블(PTS; Program Time Stamp Table)은 불휘발성 메모리 장치(120)에 포함된 복수의 페이지들의 프로그램 경과 시간 정보를 포함할 수 있다. 예시적으로, 프로그램 타임 스탬프 테이블(PTS)은 로그 스케일(log-scale)로 관리될 수 있다. 예시적으로, PTS 관리부(111)는 프로그램 타임 스탬프 테이블(PTS)을 기반으로 복수의 페이지들의 프로그램 경과 시간을 관리할 수 있다. 프로그램 타임 스탬프 테이블(PTS)은 도 8 내지 도 10을 참조하여 더욱 상세하게 설명된다.
미리 정해진 테이블(PDT; PreDefined Table)은 프로그램 경과 시간 및 인덱스 정보를 포함한다. 예를 들어, 미리 정해진 테이블(PDT)은 프로그램 경과 시간 구간 및 인덱스 정보를 포함한다. 프로그램 경과 시간 구간은 프로그램 경과 시간의 범위를 가리킨다. PDT 인덱스 정보는 읽기 전압 세트의 정보를 가리킨다. 예를 들어, 제 1 경과 시간 구간은 0s~0.5s를 가리킬 수 있다. 제 2 구간은 0.5s~20s를 가리킬 수 있다. 이 때, 제 1 경과 시간 구간에 대한 PDT 인덱스 정보는 "1"일 수 있다. 제 2 경과 시간 구간에 대한 PDT 인덱스 정보는 "2"일 수 있다. 선택된 페이지(즉, 읽어질 페이지)의 프로그램 경과 시간이 제 1 경과 구간에 포함되는 경우, 메모리 컨트롤러(110)는 PDT 인덱스 정보 "1"에 해당되는 읽기 전압 세트를 기반으로 불휘발성 메모리 장치(120)가 읽기 동작을 수행하도록 제어할 수 있다.
예시적으로, PTS 관리부(111)는 읽기 동작이 수행될 페이지에 해당하는 PDT 인덱스 정보를 결정하기 위하여 프로그램 타임 스탬프 테이블(PTS) 전체를 스캔하지 않고, 미리 정해진 테이블(PDT)에 포함된 프로그램 경과 시간 구간을 기반으로 프로그램 타임 스탬프 테이블(PTS)에 포함된 페이지 시리얼 넘버들 중 일부를 선택하고, 선택된 페이지 시리얼 넘버 및 읽기 동작이 수행될 페이지의 페이지 시리얼 넘버를 비교하고, 비교 결과에 따라 읽기 동작이 수행될 페이지에 해당하는 인덱스 정보를 결정할 수 있다. 예시적으로, PTS 관리부(111)의 탐색 방법은 도 11 내지 도 14를 참조하여 더욱 상세하게 설명된다.
상술된 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(120)의 읽기 전압을 조절하기 위한 PDT 인덱스 정보 탐색시, 메모리 컨트롤러(110)는 프로그램 타임 스탬프 테이블(PTS)을 순차적으로 탐색하지 않고, 미리 정해진 테이블(PDT)을 기반으로 프로그램 타임 스탬프 테이블(PTS)의 일부만 탐색하여 인덱스 정보를 결정할 수 있다. 따라서, 읽기 레이턴시가 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 2는 도 1에 도시된 불휘발성 메모리 시스템의 소프트웨어 계층을 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 애플리케이션(101)은 외부 장치에서 구동되는 다양한 응용 프로그램들을 가리킨다. 애플리케이션(101)의 구동에 의해 생성된 데이터 또는 애플리케이션(101)의 구동에 필요한 데이터는 불휘발성 메모리 장치(120)에 저장될 수 있다.
파일 시스템(102)은 파일 또는 데이터를 불휘발성 메모리 장치(120)에 저장할 경우, 이를 조직화하는 역할을 수행한다. 예를 들어, 파일 시스템(102)은 쓰기 요청에 따른 논리적 어드레스(ADDR_l)를 메모리 컨트롤러(110)로 제공할 수 있다. 파일 시스템(102)은 외부 장치의 운영체제(OS, Operating System)에 따라 다른 형태를 가질 수 있다. 예시적으로 파일 시스템(102)은 FAT(File Allocation Table), FAT32, NTFS(NT File System), HFS(Hierarchical File System), JSF2(Journaled File System2), XFS, ODS-5(On-Disk Structure-5), UDF, ZFS, UFS(Unix File System), ext2, ext3, ext4, ReiserFS, Reiser4, ISO 9660, Gnome VFS, BFS, 또는 WinFS 등을 포함할 수 있다. 예시적으로, 애플리케이션(101) 및 파일 시스템(102)은 외부 장치(예를 들어, 호스트, AP 등)에 의해 구동될 수 있다.
플래시 변환 계층(113, Flash Translation Layer, 이하에서, "FTL"이라 칭한다.)은 불휘발성 메모리 장치(120)가 효율적으로 사용되도록 외부 장치 및 불휘발성 메모리 장치(120) 간 인터페이스를 제공할 수 있다. FTL(113)은 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 블록들을 쓰기 블록으로 할당하고, 이를 관리할 수 있다. 예를 들어, FTL(113)은 파일 시스템(102)에 의해 생성된 논리적 어드레스(ADDR_l)를 수신하여, 불휘발성 메모리 장치(120)에서 사용 가능한 물리적 어드레스(ADDR_p)로 변환하는 역할을 수행한다. 이 때, FTL(113)은 쓰기 블록으로 할당된 메모리 블록에 쓰기 가능한 페이지가 있는지 판단하고, 할당된 쓰기 블록에 쓰기 가능한 페이지가 없는 경우 새로운 자유 블록을 쓰기 블록으로 할당할 수 있다. 즉, FTL(113)은 순차적으로 쓰기 블록을 할당할 것이다. FTL(113)은 이와 같은 어드레스 변환을 매핑 테이블을 통해 관리한다. 예시적으로, 플래시 변환 계층(111)은 메모리 컨트롤러(110)에 의해 구동될 수 있다.
예시적으로, FTL(113)은 가비지 컬렉션, 마모도 관리 등과 같은 동작을 수행할 수 있다. FTL(113)은 가비지 컬렉션, 마모도 관리 등과 같은 동작을 기반으로 자유 블록을 생성하거나 또는 쓰기 블록을 할당할 수 있다.
도 3은 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 메모리 컨트롤러(110)는 PTS 관리부(111), 타이머(112), FTL(113), CPU(114), SRAM(115), 호스트 인터페이스(116), 플래시 인터페이스(117), 블록 오더 테이블(BOT), 프로그램 타임 스탬프 테이블(PTS), 및 미리 정해진 테이블(PDT)를 포함한다.
PTS 관리부(111), 타이머(112), FTL(113), 블록 오더 테이블(BOT), 프로그램 타임 스탬프 테이블(PTS), 및 미리 정해진 테이블(PDT)은 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
CPU(114)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(115)은 메모리 컨트롤러(110)의 버퍼 메모리, 동작 메모리, 주 메모리로서 동작할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(116)를 통해 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(116)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express), UFS(Universal Flash Storage Interface) 등과 같은 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(117)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다.
예시적으로, PTS 관리부(111) 및 FTL(113)은 소프트웨어 계층으로 구현되어, CPU(114)에 의해 구동될 수 있다. PTS 관리부(111) 및 FTL(113)는 펌웨어 형태로 별도의 저장 매체(예를 들어, ROM, 또는 불휘발성 메모리 장치(120)의 메타 영역)에 저장되고, CPU(114)에 의해 구동될 수 있다. 블록 오더 테이블(BOT), 프로그램 타임 스탬프 테이블(PTS), 및 미리 정해진 테이블(PDT)은 SRAM(115)에 저장되고, PTS 관리부(111) 및 FTL(113)을 구동하는 CPU(114)에 의해 갱신될 수 있다. SRAM(115)에 저장된 블록 오더 테이블(BOT), 프로그램 타임 스탬프 테이블(PTS), 및 미리 정해진 테이블(PDT)은 불휘발성 메모리 장치(120)의 메타 영역에 주기적으로 플러쉬될 수 있다.
도 4는 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 4를 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 및 전압 발생기(123), 및 입출력 회로(124)를 포함한다.
메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드 라인들(WL)과 연결된다. 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 두 개의 비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKn) 각각은 기판(미도시)과 수직한 방향으로 적층된 3차원 구조를 가질 수 있다. 메모리 블록의 구조는 도 5를 참조하여 상세하게 설명된다.
예시적으로, 메모리 셀 어레이(121)에 포함된 복수의 메모리 블록들(BLK1~BLKn) 중 일부는 메타 영역으로 사용되며, 도 1을 참조하여 설명된 블록 오더 테이블(BOT), 프로그램 타임 스탬프 테이블(PTS), 및 미리 정해진 테이블(PDT)은 메타 영역에 저장될 수 있다.
어드레스 디코더(122)는 복수의 워드 라인들(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이와 연결된다. 어드레스 디코더(122)는 메모리 컨트롤러(110)로부터 물리적 어드레스(ADDR_p)를 수신하고, 수신된 어드레스(ADDR_p)를 디코딩하여 복수의 워드 라인들(WL)을 구동할 수 있다. 예를 들어, 물리적 어드레스(ADDR_p)는 물리적 블록 넘버(PBN) 및 물리적 페이지 넘버(PPN)를 포함할 수 있다. 어드레스 디코더(122)는 물리적 어드레스(ADDR_p)에 포함된 물리적 블록 넘버(PBN)와 대응되는 메모리 블록을 선택하고, 선택된 메모리 블록에 포함된 복수의 페이지들 중 물리적 어드레스(ADDR_p)에 포함된 물리적 페이지 넘버(PPN)와 대응되는 페이지를 선택할 수 있다. 어드레스 디코더(122)는 선택된 페이지에 대한 읽기 또는 쓰기 동작이 수행되도록 복수의 워드 라인들(WL)의 전압들을 제어할 수 있다.
제어 로직 및 전압 발생기(123)는 메모리 컨트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(123)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(121)에 기입되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(123)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(121)에 저장된 데이터(DATA)가 출력되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(123)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(121)의 일부가 소거되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다.
제어 로직 및 전압 발생기(124)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(123)는 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들과 같은 다양한 전압들을 생성하여 어드레스 디코더(122) 및 메모리 셀 어레이(121)로 제공할 수 있다.
예시적으로, 제어 로직 및 전압 발생기(124)는 메모리 컨트롤러(110)의 제어에 따라 복수의 선택 읽기 전압들의 레벨을 조절할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(123)는 메모리 컨트롤러(110)의 제어에 따라 복수의 선택 읽기 전압 세트들 중 어느 하나를 생성할 수 있다. 어드레스 디코더(122)는 생성된 선택 읽기 전압 세트를 복수의 워드 라인들 중 선택된 워드 라인으로 공급할 수 있다.
입출력 회로(124)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 입출력 회로(124)는 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(121)에 기입되도록 복수의 비트 라인들(BL)을 제어할 수 있다. 또는 입출력 회로(124)는 메모리 셀 어레이(121)에 기입된 데이터(DATA)가 출력되도록 복수의 비트 라인들(BL)을 제어할 수 있다. 예시적으로, 입출력 회로(124)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 입출력 회로(124)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼, 글로벌 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 예시적으로, 입출력 회로(124)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
도 5는 도 4에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록을 보여주는 회로도이다. 예시적으로, 도 5를 참조하여 제 1 메모리 블록(BLK1)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들(BLK2~BLKn) 또한 제 1 메모리 블록(BLK1)과 동일한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향을 따라 배열되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)로 분리된다. 복수의 메모리 셀들(MC1~MC8)은 각각 워드라인들(WL1~WL8)에 연결된다. 동일 높이의 워드라인은 공통으로 연결되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링은 비트라인(BL) 및 공통 소스 라인(CSL) 사이에 연결된다. 즉, 스트링 선택 트랜지스터(SST)는 비트라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.
동일한 열에 배치된 셀 스트링들은 동일한 비트라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결된다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결된다.
동일한 행에 배치된 셀 스트링들은 동일한 스트링 선택 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)은 제 1 스트링 선택 라인(SSL1)과 연결된다. 셀 스트링들(CS21, CS22)은 제 2 스트링 선택 라인(SSL2)과 연결된다.
예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(미도시)과 수직한 방향으로 적층된다. 예를 들어, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC11~MC8), 및 스트링 선택 트랜지스터(SST)는 기판(미도시)과 수직한 방향으로 적층되어 형성된다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 구성될 수 있다.
도 5에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 5에 도시된 제 1 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11, CS21, CS12, CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 의해 셀 스트링들(CS11, CS21, CS12, CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다.
도 6 및 도 7은 도 1에 도시된 블록 오더 테이블을 설명하기 위한 도면들이다. 먼저, 도 1 및 도 6을 참조하면, 블록 오더 테이블(BOT)은 블록 할당 순서 정보를 포함한다. 예를 들어, 메모리 컨트롤러(110)는 복수의 메모리 블록들(BLK1~BLKn)를 순차적으로 할당할 수 있다. 이 때, 메모리 컨트롤러(110)는 복수의 메모리 블록들 각각의 마모도를 고려하여 메모리 블록을 할당할 수 있다. 메모리 컨트롤러(110)는 복수의 메모리 블록들의 할당 순서 정보를 블록 오더 테이블(BOT)에 저장할 것이다. 도 6에 도시된 블록 오더 테이블(BOT)을 참조하면, 메모리 컨트롤러(110)는 제 1 메모리 블록(BLK1)을 가장 먼저 할당한 이후, 제 3 메모리 블록(BLK3), 제 5 메모리 블록(BLK5), 제 7 메모리 블록(BLK7), 및 제 8 메모리 블록(BLK8)을 순차적으로 할당한다.
이 후, 제 8 메모리 블록(BLK8)의 모든 페이지들이 프로그램된 경우 메모리 컨트롤러(110)는 메모리 블록들 각각의 마모도를 고려하여 복수의 메모리 블록들 중 어느 하나를 할당하고, 할당된 메모리 블록의 정보를 BOT 인덱스 '6'에 대응되는 값으로 블록 오더 테이블(BOT)에 저장할 것이다.
예시적으로, 블록 오더 테이블(BOT)에 포함된 BOT 인덱스는 메모리 블록들의 할당 순서를 가리킨다. BOT 인덱스의 크기는 복수의 메모리 블록들의 개수와 동일할 수 있다. 또는 BOT 인덱스의 크기는 복수의 메모리 블록들 중 예비 블록을 제외한 메모리 블록들의 개수와 동일할 수 있다.
다음으로, 도 1, 도 6, 및 도 7을 참조하면, 메모리 컨트롤러(110)는 블록 오더 테이블(BOT)을 기반으로 복수의 페이지들 각각의 페이지 시리얼 넘버(PSN)를 생성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이 메모리 컨트롤러(110)는 제 1 메모리 블록(BLK1)을 쓰기 블록으로 할당할 수 있다. 메모리 컨트롤러(110)는 제 1 메모리 블록(BLK1)에 포함된 복수의 페이지들(PAGE0~PAGE15)에 순차적으로 데이터를 기입할 수 있다.
이 때, 제 1 메모리 블록(BLK1)의 제 0 페이지(PAGE0)는 "0000"의 페이지 시리얼 넘버(PSN)를 가질 수 있다. 제 1 메모리 블록(BLK1)의 제 1 페이지(PAGE1)는 "0001"의 페이지 시리얼 넘버(PSN)를 가질 수 있다. 제 1 메모리 블록(BLK1)의 제 1 페이지(PAGE2)는 "0002"의 페이지 시리얼 넘버(PSN)를 가질 수 있다.
마찬가지로, 제 1 메모리 블록(BLK1)의 제 14 및 제 15 페이지들(PAGE14, PAGE15) 각각은 "0014" 및 "0015"의 페이지 시리얼 넘버(PSN)를 가질 수 있다. 상술된 바와 같이, 메모리 컨트롤러(110)는 할당된 제 1 메모리 블록(BLK1)에 포함된 복수의 페이지들(PAGE0~PAGE15)에 순차적으로 데이터를 기입하고, 기입된 순서에 따라 페이지 시리얼 넘버(PSN)가 각 페이지들에 할당될 수 있다.
이 후, 제 1 메모리 블록(BLK1)에 포함된 복수의 페이지들(PAGE0~PAGE15)에 데이터가 모두 기입되거나, 또는 복수의 페이지들(PAGE0~PAGE15) 중 쓰기 가능한 페이지가 없는 경우, 메모리 컨트롤러(110)는 제 3 메모리 블록(BLK3)을 쓰기 블록으로 할당할 수 있다. 메모리 컨트롤러(110)는 제 3 메모리 블록(BLK3)에 포함된 복수의 페이지들(PAGE0~PAGE15)에 데이터를 순차적으로 기입하고, 기입된 순서에 따라 페이지 시리얼 넘버(PSN)를 할당할 수 있다. 예시적으로, 제 3 메모리 블록(BLK3)에 포함된 복수의 페이지들의 페이지 시리얼 넘버(PSN)는 제 1 메모리 블록(BLK1, 즉, 이전에 쓰기 블록으로 할당된 메모리 블록)에 포함된 복수의 페이지들의 페이지 시리얼 넘버(PSN)에 연속될 수 있다.
상술된 바와 마찬가지로, 메모리 컨트롤러(110)는 이 후 제 5 메모리 블록(BLK5)을 쓰기 블록으로 할당하고, 할당된 제 5 메모리 블록(BLK5)의 복수의 페이지들(PAGE0~PAGE15)에 데이터를 순차적으로 기입한다. 메모리 컨트롤러(110)는 기입된 순서에 따라 제 5 메모리 블록(BLK5)의 복수의 페이지들(PAGE0~PAGE15)의 페이지 시리얼 넘버(PSN)를 할당할 수 있다.
상술된 바와 같이, 메모리 컨트롤러(110)는 메모리 블록의 할당된 순서를 기반으로 복수의 페이지들의 페이지 시리얼 넘버(PSN)를 관리할 수 있다. 예시적으로, 페이지 시리얼 넘버(PSN)는 복수의 페이지들의 기입된 순서를 기반으로 결정될 수 있다.
간결한 설명을 위하여 제 1, 제 3, 및 제 5 메모리 블록들(BLK1, BLK3, LBK5)을 참조하여 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 도 7을 참조하여, 제 1, 제 3, 및 제 5 메모리 블록들(BLK1, BLK3, LBK5)은 제 0 내지 제 15 페이지들(PAGE0~PAGE15)을 포함하는 것으로 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 블록들은 복수의 페이지들을 더 포함할 수 있다. 또한, 도 6 및 도 7에 도시된 참조 번호들 및 수치들은 예시적인 것이며, 본 발명의 범위가 이에 한정되지 않음은 잘 이해될 것이다.
도 8 내지 도 10은 도 1에 도시된 프로그램 타임 스탬프 테이블을 설명하기 위한 도면들이다. 도 1 및 도 8 내지 10을 참조하면, 메모리 컨트롤러(110)는 프로그램 타임 스탬프 테이블(PTS)을 관리할 수 있다. 프로그램 타임 스탬프 테이블(PTS)은 복수의 서브 프로그램 타임 스탬프 테이블들(sPTS1~sPTSk, 이하에서 '서브 테이블'이라 칭한다.)을 포함한다. 복수의 서브 테이블들(sPTS1~sPTSk) 각각은 시간 인덱스 정보 및 페이지 시리얼 넘버(PSN)의 정보를 포함한다. 예시적으로, 시간 인덱스 정보는 프로그램 경과 시간을 가리킬 수 있다.
복수의 서브 테이블들(sPTS1~sPTSk) 각각의 시간 인덱스는 서로 다른 단위로 관리될 수 있다. 예를 들어, 제 1 서브 테이블(sPTS1)의 시간 인덱스는 10ms 단위로 관리된다. 즉, 제 1 서브 테이블(sPTS1)은 10ms마다 갱신될 수 있다. 제 2 서브 테이블(sPTS2)의 시간 인덱스는 100ms 단위로 관리된다. 즉, 제 2 서브 테이블(sPTS2)은 100ms마다 갱신될 수 있다. 제 3 서브 테이블(sPTS3)의 시간 인덱스는 1s 단위로 관리된다. 제 3 서브 테이블(sPTS3)은 1s마다 갱신될 수 있다. 즉, 복수의 서브 테이블들(sPTS1~sPTSk)은 로그 스케일(log scale)로 관리될 수 있다.
예를 들어, 도 9에 도시된 바와 같이 제 0 시점(t0)에 제 1 페이지 시리얼 넘버(PSN1)와 대응되는 페이지에 데이터가 기입될 수 있다. 간결한 설명을 위하여 제 1 페이지 시리얼 넘버(PSN1)는 "109980"인 것으로 가정한다. 메모리 컨트롤러(110)는 제 1 시점(t1, 즉, 제 0 시점(t0)으로부터 10ms가 경과한 시점)에서, 제 1 서브 테이블(sPTS1)을 갱신할 수 있다. 즉, 제 1 시점(t1)에서 제 1 페이지 시리얼 넘버(PSN1)가 제 1 시간 인덱스(0.01)에 대응되도록 제 1 서브 테이블(sPTS1)에 기입된다.
이 후, 제 2 시점(t2, 즉, 제 0 시점(t0)으로부터 20ms가 경과한 시점)에서, 메모리 컨트롤러(110)는 제 1 서브 테이블(sPTS1)을 갱신할 수 있다. 예를 들어, 제 2 시점(t2)에서 제 1 시간 인덱스(0.01)에 기입된 제 1 페이지 시리얼 넘버(PSN1)가 제 2 시간 인덱스(0.02)로 이동되고, "109981"의 페이지 시리얼 넘버(PSN)가 제 1 시간 인덱스(0.01)에 기입된다. 예시적으로, "109981"의 페이지 시리얼 넘버(PSN)는 제 1 시점(t1) 내지 제 2 시점(t2) 사이의 구간에서 기입된 페이지들 중 어느 하나의 페이지와 대응되는 페이지 시리얼 넘버(PSN)일 수 있다.
도 10에 도시된 바와 같이 메모리 컨트롤러(110)는 제 9 시점(t3, 즉, 제 0 시점(t0)으로부터 90ms가 경과한 시점)까지 10ms마다 상술된 바와 같이 제 1 서브 테이블(sPTS1)을 갱신할 수 있다.
제 10 시점(t10, 즉, 제 0 시점(t0)으로부터 100ms가 경과한 시점)에서, 메모리 컨트롤러(110)는 제 1 및 제 2 서브 테이블들(sPTS1, sPTS2)을 갱신할 수 있다. 예를 들어, 제 1 페이지 시리얼 넘버(PNS, "109980")는 제 1 서브 테이블(sPTS1)에서 삭제되고, 제 2 서브 테이블(sPTS2)의 제 1 시간 인덱스(0.1)에 기입될 수 있다. 예시적으로, 제 2 서브 테이블(sPTS2)의 시간 인덱스는 100ms 단위로 관리될 수 있다.
이 후, 제 20 시점(t20, 즉, 제 0 시점(t0)으로부터 200ms가 경과한 시점)에서, 메모리 컨트롤러(110)는 제 1 및 제 2 서브 테이블들(sPTS1, sPTS2)을 갱신할 것이다. 즉, 제 2 서브 테이블(sPTS2)은 100ms마다 갱신될 수 있다.
상술된 바와 같이, 메모리 컨트롤러(110)는 제 1 서브 테이블(sPTS1)을 기반으로 10ms 단위로 프로그램 경과 시간 및 페이지 시리얼 넘버를 관리하고, 제 2 서브 테이블(sPTS2)을 기반으로 100ms 단위로 프로그램 경과 시간 및 페이지 시리얼 넘버를 관리할 수 있다. 즉, 메모리 컨트롤러(110)는 시간 인덱스의 관리가 서로 다른 복수의 서브 테이블들(sPTS1~sPTSk)을 기반으로 복수의 페이지들의 프로그램 경과 시간을 관리할 수 있다.
예시적으로, 도 8 내지 도 10을 참조하여 설명된 참조 번호들(예를 들어, 페이지 시리얼 넘버(PSN) 등) 및 시간 인덱스의 단위들은 예시적인 것들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 복수의 서브 테이블들(sPTS1~sPTSk)의 시간 인덱스 관리 단위는 다양하게 변형될 수 있다. 또한, 복수의 페이지 시리얼 넘버들(PSN1)은 순차적으로 증가하거나 또는 비순차적으로 증가할 수 있다.
도 11은 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 1 및 도 10을 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 외부 장치로부터 읽기 요청(RQ) 및 논리적 어드레스(ADDR_l)를 수신할 수 있다. 예시적으로, 논리적 어드레스(ADDR_l)는 외부 장치에 의해 관리되는 데이터의 논리적 위치를 가리킬 수 있다.
S120 단계에서, 메모리 컨트롤러(110)는 수신된 논리적 어드레스(ADDR_l)를 물리적 어드레스(ADDR_p)로 변환할 수 있다. 예시적으로, 물리적 어드레스(ADDR_p)는 불휘발성 메모리 장치(120)에서의 물리적 위치를 가리킬 수 있다. 예시적으로, S120 단계는 메모리 컨트롤러(110)에 포함된 FTL(113)에 의해 수행될 수 있다.
S130 단계에서, 메모리 컨트롤러(110)는 변환된 물리적 어드레스(ADDR_p) 및 블록 오더 테이블(BOT)을 기반으로 페이지 시리얼 넘버(PSN)를 생성할 수 있다. 예를 들어, 물리적 어드레스(ADDR_p)는 물리적 블록 넘버(PBN) 및 물리적 페이지 넘버(PPN)의 정보를 포함한다. 메모리 컨트롤러(110)는 물리적 어드레스(ADDR_p)에 포함된 물리적 블록 넘버(PBN)를 기반으로 블록 오더 테이블(BOT)에서 물리적 블록 넘버(PBN)에 대응되는 메모리 블록의 인덱스 정보(즉, 할당 순서)를 탐색할 수 있다. 메모리 컨트롤러(110)는 탐색된 인덱스 정보 및 물리적 페이지 넘버(PPN)의 정보를 기반으로 페이지 시리얼 넘버(PSN)를 생성할 수 있다. S130 단계의 동작은 도 12를 참조하여 더욱 상세하게 설명된다.
S140 단계에서, 메모리 컨트롤러(110)는 생성된 페이지 시리얼 넘버, 프로그램 타임 스탬프 테이블(PTS), 및 미리 정해진 테이블(PDT)을 기반으로 PDT 인덱스를 결정할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 미리 정해진 테이블(PDT)에 포함된 경과 시간 구간의 정보 및 프로그램 타임 스탬프 테이블(PTS)를 기반으로 일부 페이지 시리얼 넘버(PSN)를 샘플링할 수 있다. 메모리 컨트롤러(110)는 샘플링된 페이지 시리얼 넘버(PSN) 및 생성된 페이지 시리얼 넘버(PSN)를 비교하여 PDT 인덱스를 결정할 수 있다. S140 단계의 동작은 도 13을 참조하여 더욱 상세하게 설명된다.
S150 단계에서, 메모리 컨트롤러(110)는 결정된 PDT 인덱스를 기반으로 불휘발성 메모리 장치(120)의 복수의 읽기 전압들의 레벨들을 조절할 수 있다. S150 단계는 도 14를 참조하여 더욱 상세하게 설명된다.
예시적으로, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)에 의해 조절된 읽기 전압 세트를 기반으로 읽기 동작을 수행할 수 있다.
도 12는 도 11의 S130 단계를 설명하기 위한 도면이다. 도 1, 도 2, 및 도 12를 참조하면, 메모리 장치(110)는 외부 장치로부터 논리적 어드레스(ADDR_l)를 수신할 수 있다. 메모리 장치(110)는 수신된 논리적 어드레스(ADDR_l)를 물리적 어드레스(ADDR_p)로 변환시킬 수 있다. 예를 들어, 메모리 컨트롤러(110)에 포함된 FTL(113)은 수신된 논리적 어드레스(ADDR_l)를 물리적 어드레스(ADDR_p)로 변환할 수 있다.
변환된 물리적 어드레스(ADDR_p)는 물리적 블록 넘버(PBN) 및 물리적 페이지 넘버(PPN)를 포함할 수 있다. 간결한 설명을 위하여, 물리적 어드레스(ADDR_p)는 제 8 메모리 블록(BLK8)의 물리적 블록 넘버(PBN)를 포함하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
메모리 컨트롤러(110)는 변환된 물리적 어드레스(ADDR_p)를 기반으로 블록 오더 테이블(BOT)를 탐색할 수 있다. 예를 들어, 변환된 물리적 어드레스(ADDR_p)는 제 8 메모리 블록(BLK8)의 물리적 블록 넘버(PBN)를 포함할 경우, 메모리 컨트롤러(110)는 블록 오더 테이블(BOT)을 기반으로 제 8 메모리 블록(BLK8)과 대응되는 BOT 인덱스를 탐색할 수 있다. 예시적으로, 도 12에 도시된 바와 같이 제 8 메모리 블록(BLK8)과 대응되는 BOT 인덱스는 "5"일 수 있다. 즉, BOT 인덱스가 "5"인 것은 제 8 메모리 블록(BLK8)이 6번째로 할당된 블록임을 가리킨다.
메모리 컨트롤러(110)는 탐색된 BOT 인덱스 및 물리적 어드레스(ADDR_p)를 기반으로 페이지 시리얼 넘버(PSN)를 생성할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 수학식 1을 기반으로 페이지 시리얼 넘버(PSN)를 생성할 수 있다.
Figure 112014047335539-pat00001
수학식 1을 참조하면, PSN은 페이지 시리얼 넘버를 가리키고, X는 탐색된 BOT 인덱스를 가리키고, α는 상수 값을 가리키고, β는 페이지 오프셋을 가리킨다. 상수 값(α)은 하나의 메모리 블록에 포함된 복수의 페이지들의 개수를 기반으로 결정될 수 있다. 또는 상수 값(α)은 블록 오더 테이블(BOT)의 루프 횟수를 기반으로 결정될 수 있다. 예시적으로, 블록 오더 테이블(BOT)의 루프 횟수는 "n"의 BOT 인덱스까지 물리적 블록 넘버가 모두 기입된 횟수를 가리킨다. 페이지 오프셋(β)은 메모리 블록 내의 페이지의 위치를 가리킨다. 즉, 페이지 오프셋(β)은 물리적 어드레스(ADDR_p)에 포함된 물리적 페이지 넘버(PPN)를 기반으로 결정될 수 있다. 예시적으로, 변환된 물리적 어드레스(ADDR_p)에 대응되는 페이지 시리얼 넘버(PSN)는 "109742"일 수 있다.
도 12를 참조하여 설명된 방법을 기반으로 메모리 컨트롤러(110)는 수신된 논리적 어드레스(ADDR_l)에 대응되는 페이지의 페이지 시리얼 넘버(PSN)를 생성할 수 있다.
예시적으로, 도 12를 참조하여 설명된 메모리 컨트롤러(110)의 동작 방법은 메모리 컨트롤러(110)의 하드웨어 또는 소프트웨어 계층에서 수행될 수 있다. 예를 들어, 도 12를 참조하여 설명된 메모리 컨트롤러(110)의 동작 방법은 메모리 컨트롤러(110)에 FTL(113)에서 수행되거나 또는 FTL(113)을 구동하는 CPU(114)에서 수행될 수 있다. 또는 메모리 컨트롤러(110)는 도 12를 참조하여 설명된 동작 방법을 수행하는 별도의 하드웨어를 포함할 수 있다.
도 13은 도 11의 S140 단계를 상세하게 설명하기 위한 도면이다. 간결한 설명을 위하여 수신된 논리적 어드레스(ADDR_l)에 대응되는 페이지의 페이지 시리얼 넘버(PSN)는 "109742"인 것으로 가정한다. 또한, 미리 정해진 테이블(PDT)의 경과 시간 구간들은 각각 0.01s 내지 0.5s 사이의 구간, 0.5s 내지 20s 사이의 구간, 20s 내지 100s 사이의 구간, 및 1000s 이상의 구간인 것으로 가정한다.
메모리 컨트롤러(110)는 도 12를 참조하여 설명된 방법을 기반으로 페이지 시리얼 넘버(PSN)를 생성할 수 있다. 메모리 컨트롤러(110)는 미리 정해진 테이블(PDT) 및 프로그램 타임 스탬프 테이블(PTS)을 기반으로 PDT 인덱스를 결정할 수 있다.
예를 들어, 메모리 컨트롤러(110)는 미리 정해진 테이블(PDT)의 경과 시간 구간들을 기반으로 프로그램 타임 스탬프 테이블(PTS)에 포함된 페이지 시리얼 넘버들 중 일부 페이지 시리얼 넘버(PSN)를 선택할 수 있다. 예를 들어, 미리 정해진 테이블(PDT)의 경과 시간 구간들이 각각 0.01s 내지 0.5s 사이의 구간, 0.5s 내지 20s 사이의 구간, 20s 내지 100s 사이의 구간, 및 1000s 이상의 구간인 경우, 메모리 컨트롤러(110)는 프로그램 타임 스탬프 테이블(PTS)에서 0.5s 및 20s의 시간 인덱스를 갖는 페이지 시리얼 넘버들(PSN)을 선택할 수 있다. 예시적으로, 메모리 컨트롤러(110)에 의해 선택된 페이지 시리얼 넘버들(PSN)은 각각 "107000", 및 "109940"일 수 있다.
메모리 컨트롤러(110)는 선택된 페이지 시리얼 넘버들(PSN) 및 생성된 페이지 시리얼 넘버를 비교할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 선택된 페이지 시리얼 넘버들(PSN, 즉, "107000", 및 "109940") 및 생성된 페이지 시리얼 넘버(PSN, 즉, "109742")를 비교하여, 생성된 페이지 시리얼 넘버(PSN, 즉, "109742")가 어느 구간에 포함되는지 판별할 수 있다. 즉, 생성된 페이지 시리얼 넘버(PSN)는 "109742"이므로, "107000"의 페이지 시리얼 넘버(PSN) 및 "109940"의 페이지 시리얼 넘버(PSN) 사이의 구간에 포함될 것이다. 이 경우, 메모리 컨트롤러(110)는 제 1 PDT 인덱스(IND1)를 선택할 수 있다.
상술된 바와 같이, 메모리 컨트롤러(110)는 생성된 페이지 시리얼 넘버(PSN)의 시간 인덱스를 탐색하기 위하여 프로그램 타임 스탬프 테이블(PTS)을 전부 탐색하지 않고, 미리 정해진 테이블(PDT)의 경과 시간 구간들을 기반으로 프로그램 타임 스탬프 테이블(PTS)에 포함된 페이지 시리얼 넘버(PSN)의 일부를 선택하고, 선택된 페이지 시리얼 넘버(PSN)의 일부 및 생성된 페이지 시리얼 넘버(PSN)를 비교하여 PDT 인덱스를 결정할 수 있다. 즉, 메모리 컨트롤러(110)는 선택된 페이지 시리얼 넘버들을 순차적으로 생성된 페이지 시리얼 넘버보다 큰 숫자인지 비교하고, 비교 결과가 변경되는 구간에 생성된 페이지 시리얼 넘버가 포함되는 것으로 판별할 수 있다. 따라서, 메모리 컨트롤러(110)의 성능이 향상된다.
도 14 및 도 15는 도 11의 S150 단계를 설명하기 위한 도면이다. 도 11 및 도 14를 참조하면, 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 셀들은 프로그램된 이후 시간이 경과함에 따라 문턱 전압이 도 14에 도시된 바와 같이 변화할 것이다. 예를 들어, 불휘발성 메모리 장치(120)는 복수의 메모리 셀들이 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 복수의 메모리 셀들을 프로그램할 수 있다. 복수의 메모리 셀들 각각이 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖는 경우, 불휘발성 메모리 장치(120)는 읽기 전압들(Vrd11~Vrd17)을 사용하여 복수의 메모리 셀들의 프로그램 상태를 판별할 수 있다.
그러나, 시간이 경과함에 따라 복수의 메모리 셀들은 소거 상태(E) 및 복수의 프로그램 상태들(P1'~P7') 중 어느 하나의 상태를 갖게 된다. 즉, 불휘발성 메모리 장치(120)가 읽기 전압들(Vrd11~Vrd17)을 사용하여 복수의 메모리 셀들에 대한 읽기 동작을 수행할 경우, 정상적인 데이터(즉, 정정 가능한 에러가 포함된 데이터)를 독출할 수 없다.
메모리 컨트롤러(110)는 선택된 PDT 인덱스를 기반으로 불휘발성 메모리 장치(120)의 복수의 읽기 전압들의 레벨을 결정할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7)을 기반으로 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 선택된 PDT 인덱스를 기반으로 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7)의 레벨을 조절할 수 있다. 이 때, 제 1 읽기 전압(Vrd1)은 전압(Vrd11) 내지 전압(Vrd1n) 사이에 포함되고, 제 2 읽기 전압(Vrd2)은 전압(Vrd21) 내지 전압(Vrd2n) 사이에 포함되고, 제 3 읽기 전압(Vrd3)은 전압(Vrd31) 내지 전압(Vrd3n) 사이에 포함되고, 제 4 읽기 전압(Vrd4)은 전압(Vrd41) 내지 전압(Vrd4n) 사이에 포함되고, 제 5 읽기 전압(Vrd5)은 전압(Vrd51) 내지 전압(Vrd5n) 사이에 포함되고, 제 6 읽기 전압(Vrd6)은 전압(Vrd61) 내지 전압(Vrd6n) 사이에 포함되고, 제 7 읽기 전압(Vrd7)은 전압(Vrd71) 내지 전압(Vrd7n) 사이에 포함된다.
예시적으로, 메모리 컨트롤러(110)는 선택된 PDT 인덱스를 기반으로 불휘발성 메모리 장치(120)의 읽기 전압 세트를 결정할 수 있다. 예를 들어, 도 15에 도시된 바와 같이 미리 정해진 테이블(PDT)은 PDT 인덱스에 대응되는 복수의 읽기 전압 세트들의 정보(IVT; PDT index to read level table)를 더 포함할 수 있다. 메모리 컨트롤러(110)는 미리 정해진 테이블(PDT)을 기반으로 선택된 PDT 인덱스에 대응되는 읽기 전압 세트를 결정할 수 있다. 선택된 PDT 인덱스가 "IND1"인 경우, 메모리 컨트롤러(110)는 읽기 전압 세트(V12~V72)를 선택할 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 선택된 읽기 전압 세트(V12~V72)를 기반으로 읽기 동작을 수행하도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
상술된 본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 프로그램 타임 스탬프 테이블(PTS)을 기반으로 복수의 페이지들의 프로그램 시간을 관리한다. 이 때, 메모리 컨트롤러(110)는 로그 스케일(log-scale)로 프로그램 타임 스탬프 테이블(PTS)를 관리한다. 읽기 동작시, 메모리 컨트롤러(110)는 미리 정해진 테이블(PDT)의 시간 구간을 기반으로 프로그램 타임 스탬프 테이블(PTS)에 포함된 복수의 페이지 시리얼 넘버들(PSN) 중 일부를 선택하고, 선택된 페이지 시리얼 넘버들(PSN) 및 수신된 논리적 어드레스(ADDR_l)와 대응되는 페이지의 페이지 시리얼 넘버를 비교하여 PDT 인덱스를 선택하고, 선택된 PDT 인덱스를 기반으로 불휘발성 메모리 장치(120)에서 사용되는 읽기 전압들의 레벨을 조절할 수 있다.
즉, 프로그램 타임 스탬프 테이블(PTS)에서 수신된 논리적 어드레스(ADDR_l)와 대응되는 페이지의 페이지 시리얼 넘버(PSN)를 탐색시, 프로그램 타임 스탬프 테이블(PTS) 전체를 스캔하지 않아도 되므로, 탐색 속도가 빨라진다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 16을 참조하면, 메모리 카드 시스템(1000)은 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
예시적으로, 컨트롤러(1100)는 도 1 내지 도 15를 참조하여 설명된 메모리 컨트롤러일 수 있다. 불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 15을 참조하여 설명된 메모리 컨트롤러일 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 18을 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.
애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
예시적으로, 스토리지 모듈(3400)은 도 1 내지 도 15를 참조하여 설명된 불휘발성 메모리 시스템일 수 있다. 스토리지 모듈(3400)은 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
120 : 불휘발성 메모리 장치
111 : PTS 관리부
112 : 시계
BOT : 블록 오더 테이블
PTS : 프로그램 타임 스탬프 테이블
PDT : 미리 정해진 테이블
PSN : 페이지 시리얼 넘버

Claims (10)

  1. 각각이 복수의 페이지들을 포함하는 복수의 메모리 블록들을 포함하고, 복수의 읽기 전압들을 기반으로 상기 복수의 페이지들에 대한 읽기 동작을 수행하도록 구성된 불휘발성 메모리 장치; 및
    상기 복수의 페이지들 각각의 프로그램 경과 시간에 따라 상기 복수의 페이지들 중 일부의 페이지 시리얼 넘버들을 관리하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 외부 장치로부터 읽기 요청 및 논리적 어드레스를 수신한 경우, 상기 메모리 컨트롤러에 저장된 복수의 경과 시간 구간을 사용하여 상기 관리되는 페이지 시리얼 넘버들 중 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 페이지 시리얼 넘버를 상기 수신된 논리적 어드레스와 대응하는 페이지의 페이지 시리얼 넘버와 비교하고, 상기 비교의 결과에 따라 상기 복수의 읽기 전압들의 레벨들을 조절하도록 구성되고,
    상기 메모리 컨트롤러는 상기 복수의 메모리 블록들의 할당 순서를 관리하고, 상기 할당 순서를 기반으로 상기 복수의 페이지들 각각의 페이지 시리얼 넘버를 생성하도록 더 구성된 불휘발성 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 페이지 시리얼 넘버들 각각은 상기 복수의 페이지들 각각의 프로그램 순서를 가리키는 불휘발성 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 페이지들 각각의 상기 프로그램 경과 시간에 따라 상기 복수의 페이지들 중 상기 일부의 상기 페이지 시리얼 넘버들을 프로그램 타임 스탬프 테이블로서 관리하도록 더 구성된 불휘발성 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 상기 타임 스탬프 테이블을 주기적으로 갱신하도록 더 구성된 불휘발성 메모리 시스템.
  5. 제 3 항에 있어서,
    상기 프로그램 타임 스탬프 테이블은 복수의 서브 테이블들을 포함하고,
    상기 복수의 서브 테이블들 각각은 상기 관리되는 페이지 시리얼 넘버들 및 상기 프로그램 경과 시간에 대한 정보를 포함하고,
    상기 복수의 서브 테이블들 각각의 상기 프로그램 경과 시간에 대한 정보는 서로 다른 주기를 갖는 불휘발성 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 서브 테이블들 각각을 서로 다른 주기로 갱신하도록 더 구성된 불휘발성 메모리 시스템.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 페이지 시리얼 넘버들은 상기 복수의 페이지들 각각의 프로그램 순서에 따라 순차적으로 증가하는 불휘발성 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 미리 정해진 테이블을 기반으로 상기 관리되는 페이지 시리얼 넘버들 중 적어도 하나를 선택하도록 더 구성되고,
    상기 미리 정해진 테이블은 상기 프로그램 경과 시간에 대응하는 상기 복수의 경과 시간 구간들 및 상기 복수의 읽기 전압들의 레벨들에 대응하는 인덱스 정보를 포함하는 불휘발성 메모리 시스템.
  10. 각각이 복수의 페이지들을 포함하는 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    외부 장치로부터 읽기 커맨드 및 논리적 어드레스를 수신하는 단계;
    상기 수신된 논리적 어드레스에 대응하는 페이지 시리얼 넘버를 생성하는 단계;
    미리 정해진 테이블의 경과 시간 구간을 기반으로 상기 복수의 페이지들의 페이지 시리얼 넘버들 중 프로그램 경과 시간에 따라 관리되는 페이지 시리얼 넘버들의 일부를 선택하는 단계;
    상기 선택된 페이지 시리얼 넘버들 중 상기 선택된 일부 및 상기 수신된 논리적 어드레스에 대응하는 상기 페이지 시리얼 넘버를 비교하는 단계; 및
    상기 비교의 결과를 기반으로 상기 불휘발성 메모리 장치의 읽기 전압들의 레벨들을 조절하는 단계를 포함하고,
    상기 페이지 시리얼 넘버는 상기 메모리 컨트롤러에 의해 관리되는 상기 복수의 메모리 블록들의 할당 순서를 기반으로 생성되는 동작 방법.



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