KR20210142974A - 저장 장치 및 그 동작 방법 - Google Patents

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신범주
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Abstract

본 기술은 전자 장치에 관한 것으로, 메모리 장치에 포함되는 칩의 수가 증가될 수 있도록 어드레스를 제어하는 메모리 컨트롤러는, 호스트로부터 수신되는 논리 블록 어드레스를 물리 블록 어드레스로 변환하되, 상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 상기 호스트로부터 수신되는 요청에 따라 결정하는 플래시 변환 계층 및 상기 요청을 기초로 상기 어드레싱 단위를 나타내는 커맨드를 생성하는 커맨드 제어부를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 제한된 주기 내에 어드레스를 입력하기 위해 컬럼 어드레스 및 로우 어드레스가 입력되는 주기 및 컬럼 어드레스가 입력되는 단위를 변경하고, 변경된 주기 및 단위의 어드레스를 기초로 동작을 수행하는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 호스트로부터 수신되는 논리 블록 어드레스를 물리 블록 어드레스로 변환하되, 상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 상기 호스트로부터 수신되는 요청에 따라 결정하는 플래시 변환 계층 및 상기 요청을 기초로 상기 어드레싱 단위를 나타내는 커맨드를 생성하는 커맨드 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 외부로부터 커맨드 및 어드레스를 수신하는 입출력 회로, 상기 어드레스에 포함된 컬럼 어드레스를 디코딩하는 컬럼 디코더 및 상기 입출력 회로로부터 상기 커맨드 및 상기 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스를 기초로 동작이 수행되도록 상기 입출력 회로 및 컬럼 디코더를 제어하는 제어 로직을 포함하는 메모리 장치에 있어서, 상기 제어 로직은 상기 커맨드가 상기 컬럼 어드레스의 어드레싱 단위를 나타내는지를 기초로 선택 신호를 생성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 저장 장치는, 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치에 있어서, 상기 메모리 컨트롤러는 호스트로부터 수신되는 논리 블록 어드레스를 물리 블록 어드레스로 변환하여 상기 메모리 장치로 출력하되, 상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 상기 호스트로부터 수신되는 요청에 따라 결정 및 상기 어드레싱 단위를 나타내는 커맨드를 생성하고, 상기 메모리 장치는 상기 커맨드가 상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 나타내는지를 기초로 선택 신호를 생성하는 것을 특징으로 한다.
본 기술에 따르면, 어드레스가 표현되는 단위가 변경됨으로써 메모리 장치에 포함되는 칩의 수가 증가될 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 5는 도 4의 데이터 입출력 라인들(DQ)을 통해 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 도면이다.
도 6은 도 5의 어드레스가 입력되는 기존의 방법을 나타낸 도면이다.
도 7은 본 발명에 따른 도 5의 어드레스가 입력되는 방법을 나타낸 도면이다.
도 8은 종래 컬럼 어드레스의 어드레싱과 본 발명에 따른 컬럼 어드레스의 어드레싱 방법을 나타낸 도면이다.
도 9는 도 1의 메모리 컨트롤러의 구성을 나타낸 도면이다.
도 10은 도 2의 메모리 장치에 포함된 컬럼 디코더의 동작을 나타낸 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 컬럼 디코더를 포함할 수 있다. 컬럼 디코더는 메모리 컨트롤러(200)로부터 수신된 어드레스에 포함된 컬럼 어드레스 및 로우 어드레스 중 컬럼 어드레스를 디코딩하고, 디코딩된 신호를 출력할 수 있다. 컬럼 어드레스를 디코딩한 신호는 특정 페이지 버퍼 또는 메모리 장치(100)에 포함된 메모리 셀들 중 특정 컬럼에 연결된 메모리 셀들을 지시하는 컬럼 어드레스 신호일 수 있다.
실시 예에서, 컬럼 디코더는 멀티 플렉서(multiplexer, mux)를 포함할 수 있다. 멀티 플렉서는 메모리 컨트롤러(200)로부터 수신된 어드레스에 포함된 컬럼 어드레스의 어드레싱 단위를 기초로 페이지 버퍼를 지정하기 위한 컬럼 어드레스 신호를 출력할 수 있다. 이 때, 컬럼 어드레스의 어드레싱 단위는 1바이트(1byte) 또는 512바이트(512bytes)일 수 있다. 컬럼 어드레스의 어드레싱 단위가 512바이트(512bytes)인 경우, 어드레싱 단위는 섹터 단위일 수 있다.
예를 들면, 메모리 컨트롤러(200)로부터 컬럼 어드레스가 1바이트(1byte) 단위로 어드레싱된 경우, 컬럼 디코더는 기존의 1바이트(1byte) 단위의 컬럼 어드레스 신호를 출력할 수 있다.
그러나, 메모리 컨트롤러(200)로부터 컬럼 어드레스가 본 발명의 어드레싱 방법에 따라 512바이트(512bytes) 단위, 즉 섹터 단위로 어드레싱된 경우, 컬럼 디코더는 기존의 방식과 다른 512바이트(512bytes) 단위의 컬럼 어드레스 신호를 출력할 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 플래시 변환 계층(210)을 포함할 수 있다. 플래시 변환 계층(210)은 호스트(300)로부터 논리 블록 어드레스(logical block address, LBA)를 수신할 수 있다. 호스트(300)로부터 수신되는 논리 블록 어드레스(LBA)는 섹터 단위이기 때문에, 플래시 변환 계층(210)은 메모리 장치(100)가 동작할 수 있도록 논리 블록 어드레스(LBA)를 페이지 단위의 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다.
실시 예에서, 메모리 장치(100)의 용량이 증가할수록 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 변환하여 표현하기 위한 비트 수가 증가할 수 있다.
그러나, 현재, 메모리 컨트롤러(200)로부터 출력되는 어드레스는 5주기(또는 5싸이클) 동안 입력되므로, 5주기(또는 5싸이클) 동안 입력되는 어드레스를 통해 표현할 수 있는 어드레스의 수가 제한된다. 즉, 메모리 장치(100)가 고용량임에도 불구하고, 어드레스를 표현하기 위한 비트 수가 충분히 확보되지 않을 수 있다.
따라서, 본 발명에서는, 고용량의 메모리 장치(100)의 어드레스를 표현하기 위해, 5주기(또는 5싸이클) 동안 입력되는 어드레스를 유동적으로 변화시킬 수 있는 방법이 제시된다. 이 때, 어드레스를 유동적으로 변화시키는 것은, 어드레스가 입력되는 주기의 변경 또는 어드레스를 표현하는데 사용되는 비트 수의 변경을 의미할 수 있다. 또, 호스트(300)로부터 수신된 요청 또는 메모리 컨트롤러(200)의 내부에서 생성된 요청에 따라 어드레스가 입력되는 주기 또는 어드레스를 표현하는 데 사용되는 비트 수가 변경될 수 있다.
실시 예에서, 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작인 경우, 플래시 변환 계층()210은 호스트(300)로부터 수신된 논리 블록 어드레스(LBA)를 기초로 512바이트(512bytes) 단위의 컬럼 어드레스를 생성할 수 있다. 컬럼 어드레스가 512바이트(512bytes) 단위이므로, 메모리 컨트롤러(200)는 메모리 장치(100)로 어드레스가 출력되는 5주기(또는 5싸이클) 중 처음 1주기(또는 1싸이클) 동안은 컬럼 어드레스를 출력하고, 나머지 4주기(또는 4싸이클) 동안은 로우 어드레스를 출력할 수 있다.
그러나, 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되는 동작이 프로그램 동작, 리드 동작 또는 소거 동작이 아닌 경우, 플래시 변환 계층(210)은 기존과 동일하게 호스트(300)로부터 수신되는 논리 블록 어드레스(LBA)를 1바이트(1byte) 단위의 컬럼 어드레스 변환할 수 있다.
예를 들면, 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 상태 읽기 동작(Status Read), 레지스터값 설정 또는 읽기 동작(Set/Get Feature) 등의 레지스터를 액세스 하는 동작의 경우 종래와 동일한 방식으로 어드레싱을 수행할 수 있다.
따라서, 메모리 컨트롤러(200)는 종래와 동일하게 어드레스가 출력되는 5주기(또는 5싸이클) 중 처음 2주기(또는 2싸이클) 동안은 컬럼 어드레스를, 나머지 3주기(또는 3싸이클) 동안은 로우 어드레스를 메모리 장치(100)로 출력할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 커맨드 제어부(220)를 포함할 수 있다. 커맨드 제어부(220)는 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작인 경우, 기존의 프로그램 동작, 리드 동작 또는 소거 동작에 대응하는 커맨드와 다른 커맨드를 생성할 수 있다.
즉, 커맨드 제어부(220)는 해당 동작에 대응하는 컬럼 어드레스가 512바이트(512bytes) 단위로 변환됨을 나타내는 커맨드를 생성할 수 있다. 따라서, 메모리 장치(100)는 커맨드 제어부(220)가 생성한 커맨드를 기초로 컬럼 어드레스가 1바이트(1byte) 단위인지 또는 512바이트(512bytes) 단위인지를 식별하고, 해당 동작을 수행할 수 있다.
그러나, 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작이 아닌 경우, 커맨드 제어부(220)는 기존과 동일한 커맨드를 생성하여 메모리 장치(100)로 출력할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(도 1의 100)는 복수의 입출력 라인들을 통해 외부 컨트롤러와 통신할 수 있다. 예를 들어, 메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(RE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디 비지 라인(Ready Busy, RB)을 포함하는 제어 신호 라인들과, 데이터 입출력 라인들(DQ)을 통해 외부 컨트롤러와 통신한다.
메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#)을 통해 외부 컨트롤러로부터 칩 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 인에이블 라인(WE#)을 통해 외부 컨트롤러로부터 쓰기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 읽기 인에이블 라인(RE#)을 통해 외부 컨트롤러로부터 읽기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 어드레스 래치 인에이블 라인(ALE)을 통해 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 커맨드 래치 인에이블 라인(CLE)을 통해 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 방지 라인(WP#)을 통해 외부 컨트롤러로부터 쓰기 방지 신호를 수신할 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 컨트롤러(도 1의 200)로 메모리 장치(도 1의 100)가 레디 상태인지 또는 비지 상태인지를 출력하는 레디 비지 신호를 제공할 수 있다.
칩 인에이블 신호는 메모리 장치(도 1의 100)를 선택하는 제어 신호일 수 있다. 칩 인에이블 신호가 '하이' 상태에 있고, 메모리 장치(도 1의 100)가 '레디' 상태에 해당하면, 메모리 장치(도 1의 100)는 저전력 대기 상태(low power standby state)에 진입할 수 있다.
쓰기 인에이블 신호는 메모리 장치(도 1의 100)로 입력되는 커맨드, 어드레스 및 입력 데이터를 래치에 저장하는 것을 제어하는 제어 신호일 수 있다.
읽기 인에이블 신호는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다.
어드레스 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
커맨드 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 어드레스 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 후 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 커맨드임을 식별할 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 어드레스 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 뒤, 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 어드레스임을 식별할 수 있다.
쓰기 방지 신호는 메모리 장치(도 1의 100)가 프로그램 동작 및 소거 동작을 수행하는 것을 비활성화 시키는 제어 신호일 수 있다.
레디 비지 신호는 메모리 장치(도 1의 100)의 상태를 식별하는 신호일 수 있다. 즉 로우 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 동작을 수행하고 있지 않음을 나타낸다.
메모리 장치(도 1의 100)가 프로그램 동작, 읽기 동작 및 소거 동작 중 어느 하나의 동작을 수행하는 동안 레디 비지 신호는 로우 상태일 수 있다. 본 발명의 실시 예에서, 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)는 레디 비지 신호를 기초로 프로그램 동작 또는 소거 동작이 종료된 시점인 종료 시점을 결정할 수 있다.
도 5는 도 4의 데이터 입출력 라인들(DQ)을 통해 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 도 5의 (a)는 프로그램 동작 시 도 4의 데이터 입출력 라인들(DQ)을 통해 입력되는 커맨드, 어드레스 및 데이터의 흐름을 나타내고, 도 5의 (b)는 리드 동작 시 도 4의 데이터 입출력 라인들(DQ)을 통해 입력되는 커맨드 및 어드레스의 흐름을 나타낸다. 즉, 도 5의 (a)는 도 4의 데이터 입출력 라인들(DQ)을 통해 순차적으로 입력되는 제1 커맨드(CMD1), 제1 어드레스(ADDR1), 제1 데이터(DATA1) 및 제2 커맨드(CMD2)를 도시하고, 도 5의 (b)는 도 4의 데이터 입출력 라인들(DQ)을 통해 순차적으로 입력되는 제3 커맨드(CMD3), 제2 어드레스(ADDR2) 및 제4 커맨드(CMD4)를 도시한다.
먼저 도 5의 (a) 참조하면, 제1 커맨드(CMD1)는 셋업 커맨드일 수 있다. 셋업 커맨드는 메모리 컨트롤러(도 1의 200)로부터 수신된 데이터를 프로그램 하는 방법을 나타내는 커맨드일 수 있다. 즉, 셋업 커맨드를 기초로, 싱글 레벨 셀(Single Level Cell; SLC), 멀티 레벨 셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 및 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식 중 어느 하나의 방식 및/또는 페이지 프로그램, 멀티 플레인 프로그램 및 캐시 프로그램 중 어느 하나의 프로그램 방식이 결정될 수 있다.
제1 커맨드(CMD1) 다음으로 데이터 입출력 라인들(DQ)을 통해 제1 어드레스(ADDR1)가 수신될 수 있다. 제1 어드레스(ADDR1)는 컬럼 어드레스 및 로우 어드레스를 포함할 수 있다. 즉, 제1 어드레스(ADDR1)는 메모리 컨트롤러(도 1의 200)로부터 전달받은 데이터가 임시로 저장될 페이지 버퍼 및 페이지 버퍼에 저장된 데이터가 저장될 메모리 영역을 나타낼 수 있다. 데이터가 저장될 메모리 영역은 메모리 셀 어레이(도 2의 110)에 포함된 메모리 블록들(BLK1~BLKz) 중 어느 하나일 수 있다.
실시 예에서, 메모리 장치(도 2의 100)는 제1 어드레스(ADDR1)에 포함된 컬럼 어드레스 및 로우 어드레스를 순차적으로 수신할 수 있다. 수신된 컬럼 어드레스를 기초로 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼 또는 메모리 셀 어레이(도 2의 110)의 특정 컬럼이 결정될 수 있고, 수신된 로우 어드레스를 기초로 페이지 버퍼에 저장된 데이터가 저장될 메모리 영역 또는 메모리 블록이 결정될 수 있다.
제1 어드레스(ADDR1) 다음으로 데이터 입출력 라인들(DQ)을 통해 수신되는 제1 데이터(DATA1)는 메모리 셀 어레이(도 2의 110)에 저장 또는 프로그램될 데이터일 수 있다. 제1 데이터(DATA1)는 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼들 중 어느 하나의 버퍼에 임시 저장된 후, 로우 어드레스에 대응하여 결정된 메모리 영역에 프로그램될 수 있다.
제1 데이터(DATA1) 다음으로 데이터 입출력 라인들(DQ)을 통해 수신되는 제2 커맨드(CMD2)는 컨펌 커맨드일 수 있다. 컨펌 커맨드는 셋업 커맨드에 의해 결정된 커맨드에 대응하는 동작의 개시를 지시하는 커맨드일 수 있다. 따라서, 메모리 장치(도 2의 100)가 컨펌 커맨드를 수신하면 메모리 장치(도 2의 100)는 메모리 컨트롤러(도 1의 200)로부터 전달된 제1 데이터(DATA1)를 복수의 메모리 영역들 중 어느 하나의 영역에 프로그램할 수 있다.
다음으로 도 5의 (b) 참조하면, 제3 커맨드(CMD3)는 셋업 커맨드일 수 있다. 셋업 커맨드는 메모리 장치(도 2의 100)에 프로그램된 데이터를 리드 하는 방법을 나타내는 커맨드일 수 있다. 즉, 셋업 커맨드를 기초로, 페이지 리드, 캐시 리드, 플레인 리드 또는 멀티 플레인 리드 중 어느 하나의 리드 방식이 결정될 수 있다.
제3 커맨드(CMD3) 다음으로 데이터 입출력 라인들(DQ)을 통해 제2 어드레스(ADDR2)가 수신될 수 있다. 제2 어드레스(ADDR2)는 제1 어드레스(ADDR1)와 마찬가지로 컬럼 어드레스 및 로우 어드레스를 포함할 수 있다. 즉, 제2 어드레스(ADDR2)는 메모리 셀 어레이(도 2의 110)에 포함된 메모리 셀들 중 특정 메모리 셀의 위치를 나타낼 수 있다.
실시 예에서, 메모리 장치(도 2의 100)는 제2 어드레스(ADDR2)에 포함된 컬럼 어드레스 및 로우 어드레스를 순차적으로 수신할 수 있다. 수신된 컬럼 어드레스를 기초로 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼 또는 메모리 셀 어레이(도 2의 110)의 특정 컬럼이 결정될 수 있고, 수신된 로우 어드레스를 기초로 페이지 버퍼에 저장된 데이터가 저장될 메모리 영역 또는 메모리 블록이 결정될 수 있다.
제2 어드레스(ADDR2) 다음으로 데이터 입출력 라인들(DQ)을 통해 수신되는 제4 커맨드(CMD4)는 컨펌 커맨드일 수 있다. 컨펌 커맨드는 셋업 커맨드에 의해 결정된 커맨드에 대응하는 동작의 개시를 지시하는 커맨드일 수 있다. 따라서, 메모리 장치(도 2의 100)가 컨펌 커맨드를 수신하면 메모리 장치(도 2의 100)는 제2 어드레스(ADDR2)에 의해 특정된 메모리 셀에 저장된 데이터를 리드하여 메모리 컨트롤러(도 1의 200)에 출력할 수 있다.
실시 예에서, 도 5의 (a) 및 (b)의 제1 어드레스(ADDR1) 및 제2 어드레스(ADDR2)에 포함된 컬럼 어드레스 및 로우 어드레스는 바이트 단위로 어드레싱될 수 있다. 즉, 제1 어드레스(ADDR1) 및 제2 어드레스(ADDR2)는 페이지 단위의 어드레스일 수 있다.
그러나, 메모리 장치(도 2의 100)가 고용량으로됨에 따라, 어드레스를 표현하는데 사용되는 비트 수가 증가될 필요가 있다. 따라서, 메모리 장치(도 2의 100)로 입력되는 어드레스의 주기(싸이클) 및/또는 어드레스의 어드레싱 단위를 변경할 필요가 있다.
어드레스에 포함된 컬럼 어드레스 및 로우 어드레스의 어드레싱 방법에 대해서는 도 6 내지 도 8을 통해 보다 상세히 설명하도록 한다.
도 6은 도 5의 어드레스가 입력되는 기존의 방법을 나타낸 도면이다.
도 4 내지 도 6을 참조하면, 도 6의 (a)는 도 5의 제1 어드레스(ADDR1) 또는 제2 어드레스(ADDR2)가 입력될 때 실제로 입력되는 어드레스를 도시하고, 도 6의 (b)는 도 6의 (a)의 각 싸이클에서 실제 입출력 라인들(DQ)을 통해 입력되는 비트를 도시한다. 이 때, 도 4의 입출력 라인들(DQ)은 DQ0 내지 DQ7의 8개의 입출력 라인들로 구성되는 것으로 가정한다. 또한, 도 6은 메모리 장치(도 2의 100)의 용량이 1Tb일 때의 어드레스를 도시하는 것으로 가정한다.
도 5 및 도 6의 (a)를 참고하면, 도 5의 제1 어드레스(ADDR1) 또는 제2 어드레스(ADDR2)는 5주기(또는 5싸이클) 동안 입력될 수 있다.
실시 예에서, 메모리 장치(도 2의 100)의 용량이 1Tb일 때 Page 단위가 16KB이고 Spare가 2KB면, 컬럼 어드레스(COLUMN ADDR)를 표현하기 위해 15비트의 데이터가 필요하고(ex. A[14:0]=100111101010111), 로우 어드레스(ROW ADDR)를 표현하기 위해 23비트의 데이터가 필요할 수 있다(ex. A[16:39]=101010011101110100111011).
따라서, 제1 싸이클(1st CYCLE) 동안 어드레스에 포함된 컬럼 어드레스(COLUMN ADDR) 중 일부(C1)가 입력되고(ex. 10011110), 제2 싸이클(2nd CYCLE) 동안 나머지 컬럼 어드레스(C2)가 입력될 수 있다(ex. 1010111).
또, 제3 싸이클(3rd CYCLE) 동안 어드레스에 포함된 로우 어드레스(ROW ADDR) 중 일부(R1)가 입력되고(ex. 10101001), 제4 싸이클(4th CYCLE) 동안 로우 어드레스(ROW ADDR) 중 일부(R2)가 입력되고(ex. 11011101), 제5 싸이클(5th CYCLE) 동안 나머지 로우 어드레스(R3)가 입력될 수 있다(ex. 00111011).
도 6의 (a) 및 (b)를 참조하면, 제1 및 제2 싸이클(1st CYCLE, 2nd CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 컬럼 어드레스(COLUMN ADDR)가 입력될 수 있다.
예를 들면, 제1 싸이클(1st CYCLE) 동안 DQ0을 통해 A0, DQ1을 통해 A1, DQ2를 통해 A2, DQ3을 통해 A3, DQ4를 통해 A4, DQ5를 통해 A5, DQ6을 통해 A6, DQ7을 통해 A7이 입력된 후, 제2 싸이클(2nd CYCLE) 동안 다시 DQ0을 통해 A8, DQ1을 통해 A9, DQ2를 통해 A10, DQ3을 통해 A11, DQ4를 통해 A12, DQ5를 통해 A13, DQ6을 통해 A14가 입력될 수 있다. 이 때, A0 내지 A14(A[14:0])는 '0' 또는 '1'일 수 있다.
실시 예에서, 제2 싸이클(2nd CYCLE)에서, DQ7을 통해 입력되는 데이터는 컬럼 어드레스(COLUMN ADDR)와 로우 어드레스(ROW ADDR)를 구분하기 위해 입력되거나(L), 또는 DQ7을 통해 입력되는 데이터는 존재하지 않을 수 있다.
도 6의 (a) 및 (b)를 참조하면, 제3 내지 제5 싸이클(3rd CYCLE~5th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 로우 어드레스(ROW ADDR)가 입력될 수 있다.
예를 들면, 제3 및 제4 싸이클(3rd CYCLE, 4th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 특정 워드라인(WORD LINE)의 위치를 나타내는 비트인 A16 내지 A24(A[24:16])가 입력되고, 제4 싸이클(4th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 특정 플레인(PLANE)의 위치를 나타내는 비트인 A25 및 A26(A[26:25])이 입력되고, 제4 및 제5 싸이클(4th CYCLE, 5th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 특정 메모리 블록(BLOCK)의 위치를 나타내는 비트인 A27 내지 A36(A[36:27]) 및 논리적 단위의 장치(LUN)의 위치를 나타내는 비트(A[39:37])가 입력될 수 있다. 이 때, A16 내지 A39(A[39:16])는 '0' 또는 '1'일 수 있다.
도 6의 (a) 및 (b)를 참조하면, 메모리 장치(도 2의 100)의 용량이 1Tb일 때, 메모리 컨트롤러(도 1의 200)부터 수신되는 어드레스를 1바이트(1byte) 단위로 어드레싱하는 경우, 컬럼 어드레스(COLUMN ADDR)를 표현하기 위해 15비트의 데이터가 필요하고, 로우 어드레스(ROW ADDR)를 표현하기 위해 23비트의 데이터가 필요할 수 있다.
즉, 메모리 장치(도 2의 100)의 용량이 1Tb일 때 로우 어드레스(ROW ADDR)를 표현하기 위해 제3 내지 제5 싸이클(3rd CYCLE~5th CYCLE) 동안 입력되는 모든 비트(A[39:16])가 사용될 수 있다. 즉, 제3 내지 제5 싸이클(3rd CYCLE~5th CYCLE)의 3싸이클 동안 입력되는 어드레스를 통해서는 1Tb 용량의 메모리 장치(도 2의 100) 어드레스까지만 표현할 수 없다.
따라서, 메모리 장치(도 2의 100)의 용량이 2Tb, 4Tb로 점차 증가하면, 제3 내지 제5 싸이클(3rd CYCLE~5th CYCLE) 동안 입력되는 비트를 통해 해당 어드레스를 표현할 수 없으므로, 로우 어드레스(ROW ADDR)가 입력되는 싸이클을 증가시킬 필요가 있다.
나아가, 메모리 컨트롤러(도 1의 200)로부터 메모리 장치(도 2의 100)로 전송되는 어드레스는 제1 내지 제5 싸이클(1st CYCLE~5th CYCLE), 즉 5싸이클 내에 입력되어야 하므로, 로우 어드레스(ROW ADDR)가 입력되는 싸이클을 증가시키면 컬럼 어드레스(COLUMN ADDR)가 입력되는 싸이클이 감소될 수 있다. 따라서, 추가적으로, 컬럼 어드레스(COLUMN ADDR)를 감소된 싸이클에 입력하기 위해, 컬럼 어드레스(COLUMN ADDR)를 1바이트(1byte) 단위가 아닌 512바이트(512bytes) 단위로 어드레싱할 필요가 있다.
도 7은 본 발명에 따른 도 5의 어드레스가 입력되는 방법을 나타낸 도면이다.
도 7을 참조하면, 도 7의 (a)는 본 발명의 내용을 기초로 512바이트 단위로 어드레싱된 어드레스가 입력될 때 실제로 입력되는 어드레스를 도시하고, 도 7의 (b)는 도 7의 (a)의 각 싸이클에서 실제 입출력 라인들(DQ)을 통해 입력되는 비트를 도시한다. 이 때, 도 7의 입출력 라인들(DQ)은 DQ0 내지 DQ7의 8개의 입출력 라인들로 구성되는 것으로 가정한다. 또한, 도 7은 메모리 장치(도 2의 100)의 용량이 1Tb를 초과할 때의 어드레스를 도시하는 것으로 가정한다.
도 6 및 도 7을 참고하면, 도 7은 도 6과 마찬가지로 5주기(또는 5싸이클) 동안 입력되는 어드레스를 도시한다. 그러나, 도 7은 도 6과 달리 첫 번째 제1 싸이클(1st CYCLE) 동안에만 컬럼 어드레스(COLUMN ADDR)가 입력됨을 도시한다. 즉, 본 발명의 내용에 따라, 컬럼 어드레스(COLUMN ADDR)가 512바이트(512bytes) 단위로 어드레싱된 경우, 제1 싸이클(1st CYCLE) 동안에만 DQ0 내지 DQ7의 입출력 라인들을 통해 컬럼 어드레스(COLUMN ADDR)가 입력될 수 있다.
실시 예에서, 호스트(도 1의 300)로부터 수신되는 요청 또는 메모리 컨트롤러(도 1의 200)의 내부 동작에 따라 메모리 장치(도 1의 100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작인 경우, 플래시 변환 계층(도 1의 210)은 호스트(도 1의 300)로부터 수신된 논리 블록 어드레스(LBA)를 기초로 512바이트(512bytes) 단위의 컬럼 어드레스를 생성할 수 있다. 512바이트(512bytes) 단위로 컬럼 어드레스를 생성할 경우, 컬럼 어드레스는 8개의 비트로 표현될 수 있다.
따라서, 제1 싸이클(1st CYCLE) 동안 어드레스에 포함된 컬럼 어드레스(COLUMN ADDR)가 입력될 수 있다. 또, 나머지 제2 내지 제5 싸이클(2nd CYCLE~5th CYCLE) 동안 로우 어드레스(R1~R4)가 입력될 수 있다.
실시 예에서, 도 7의 (a) 및 (b)를 참조하면, 제1 싸이클(1st CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 컬럼 어드레스(COLUMN ADDR)가 입력될 수 있다. 이 때 입력되는 컬럼 어드레스(COLUMN ADDR)는 512바이트(512bytes) 단위일 수 있다.
예를 들면, 제1 싸이클(1st CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 A0 내지 A7이 입력될 수 있다. 이 때, A0 내지 A7(A[7:0])는 '0' 또는 '1'일 수 있다.
도 7의 (a) 및 (b)를 참조하면, 제2 내지 제5 싸이클(2nd CYCLE~5th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 로우 어드레스(ROW ADDR)가 입력될 수 있다. 즉, 도 6에서 입력되는 로우 어드레스와 달리 1싸이클이 추가된 로우 어드레스(ROW ADDR)가 입력될 수 있다.
예를 들면, 제2 내지 제4 싸이클(2nd CYCLE~4th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 특정 워드라인(WORD LINE)의 위치를 나타내는 비트인 A8 내지 A24(A[24:8])가 입력되고, 제4 싸이클(4th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 특정 플레인(PLANE)의 위치를 나타내는 비트인 A25 및 A26(A[26:25])이 입력되고, 제4 및 제5 싸이클(4th CYCLE, 5th CYCLE) 동안 DQ0 내지 DQ7의 입출력 라인들을 통해 특정 메모리 블록(BLOCK)의 위치를 나타내는 비트인 A27 내지 A36(A[36:27]) 및 논리적 단위의 장치(LUN)의 위치를 나타내는 비트(A[39:37])가 입력될 수 있다. 이 때, A8 내지 A39(A[39:16])는 '0' 또는 '1'일 수 있다.
본 도면에서는 워드라인(WORD LINE)의 위치를 나타내기 위한 비트가 확장되었으나, 다른 실시 예에서, 플레인(PLANE), 메모리 블록(BLOCK) 또는 논리적 단위의 장치(LUN)의 위치를 나타내기 위한 비트가 확장될 수 있다. 또한, 다른 실시 예에서, 워드라인(WORD LINE), 플레인(PLANE), 메모리 블록(BLOCK) 또는 논리적 단위의 장치(LUN)의 위치를 나타내기 위한 비트는 유동적으로 변경될 수 있다.
도 8은 종래 컬럼 어드레스의 어드레싱과 본 발명에 따른 컬럼 어드레스의 어드레싱 방법을 나타낸 도면이다.
도 8을 참조하면, 도 8의 제1 내지 제7열은 컬럼 어드레스(COLUMN ADDRESS)를 표현하기 위해 사용되는 비트들, 즉 입출력 라인들(DQ0~DQ7)을 통해 입력되는 A0 내지 A7을 나타내고, 제8열은 기존의 1바이트(1byte) 단위의 바이트 어드레싱(BYTE ADDDRESSING)시 어드레스를 표현할 수 있는 범위, 제9열은 본 발명에 따른 512바이트(512bytes) 단위의 섹터 어드레싱(SECTOR ADDRESSING 또는 블록 어드레싱(BLOCK ADDDRESSING))시 어드레스를 표현할 수 있는 범위를 도시한다. 도 8에서, A0 내지 A7은 '0' 또는 '1'일 수 있다.
실시 예에서, A1 내지 A7에 의해 표현되는 어드레스는 바이트 어드레싱(BYTE ADDDRESSING) 및 블록 어드레싱(BLOCK ADDDRESSING)에 따라 달라질 수 있다.
예를 들면, 바이트 어드레싱(BYTE ADDDRESSING)의 경우, 어드레스는 1byte씩 순차적으로 증가한다(0, 1, 2, …). 또, 어드레스가 1byte씩 순차적으로 증가하기 때문에, 입출력 라인들(DQ0~DQ7)을 통해 입력되는 A1 내지 A7에 의해 한번에 표현될 수 있는 어드레스는 255bytes이다. 나아가, 2싸이클 동안 입력되는 A1 내지 A7에 의해 한번에 표현될 수 있는 어드레스는 65536bytes이다.
따라서, Page 단위가 16KB이고 Spare가 2KB면, 컬럼 어드레스를 표현하기 위해 2싸이클 동안 어드레스가 입력되어야 한다.
그러나, 블록 어드레싱(BLOCK ADDDRESSING)의 경우, 어드레스는 512byte씩 순차적으로 증가한다(0, 512, 1024, …). 또, 어드레스가 512bytes씩 순차적으로 증가하기 때문에, 입출력 라인들(DQ0~DQ7)을 통해 입력되는 A1 내지 A7에 의해 한번에 표현될 수 있는 어드레스는 130560bytes이다.
따라서, 바이트 어드레싱(BYTE ADDDRESSING)에 의할 때와 달리 블록 어드레싱(BLOCK ADDDRESSING)에 의할 경우, 1싸이클 동안 입력되는 A1 내지 A7에 의해서도 16KB 단위의 Page, 2KB 단위의 Spare를 충분하게 표현할 수 있다. 즉, 블록 어드레싱(BLOCK ADDDRESSING)에 의할 경우, 1싸이클 동안 입력되는 어드레스만으로 컬럼 어드레스가 표현될 수 있다.
결과적으로, 본 발명에 따라, 어드레스가 입력되는 5싸이클 중 4싸이클 동안 로우 어드레스(ROW ADDRESS)가 입력되기 위해서는 1싸이클 동안 컬럼 어드레스(COLUMN ADDRESS)가 입력되어야 하고, 1싸이클 동안 컬럼 어드레스(COLUMN ADDRESS)가 입력되기 위해 512바이트(512bytes) 단위의 블록 어드레싱(BLOCK ADDDRESSING) 방법에 따라 컬럼 어드레스가 어드레싱될 수 있다. 블록 어드레싱(BLOCK ADDDRESSING)에 따라 컬럼 어드레스가 어드레싱되는 경우, 1싸이클 동안에 모든 컬럼 어드레스가 입력될 수 있다.
도 9는 도 1의 메모리 컨트롤러의 구성을 나타낸 도면이다.
도 9를 참조하면, 메모리 컨트롤러(200)는 플래시 변환 계층(210) 및 커맨드 제어부(220)를 포함할 수 있다.
실시 예에서, 플래시 변환 계층(210)은 호스트(300)로부터 요청(REQUEST)과 함께 논리 블록 어드레스(logical block address; LBA)를 수신할 수 있다. 호스트(300)로부터 수신되는 요청(REQUEST)은 프로그램 요청, 리드 요청 또는 소거 요청 중 어느 하나일 수 있다. 따라서, 호스트(300)로부터 요청(REQUEST)과 함께 수신되는 논리 블록 어드레스(LBA)는 프로그램 요청, 리드 요청 또는 소거 요청 중 어느 하나의 요청에 대응될 수 있다.
실시 예에서, 플래시 변환 계층(210)은 논리 블록 어드레스(LBA)를 물리 블록 어드레스(physical block address; PBA)로 변환하여 메모리 장치(100)에 출력할 수 있다. 논리 블록 어드레스(LBA)는 섹터 단위이고, 메모리 장치(100)는 페이지 단위 또는 메모리 블록 단위로 동작을 수행하기 때문에, 메모리 장치(100)가 동작을 수행하기 위해서 논리 블록 어드레스(LBA)는 물리 블록 어드레스(PBA)로 변환될 수 있다.
플래시 변환 계층(210)으로부터 출력되는 물리 블록 어드레스(PBA)는 5싸이클 동안 입출력 라인들(DQ)을 통해 메모리 장치(100)로 입력될 수 있다. 이 때, 5싸이클 중 2싸이클 동안 컬럼 어드레스가 입력되고, 3싸이클 동안 로우 어드레스가 입력될 수 있다.
그러나, 메모리 장치(100)의 용량이 증가함에 따라, 메모리 장치(100)의 어드레스를 표현하기 위한 비트 수가 증가될 수 있다. 예를 들면, 메모리 장치(100)의 용량이 증가함에 따라, 로우 어드레스를 표현하기 위한 비트 수가 증가될 수 있다.
따라서, 메모리 장치(100)의 용량이 증가함에 따라, 물리 블록 어드레스(PBA)가 입력되는 5싸이클 중 1싸이클 동안만 컬럼 어드레스가 입력되고, 나머지 4싸이클 동안은 로우 어드레스가 입력되도록 논리 블록 어드레스(LBA)가 물리 블록 어드레스(PBA)로 어드레싱될 수 있다. 즉, 로우 어드레스를 표현하기 위해 더 많은 수의 비트가 할당되고, 본 발명에 따라 로우 어드레스는 기존 3싸이클에서 증가된 4싸이클 동안 입력될 수 있다.
또한, 종래 2싸이클이 아닌 1싸이클 내에 컬럼 어드레스가 입력되어야 하므로, 컬럼 어드레스는 512바이트(512bytes) 단위로 어드레싱될 수 있다.
본 발명에서, 호스트(300)로부터 수신되는 요청(REQUEST) 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 결정되면, 해당 동작에 따라 컬럼 어드레스의 어드레싱 단위 및 컬럼 어드레스 및 로우 어드레스가 입력되는 주기가 설정될 수 있다.
예를 들면, 호스트(300)로부터 수신되는 요청(REQUEST) 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작인 경우, 플래시 변환 계층(210)은 호스트(300)로부터 수신된 논리 블록 어드레스(LBA)를 기초로 512바이트(512bytes) 단위의 컬럼 어드레스를 생성할 수 있다. 또한, 어드레스가 입력되는 5싸이클 중 1싸이클 동안에는 512바이트(512bytes) 단위의 컬럼 어드레스가 메모리 장치(100)로 입력되고, 4싸이클 동안에는 1바이트(1byte) 단위의 로우 어드레스가 메모리 장치(100)로 입력될 수 있다.
실시 예에서, 호스트(300)로부터 수신되는 요청(REQUEST) 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작인 경우, 커맨드 제어부(220)는 기존의 프로그램 동작, 리드 동작 또는 소거 동작에 대응하는 커맨드와 다른 커맨드를 생성할 수 있다.
즉, 커맨드 제어부(220)는 해당 동작에 대응하는 컬럼 어드레스가 512바이트(512bytes) 단위로 변환됨을 나타내는 커맨드를 생성할 수 있다. 따라서, 메모리 장치(100)는 커맨드 제어부(220)가 생성한 커맨드를 기초로 컬럼 어드레스가 1바이트(1byte) 단위인지 또는 512바이트(512bytes) 단위인지를 식별하고, 해당 동작을 수행할 수 있다.
그러나, 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작이 아닌 경우, 커맨드 제어부(220)는 기존과 동일한 커맨드를 생성하여 메모리 장치(100)로 출력할 수 있다.
예를 들면, 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 상태 읽기 동작(Status Read), 레지스터값 설정 또는 읽기 동작(Set/Get Feature) 등의 레지스터를 액세스 하는 동작의 경우 종래와 동일한 방식으로 어드레싱을 수행하고, 종래와 동일한 커맨드를 생성하여 메모리 장치(100)로 출력할 수 있다.
도 10은 도 2의 메모리 장치에 포함된 컬럼 디코더의 동작을 나타낸 도면이다.
도 2 및 도 10을 참조하면, 컬럼 디코더(124)는 멀티 플렉서(124_1)를 포함할 수 있다. 멀티 플렉서(124_1)는 컬럼 어드레스(COL_ADDR)를 기초로 컬럼 어드레스 신호(COL_ADDR_SIG)를 출력할 수 있다. 이 때, 컬럼 어드레스 신호(COL_ADDR_SIG)는 페이지 버퍼 그룹(도 2의 123)에 포함된 복수의 페이지 버퍼들(PB1~PBn) 중 어느 하나를 특정하거나, 또는 메모리 셀 어레이(도 2의 110)에 포함된 메모리 셀들의 컬럼 라인들(CL) 중 어느 하나를 특정하기 위한 신호일 수 있다.
실시 예에서, 컬럼 디코더(124)는 메모리 컨트롤러(도 2의 200)로부터 수신된 어드레스에 포함된 컬럼 어드레스(COL_ADDR)를 디코딩할 수 있다. 이 때, 컬럼 어드레스(COL_ADDR)는 1바이트(1byte) 단위 또는 512바이트(512bytes)로 디코딩(어드레싱)될 수 있다. 컬럼 어드레스(COL_ADDR)의 단위가 1바이트(1byte) 단위인지 아니면 512바이트(512bytes) 단위인지에 따라, 멀티 플렉서(124_1)의 제1 라인 또는 제2 라인이 선택되고, 해당 라인을 통해 컬럼 어드레스(COL_ADDR)가 입력될 수 있다.
예를 들면, 호스트(300)로부터 수신되는 요청 또는 메모리 컨트롤러(200)의 내부 동작에 따라 메모리 장치(100)에 수행되어야 하는 동작이 프로그램 동작, 리드 동작 또는 소거 동작인 경우 컬럼 어드레스(COL_ADDR)는 512바이트(512bytes)로 디코딩되고, 그 외의 경우에는 1바이트(1byte) 단위로 디코딩될 수 있다.
실시 예에서, 컬럼 디코더(124)는 도 2의 제어 로직(도 2의 130)으로부터 선택 신호(SEL_SIG)를 수신할 수 있다. 제어 로직(130)은 메모리 컨트롤러(도 2의 200)로부터 수신되는 커맨드를 기초로 선택 신호(SEL_SIG)를 생성할 수 있다.
예를 들면, 메모리 컨트롤러(도 2의 200)로부터 수신되는 커맨드가, 512바이트(512bytes) 단위로 컬럼 어드레스(COL_ADDR)가 어드레싱됨을 나타내는 경우, 제어 로직(130)은 메모리 컨트롤러(도 2의 200)로부터 수신되는 커맨드를 기초로 선택 신호(SEL_SIG) '1'을 생성 및 출력할 수 있다.
즉, 컬럼 어드레스(COL_ADDR)가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 선택 신호(SEL_SIG)가 제어 로직(130)으로부터 출력되고, 선택 신호(SEL_SIG)를 기초로 메모리 컨트롤러(도 2의 200)로부터 수신되는 컬럼 어드레스(COL_ADDR)가 512바이트(512bytes) 단위로 디코딩될 수 있다.
다른 예를 들면, 메모리 컨트롤러(도 2의 200)로부터 수신되는 커맨드가, 1바이트(1byte) 단위로 컬럼 어드레스(COL_ADDR)가 어드레싱됨을 나타내는 경우, 제어 로직(130)은 메모리 컨트롤러(도 2의 200)로부터 수신되는 커맨드를 기초로 선택 신호(SEL_SIG) '0'을 생성 및 출력할 수 있다.
즉, 컬럼 어드레스(COL_ADDR)가 1바이트(1byte) 단위로 어드레싱됨을 나타내는 선택 신호(SEL_SIG)가 제어 로직(130)으로부터 출력되고, 선택 신호(SEL_SIG)를 기초로 메모리 컨트롤러(도 2의 200)로부터 수신되는 컬럼 어드레스(COL_ADDR)가 1바이트(1byte) 단위로 디코딩될 수 있다.
본 도면에서, 컬럼 어드레스(COL_ADDR)가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 선택 신호(SEL_SIG)는 '1'인 것으로 가정한다. 그러나, 다른 실시 예에서, 컬럼 어드레스(COL_ADDR)가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 선택 신호(SEL_SIG)는 '0'일 수 있다.
실시 예에서, 멀티 플렉서(124_1)는 컬럼 어드레스(COL_ADDR) 및 선택 신호(SEL_SIG)를 기초로 컬럼 어드레스 신호(COL_ADDR_SIG)를 출력할 수 있다.
예를 들면, 선택 신호(SEL_SIG)가 '1'인 경우, 멀티 플렉서(124_1)는 메모리 컨트롤러(도 2의 200)로부터 수신된 컬럼 어드레스(COL_ADDR)가 512바이트(512bytes) 단위로 어드레싱된 컬럼 어드레스(COL_ADDR)임을 나타내는 컬럼 어드레스 신호(COL_ADDR_SIG)를 출력할 수 있다. 즉, 멀티 플렉서(124_1)는 512바이트(512bytes) 단위로 디코딩된 컬럼 어드레스 신호(COL_ADDR_SIG)를 출력할 수 있다.
그러나, 선택 신호(SEL_SIG)가 '0'인 경우, 멀티 플렉서(124_1)는 메모리 컨트롤러(도 2의 200)로부터 수신된 컬럼 어드레스(COL_ADDR)가 1바이트(1byte) 단위로 어드레싱된 컬럼 어드레스(COL_ADDR)임을 나타내는 컬럼 어드레스 신호(COL_ADDR_SIG)를 출력할 수 있다. 즉, 멀티 플렉서(124_1)는 1바이트(1byte) 단위로 디코딩된 컬럼 어드레스 신호(COL_ADDR_SIG)를 출력할 수 있다.
본 도면에서, 멀티 플렉서(124_1)는 스위칭의 형태로 표현되어 있으나, 다양한 실시 예에서, 멀티 플렉서(124_1)는 복수의 트랜지스터들 및/또는 저항들을 포함할 수 있다.
결과적으로, 메모리 장치(100)는 컬럼 디코더(124)로부터 출력된 컬럼 어드레스 신호(COL_ADDR_SIG)를 기초로 동작을 수행하되, 컬럼 어드레스 신호(COL_ADDR_SIG)가 나타내는 어드레싱 단위에 따라 특정되는 영역에 대한 동작을 수행할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, S1101 단계에서, 메모리 컨트롤러는 호스트로부터 요청 및 논리 블록 어드레스를 수신할 수 있다. 여기서, 호스트로부터 수신되는 요청은 프로그램 요청, 리드 요청 또는 소거 요청일 수 있다. 또는, 호스트로부터 수신되는 요청은 프로그램 요청, 리드 요청 또는 소거 요청 외의 요청으로 상태 읽기 동작(Status Read), 레지스터값 설정 또는 읽기 동작(Set/Get Feature) 등의 레지스터를 액세스 하는 동작에 대응하는 요청일 수 있다.
실시 예에서, 호스트로부터 수신되는 논리 블록 어드레스는 호스트로부터 수신된 요청에 대응하는 어드레스일 수 있다.
S1103 단계에서, 메모리 컨트롤러는 호스트로부터 수신된 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나에 해당되는지 판단할 수 있다. 호스트로부터 수신된 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나이면 S1107 단계로 진행하고, 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나에 해당하지 않으면 S1105 단계로 진행한다.
호스트로부터 수신된 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나가 아니면(N), 메모리 컨트롤러는 어드레스가 입력되는 5싸이클을 종래와 동일하게 하여 어드레스를 변환할 수 있다. 즉, 5싸이클 중 2싸이클 동안에는 컬럼 어드레스가, 나머지 3싸이클 동안에는 로우 어드레스가 입력되도록 논리 블록 어드레스가 물리 블록 어드레스로 변환될 수 있다(S1105).
그러나, 호스트로부터 수신된 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나면(Y), 예를 들면 상태 읽기 동작(Status Read), 레지스터값 설정 또는 읽기 동작(Set/Get Feature) 등의 레지스터를 액세스 하는 동작에 대응하는 요청인 경우, 메모리 컨트롤러는 어드레스가 입력되는 싸이클 및 컬럼 어드레스가 어드레싱되는 단위를 변경하여 어드레스를 변환할 수 있다.
구체적으로, 호스트로부터 수신된 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나면, 메모리 컨트롤러는 어드레스가 입력되는 5싸이클 중 1싸이클 동안에는 컬럼 어드레스가, 나머지 4싸이클 동안에는 로우 어드레스가 입력되도록 논리 블록 어드레스를 물리 블록 어드레스로 변환할 수 있다(S1107). 여기서, 컬럼 어드레스는 1싸이클 내에 입력되어야 하므로, 컬럼 어드레스는 512바이트(512bytes)로 어드레싱될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, S1201 단계에서, 메모리 장치는 외부 컨트롤러로부터 수신되는 어드레스에 포함된 컬럼 어드레스의 단위를 판단할 수 있다.
본 발명에서, 호스트로부터 수신된 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나이면, 컬럼 어드레스는 1바이트(1byte) 단위로 어드레싱되고, 호스트로부터 수신된 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나가 아니면, 컬럼 어드레스는 512바이트(512bytes) 단위로 어드레싱되기 때문에, 어드레싱된 컬럼 어드레스의 단위가 구분될 수 있다.
S1203 단계에서, 물리 블록 어드레스로 변환된 어드레스에 포함된 컬럼 어드레스의 어드레싱 단위가 1바이트(1byte) 단위인지 판단할 수 있다. 컬럼 어드레스의 어드레싱 단위가 1바이트(1byte) 단위이면 S1207 단계로 진행하고, 컬럼 어드레스의 어드레싱 단위가 1바이트(1byte)가 아니면, 즉 512바이트(512bytes) 단위이면, S1205 단계로 진행한다.
S1205 단계에서, 메모리 장치는 컬럼 어드레스의 어드레싱 단위가 512바이트(512bytes) 단위임을 나타내는 선택 신호를 생성할 수 있다. 이 때, 선택 신호는 '1'일 수 있다. 이 후, 메모리 장치는 컬럼 어드레스와 선택 신호 '1'을 조합한 컬럼 어드레스 신호를 생성할 수 있다(S1209). 생성된 컬럼 어드레스 신호는 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱됨을 나타냄과 동시에, 특정 페이지 버퍼 또는 메모리 셀 어레이의 컬럼 라인들 중 어느 하나를 특정할 수 있다.
S1207 단계에서, 메모리 장치는 컬럼 어드레스의 어드레싱 단위가 1바이트(1byte) 단위임을 나타내는 선택 신호를 생성할 수 있다. 이 때, 선택 신호는 '0'일 수 있다. 이 후, 메모리 장치는 컬럼 어드레스와 선택 신호 '0'을 조합한 컬럼 어드레스 신호를 생성할 수 있다(S1209). 생성된 컬럼 어드레스 신호는 컬럼 어드레스가 1바이트(1byte) 단위로 어드레싱됨을 나타냄과 동시에, 특정 페이지 버퍼 또는 메모리 셀 어레이의 컬럼 라인들 중 어느 하나를 특정할 수 있다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 13을 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
실시 예에서, 프로세서(1010)는 호스트(도 1의 300)로부터 수신되는 요청을 기초로 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다.
예를 들면, 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, 프로세서(1010)는 논리 블록 어드레스(LBA)를 512바이트(512bytes) 단위로 어드레싱할 수 있다. 구체적으로, 물리 블록 어드레스(PBA)에 포함된 어드레스들 중 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱될 수 있다.
나아가, 프로세서(1010)는 어드레스를 입력하는 5싸이클 중 1싸이클 동안에만 컬럼 어드레스를 메모리 장치(도 1의 100)로 출력하고, 나머지 4싸이클 동안에는 로우 어드레스를 메모리 장치(도 1의 100)로 출력할 수 있다.
즉, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱되었기 때문에, 프로세서(1010)는 1싸이클 동안에만 컬럼 어드레스를 입력할 수 있다. 또, 로우 어드레스를 표현하는 비트 수가 증가되었기 때문에, 프로세서(1010)는 증가된 비트 수를 4싸이클 동안에 메모리 장치(도 1의 100)로 출력할 수 있다.
실시 예에서, 프로세서(1010)는 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, 논리 블록 어드레스(LBA)가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 커맨드를 생성할 수 있다.
즉, 기존의 프로그램 요청, 리드 요청 또는 소거 요청에 대응하는 커맨드가 아닌, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 새로운 커맨드를 생성하고, 프로세서(1010)는 생성된 새로운 커맨드를 메모리 장치(도 1의 100)로 출력할 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 새로운 커맨드를 기초로 어드레싱 단위가 1바이트(1byte)인지 또는 512바이트(512bytes)를 판단하여 커맨드에 대응하는 동작을 수행할 수 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
실시 예에서, 메모리 컨트롤러(2100)는 호스트(도 1의 300)로부터 수신되는 요청을 기초로 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다.
예를 들면, 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, 메모리 컨트롤러(2100)는 논리 블록 어드레스(LBA)를 512바이트(512bytes) 단위로 어드레싱할 수 있다. 구체적으로, 물리 블록 어드레스(PBA)에 포함된 어드레스들 중 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱될 수 있다.
나아가, 메모리 컨트롤러(2100)는 어드레스를 입력하는 5싸이클 중 1싸이클 동안에만 컬럼 어드레스를 메모리 장치(2200)로 출력하고, 나머지 4싸이클 동안에는 로우 어드레스를 메모리 장치(2200)로 출력할 수 있다.
즉, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱되었기 때문에, 메모리 컨트롤러(2100)는 1싸이클 동안에만 컬럼 어드레스를 입력할 수 있다. 또, 로우 어드레스를 표현하는 비트 수가 증가되었기 때문에, 메모리 컨트롤러(2100)는 증가된 비트 수를 4싸이클 동안에 메모리 장치(2200)로 출력할 수 있다.
실시 예에서, 메모리 컨트롤러(2100)는 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, 논리 블록 어드레스(LBA)가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 커맨드를 생성할 수 있다.
즉, 기존의 프로그램 요청, 리드 요청 또는 소거 요청에 대응하는 커맨드가 아닌, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 새로운 커맨드를 생성하고, 메모리 컨트롤러(2100)는 생성된 새로운 커맨드를 메모리 장치(2200)로 출력할 수 있다.
실시 예에서, 메모리 장치(2200)는 새로운 커맨드를 기초로 어드레싱 단위가 1바이트(1byte)인지 또는 512바이트(512bytes)를 판단하여 커맨드에 대응하는 동작을 수행할 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
실시 예에서, SSD 컨트롤러(3210)는 호스트(도 1의 300)로부터 수신되는 요청을 기초로 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다.
예를 들면, 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, SSD 컨트롤러(3210)는 논리 블록 어드레스(LBA)를 512바이트(512bytes) 단위로 어드레싱할 수 있다. 구체적으로, 물리 블록 어드레스(PBA)에 포함된 어드레스들 중 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱될 수 있다.
나아가, SSD 컨트롤러(3210)는 어드레스를 입력하는 5싸이클 중 1싸이클 동안에만 컬럼 어드레스를 복수의 플래시 메모리들(3221~322n)들 중 선택된 플래시 메모리로 출력하고, 나머지 4싸이클 동안에는 로우 어드레스를 복수의 플래시 메모리들(3221~322n)들 중 선택된 플래시 메모리로 출력할 수 있다.
즉, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱되었기 때문에, SSD 컨트롤러(3210)는 1싸이클 동안에만 컬럼 어드레스를 입력할 수 있다. 또, 로우 어드레스를 표현하는 비트 수가 증가되었기 때문에, SSD 컨트롤러(3210)는 증가된 비트 수를 4싸이클 동안에 복수의 플래시 메모리들(3221~322n)들 중 선택된 플래시 메모리로 출력할 수 있다.
실시 예에서, SSD 컨트롤러(3210)는 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, 논리 블록 어드레스(LBA)가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 커맨드를 생성할 수 있다.
즉, 기존의 프로그램 요청, 리드 요청 또는 소거 요청에 대응하는 커맨드가 아닌, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 새로운 커맨드를 생성하고, SSD 컨트롤러(3210)는 생성된 새로운 커맨드를 복수의 플래시 메모리들(3221~322n)들 중 선택된 플래시 메모리로 출력할 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)들 중 선택된 플래시 메모리는 새로운 커맨드를 기초로 어드레싱 단위가 1바이트(1byte)인지 또는 512바이트(512bytes)를 판단하여 커맨드에 대응하는 동작을 수행할 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
실시 예에서, 애플리케이션 프로세서(4100)는 호스트(도 1의 300)로부터 수신되는 요청을 기초로 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다.
예를 들면, 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, 애플리케이션 프로세서(4100)는 논리 블록 어드레스(LBA)를 512바이트(512bytes) 단위로 어드레싱할 수 있다. 구체적으로, 물리 블록 어드레스(PBA)에 포함된 어드레스들 중 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱될 수 있다.
나아가, 애플리케이션 프로세서(4100)는 어드레스를 입력하는 5싸이클 중 1싸이클 동안에만 컬럼 어드레스를 스토리지 모듈(4400)로 출력하고, 나머지 4싸이클 동안에는 로우 어드레스를 스토리지 모듈(4400)로 출력할 수 있다.
즉, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱되었기 때문에, 애플리케이션 프로세서(4100)는 1싸이클 동안에만 컬럼 어드레스를 입력할 수 있다. 또, 로우 어드레스를 표현하는 비트 수가 증가되었기 때문에, 애플리케이션 프로세서(4100)는 증가된 비트 수를 4싸이클 동안에 스토리지 모듈(4400)로 출력할 수 있다.
실시 예에서, 애플리케이션 프로세서(4100)는 호스트(도 1의 300)로부터 수신되는 요청이 프로그램 요청, 리드 요청 또는 소거 요청인 경우, 논리 블록 어드레스(LBA)가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 커맨드를 생성할 수 있다.
즉, 기존의 프로그램 요청, 리드 요청 또는 소거 요청에 대응하는 커맨드가 아닌, 컬럼 어드레스가 512바이트(512bytes) 단위로 어드레싱됨을 나타내는 새로운 커맨드를 생성하고, 애플리케이션 프로세서(4100)는 생성된 새로운 커맨드를 스토리지 모듈(4400)로 출력할 수 있다.
실시 예에서, 스토리지 모듈(4400)은 새로운 커맨드를 기초로 어드레싱 단위가 1바이트(1byte)인지 또는 512바이트(512bytes)를 판단하여 커맨드에 대응하는 동작을 수행할 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
124: 컬럼 디코더
200: 메모리 컨트롤러
210: 플래시 변환 계층
220: 커맨드 제어부
300: 호스트

Claims (20)

  1. 호스트로부터 수신되는 논리 블록 어드레스를 물리 블록 어드레스로 변환하되, 상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 상기 호스트로부터 수신되는 요청에 따라 결정하는 플래시 변환 계층; 및
    상기 요청을 기초로 상기 어드레싱 단위를 나타내는 커맨드를 생성하는 커맨드 제어부;를 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 플래시 변환 계층은,
    상기 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나일 때,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 변경하여 변환하는 것을 특징으로 하는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 플래시 변환 계층은,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 컬럼 어드레스의 어드레싱 단위를 증가시켜 변환하는 것을 특징으로 하는 메모리 컨트롤러.
  4. 제 2항에 있어서, 상기 플래시 변환 계층은,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 로우 어드레스의 어드레싱 단위는 그대로 유지시켜 변환하는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제 4항에 있어서, 상기 플래시 변환 계층은,
    워드 라인을 나타내는 비트 수를 증가시켜 상기 로우 어드레스를 어드레싱하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제 2항에 있어서, 상기 플래시 변환 계층은,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 컬럼 어드레스를 1주기 동안 출력하고, 상기 물리 블록 어드레스에 포함된 어드레스들 중 로우 어드레스를 4주기 동안 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제 1항에 있어서, 상기 커맨드 제어부는,
    상기 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나일 때,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위가 변경되었음을 나타내는 커맨드를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 외부로부터 커맨드 및 어드레스를 수신하는 입출력 회로;
    상기 어드레스에 포함된 컬럼 어드레스를 디코딩하는 컬럼 디코더; 및
    상기 입출력 회로로부터 상기 커맨드 및 상기 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스를 기초로 동작이 수행되도록 상기 입출력 회로 및 컬럼 디코더를 제어하는 제어 로직;을 포함하는 메모리 장치에 있어서,
    상기 제어 로직은 상기 커맨드가 상기 컬럼 어드레스의 어드레싱 단위를 나타내는지를 기초로 선택 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  9. 제 8항에 있어서,
    상기 커맨드가 프로그램 커맨드, 리드 커맨드 및 소거 커맨드 중 어느 하나일 때, 상기 컬럼 어드레스의 어드레싱 단위는 제1 단위이고,
    상기 커맨드가 상기 제1 단위로 상기 컬럼 어드레스가 어드레싱되었음을 나타낼 때, 상기 제어 로직은 상기 컬럼 어드레스가 상기 제1 단위로 디코딩되도록 제어하는 상기 선택 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 커맨드가 상기 프로그램 커맨드, 상기 리드 커맨드 및 상기 소거 커맨드를 제외한 커맨드이면, 상기 컬럼 어드레스의 어드레싱 단위는 제2 단위이고,
    상기 제2 단위는 상기 제1 단위보다 작은 것을 특징으로 하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 커맨드가 상기 제2 단위로 상기 컬럼 어드레스가 어드레싱되었음을 나타낼 때, 상기 제어 로직은 상기 컬럼 어드레스가 상기 제2 단위로 디코딩되도록 제어하는 상기 선택 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  12. 제 11항에 있어서, 상기 컬럼 디코더는,
    상기 선택 신호를 기초로 상기 컬럼 어드레스를 디코딩하여 상기 제1 단위 또는 상기 제2 단위의 컬럼 어드레스임을 나타내는 컬럼 어드레스 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  13. 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치에 있어서,
    상기 메모리 컨트롤러는 호스트로부터 수신되는 논리 블록 어드레스를 물리 블록 어드레스로 변환하여 상기 메모리 장치로 출력하되, 상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 상기 호스트로부터 수신되는 요청에 따라 결정 및 상기 어드레싱 단위를 나타내는 커맨드를 생성하고,
    상기 메모리 장치는 상기 커맨드가 상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 나타내는지를 기초로 선택 신호를 생성하는 것을 특징으로 하는 저장 장치.
  14. 제 13항에 있어서, 상기 메모리 컨트롤러는,
    상기 요청이 프로그램 요청, 리드 요청 및 소거 요청 중 어느 하나일 때,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 적어도 하나의 어드레싱 단위를 변경하여 변환하는 것을 특징으로 하는 저장 장치.
  15. 제 14항에 있어서, 상기 메모리 컨트롤러는,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 컬럼 어드레스의 어드레싱 단위를 증가시켜 변환하는 것을 특징으로 하는 저장 장치.
  16. 제 14항에 있어서, 상기 메모리 컨트롤러는,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 로우 어드레스의 어드레싱 단위는 그대로 유지시켜 변환하는 것을 특징으로 하는 저장 장치.
  17. 제 16항에 있어서, 상기 메모리 컨트롤러는,
    워드 라인을 나타내는 비트 수를 증가시켜 상기 로우 어드레스를 어드레싱하는 것을 특징으로 하는 저장 장치.
  18. 제 14항에 있어서, 상기 메모리 컨트롤러는,
    상기 물리 블록 어드레스에 포함된 어드레스들 중 컬럼 어드레스를 1주기 동안 상기 메모리 장치에 출력하고, 상기 물리 블록 어드레스에 포함된 어드레스들 중 로우 어드레스를 4주기 동안 상기 메모리 장치에 출력하는 것을 특징으로 하는 저장 장치.
  19. 제 13항에 있어서,
    상기 커맨드가 프로그램 커맨드, 리드 커맨드 및 소거 커맨드 중 어느 하나일 때, 상기 물리 블록 어드레스에 포함된 어드레스들 중 컬럼 어드레스의 어드레싱 단위는 제1 단위이고,
    상기 커맨드가 상기 제1 단위로 상기 컬럼 어드레스가 어드레싱되었음을 나타낼 때, 상기 선택 신호는 '1'인 것을 특징으로 하는 저장 장치.
  20. 제 19항에 있어서,
    상기 커맨드가 상태 읽기 커맨드, 레지스터 설정 커맨드 및 레지스터 읽기 커맨드 중 어느 하나일 때, 상기 컬럼 어드레스의 어드레싱 단위는 제2 단위이고,
    상기 제2 단위는 상기 제1 단위보다 작은 것을 특징으로 하는 저장 장치.
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