KR20210128231A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들의 플로팅 시점을 제어하는 메모리 장치는, 각각 복수의 서브 블록들로 구성되는 복수의 메모리 블록들, 상기 복수의 서브 블록들 중 어느 하나에 대한 소거 동작을 수행하기 위해, 복수의 전압들을 생성하는 전압 생성부 및 상기 소거 동작 시, 상기 소거 동작이 수행되는 서브 블록과 이웃하는 서브 블록인 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분하고, 상기 복수의 그룹들마다 각 그룹에 포함된 워드 라인들의 플로팅 시점을 다르게 설정하기 위해 상기 전압 생성부를 제어하는 제어 로직을 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 서브 블록에 대한 소거 동작 시, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들의 플로팅 시점을 제어하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 각각 복수의 서브 블록들로 구성되는 복수의 메모리 블록들, 상기 복수의 서브 블록들 중 어느 하나에 대한 소거 동작을 수행하기 위해, 복수의 전압들을 생성하는 전압 생성부 및 상기 소거 동작 시, 상기 소거 동작이 수행되는 서브 블록과 이웃하는 서브 블록인 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분하고, 상기 복수의 그룹들마다 각 그룹에 포함된 워드 라인들의 플로팅 시점을 다르게 설정하기 위해 상기 전압 생성부를 제어하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 각각 복수의 서브 블록들로 구성되는 복수의 메모리 블록들을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 복수의 서브 블록들 중 어느 하나에 대한 소거 동작 시, 상기 소거 동작이 수행되는 서브 블록과 이웃하는 서브 블록인 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분하는 단계 및 상기 복수의 그룹들마다 각 그룹에 포함된 워드 라인들의 플로팅 시점을 다르게 설정하는 단계를 포함할 수 있다.
본 기술에 따르면, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들의 플로팅 시점을 제어함으로써, 인접한 서브 블록에 대한 디스터브 현상이 방지될 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 로컬 워드 라인, 글로벌 워드 라인 및 블록 워드 라인을 설명하기 위한 도면이다.
도 5는 서브 블록을 설명하기 위한 도면이다.
도 6은 서브 블록에 대한 소거 동작 시, 인접한 서브 블록에 미치는 영향을 설명하기 위한 도면이다.
도 7은 서브 블록에 대한 소거 동작 시, 본 발명의 실시 예에 따른 플로팅 시점을 제어하는 일 실시 예를 설 명하기 위한 도면이다.
도 8은 도 7에 따라 각 글로벌 워드 라인에 전압이 인가되는 시점 및 로컬 워드 라인의 전압 변화를 설명하기 위한 도면이다.
도 9는 본 발명에 따라 플로팅 시점을 제어하기 위한 메모리 장치 내 제어 로직 및 전압 생성부의 동작을 도시한 도면이다.
도 10은 본 발명에 따른 플로팅 시점을 제어함으로써 워드 라인에 인가되는 전압 분포를 도시한 도면이다.
도 11은 본 발명의 실시 예에 따른 플로팅 시점을 제어하기 위해 서브 블록을 그룹으로 구분하는 다른 실시 예를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 메모리 블록들 각각은 복수개의 서브 블록들로 구분될 수 있다. 나아가, 메모리 장치(100)는 메모리 블록 단위가 아닌 서브 블록 단위로 소거 동작을 수행할 수 있다.
종래, 메모리 장치(100)는 메모리 블록 단위로 소거 동작을 수행하였으나, 메모리 장치(100)가 3차원 어레이 구조(three-dimensional array structure)로 구현되고, 적층되는 층수가 증가됨에 따라 서브 블록 단위로 소거 동작을 수행할 필요가 있었다. 즉, 메모리 장치(100)가 3차원 어레이 구조(three-dimensional array structure)로 구현됨에 따라 메모리 블록의 크기가 증가했기 때문에, 서브 블록 단위로 소거 동작이 수행될 필요가 있었다. 이러한 필요에 의해, 메모리 장치(100)는 메모리 블록 단위뿐만 아니라 서브 블록 단위로도 소거 동작을 수행할 수 있게 되었다.
그러나, 서브 블록 단위로 소거 동작 수행 시, 소거 동작이 수행되는 서브 블록에 포함된 메모리 셀들뿐만 아니라 해당 서브 블록과 인접한 서브 블록에 포함된 메모리 셀들이 소거되거나 또는 인접한 서브 블록에 포함된 메모리 셀들에 디스터브 현상이 발생될 수 있다. 즉, 소거 전압이 인가됨에 따라, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록의 메모리 셀들의 문턱 전압 분포가 예상치 못한 방향으로 변경될 수 있다. 따라서, 종래와 다른 방법으로 인접한 서브 블록을 제어할 필요가 있다.
이에, 소거 동작 시, 메모리 장치(100)는 인접한 서브 블록에 연결된 워드 라인들에 인가되는 전압 분포가 인접한 서브 블록의 센터 부분에서 양 끝으로 갈수록 점차 작아지도록 할 수 있다. 즉, 인접한 서브 블록의 엣지 부분으로 갈수록 워드 라인들의 플로팅 시점을 느리게 제어할 필요가 있다.
실시 예에서, 메모리 장치(100)는 그룹 설정부(131)를 포함할 수 있다. 그룹 설정부(131)는 서브 블록에 연결된 워드 라인들을 적어도 2개 이상의 그룹들로 구분할 수 있다.
즉, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들의 플로팅 시점을 다르게 설정하기 위해, 그룹 설정부(131)는 워드 라인들을 복수의 그룹들로 구분할 수 있다. 나아가, 그룹 설정부(131)는 디스터브의 정도에 따라 또는 워드 라인들의 플로팅 시점을 좀 더 세밀하게 조절하기 위해, 워드 라인들을 더 많은 수의 그룹들로 구분할 수 있다. 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들이 복수의 그룹들로 구분되면, 메모리 장치(100)는 구분된 그룹들에 포함된 워드 라인들 각각의 플로팅 시점을 제어할 수 있다.
실시 예에서, 메모리 장치(100)는 플로팅 제어부(133)를 포함할 수 있다.
실시 예에서, 서브 블록에 대한 소거 동작 시, 플로팅 제어부(133)는 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들의 플로팅 시점을 다르게 제어할 수 있다. 예를 들면, 플로팅 제어부(133)는 소거 동작이 수행되는 서브 블록과 인접한 서브 블록 내에서, 엣지 부분으로 갈수록 워드 라인들에 인가되는 전압이 작아지도록 플로팅 시점을 제어할 수 있다.
실시 예에서, 플로팅 제어부(133)는 서브 블록 내 센터 부분의 적어도 하나의 워드 라인을 가장 먼저 플로팅 시킬 수 있다. 이 후, 플로팅 제어부(133)는 센터 부분에서 엣지 부분으로 순차적으로 워드 라인들을 플로팅 시킬 수 있다. 이러한 플로팅 과정을 통해 서브 블록에 연결된 워드 라인들에 인가되는 전압은 센터 부분에서 엣지 부분으로 갈수록 순차적으로 낮아질 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
제어 로직(130)은 그룹 설정부(131)를 포함할 수 있다. 그룹 설정부(131)는 메모리 블록에 연결된 워드 라인들을 복수의 그룹들로 구분할 수 있다.
실시 예에서, 외부로부터 수신된 커맨드(CMD)가 서브 블록에 대한 소거 동작을 수행할 것을 지시하는 커맨드일 수 있다. 즉, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록 내 서브 블록에 대한 소거 동작이 수행될 수 있다.
이 때, 제어 로직(130)이 서브 블록에 대한 소거 동작을 수행할 것을 지시하는 커맨드를 수신하면, 그룹 설정부(131)는 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들을 복수의 그룹들로 구분할 수 있다. 인접한 서브 블록에 연결된 워드 라인들은 3개의 그룹 또는 그 이상의 그룹들로 구분될 수 있으며, 하나의 그룹에 포함되는 워드 라인의 수는 적어도 하나 이상일 수 있다. 여기서, 그룹 설정부(131)는 인접한 서브 블록에 연결된 워드 라인들을 센터 워드 라인을 기준으로 센터 워드 라인을 포함하는 하나의 그룹 및 이와 인접한 그룹들로 구분할 수 있다.
실시 예에서, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 포함된 메모리 셀들이 디스터브 영향을 많이 받거나 또는 워드 라인들이 플로팅 되는 시점을 좀 더 세밀하게 설정할 필요가 있는 경우, 그룹 설정부(131)는 인접한 서브 블록에 연결된 워드 라인들을 더 많은 수의 그룹들로 구분할 수 있다. 이 때, 구분된 그룹들 각각에는 적어도 하나 이상의 워드 라인이 포함될 수 있다.
실시 예에서, 제어 로직(130)은 플로팅 제어부(133)를 포함할 수 있다. 그룹 설정부(131)에 의해 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들이 복수의 그룹들로 구분되면, 플로팅 제어부(133)는 복수의 그룹들에 포함된 워드 라인들의 플로팅 시점을 제어할 수 있다.
예를 들면, 인접한 서브 블록에 연결된 워드 라인들이 복수의 그룹들로 구분되면, 플로팅 제어부(133)는 센터 워드 라인을 포함하는 그룹의 워드 라인들부터 먼저 플로팅 시킬 수 있다. 이 후 센터 부분과 인접한 2개의 그룹의 워드 라인들을 플로팅할 수 있다.
이와 같이 센터 부분을 시작으로, 인접한 2개의 그룹의 워드 라인들이 동시에 플로팅 되도록 플로팅 제어부(133)는 워드 라인들의 플로팅을 제어할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 로컬 워드 라인, 글로벌 워드 라인 및 블록 워드 라인을 설명하기 위한 도면이다.
도 2 및 도 4를 참조하면, 도 4는 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 제1 내지 제4 메모리 블록(BLK1~BLK4)을 도시한다. 도 4에서, 메모리 장치(도 2의 100)는 싱글 플레인 구조인 것으로 가정한다. 따라서, 도 4의 메모리 장치(도 2의 100)는 싱글 플레인 구조, 즉 단일의 플레인 구조이고, 단일 플레인은 제1 내지 제4 메모리 블록(BLK1~BLK4)을 포함할 수 있다.
실시 예에서, 제1 메모리 블록(BLK1)은 제1_1 내지 제1_n 로컬 워드 라인(LWL1_1~LWL1_n)에 연결될 수 있다. 즉, 제1 메모리 블록(BLK1)에 포함된 복수의 메모리 셀들은 제1_1 내지 제1_n 로컬 워드 라인(LWL1_1~LWL1_n)에 연결될 수 있다.
마찬가지로, 제2 메모리 블록(BLK2)은 제2_1 내지 제2_n 로컬 워드 라인(LWL2_1~LWL2_n), 제3 메모리 블록(BLK3)은 제3_1 내지 제3_n 로컬 워드 라인(LWL3_1~LWL3_n), 제4 메모리 블록(BLK4)은 제4_1 내지 제4_n 로컬 워드 라인(LWL4_1~LWL4_n)에 각각 연결될 수 있다.
실시 예에서, 제1_1 내지 제1_n 글로벌 워드 라인들(GWL1_1~GWL1_n)은 제1 및 제2 패스 스위치 그룹(pass switch group; PSG1, PSG2)을 통해 제1 및 제3 메모리 블록(BLK1, BLK3)에 선택적으로 연결될 수 있다. 제2_1 내지 제2_n 글로벌 워드 라인들(GWL2_1~GWL2_n)은 제1 및 제2 패스 스위치 그룹(PSG1, PSG2)을 통해 제2 및 제4 메모리 블록(BLK2, BLK4)에 선택적으로 연결될 수 있다.
실시 예에서, 제1 패스 스위치 그룹(PSG1)은 제1 블록 워드 라인(BLKWL1)에 인가되는 전압에 응답하여 턴온 또는 턴오프되는 복수의 패스 스위치들을 포함할 수 있으며, 복수의 패스 스위치들은 NMOS 트랜지스터들로 이루어질 수 있다. 제2 패스 스위치 그룹(PSG1)은 제2 블록 워드 라인(BLKWL2)에 인가되는 전압에 응답하여 턴온 또는 턴오프되는 복수의 패스 스위치들을 포함할 수 있으며, 복수의 패스 스위치들은 NMOS 트랜지스터들로 이루어질 수 있다.
제1 및 제2 블록 워드 라인(BLKWL1, BLKWL2)에 턴온 전압이 인가되어 제1 및 제2 패스 스위치 그룹(PSG1, PSG2)에 포함된 스위치들이 턴온되면, 제1_1 내지 제1_n 글로벌 워드 라인들(GWL1_1~GWL1_n)은 제1 및 제3 메모리 블록(BLK1, BLK3)에 공통으로 연결될 수 있고, 제2_1 내지 제2_n 글로벌 워드 라인들(GWL2_1~GWL2_n)은 제2 및 제4 메모리 블록(BLK2, BLK4)에 공통으로 연결될 수 있다.
제1 블록 워드 라인(BLKWL1)에 턴온 전압이 인가되고, 제2 블록 워드 라인(BLKWL2)에는 턴오프 전압이 인가되면, 제1 패스 스위치 그룹(PSG1)에 포함된 패스 스위치들은 턴온되고 제2 패스 스위치 그룹(PSG2)에 포함된 패스 스위치들은 턴오프될 수 있다. 따라서, 제1_1 내지 제1_n 글로벌 워드 라인들(GWL1_1~GWL1_n)은 제1 메모리 블록(BLK1)에 연결되고 제3 메모리 블록(BLK3)에는 연결되지 않는다. 또, 제2_1 내지 제2_n 글로벌 워드 라인들(GWL2_1~GWL2_n)은 제2 메모리 블록(BLK2)에 연결되고 제4 메모리 블록(BLK4)에는 연결되지 않는다.
반대로, 제1 블록 워드 라인(BLKWL1)에 턴오프 전압이 인가되고, 제2 블록 워드 라인(BLKWL2)에는 턴온 전압이 인가되면, 제1 패스 스위치 그룹(PSG1)에 포함된 패스 스위치들은 턴오프되고 제2 패스 스위치 그룹(PSG2)에 포함된 패스 스위치들은 턴온될 수 있다. 따라서, 제1_1 내지 제1_n 글로벌 워드 라인들(GWL1_1~GWL1_n)은 제3 메모리 블록(BLK3)에 연결되고 제1 메모리 블록(BLK1)에는 연결되지 않는다. 또, 제2_1 내지 제2_n 글로벌 워드 라인들(GWL2_1~GWL2_n)은 제4 메모리 블록(BLK4)에 연결되고 제2 메모리 블록(BLK2)에는 연결되지 않는다.
결과적으로, 블록 워드 라인에 인가되는 전압을 기초로 메모리 블록이 선택되고, 전압 생성부(도 2의 122)에서 출력된 동작 전압은 글로벌 워드 라인들 및 패스 스위치 그룹을 통해 선택된 메모리 블록으로 전송될 수 있다.
도 5는 서브 블록을 설명하기 위한 도면이다.
도 2 및 도 5를 참조하면, 도 5는 도 2의 메모리 셀 어레이(도 2의 110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 제1 내지 제4 메모리 블록(BLK1~ BLK4)을 도시한다. 도 5에서, 도 2의 메모리 셀 어레이(도 2의 110)에 포함된 다른 메모리 블록들은 생략된 것으로 가정한다.
도 5를 참조하면, 제2 메모리 블록(BLK2)은 제2_1 내지 제2_4 서브 블록(SUB_BLK2_1~2_4)으로 구성될 수 있다. 도 5에서, 제2 메모리 블록(BLK2)만 서브 블록 단위로 구분되는 것으로 도시되었으나, 제1, 제3 및 제4 메모리 블록(BLK1, BLK3, BLK4)도 서브 블록들로 구분될 수 있다.
실시 예에서, 제1 내지 제4 메모리 블록(BLK1~ BLK4)에 프로그램 동작, 리드 동작 또는 소거 동작이 수행될 수 있다.
프로그램 동작 또는 리드 동작은 페이지 단위로 수행되지만, 소거 동작은 메모리 블록 단위로 수행된다. 즉, 제1 내지 제4 메모리 블록(BLK1~ BLK4)은 복수의 페이지들로 구성되고, 프로그램 동작 또는 리드 동작은 복수의 페이지들 중 어느 하나의 페이지에 대해 수행될 수 있다. 또, 소거 동작은 제1 내지 제4 메모리 블록(BLK1~ BLK4) 각각에 대해 수행될 수 있다.
그러나, 메모리 장치(도 2의 100)가 3차원 어레이 구조(three-dimensional array structure)로 구현되고, 적층되는 층수가 증가됨에 따라, 메모리 블록의 크기가 증가하게 되었다. 즉, 3차원 어레이 구조로 메모리 장치(도 2의 100)를 구현하게 될 경우, 메모리 장치(도 2의 100)에 포함된 각각의 메모리 블록들의 크기가 증가될 수 있다. 따라서, 크기가 커진 메모리 블록 전체를 소거하는 것은 비경제적일 수 있기 때문에, 서브 블록 단위로 소거 동작을 수행할 필요가 있었다.
따라서, 메모리 장치(도 2의 100)는 메모리 블록을 서브 블록으로 구분하고, 서브 블록에 대한 소거 동작을 수행할 수 있다.
그러나, 서브 블록 단위로 소거 동작을 수행하는 경우, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 디스터브 현상 및 문턱 전압 분포의 변화가 발생될 수 있다.
예를 들면, 메모리 장치(도 2의 100)가 제2_2 서브 블록(SUB_BLK2_2)에 대한 소거 동작을 수행하는 경우, 인접한 서브 블록인 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 디스터브 현상 또는 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 포함된 메모리 셀들의 문턱 전압 분포가 변할 수 있다.
실시 예에서, 제2_2 서브 블록(SUB_BLK2_2)에 대한 소거 동작을 수행 시, 제2_2 서브 블록(SUB_BLK2_2)에 소거 전압이 인가되면, 인접한 서브 블록인 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 포함된 메모리 셀들의 게이트 내 전하들이 이동하거나, 또는 예기치 못한 디스터브 현상으로 인해, 메모리 셀들의 문턱 전압 분포가 변화될 수 있다.
따라서, 메모리 셀들의 문턱 전압 분포 변화를 방지하기 위해, 메모리 장치(도 2의 100)는 인접한 서브 블록인 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 연결된 워드 라인들의 플로팅 시점을 제어하는 것이 필요하다.
즉, 메모리 장치(도 2의 100)는 인접한 서브 블록인 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 연결된 워드 라인들에 전압이 인가되는 시점을 조절하여, 각 워드 라인들이 플로팅되는 시점을 다르게 설정할 수 있다. 각 워드 라인들의 플로팅 시점을 조절하여, 메모리 장치(도 2의 100)는 소거 동작이 수행된 서브 블록과 인접한 워드 라인들에 인가되는 전압을 센터의 워드 라인에 인가되는 전압보다 상대적으로 낮게 설정할 수 있다.
도 6은 서브 블록에 대한 소거 동작 시, 인접한 서브 블록에 미치는 영향을 설명하기 위한 도면이다.
도 6을 참조하면, 도 6은 도 5의 제2 메모리 블록(도 5의 BLK2)에 포함된 서브 블록들 중 제2_1 내지 제2_3 서브 블록(SUB_BLK2_1~2_3)을 도시한다. 각 서브 블록에는 복수의 워드 라인들이 연결될 수 있다.
도 6에서, 각 서브 블록에 42개의 워드 라인들이 연결된 것으로 도시되었으나, 다른 실시 예에서, 더 적은 수 또는 더 많은 수의 워드 라인들이 각 서브 블록에 연결될 수 있다.
실시 예에서, 제2_1 서브 블록(SUB_BLK2_1)에는 제1_1 내지 제42_1 워드 라인(WL1_1~42_1), 제2_2 서브 블록(SUB_BLK2_2)에는 제1_2 내지 제42_2 워드 라인(WL1_2~42_2), 제2_3 서브 블록(SUB_BLK2_3)에는 제1_3 내지 제42_3 워드 라인(WL1_3~42_3)이 연결될 수 있다.
또한, 제2_1 서브 블록(SUB_BLK2_1)과 제2_2 서브 블록(SUB_BLK2_2)은 제1_1 및 제2_1 더미 워드 라인(DWL1_1, DWL2_1)으로 구분되고, 제2_2 서브 블록(SUB_BLK2_2)과 제2_3 서브 블록(SUB_BLK2_3)은 제1_2 및 제2_2 더미 워드 라인(DWL1_2, DWL2_2)으로 구분될 수 있다. 이 때, 더미 워드 라인들에 연결된 메모리 셀들에는 프로그램 동작, 리드 동작 또는 소거 동작이 수행되지 않을 수 있다.
실시 예에서, 제2_1 서브 블록(SUB_BLK2_1)에 소거 동작이 수행될 수 있다. 소거 동작 시 소거 전압이 제2_1 서브 블록(SUB_BLK2_1)의 기판에 인가됨에 따라, 제2_1 서브 블록(SUB_BLK2_1)과 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다. 즉, 소거 전압에 의해 제2_1 서브 블록(SUB_BLK2_1)에 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들의 전하가 이동될 수 있다.
결과적으로, 제2_1 서브 블록(SUB_BLK2_1)에 대한 소거 동작 시, 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다.
또, 제2_1 서브 블록(SUB_BLK2_1)에 소거 동작이 수행됨에 따라 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들에 디스터브 현상이 발생될 수 있다.
실시 예에서, 제2_2 서브 블록(SUB_BLK2_2)에 소거 동작이 수행될 수 있다. 소거 동작 시 소거 전압이 제2_2 서브 블록(SUB_BLK2_2)의 기판에 인가됨에 따라, 제2_2 서브 블록(SUB_BLK2_2)과 인접한 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다. 즉, 소거 전압에 의해 제2_1 서브 블록(SUB_BLK2_1)에 인접한 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 포함된 메모리 셀들의 전하가 이동될 수 있다.
결과적으로, 제2_2 서브 블록(SUB_BLK2_2)에 대한 소거 동작 시, 인접한 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다.
또, 제2_2 서브 블록(SUB_BLK2_2)에 소거 동작이 수행됨에 따라 인접한 제2_1 및 제2_3 서브 블록(SUB_BLK2_1, 2_3)에 포함된 메모리 셀들에 디스터브 현상이 발생될 수 있다.
실시 예에서, 제2_3 서브 블록(SUB_BLK2_3)에 소거 동작이 수행될 수 있다. 소거 동작 시 소거 전압이 제2_3 서브 블록(SUB_BLK2_3)의 기판에 인가됨에 따라, 제2_3 서브 블록(SUB_BLK2_3)과 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다. 즉, 소거 전압에 의해 제2_3 서브 블록(SUB_BLK2_3)에 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들의 전하가 이동될 수 있다.
결과적으로, 제2_3 서브 블록(SUB_BLK2_3)에 대한 소거 동작 시, 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다.
또, 제2_3 서브 블록(SUB_BLK2_3)에 소거 동작이 수행됨에 따라 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들에 디스터브 현상이 발생될 수 있다.
결과적으로, 메모리 장치(도 2의 100)가 서브 블록 단위로 소거 동작을 수행하는 경우, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다. 따라서, 본 발명에서, 서브 블록 단위로 소거 동작 시, 인접한 서브 블록에 포함된 메모리 셀들의 문턱 전압 분포가 변경되지 않도록 하는 방법이 제시한다.
도 7은 서브 블록에 대한 소거 동작 시, 본 발명의 실시 예에 따른 플로팅 시점을 제어하는 일 실시 예를 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 도 7은 도 6의 서브 블록들 중 제2_1 및 제2_2 서브 블록(SUB_BLK2_1, 2_2)과 더미 워드 라인들(DWL1_1, DWL2_1, DWL1_2, DWL2_2)을 도시한다.
도 7에서, 메모리 장치(도 2의 100)는 제2_1 서브 블록(SUB_BLK2_1)에 대한 소거 동작을 수행하는 것으로 가정한다.
본 발명에서, 제2_1 서브 블록(SUB_BLK2_1)에 소거 동작이 수행될 때, 제2_1 서브 블록(SUB_BLK2_1)과 인접한 제2_2 서브 블록(SUB_BLK2_2)에 포함된 메모리 셀들의 문턱 전압 분포의 변화 및 디스터브 현상을 방지하기 위해, 제2_2 서브 블록(SUB_BLK2_2)이 서브 블록들로 구분될 수 있다.
실시 예에서, 제2_1 서브 블록(SUB_BLK2_1)에 소거 동작이 수행될 수 있다. 제2_1 서브 블록(SUB_BLK2_1)에 소거 동작이 수행되는 경우, 인접한 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들은 플로팅될 수 있다. 그러나, 종래에는 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들을 동시에 플로팅 시킴으로써, 인접한 서브 블록에 포함된 메모리 셀들의 문턱 전압의 분포가 변경될 수 있었다.
따라서, 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들을 복수의 그룹들로 구분하여 워드 라인별로 플로팅되는 시점을 다르게 설정하고, 워드 라인별로 인가되는 전압들의 레벨을 다르게 설정할 필요가 있다.
실시 예에서, 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들은 제1_2 내지 제42_2 워드 라인(WL1_2~WL42_2)이므로, 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들 중 가장 가운데 위치하는 워드 라인은 제21_2 워드 라인(WL21_2) 또는 제22_2 워드 라인(WL22_2)일 수 있다.
도 7에서, 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들 중 가장 가운데 위치하는 워드 라인은 제21_2 워드 라인(WL21_2)인 것으로 가정한다. 또, 가장 가운데 위치하는 제21_2 워드 라인(WL21_2)은 센터 워드 라인일 수 있다.
나아가, 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들 중 가장 자리의 워드 라인들은 제1_2 및 제42_2 워드 라인(WL1_2, WL42_2)일 수 있다. 제1_2 및 제42_2 워드 라인(WL1_2, WL42_2)은 엣지 워드 라인일 수 있다.
실시 예에서, 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들은 제A 내지 제C 그룹(GROUP_A~C)으로 구분될 수 있다. 예를 들면, 센터 워드 라인인 제21_2 워드 라인(WL21_2)을 포함한 워드 라인들이 제A 그룹(GROUP_A)으로 구분될 수 있다. 또, 제B 및 제C 그룹(GROUP_B, C)은 제A 그룹(GROUP_A)과 인접한 그룹으로 동일한 수의 워드 라인들을 포함하도록 설정될 수 있다.
본 도면에는 도시되지 않았으나, 다른 실시 예에서, 제B 및 제C 그룹(GROUP_B, C)은 서로 다른 수의 워드 라인들을 포함할 수 있다.
소거 동작이 수행되는 제2_1 서브 블록(SUB_BLK2_1)과 인접한 제2_2 서브 블록(SUB_BLK2_2)이 제A 내지 제C 그룹(GROUP_A~C)으로 구분되면, 각 그룹의 워드 라인들을 플로팅하는 시점을 결정할 수 있다.
이 때, 워드 라인들의 플로팅 시점이 너무 빠를 경우, 소거 동작이 수행되는 서브 블록에 인접한 서브 블록들에 연결된 워드 라인들 중 가장 자리 워드 라인들에서 디스터브 현상이 발생되고, 워드 라인들의 플로팅 시점이 너무 느릴 경우 워드 라인들에 연결된 메모리 셀들이 소거될 수 있기 때문에 플로팅 시점을 제어하는 것이 필요하다.
예를 들면, 센터 워드 라인을 포함하는 제A 그룹(GROUP_A)의 워드 라인들을 가장 먼저 플로팅하고, 제A 그룹(GROUP_A)과 인접한 제B 및 제C 그룹(GROUP_B, C)을 동시에 플로팅하는 것으로 결정할 수 있다. 제A 그룹(GROUP_A)의 워드 라인들을 플로팅한 후, 제B 및 제C 그룹(GROUP_B, C)의 워드 라인들을 동시에 플로팅하게 되면, 제A 그룹(GROUP_A)의 메모리 셀들의 문턱 전압이 가장 높게 형성되고, 제B 및 제C 그룹(GROUP_B, C)의 메모리 셀들로 갈수록 문턱 전압이 순차적으로 낮게 형성될 수 있다. 이를 통해, 제2_2 서브 블록(SUB_BLK2_2)의 메모리 셀들의 문턱 전압 분포의 변화를 방지하고, 디스터브 현상을 방지할 수 있다.
제A 내지 제C 그룹(GROUP_A~C)의 메모리 셀들이 형성하는 문턱 전압 분포는 도 8을 통해 보다 상세히 설명하도록 한다.
도 8은 도 7에 따라 각 글로벌 워드 라인에 전압이 인가되는 시점 및 로컬 워드 라인의 전압 변화를 설명하기 위한 도면이다.
도 4 및 도 8을 참조하면, 도 8의 (a)는 도 4의 제1 내지 제4 메모리 블록(BLK1~BLK4)에 연결된 패스 스위치들 중 어느 하나를 나타낸다. 패스 스위치는 NMOS 트랜지스터로 구현될 수 있다.
도 7 및 도 8을 참조하면, 도 8의 (b)는 도 7의 제2_1 서브 블록(SUB_BLK2_1)에 대한 소거 동작 시, 제2_2 서브 블록(SUB_BLK2_2)을 제A 그룹 내지 제C 그룹(GROUP_A~C)으로 구분하고, 각 그룹 별로 플로팅 시점을 제어할 때 각 워드 라인에 형성되는 전위의 크기를 도시한 도면이다.
종래 서브 블록에 대한 소거 동작 시 인접한 서브 블록에 연결된 워드 라인들을 동시에 플로팅시키는 경우, 즉 그룹 별로 워드 라인들의 플로팅 시점을 제어하지 않았을 때 각 워드 라인에 형성되는 전압은 VL1 라인과 같이 형성될 수 있다.
즉, 더미 워드 라인들에는 프로그램 동작, 리드 동작 또는 소거 동작이 수행되지 않으므로, 상대적으로 낮은 전압이 유지되고, 서브 블록의 가장 자리의 워드 라인들 전압은 상대적으로 높은 전압, 서브 블록의 중앙에 위치하는 워드 라인들에는 가장 자리의 워드 라인들의 전압보다 낮은 전압이 유지되었다.
그러나, 서브 블록에 대한 소거 동작으로 인해 인접한 서브 블록에 포함된 메모리 셀들의 문턱 전압 분포가 변경되고 디스터브 현상이 발생될 수 있다 따라서, 워드 라인들의 전위 분포는 VL2 라인과 같은 분포로 형성될 필요가 있다.
도 8의 (a)를 참조하면, VL2 라인과 같은 전압 분포는 로컬 워드 라인(LWL)에 형성되어야 한다. 따라서, 로컬 워드 라인(LWL)에 VL2 라인과 같은 전압 분포가 형성되도록, 글로벌 워드 라인(GWL)에 인가되는 전압을 제어할 필요가 있다.
도 7 및 도 8을 참고하면, 제2_2 서브 블록(SUB_BLK2_2)에 포함된 제A 그룹 내지 제C 그룹(GROUP_A~C)의 플로팅 시점을 제어할 때, VL2 라인과 같은 전압 분포가 형성될 수 있다.
도 8의 (b)에서, 센터 워드 라인을 포함하는 제A 그룹(GROUP_A)을 먼저 플로팅 시킴으로써 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들 중 가운데 위치한 워드 라인들의 전위가 높게 형성될 수 있다.
이 후, 제A 그룹(GROUP_A)과 인접한 제B 및 제C 그룹(GROUP_B, C)에 포함된 워드 라인들을 동시에 플로팅 시킴으로써 가운데 위치한 워드 라인들에서 가장 자리로 위치한 워드 라인으로 갈수록 순차적으로 낮은 전위가 형성될 수 있다.
결과적으로, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들을 그룹으로 구분하고, 그룹 별로 플로팅 시점을 제어함으로써 가운데 부분의 워드 라인에서는 높은 전위가 가운데 부분에서 가장 자리로 갈수록 낮은 전위가 형성될 수 있다.
도 9는 본 발명에 따라 플로팅 시점을 제어하기 위한 메모리 장치 내 제어 로직 및 전압 생성부의 동작을 도시한 도면이다.
도 2 및 도 9를 참조하면, 도 9의 제어 로직(130)은 그룹 설정부(131) 및 플로팅 제어부(133)를 포함할 수 있다.
실시 예에서, 제어 로직(130)은 입출력 회로(도 2의 125)를 통해 메모리 컨트롤러(도 1의 200)로부터 커맨드(CMD)를 수신할 수 있다. 수신된 커맨드(CMD)가 부분 소거 커맨드인 경우, 그룹 설정부(131)는 그룹 정보(GROUP_INF)를 생성할 수 있다. 이 때, 부분 소거 커맨드는 메모리 장치(도 2의 100) 전체에 대한 소거가 아니라 메모리 장치(도 2의 100)에 포함된 복수의 서브 블록들 중 일부를 소거할 것을 지시하는 커맨드(CMD)일 수 있다.
실시 예에서, 그룹 설정부(131)는 부분 소거 커맨드에 응답하여, 소거 동작이 수행되는 서브 블록과 이웃하는 서브 블록인 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분할 수 있다.
예를 들면, 그룹 설정부(131)는 인접 서브 블록에 연결된 복수의 워드 라인들 중 가장 가운데 위치하는 워드 라인을 포함하는 그룹을 제1 그룹으로, 제1 그룹과 인접한 워드 라인들을 포함하는 그룹들을 각각 제2 그룹 및 제3 그룹으로 설정할 수 있다. 그룹 설정부(131)는 설정된 그룹들을 나타내는 그룹 정보(GROUP_INF)를 플로팅 제어부(133)로 출력할 수 있다.
다른 실시 예에서, 그룹 설정부(131)는 인접 서브 블록에 연결된 복수의 워드 라인들 중 가장 가운데 위치하는 워드 라인을 포함하는 그룹을 제1 그룹으로, 제1 그룹과 인접한 워드 라인들을 포함하는 그룹들을 각각 제2 그룹 및 제3 그룹으로, 제2 그룹 및 제3 그룹에 인접하지만 제1 그룹에 포함되지 않는 잔여 워드 라인들이 있으면, 잔여 워드 라인들 중 제2 그룹과 인접한 워드 라인들을 제4 그룹, 잔여 워드 라인들 중 제3 그룹과 인접한 워드 라인들을 제5 그룹으로 설정할 수 있다. 이 때도 마찬가지로, 그룹 설정부(131)는 설정된 그룹을 나타내는 그룹 정보(GROUP_INF)를 플로팅 제어부(133)로 출력할 수 있다.
실시 예에서, 플로팅 제어부(133)는 그룹 설정부(131)로부터 그룹 정보(GROUP_INF)를 수신하고, 그룹 별로 플로팅 동작을 제어할 것을 지시하는 플로팅 정보(FLOATING_INF)를 생성하여 전압 생성부(122)에 출력할 수 있다.
구체적으로, 플로팅 제어부(133)는 복수의 그룹들마다 각 그룹에 포함된 워드 라인들의 플로팅 시점을 다르게 설정할 것을 지시할 수 있다. 예를 들면, 인접 서브 블록에 연결된 복수의 워드 라인들이 제1 내지 제3 그룹으로 구분된 경우, 플로팅 제어부(133)는 제1 그룹에 포함된 워드 라인들을 가장 먼저 플로팅 하도록 전압 생성부(122)를 제어할 수 있다. 즉, 제1 그룹에 포함된 워드 라인들이 가장 먼저 플로팅 될 것을 지시하는 플로팅 정보(FLOATING_INF)를 생성하여 전압 생성부(122)로 출력할 수 있다.
이 후, 플로팅 제어부(133)는 제1 그룹에 포함된 워드 라인들이 가장 먼저 플로팅된 후, 제2 그룹 및 제3 그룹에 포함된 워드 라인들을 동시에 플로팅 하도록 전압 생성부(122)를 제어할 수 있다. 즉, 제1 그룹에 포함된 워드 라인들이 플로팅된 후, 제2 그룹 및 제3 그룹에 포함된 워드 라인들이 플로팅될 것을 지시하는 플로팅 정보(FLOATING_INF)를 생성하여 전압 생성부(122)로 출력할 수 있다.
전압 생성부(122)가 플로팅 제어부(133)로부터 플로팅 정보(FLOATING_INF)를 수신하면, 전압 생성부(122)는 플로팅 전압(FLOATING_VOL)을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 제1 그룹에 포함된 워드 라인들을 플로팅하기 위한 전압을 가장 먼저 생성한 후, 제1 그룹에 포함된 워드 라인들에 인가할 수 있다. 이 후, 전압 생성부(122)는 제2 그룹 및 제3 그룹에 포함된 워드 라인들을 플로팅하기 위한 전압을 생성한 후, 제2 그룹 및 제3 그룹에 포함된 워드 라인들에 인가할 수 있다.
이 때, 제1 그룹에 포함된 워드 라인들이 플로팅됨으로써 제1 그룹에 포함된 워드 라인들에 유지되는 전압은, 제2 그룹 및 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 제2 그룹 및 제3 그룹에 포함된 워드 라인들에 유지되는 전압보다 클 수 있다. 또, 제2 그룹 및 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 제2 그룹 및 제3 그룹에 포함된 워드 라인들에 유지되는 전압은 소거 동작 시의 소거 전압보다 클 수 있다.
제2 그룹 및 제3 그룹에 포함된 워드 라인들이 동시에 플로팅된 후, 전압 생성부(122)는 소거 동작이 수행되는 서브 블록과 인접 서브 블록 사이에 연결된 더미 워드 라인들을 플로팅 하도록 전압 생성부(122)를 제어할 수 있다.
실시 예에서, 인접 서브 블록에 연결된 복수의 워드 라인들이 제1 내지 제5 그룹으로 구분되면, 플로팅 제어부(133)는 그룹 설정부(131)로부터 그룹 정보(GROUP_INF)를 수신하고, 그룹 정보(GROUP_INF)를 기초로 제1 그룹에 포함된 워드 라인들이 가장 먼저 플로팅된 후, 제2 그룹 및 제3 그룹에 포함된 워드 라인들을 동시에 플로팅 하도록 전압 생성부(122)를 제어할 수 있다. 이 후, 제2 그룹 및 제3 그룹에 포함된 워드 라인들이 동시에 플로팅된 후, 플로팅 제어부(133)는 제4 그룹 및 제5 그룹에 포함된 워드 라인들을 동시에 플로팅 하도록 전압 생성부(122)를 제어할 수 있다.
이 때, 제1 그룹에 포함된 워드 라인들이 플로팅됨으로써 제1 그룹에 포함된 워드 라인들에 유지되는 전압은, 제2 그룹 및 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 제2 그룹 및 제3 그룹에 포함된 워드 라인들에 유지되는 전압보다 클 수 있다. 또, 제2 그룹 및 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 제2 그룹 및 제3 그룹에 포함된 워드 라인들에 유지되는 전압은, 제4 그룹 및 제5 그룹에 포함된 워드 라인들이 플로팅됨으로써 제4 그룹 및 제5 그룹에 포함된 워드 라인들에 유지되는 전압보다 클 수 있다.
도 10은 본 발명에 따른 플로팅 시점을 제어함으로써 워드 라인에 인가되는 전압 분포를 도시한 도면이다.
도 7 내지 도 10을 참조하면, 도 10은, 도 7의 제2_2 서브 블록(SUB_BLK2_2)에 연결된 워드 라인들을 복수의 그룹들로 구분하여 각 그룹 별로 플로팅 시점을 다르게 하는 방법을 도시한다.
구체적으로, ti에서, 복수의 패스 스위치들을 턴온시키기 위해, 제1 플로팅 전압(FV1, 예를 들면, 4.5V)이 블록 워드 라인(BLKWL)에 인가될 수 있다.
즉, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록을 선택하기 위해, 맨 처음, 블록 워드 라인(BLKWL)에 패스 스위치들을 턴온시키기 위한 전압들이 인가될 수 있다. 블록 워드 라인(BLKWL)에 제1 플로팅 전압(FV1)이 인가되면, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 글로벌 워드 라인들은 각 서브 블록들과 연결될 수 있다.
이 후, 제A 내지 제C 그룹(GROUP_A~C)에 포함된 워드 라인들 중 제A 그룹(GROUP_A)에 포함된 워드 라인들을 가장 먼저 플로팅 시킬 수 있다. 따라서, t1에서, 제A 그룹(GROUP_A)에 포함된 제3_2 내지 제40_2 워드 라인(WL3_2~WL40_2)을 플로팅 시키기 위해, 제3_2 내지 제40_2 글로벌 워드 라인(GWL3_2~GWL40_2)에 제2 플로팅 전압(FV2, 예를 들면, 7V)이 인가될 수 있다.
t1에서 제2 플로팅 전압(FV2)이 제3_2 내지 제40_2 글로벌 워드 라인(GWL3_2~GWL40_2)에 인가되면, 제3_2 내지 제40_2 로컬 워드 라인(LWL3_2~LWL40_2)의 전위는 점차 증가하여 t4에서 플로팅될 수 있다. 이 때, 제3_2 내지 제40_2 로컬 워드 라인(LWL3_2~LWL40_2)의 전위는 V1레벨일 수 있다.
제A 그룹(GROUP_A)에 포함된 워드 라인들을 가장 먼저 플로팅 시킨 후, t2에서 제B 및 제C 그룹(GROUP_B, C)의 워드 라인들을 동시에 플로팅 시킬 수 있다. 따라서, t2에서, 제B 및 제C 그룹(GROUP_B, C)에 포함된 제1_2, 제2_2, 제41_2 및 제42_2 워드 라인(WL1_2, WL2_2, WL41_2, WL42_2)을 플로팅 시키기 위해, 제1_2, 제2_2, 제41_2 및 제42_2 글로벌 워드 라인(GWL1_2, GWL2_2, GWL41_2, GWL42_2)에 제2 플로팅 전압(FV2)이 인가될 수 있다.
t2에서 제2 플로팅 전압(FV2)이 제1_2, 제2_2, 제41_2 및 제42_2 글로벌 워드 라인(GWL1_2, GWL2_2, GWL41_2, GWL42_2)에 인가되면, 제1_2, 제2_2, 제41_2 및 제42_2 로컬 워드 라인(LWL1_2, LWL2_2, LWL41_2, LWL42_2)의 전위는 점차 증가하여 t4에서 플로팅될 수 있다. 이 때, 제1_2, 제2_2, 제41_2 및 제42_2 로컬 워드 라인(LWL1_2, LWL2_2, LWL41_2, LWL42_2)의 전위는 V2레벨일 수 있다. V2레벨은 V1레벨 보다 낮고, 소거 전압 레벨(Vers)보다 높을 수 있다.
제B 및 제C 그룹(GROUP_B, C)의 워드 라인들을 동시에 플로팅 시킨 후, t3에서, 더미 워드 라인들을 플로팅 시킬 수 있다. t3에서 제2 플로팅 전압(FV2)이 제1_2, 제2_2, 제2_1 및 제2_2 더미 워드 라인(DWL1_1, DWL1_2, DWL2_1, DWL2_2)에 인가되면, 제1_2, 제2_2, 제2_1 및 제2_2 더미 워드 라인(DWL1_1, DWL1_2, DWL2_1, DWL2_2)의 전위는 점차 증가하여 t4에서 플로팅될 수 있다. 이 때, 제1_2, 제2_2, 제2_1 및 제2_2 더미 워드 라인(DWL1_1, DWL1_2, DWL2_1, DWL2_2)의 전위는 V4레벨일 수 있다. V4레벨은 소거 전압 레벨(Vers)보다 낮을 수 있다.
결과적으로, 위와 같은 과정을 통해, 도 8의 (b)의 VL2와 같은 전위가 형성될 수 있다. 위와 같이 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들의 플로팅 시점을 제어하는 경우, 디스터브 현상 및 메모리 셀들의 문턱 전압 분포의 변화를 방지할 수 있다.
다른 실시 예에서, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들을 플로팅 시키기 위해 각 글로벌 워드 라인에 인가되는 전압은 다양하게 설정될 수 있다.
도 11은 본 발명의 실시 예에 따른 플로팅 시점을 제어하기 위해 서브 블록을 그룹으로 구분하는 다른 실시 예를 설명하기 위한 도면이다.
도 7 및 도 11을 참조하면, 도 11의 (a) 및 (b)는 도 7의 제2_2 서브 블록(도 7의 SUB_BLK2_2)을 도시한다. 도 11의 (a) 및 (b)는 도 7과 달리 각 그룹에 포함되는 워드 라인의 수 및/또는 제2_2 서브 블록(도 7의 SUB_BLK2_2)을 구성하는 그룹의 수가 다를 수 있다. 도 7과 마찬가지로, 도 11의 (a) 및 (b)에서 센터 워드 라인은 제21_2 워드 라인(WL21_2)인 것으로 가정한다.
도 11의 (a) 및 (b)에서, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들은 복수의 그룹들로 구분되고, 그룹 별로 플로팅 시점을 제어함으로써 메모리 셀들의 문턱 전압 분포 변화 및 디스터브 현상이 방지될 수 있다. 이 때, 복수의 그룹들에 포함되는 워드 라인들의 수는 다양할 수 있다.
도 11의 (a)는 제A2 그룹(GROUP_A2)이 하나의 워드 라인만을 포함하는 경우를 도시한다.
따라서, 먼저, 제2_2 서브 블록(SUB_BLK2_2)은 센터 워드 라인인 제21_2 워드 라인(WL21_2)을 포함하는 제A2 그룹(GROUP_A2)으로 구분될 수 있다. 이 후 제A2 그룹(GROUP_A2)과 인접한 제B2 및 제C2 그룹(GROUP_B2, C2)으로 구분될 수 있다. 실시 예에서, 제B2 그룹(GROUP_B2)은 제1_2 내지 제20_2 워드 라인(WL1_2~WL20_2)을 포함하고, 제C2 그룹(GROUP_C2)은 제22_2 내지 제42_2 워드 라인(WL22_2~WL42_2)을 포함할 수 있다.
결과적으로, 도 7과 달리, 도 11의 (a)의 그룹들은 센터 워드 라인만을 포함하는 제A2 그룹(GROUP_A2) 및 제A2 그룹(GROUP_A2)과 인접한 제B2 및 제C2 그룹(GROUP_B2, C2)으로 구분될 수 있다. 제2_2 서브 블록(SUB_BLK2_2)이 제A2 내지 제C2 그룹(GROUP_A2~C2)으로 구분되면, 각 그룹의 워드 라인들의 플로팅 시점도 동일하게 제어될 수 있다.
즉, 제A2 그룹(GROUP_A2)의 워드 라인이 플로팅된 후, 메모리 장치는 제B2 및 제C2 그룹(GROUP_B2, C2)의 워드 라인들을 동시에 플로팅 시킬 수 있다.
도 11의 (b)는 제2_2 서브 블록(도 7의 SUB_BLK2_2)을 구성하는 그룹이 5개인 경우를 도시한다.
따라서, 먼저, 제2_2 서브 블록(SUB_BLK2_2)은 센터 워드 라인인 제21_2 워드 라인(WL21_2)을 포함하는 제A3 그룹(GROUP_A3)으로 구분될 수 있다. 제A3 그룹(GROUP_A3)은 센터 워드 라인인 제21_2 워드 라인(WL21_2)을 포함하여 제6_2 내지 제37_2 워드 라인(WL6_2~WL37_2)을 포함할 수 있다.
이 후 제2_2 서브 블록(SUB_BLK2_2)은 제A3 그룹(GROUP_A3)과 인접한 제B3 및 제C3 그룹(GROUP_B3, C3)으로 구분되고, 제B3 및 제C3 그룹(GROUP_B3, C3)과 인접한 제D3 및 제E3 그룹(GROUP_D3, E3)으로 구분될 수 있다. 여기서, 제B3 및 제C3 그룹(GROUP_B3, C3) 각각에 포함되는 워드 라인들의 수와 제D3 및 제E3 그룹(GROUP_D3, E3) 각각에 포함되는 워드 라인들의 수는 동일할 수 있다.
본 도면에는 도시되지 않았으나, 다른 실시 예에서, 제B3 및 제C3 그룹(GROUP_B3, C3) 각각에 포함되는 워드 라인들의 수와 제D3 및 제E3 그룹(GROUP_D3, E3) 각각에 포함되는 워드 라인들의 수는 서로 상이할 수 있다.
실시 예에서, 제B3 그룹(GROUP_B3)은 제3_2 내지 제5_2 워드 라인(WL3_2~WL5_2)을 포함하고, 제C3 그룹(GROUP_C3)은 제38_2 내지 제40_2 워드 라인(WL38_2~WL40_2)을 포함할 수 있다. 따라서, 제B3 및 제C3 그룹(GROUP_B3, C3) 각각에 포함되는 워드 라인들의 수는 동일할 수 있다.
실시 예에서, 제D3 그룹(GROUP_D3)은 제1_2 및 제2_2 워드 라인(WL1_2, WL2_2)을 포함하고, 제E3 그룹(GROUP_E3)은 제41_2 및 제42_2 워드 라인(WL41_2~WL42_2)을 포함할 수 있다. 따라서, 제D3 및 제E3 그룹(GROUP_D3, E3) 각각에 포함되는 워드 라인들의 수는 동일할 수 있다.
결과적으로, 도 7과 달리, 도 11의 (b)의 그룹들은 센터 워드 라인을 포함하는 제A3 그룹(GROUP_A3) 및 제A3 그룹(GROUP_A3)과 인접한 제B3 및 제C3 그룹(GROUP_B3, C3), 제B3 및 제C3 그룹(GROUP_B3, C3)과 인접한 제D3 및 제E3 그룹(GROUP_D3, E3)으로 구분될 수 있다. 제2_2 서브 블록(SUB_BLK2_2)이 제A3 내지 제E3 그룹(GROUP_A3~E3)으로 구분되면, 각 그룹의 워드 라인들의 플로팅 시점도 동일하게 제어될 수 있다.
즉, 제A3 그룹(GROUP_A3)의 워드 라인들이 플로팅된 후, 메모리 장치는 제B3 및 제C3 그룹(GROUP_B3, C3)의 워드 라인들을 동시에 플로팅 시킬 수 있다. 이 후, 제B3 및 제C3 그룹(GROUP_B3, C3)의 워드 라인들이 플로팅된 후, 제D3 및 제E3 그룹(GROUP_D3, E3)의 워드 라인들을 동시에 플로팅 시킬 수 있다.
각 그룹의 워드 라인들이 플로팅되면, 가운데에 위치한 워드 라인으로부터 가장 자리의 워드 라인까지 전위는 순차적으로 감소될 수 있다.
다른 실시 예에서, 소거 동작이 수행되는 서브 블록과 인접한 서브 블록들은 다양한 수의 그룹들로 구분될 수 있으며, 각 그룹에 포함된 워드 라인들의 수도 다양할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, S1201 단계에서, 메모리 장치는 외부로부터 부분 소거 커맨드를 수신할 수 있다. 부분 소거 커맨드는 메모리 장치 전체에 대한 소거가 아니라 메모리 장치에 포함된 복수의 서브 블록들 중 일부를 소거할 것을 지시하는 커맨드일 수 있다. 메모리 블록의 크기가 증가함에 따라 메모리 블록의 일부에 대한 소거가 필요하였고, 따라서 메모리 장치는 서브 블록 단위로 소거 동작을 수행할 수 있게 되었다.
S1203 단계에서, 메모리 장치는 타겟 서브 블록 및 인접 서브 블록을 결정할 수 있다.
구체적으로, 메모리 장치는 부분 소거 동작이 수행되는 타겟 서브 블록을 결정할 수 있다. 타겟 서브 블록이 결정되고 타겟 서브 블록에 소거 동작이 수행되면, 인접 서브 블록에 포함된 메모리 셀들이 타겟 서브 블록에 수행되는 소거 동작의 영향을 받을 수 있다. 여기서, 인접 서브 블록은 타겟 서브 블록과 이웃하는 서브 블록일 수 있다. 따라서, 메모리 장치는 플로팅 시점을 제어하기 위한 인접 서브 블록을 결정할 수 있다.
S1205에서, 타겟 서브 블록 및 인접 서브 블록이 결정되면, 메모리 장치는 인접 서브 블록에 연결된 워드 라인들을 복수의 그룹들로 구분할 수 있다. 예를 들면, 메모리 장치는 인접 서브 블록에 연결된 워드 라인들 중 가장 가운데 있는 워드 라인, 즉 센터 워드 라인을 포함하는 그룹을 제1 그룹으로 설정하고, 제1 그룹과 가장 인접한 워드 라인들 중 동일한 수의 워드 라인들로 구성된 그룹들을 제1 그룹과 인접한 그룹들로 설정할 수 있다. 제1 그룹과 인접한 그룹들은 제2 및 제3 그룹일 수 있다.
S1207 단계에서, 메모리 장치는 그룹 별 플로팅 시점을 설정할 수 있다. 예를 들면, 센터 워드 라인을 포함하는 제1 그룹에 포함된 워드 라인들을 가장 먼저 플로팅 하는 것으로 결정할 수 있다. 다음으로, 센터 워드 라인을 포함하는 그룹과 인접한 2개의 그룹, 즉 제2 및 제3 그룹에 포함된 워드 라인들을 다음으로 플로팅 하는 워드 라인들로 결정할 수 있다.
위와 같은 방식으로, 센터 워드 라인을 포함하는 그룹에서 가장 자리의 그룹으로 갈수록, 메모리 장치는 워드 라인의 플로팅 시점을 느리게 설정할 수 있다.
S1209 단계에서, 각 그룹 별로 설정된 플로팅 시점에, 메모리 장치는 각 그룹의 워드 라인들에 플로팅 전압을 인가할 수 있다. 플로팅 시점을 다르게 함으로써, 워드 라인들의 전위 레벨이 가운데 위치한 워드 라인에서 가장 자리에 위치한 워드 라인으로 갈수록 순차적으로 낮아질 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, S1301 및 S1303 단계는 S1205 단계를 세분화한 단계이고, S1305 및 S1307 단계는 S1209 단계를 세분화한 단계이다.
S1301 단계에서, 메모리 장치는 서브 블록의 양쪽 더미 워드 라인에서 가장 먼 적어도 하나의 워드 라인들을 포함하는 제1 그룹을 설정할 수 있다. 즉, 메모리 장치는 소거 동작이 수행되는 서브 블록과 인접한 서브 블록에 연결된 워드 라인들 중 가운데 위치하는 워드 라인을 포함하여 제1 그룹으로 설정할 수 있다. 따라서, 제1 그룹은 센터의 워드 라인을 포함하여 적어도 하나 이상의 워드 라인을 포함할 수 있다.
S1303 단계에서, 메모리 장치는 제1 그룹과 인접한 제2 및 제3 그룹을 설정할 수 있다. 실시 예에서, 제2 및 제3 그룹에 포함되는 워드 라인의 수는 동일할 수 있다.
본 도면에는 도시되지 않았지만, 실시 예에서, 제2 및 제3 그룹에 각각 인접한 제4 및 제5 그룹이 설정될 수 이다. 제4 및 제5 그룹에 포함되는 워드 라인들의 수는 동일하거나 또는 상이할 수 있다.
S1303 단계에서, 제1 그룹과 인접한 제2 및 제3 그룹이 설정되면, S1207 단계로 진행한다.
S1207 단계에서, 제1 내지 제3 그룹이 설정되면, 메모리 장치는 그룹 별 플로팅 시점을 설정할 수 있다. 예를 들면, 센터 워드 라인을 포함하는 제1 그룹에 포함된 워드 라인들을 가장 먼저 플로팅 하는 것으로 결정할 수 있다. 다음으로, 센터 워드 라인을 포함하는 그룹과 인접한 2개의 그룹, 즉 제2 및 제3 그룹에 포함된 워드 라인들을 다음으로 플로팅 하는 워드 라인들로 결정할 수 있다.
워드 라인들의 플로팅 시점이 결정되면, S1305 단계에서, 메모리 장치는 제1 그룹의 워드 라인에 가장 먼저 플로팅 전압 인가할 수 있다. 즉, 제1 그룹은 센터 워드 라인을 포함하는 그룹으로, 해당 그룹에 포함된 워드 라인들의 전위가 가장 높게 형성될 필요가 있기 때문에, 제1 그룹에 포함된 워드 라인들에 가장 먼저 플로팅 전압이 인가될 수 있다.
이 후, S1307 단계에서, 제2 및 제3 그룹의 워드 라인들에 동시에 플로팅 전압 인가할 수 있다. 즉, 센터 워드 라인으로부터 가장 자리의 워드 라인으로 갈수록 워드 라인의 전위를 순차적으로 감소시키기 위해 제2 및 제3 그룹의 워드 라인에 동시에 플로팅 전압 인가할 수 있다.
본 도면에는 언급되지 않았으나, 제2 및 제3 그룹과 인접한 제4 및 제5 그룹이 설정된 경우, 제2 및 제3 그룹의 워드 라인에 동시에 플로팅 전압 인가한 후, 제4 및 제5 그룹의 워드 라인들에 동시에 플로팅 전압이 인가될 수 있다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 14를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
실시 예에서, 메모리 장치(2200)는 메모리 컨트롤러(2100)로부터 부분 소거 커맨드를 수신할 수 있다. 부분 소거 커맨드는 메모리 장치(2200)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 특정 부분, 즉 어느 하나의 메모리 블록에 포함된 복수의 서브 블록들 중 특정 서브 블록을 소거할 것을 지시하는 커맨드일 수 있다.
부분 소거 커맨드를 수신하면, 메모리 장치(2200)는 타겟 서브 블록 및 인접 서브 블록을 결정할 수 있다. 타겟 서브 블록은 부분 소거 커맨드에 대응하는 부분 소거 동작이 수행되는 서브 블록이고, 인접 서브 블록은 타겟 서브 블록과 인접한 서브 블록일 수 있다.
이 후, 메모리 장치(2200)는 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분할 수 있다. 이 때 복수의 그룹들은, 인접 서브 블록에 연결된 복수의 워드 라인들 중 가장 가운데 위치한 센터 워드 라인을 포함하는 제1 그룹 및 제1 그룹과 인접한 제2 및 제3 그룹으로 구분될 수 있다. 여기서, 제2 및 제3 그룹에 포함되는 워드 라인들의 수는 동일하거나 또는 상이할 수 있다.
다른 실시 예에서, 인접 서브 블록에 연결된 복수의 워드 라인들은 가장 가운데 위치한 센터 워드 라인을 포함하는 제1 그룹, 제1 그룹과 인접한 제2 및 제3 그룹, 제2 및 제3 그룹에 각각 인접한 제4 및 제5 그룹으로 구분될 수 있다. 이 때, 제2 및 제3 그룹에 각각 포함된 워드 라인들의 수, 제4 및 제5 그룹에 각각 포함된 워드 라인들의 수는 동일하거나 또는 상이할 수 있다.
실시 예에서, 인접 서브 블록에 연결된 워드 라인들이 복수의 그룹들로 구분되면, 메모리 장치(2200)는 복수의 그룹들에 포함된 워드 라인들의 플로팅 시점을 결정하고, 각 플로팅 시점에 플로팅 전압을 해당 그룹의 워드 라인들에 인가할 수 있다. 이 때, 메모리 장치(2200)는 센터 워드 라인을 포함하는 그룹의 워드 라인들을 가장 먼저 플로팅 하도록 설정할 수 있다.
이 후, 센터 워드 라인을 포함하는 제1 그룹의 워드 라인들을 플로팅한 후, 메모리 장치(2200)는 제1 그룹과 인접한 제2 및 제3 그룹의 워드 라인들을 동시에 플로팅할 수 있다. 제2 및 제3 그룹의 워드 라인들을 동시에 플로팅 시킴으로써, 인접 서브 블록 내 센터 워드 라인에서 가장 자리 워드 라인으로 갈수록 워드 라인의 전압 레벨은 순차적으로 낮아질 수 있다.
만약, 인접 서브 블록이 제1 내지 제5 그룹으로 구분되는 경우, 메모리 장치(2200)는 센터 워드 라인을 포함하는 제1 그룹의 워드 라인들을 가장 먼저 플로팅시키고, 이 후 제1 그룹과 인접한 제2 및 제3 그룹의 워드 라인들을 플로팅시킨 후 제2 및 제3 그룹과 각각 인접한 제4 및 제5 그룹의 워드 라인들을 플로팅시킬 수 있다. 이 경우도 마찬가지로, 인접 서브 블록 내 센터 워드 라인에서 가장 자리 워드 라인으로 갈수록 워드 라인의 전압 레벨은 순차적으로 낮아질 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)은 각각 SSD 컨트롤러(3210)로부터 부분 소거 커맨드를 수신할 수 있다. 부분 소거 커맨드는 복수의 플래시 메모리들(3221~322n)에 각각 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 특정 부분, 즉 어느 하나의 메모리 블록에 포함된 복수의 서브 블록들 중 특정 서브 블록을 소거할 것을 지시하는 커맨드일 수 있다.
부분 소거 커맨드를 수신하면, 복수의 플래시 메모리들(3221~322n)은 타겟 서브 블록 및 인접 서브 블록을 결정할 수 있다. 타겟 서브 블록은 부분 소거 커맨드에 대응하는 부분 소거 동작이 수행되는 서브 블록이고, 인접 서브 블록은 타겟 서브 블록과 인접한 서브 블록일 수 있다.
이 후, 복수의 플래시 메모리들(3221~322n)은 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분할 수 있다. 이 때 복수의 그룹들은, 인접 서브 블록에 연결된 복수의 워드 라인들 중 가장 가운데 위치한 센터 워드 라인을 포함하는 제1 그룹 및 제1 그룹과 인접한 제2 및 제3 그룹으로 구분될 수 있다. 여기서, 제2 및 제3 그룹에 포함되는 워드 라인들의 수는 동일하거나 또는 상이할 수 있다.
다른 실시 예에서, 인접 서브 블록에 연결된 복수의 워드 라인들은 가장 가운데 위치한 센터 워드 라인을 포함하는 제1 그룹, 제1 그룹과 인접한 제2 및 제3 그룹, 제2 및 제3 그룹에 각각 인접한 제4 및 제5 그룹으로 구분될 수 있다. 이 때, 제2 및 제3 그룹에 각각 포함된 워드 라인들의 수, 제4 및 제5 그룹에 각각 포함된 워드 라인들의 수는 동일하거나 또는 상이할 수 있다.
실시 예에서, 인접 서브 블록에 연결된 워드 라인들이 복수의 그룹들로 구분되면, 메모리 복수의 플래시 메모리들(3221~322n)은 복수의 그룹들에 포함된 워드 라인들의 플로팅 시점을 결정하고, 각 플로팅 시점에 플로팅 전압을 해당 그룹의 워드 라인들에 인가할 수 있다. 이 때, 복수의 플래시 메모리들(3221~322n)은 센터 워드 라인을 포함하는 그룹의 워드 라인들을 가장 먼저 플로팅 하도록 설정할 수 있다.
이 후, 센터 워드 라인을 포함하는 제1 그룹의 워드 라인들을 플로팅한 후, 복수의 플래시 메모리들(3221~322n)은 제1 그룹과 인접한 제2 및 제3 그룹의 워드 라인들을 동시에 플로팅할 수 있다. 제2 및 제3 그룹의 워드 라인들을 동시에 플로팅 시킴으로써, 인접 서브 블록 내 센터 워드 라인에서 가장 자리 워드 라인으로 갈수록 워드 라인의 전압 레벨은 순차적으로 낮아질 수 있다.
만약, 인접 서브 블록이 제1 내지 제5 그룹으로 구분되는 경우, 복수의 플래시 메모리들(3221~322n)은 센터 워드 라인을 포함하는 제1 그룹의 워드 라인들을 가장 먼저 플로팅시키고, 이 후 제1 그룹과 인접한 제2 및 제3 그룹의 워드 라인들을 플로팅시킨 후 제2 및 제3 그룹과 각각 인접한 제4 및 제5 그룹의 워드 라인들을 플로팅시킬 수 있다. 이 경우도 마찬가지로, 인접 서브 블록 내 센터 워드 라인에서 가장 자리 워드 라인으로 갈수록 워드 라인의 전압 레벨은 순차적으로 낮아질 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
실시 예에서 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 부분 소거 커맨드를 수신할 수 있다. 부분 소거 커맨드는 스토리지 모듈(4400)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 특정 부분, 즉 어느 하나의 메모리 블록에 포함된 복수의 서브 블록들 중 특정 서브 블록을 소거할 것을 지시하는 커맨드일 수 있다.
부분 소거 커맨드를 수신하면, 스토리지 모듈(4400)은 타겟 서브 블록 및 인접 서브 블록을 결정할 수 있다. 타겟 서브 블록은 부분 소거 커맨드에 대응하는 부분 소거 동작이 수행되는 서브 블록이고, 인접 서브 블록은 타겟 서브 블록과 인접한 서브 블록일 수 있다.
이 후, 스토리지 모듈(4400)은 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분할 수 있다. 이 때 복수의 그룹들은, 인접 서브 블록에 연결된 복수의 워드 라인들 중 가장 가운데 위치한 센터 워드 라인을 포함하는 제1 그룹 및 제1 그룹과 인접한 제2 및 제3 그룹으로 구분될 수 있다. 여기서, 제2 및 제3 그룹에 포함되는 워드 라인들의 수는 동일하거나 또는 상이할 수 있다.
다른 실시 예에서, 인접 서브 블록에 연결된 복수의 워드 라인들은 가장 가운데 위치한 센터 워드 라인을 포함하는 제1 그룹, 제1 그룹과 인접한 제2 및 제3 그룹, 제2 및 제3 그룹에 각각 인접한 제4 및 제5 그룹으로 구분될 수 있다. 이 때, 제2 및 제3 그룹에 각각 포함된 워드 라인들의 수, 제4 및 제5 그룹에 각각 포함된 워드 라인들의 수는 동일하거나 또는 상이할 수 있다.
실시 예에서, 인접 서브 블록에 연결된 워드 라인들이 복수의 그룹들로 구분되면, 스토리지 모듈(4400)은 복수의 그룹들에 포함된 워드 라인들의 플로팅 시점을 결정하고, 각 플로팅 시점에 플로팅 전압을 해당 그룹의 워드 라인들에 인가할 수 있다. 이 때, 스토리지 모듈(4400)은 센터 워드 라인을 포함하는 그룹의 워드 라인들을 가장 먼저 플로팅 하도록 설정할 수 있다.
이 후, 센터 워드 라인을 포함하는 제1 그룹의 워드 라인들을 플로팅한 후, 스토리지 모듈(4400)은 제1 그룹과 인접한 제2 및 제3 그룹의 워드 라인들을 동시에 플로팅할 수 있다. 제2 및 제3 그룹의 워드 라인들을 동시에 플로팅 시킴으로써, 인접 서브 블록 내 센터 워드 라인에서 가장 자리 워드 라인으로 갈수록 워드 라인의 전압 레벨은 순차적으로 낮아질 수 있다.
만약, 인접 서브 블록이 제1 내지 제5 그룹으로 구분되는 경우, 스토리지 모듈(4400)은 센터 워드 라인을 포함하는 제1 그룹의 워드 라인들을 가장 먼저 플로팅시키고, 이 후 제1 그룹과 인접한 제2 및 제3 그룹의 워드 라인들을 플로팅시킨 후 제2 및 제3 그룹과 각각 인접한 제4 및 제5 그룹의 워드 라인들을 플로팅시킬 수 있다. 이 경우도 마찬가지로, 인접 서브 블록 내 센터 워드 라인에서 가장 자리 워드 라인으로 갈수록 워드 라인의 전압 레벨은 순차적으로 낮아질 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
131: 그룹 설정부
133: 플로팅 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 각각 복수의 서브 블록들로 구성되는 복수의 메모리 블록들;
    상기 복수의 서브 블록들 중 어느 하나에 대한 소거 동작을 수행하기 위해, 복수의 전압들을 생성하는 전압 생성부; 및
    상기 소거 동작 시, 상기 소거 동작이 수행되는 서브 블록과 이웃하는 서브 블록인 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분하고, 상기 복수의 그룹들마다 각 그룹에 포함된 워드 라인들의 플로팅 시점을 다르게 설정하기 위해 상기 전압 생성부를 제어하는 제어 로직;을 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 제어 로직은,
    상기 인접 서브 블록에 연결된 복수의 워드 라인들 중 가장 가운데 위치하는 워드 라인을 포함하는 그룹을 상기 복수의 그룹들 중 제1 그룹으로 설정하는 메모리 장치.
  3. 제 2항에 있어서, 상기 제어 로직은,
    상기 제1 그룹과 인접한 워드 라인들을 포함하는 그룹들을 각각 상기 복수의 그룹들 중 제2 그룹 및 제3 그룹으로 설정하는 메모리 장치.
  4. 제 3항에 있어서, 상기 제어 로직은,
    상기 제1 그룹에 포함된 워드 라인들을 가장 먼저 플로팅 하도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서, 상기 전압 생성부는,
    상기 소거 동작 시, 상기 제1 그룹에 포함된 워드 라인들을 플로팅하기 위한 전압을 가장 먼저 생성한 후, 상기 제1 그룹에 포함된 워드 라인들에 인가하는 것을 특징으로 하는 메모리 장치.
  6. 제 4항에 있어서, 상기 제어 로직은,
    상기 제1 그룹에 포함된 워드 라인들이 가장 먼저 플로팅된 후, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들을 동시에 플로팅 하도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  7. 제 6항에 있어서, 상기 전압 생성부는,
    상기 제1 그룹에 포함된 워드 라인들을 플로팅하기 위한 전압이 인가되면, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들을 플로팅하기 위한 전압을 생성한 후, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들에 인가하는 것을 특징으로 하는 메모리 장치.
  8. 제 7항에 있어서,
    상기 제1 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제1 그룹에 포함된 워드 라인들에 유지되는 전압은, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들에 유지되는 전압보다 큰 것을 특징으로 하는 메모리 장치.
  9. 제 8항에 있어서,
    상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들에 유지되는 전압은 상기 소거 동작 시의 소거 전압보다 큰 것을 특징으로 하는 메모리 장치.
  10. 제 6항에 있어서, 상기 제어 로직은,
    상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들이 동시에 플로팅된 후, 상기 소거 동작이 수행되는 서브 블록과 상기 인접 서브 블록 사이에 연결된 더미 워드 라인들을 플로팅 하도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  11. 제 3항에 있어서, 상기 제어 로직은,
    상기 인접 서브 블록에 연결된 워드 라인들 중 상기 제2 그룹 및 상기 제3 그룹에 인접하지만 상기 제1 그룹에 포함되지 않는 잔여 워드 라인들이 있으면, 상기 잔여 워드 라인들 중 상기 제2 그룹과 인접한 워드 라인들을 제4 그룹, 상기 잔여 워드 라인들 중 상기 제3 그룹과 인접한 워드 라인들을 제5 그룹으로 설정하는 것을 특징으로 하는 메모리 장치.
  12. 제 11항에 있어서, 상기 제어 로직은,
    상기 제1 그룹에 포함된 워드 라인들이 가장 먼저 플로팅된 후, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들을 동시에 플로팅 하도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  13. 제 12항에 있어서, 상기 제어 로직은,
    상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들이 동시에 플로팅된 후, 상기 제4 그룹 및 상기 제5 그룹에 포함된 워드 라인들을 동시에 플로팅 하도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제1 그룹에 포함된 워드 라인들에 유지되는 전압은, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들에 유지되는 전압보다 크고,
    상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들에 유지되는 전압은, 상기 제4 그룹 및 상기 제5 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제4 그룹 및 상기 제5 그룹에 포함된 워드 라인들에 유지되는 전압보다 큰 것을 특징으로 하는 메모리 장치.
  15. 각각 복수의 서브 블록들로 구성되는 복수의 메모리 블록들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 복수의 서브 블록들 중 어느 하나에 대한 소거 동작 시, 상기 소거 동작이 수행되는 서브 블록과 이웃하는 서브 블록인 인접 서브 블록에 연결된 복수의 워드 라인들을 복수의 그룹들로 구분하는 단계; 및
    상기 복수의 그룹들마다 각 그룹에 포함된 워드 라인들의 플로팅 시점을 다르게 설정하는 단계;를 포함하는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서, 상기 복수의 그룹들로 구분하는 단계에서,
    상기 인접 서브 블록에 연결된 복수의 워드 라인들 중 가장 가운데 위치하는 워드 라인을 포함하는 그룹을 상기 복수의 그룹들 중 제1 그룹으로 설정하는 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 복수의 그룹들로 구분하는 단계에서,
    상기 제1 그룹과 인접한 워드 라인들을 포함하는 그룹들을 각각 상기 복수의 그룹들 중 제2 그룹 및 제3 그룹으로 설정하는 메모리 장치의 동작 방법.
  18. 제 17항에 있어서, 상기 플로팅 시점을 다르게 설정하는 단계에서,
    상기 제1 그룹에 포함된 워드 라인들을 가장 먼저 플로팅 하도록 설정하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제 18항에 있어서, 상기 플로팅 시점을 다르게 설정하는 단계에서,
    상기 제1 그룹에 포함된 워드 라인들이 플로팅되면, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들을 동시에 플로팅 하도록 설정하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제 19항에 있어서,
    상기 제1 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제1 그룹에 포함된 워드 라인들에 유지되는 전압은, 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들이 플로팅됨으로써 상기 제2 그룹 및 상기 제3 그룹에 포함된 워드 라인들에 유지되는 전압보다 큰 것을 특징으로 하는 메모리 장치의 동작 방법.
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