JP5646369B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、以下の実施形態では、不揮発性半導体記憶装置としてNAND型フラッシュメモリを例にとる。
図1において、この不揮発性半導体記憶装置には、メモリセルアレイ1、ロウ選択回路2、ウェル電位設定回路3、ソース電位設定回路4、カラム選択回路5、データ入出力バッファ6、制御回路7およびセンスアンプ回路8が設けられている。
図2において、ブロックBi(1≦i≦nの整数)には、l(lは正の整数)本のワード線WL1〜WLl、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1〜Bnには、m(mは正の整数)本のビット線BL1〜BLmが共通に設けられている。
図3において、ウェルWEL上にはフローティングゲート電極15およびセレクトゲート電極19、20が配置され、フローティングゲート電極15上には制御ゲート電極16が配置されている。なお、ウェルWELとフローティングゲート電極15とは、不図示のトンネル絶縁膜を介して絶縁されている。フローティングゲート電極15と制御ゲート電極16とは、不図示の電極間絶縁膜を介して絶縁されている。ここで、1個のフローティングゲート電極15とその上の制御ゲート電極16とで1個のメモリセルを構成することができる。
図4において、ビット線BLjには寄生容量CBjが付加されている。そして、分割ブロックDxのセルトランジスタMTk−1〜MTk+2の消去動作を行った結果、セルトランジスタMTk−1〜MTk+2のしきい値電圧が判定電圧VWLev以下になると、消去ベリファイ動作時にNANDセルユニットNUjを介して放電電流Ireが流れ、寄生容量CBjが放電される。この時、ビット線BLjの電位は、最も消去の浅いセルトランジスタMTk−1〜MTk+2のしきい値電圧に依存する。そして、この時のビット線BLjの電位を消去ベリファイ電圧と比較し、ビット線BLjの電位が消去ベリファイ電圧以下の場合は、分割ブロックDxのセルトランジスタMTk−1〜MTk+2の消去が完全に行われたと判断され、ビット線BLjの電位が消去ベリファイ電圧未満の場合は、分割ブロックDxのセルトランジスタMTk−1〜MTk+2の消去が不完全であると判断される。
図5において、分割ブロックD1〜Dpの消去動作が順次行われた後、分割ブロックD1〜Dpの消去ベリファイ動作が順次行われる。この時、消去動作の対象とならない分割ブロックD1〜Dpのワード線WL1〜WLlに印加される非選択ワード線電圧VWLneは、消去動作の対象となる分割ブロックD1〜Dpのワード線WL1〜WLlに印加される選択ワード線電圧VWeよりも高くなるように設定される。
図6において、全ての分割ブロックD1〜Dpの検証フラグをNGに設定し(S1)、xを1に設定する(S2)。
図7(a)に示すように、ブロックBiを1箇所で分離することでブロックBiを2分割するようにしてもよい。また、図7(b)に示すように、ブロックBiを2箇所で分離することでブロックBiを3分割するようにしてもよい。また、図7(c)に示すように、ワード線WL1〜WLlが1つ置きに同一グループに属するようにブロックBiを2分割するようにしてもよい。また、図7(d)に示すように、ワード線WL1〜WLlが2つ置きに同一グループに属するようにブロックBiを2分割するようにしてもよい。
図8は、第2実施形態に係る不揮発性半導体記憶装置の消去動作および消去ベリファイ動作を示すフローチャートである。
図8において、消去ブロックの消去ループ回数または不良ブロック数が規定値未満の場合(S21)、ブロックBiの消去動作および消去ベリファイ動作を実行する(S22、S23)。そして、ベリファイチェックが不合格の場合(S24)、消去電圧Veを増加させ(S25)、ベリファイチェックに合格するまで、ブロックBiについて以上のS22〜S25の動作を繰り返す(S24)。
図9は、第3実施形態に係る不揮発性半導体記憶装置のp個の分割ブロックの1回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
図5の方法では、消去動作から消去ベリファイ動作に移行する時と、分割ブロックD1〜Dp間で消去ベリファイ動作の移行を行う時に、ビット線BLj−1、BLj、BLj+1の電位を0Vに設定したが、図9の方法では、ビット線BLj−1、BLj、BLj+1の電位がフローティングにされる。
図10は、第4実施形態に係る不揮発性半導体記憶装置のp個の分割ブロックの1回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
図5の方法では、消去ベリファイ動作において、ビット線BLjにプリチャージ電圧Vpを印加し、ビット線BLjに充電された電荷がNANDセルユニットNUjを介して放電されるかどうかを判別することにより、各分割ブロックD1〜Dpが消去状態になっているかを判定した。これに対して、図10の方法では、消去ベリファイ動作において、ソース線SCEに電源電圧VDDを印加し、NANDセルユニットNUjを介してビット線BLjに電荷が充電されるかどうかを判別することにより、各分割ブロックD1〜Dpが消去状態になっているかが判定される。
図11において、分割ブロックDxのセルトランジスタMTk−1〜MTk+2の消去動作を行った結果、セルトランジスタMTk−1〜MTk+2のしきい値電圧が判定電圧VWLev以下になると、消去ベリファイ動作時にセル電流Iceが流れ、寄生容量CBjが充電される。この時、ビット線BLjの電位は、最も消去の浅いセルトランジスタMTk−1〜MTk+2のしきい値電圧に依存する。そして、この時のビット線BLjの電位を消去ベリファイ電圧と比較し、ビット線BLjの電位が消去ベリファイ電圧以上の場合は、セルトランジスタMTk−1〜MTk+2の消去が完全に行われたと判断され、ビット線BLjの電位が消去ベリファイ電圧Vf未満の場合は、セルトランジスタMTk−1〜MTk+2の消去が不完全であると判断される。
Claims (7)
- l(lは2以上の整数)本のワード線を共有するm(mは2以上の整数)個のセルユニットを有するブロックが設けられたメモリセルアレイと、
前記l本のワード線を隣接するワード線が異なるグループに属するように2個にグルーピングすることで、前記ブロックを2個に分割するブロック分割部と、
選択ロウのワード線よりも非選択ロウのワード線に高い電圧を印加させながら、前記ブロック分割部にて分割された分割ブロックごとに消去動作を実行させる消去実行部と、
前記消去実行部にて消去動作が実行されたブロックにおいて前記分割ブロックごとに消去ベリファイ動作を実行させる消去ベリファイ実行部と、を備え、
メモリセルの劣化状態を示す所定の条件を満たす前は、前記ブロック単位で消去動作および消去ベリファイ動作を実行し、前記所定の条件を満たした後は、前記分割ブロック単位で消去動作および消去ベリファイ動作を実行することを特徴とする不揮発性半導体記憶装置。 - 前記所定の条件は、前記ブロックの消去ループ回数が規定値以上になるという条件であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記所定の条件は、前記不揮発性半導体記憶装置に含まれる不良ブロック数が規定値以上になるという条件であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記消去ベリファイ実行部は、前記消去実行部にて消去動作が実行された分割ブロックが消去状態になっているかを判定する判定電圧を選択ロウのワード線に印加させるとともに、前記選択ロウのワード線よりも高い電圧を非選択ロウのワード線に印加させることを特徴とする請求項1乃至請求項3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記消去動作において、ウェルに印加される消去電圧をVeとすると、前記非選択ロウのワード線に印加される電圧VWLneは、Ve/2≦VWLne≦Veという条件を満たすことを特徴とする請求項1乃至請求項4のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記消去ベリファイ実行部は、ビット線に充電された電荷が前記セルユニットを介して放電されるかどうかを判別することにより、前記分割ブロックが消去状態になっているかを判定することを特徴とする請求項1乃至請求項5のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記消去ベリファイ実行部は、ソース線に電圧を印加した時に前記セルユニットを介してビット線に電荷が充電されるかどうかを判別することにより、前記分割ブロックが消去状態になっているかを判定することを特徴とする請求項1乃至請求項5のいずれか1項に記載の不揮発性半導体記憶装置。
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JPH03105795A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 半導体不揮発性記憶装置 |
TW365001B (en) * | 1996-10-17 | 1999-07-21 | Hitachi Ltd | Non-volatile semiconductor memory apparatus and the operation method |
US5963477A (en) * | 1997-12-09 | 1999-10-05 | Macronix International Co., Ltd. | Flash EPROM erase algorithm with wordline level retry |
JPH11273368A (ja) * | 1998-03-23 | 1999-10-08 | Toshiba Corp | 不揮発性半導体メモリ |
JP3672435B2 (ja) * | 1998-04-22 | 2005-07-20 | 富士通株式会社 | 不揮発性メモリ装置 |
JP3866460B2 (ja) * | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US6496417B1 (en) * | 1999-06-08 | 2002-12-17 | Macronix International Co., Ltd. | Method and integrated circuit for bit line soft programming (BLISP) |
JP4091221B2 (ja) * | 1999-09-10 | 2008-05-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3540220B2 (ja) * | 1999-10-27 | 2004-07-07 | Necエレクトロニクス株式会社 | フラッシュeepromおよびその記憶データ消去方法 |
JP3866650B2 (ja) * | 2002-11-29 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置及びその消去ベリファイ方法 |
JP4545423B2 (ja) * | 2003-12-09 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7272050B2 (en) * | 2004-08-10 | 2007-09-18 | Samsung Electronics Co., Ltd. | Non-volatile memory device and erase method of the same |
KR100671625B1 (ko) * | 2004-12-28 | 2007-01-19 | 주식회사 하이닉스반도체 | 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치 |
US7391654B2 (en) | 2005-05-11 | 2008-06-24 | Micron Technology, Inc. | Memory block erasing in a flash memory device |
KR100739256B1 (ko) * | 2006-05-12 | 2007-07-12 | 주식회사 하이닉스반도체 | 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법 |
JP4990978B2 (ja) * | 2006-10-13 | 2012-08-01 | サンディスク コーポレイション | 不揮発性記憶素子における部分的な消去と消去の検証 |
US7633813B2 (en) * | 2007-01-23 | 2009-12-15 | Hynix Semiconductor Inc. | Method of performing an erase operation in a non-volatile memory device |
US7804718B2 (en) * | 2007-03-07 | 2010-09-28 | Mosaid Technologies Incorporated | Partial block erase architecture for flash memory |
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JP5788183B2 (ja) * | 2010-02-17 | 2015-09-30 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム |
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