JPH03181095A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野１ 本発明は電気的−括消去機能を備えた不揮発性半導体記
憶装置に係り、特に−括消去動作後のしきい値電圧ばら
つきを抑制可能な不揮発性半導体記憶装置に関する。

［従来の技術１ 従来、記憶内容を書き換えることができる不揮発性半導
体記憶装置としては、ＥＰＲＯＭとＥＥＰ　ＲＯＭが広
く用いられてきた。ＥＰＲＯＭは高集積度とそれに件う
低コストを、ＥＥＰＲＯＭは記憶内容を電気的に（すな
わち機器に実装した状態で）１ビツト毎に書き替えるこ
とができる高機能（使い易さ）をそれぞれ特徴としてき
たが、これら両者の特徴をかねそなえた不揮発性半導体
記憶装置に対する要求は強い。フラッシュ型ＥＥＰＲＯ
Ｍは、電気的書替機能が消去に関してチップ−括（ある
いはブロック−括）に限定されることを除けば、この要
求を満たすものとして位置付けられ、これを実現するた
めの新しい構造の記憶素子が数多く提案されている。

特開昭６２−２７６８７８号で開示されている記憶素子
は、その代表的なものである。以下、この記憶素子をＦ
　Ａ　Ｓ　Ｔ　（Ｆｌｏａｔｉｎｇｇａｔｅ　Ａｓｙ＋
ＩＩＩｏｅ−ｔｒｉｃ　５ｏｕｒｃｅ　ａｎｄ　ｄｒａ
ｉｎ　Ｔｕｎｎｅｌ　ｏｘｉｄｅ）型と呼ぶことにする
。第３図はその断面構造の概酩を示した図である。この
記憶素子は、ＥＰＲＯＭのＦＡＭＯ５型記憶素子と同様
１素子／ビツトの浮遊ゲート型電界効果トランジスタ構
造を有しており。

高集積性に優れている。

書き込みはＥＰＲＯＭと同様にドレイン１接合近傍で発
生させたホットキャリアを浮遊ゲート２に注入すること
により行なう。書き込みによりメモリセルの制御ゲート
４からみたしきい値は高くなる。一方、消去は制御ゲー
ト４を接地し、ソース３に高電圧を印加する事により浮
遊ゲート２とソース３の間に高電界を発生させ、薄い酸
化膜５をとおしたトンネル現象を利用して浮遊ゲート２
に蓄積された電子をソース３に引き抜くことによって行
なう。消去により制御ゲート４からみたしきい値は低く
なる。読み出しはドレイン１に弱い書き込みが起こりに
くいようＩＶ程度の低電圧を印加し、制御ゲート４に５
ｖ程度を印加し、流れるチャネル電流の大小を情報のＯ
とｌに対応させる。なお２図中６はｐ型シリコン基板、
７はｎ型拡散層、８は低濃度のｎ型拡散層、９はｐ型拡
散層である。

このように電子のトンネルによって消去動作を行う記憶
素子では、消去電圧を印加する領域（ここではソース領
域）と浮遊ゲート電極間の静電容量結合を如何に小さく
抑えるかが、セルの微細化と消去の低電圧化を両立させ
るためのポイントとなる。ＦＡＳＴ型記憶素子では、浮
遊ゲート電極下のゲート酸化膜を全面的にＭ膜化する（
トンネル酸化膜にする）とともに、浮遊グー１〜電極と
ソース領域の重なり部分を同領域の拡散２回り込みによ
って自己整合的に形成することにより、電子のトンネル
領域を極限まで微細化し、上記８是結合の低減を図って
いる。

ＩＥＥＥ主催１主催１乍８９ の論文集１４０頁〜ｌ　４　１　Ｎ：１（ＩＥＥＥ　Ｉ
ｎｔ．　５ｏｌｉｄ−５ｔａｔｅＣｉｒｃｕｉｔｓ　Ｃ
ｏｎｆｅｒｅｎｃｅ，　Ｄｉｇｅｓｔ　ｏｆＴｅｃｈｎ
ｉｃａｌ　Ｐａｐｅｒｓ，　ｐ．１４０−１４１，　Ｆ
ｅｂ．、　１９８９）では。

上記ＦＡＳＴ型記憶素子と同様の記憶素子を用いたＩＭ
ｂフラッシュＥＥＰＲＯＭのチップ−括電気的消去特性
が開示されている。

［発明が解決しようとする課題］ 上記従来技術であるＦＡＳＴ型記憶素子を用いたフラッ
シュＥ　Ｅ　Ｐ　ＲＯＭでは，１１気的−括消去動作に
よって実現される”１”状態しきい値電圧（しきい値電
圧低レベル）の制御性確保が重要な課題となる。これは
、消去後しきい値電圧が高すぎても低すぎても，後に続
く読み出し動作で不良となるためである。

消去後しきい値電圧が高すぎる場合は，１”読み出しに
必要む電流が不足するため，読み出し電源電圧下限値あ
るいは読み出し速度の劣化が起こる．すなわち、当然の
ことであるが，消去動作が不足してはならない。

一方，消去後しきい値電圧が低く，デイプリート状態に
なると，読み出し時にワード線が選択されない記憶素子
にも電流がながれでしまうため。

本来は電流がながれない″Ｏ　ｐｔ状態の読み出しが不
可能となる．ＦＡＳＴ型記憶素子は選択トランジスタを
持たないため，過消去を行なうこともできないことにな
る。

この結果，ＦＡＳＴ型記憶素子を用いたフラッシュＥＥ
ＰＲＯＭにおいて，共通ソース線に消去電圧な印加し，
多数の記憶素子を同時に一括して消去するためには１個
々の記憶素子の消去特性にばらつきが黒いこと，あるい
は少なくともそのばらつきが小さく抑えられていること
が重要な前提条件となる。

しかしながら、現実には，素子構造のばらつき。

あるいはトンネル酸化膜特性のばらつき等，様々な要因
の影響により，ＬＳＩレベルで一括消去動作を行なうと
，消去特性間に大きむばらつきが現れており，これを如
何に使いこなしていくかが設計上の大きな問題となって
いる。

本発明の目的は，上記ＦＡＳＴ型記憶素子を用いた不揮
発性半導体記憶装置であって，−括消去動作を行なう記
憶素子の消去特性間に大きむばらつきがあっても，消去
後のしきい値電圧のばらつきを充分に小さく抑えること
が可能な不揮発性半導体記憶装置を提供することにある
。

（課題を解決するための手段１ 上記目的は，−括消去動作の実質的な終点を。

各記憶素子の個々の消去速度に応じて，各記憶素子ごと
に，あるいはいくつかの記憶素子のまとまりごとに個別
に制御することにより実現される。

具体的には，第１図に示すように以下に述べる手段を組
み合わせることによって，実現される。

第一に，メモリアレイＭ−ＡＲＲＡＹが２つ以上のブロ
ック（第１図ではＭＢＩ〜ＭＢ４）に分割されており，
各ブロックは少なくとも１つの記憶素子からなり，各ブ
ロックごとに独立に電気的消去を行なう手段（図中では
ＥＤＩ〜４）を有する。

第二に，電気的消去に先だって各ブロックごとにブロッ
ク内の全ての記憶素子のしきい電圧が低く，消去する必
要がないか，あるいは１つでもしきい電圧の高い素子が
あるかを判定する手段（図中では読出し装置Ｓ　Ａ）を
備える。

第三に，ブロック内の全ての記憶素子のしきい電圧が低
く．消去する必要がない時には一括消去の消去動作を行
なわないよう消去電圧の印加を阻止する手段を備える。

即ち，ＥＤＩ〜４にＳＡの出力を受けて消去電圧を印加
するか否かを判定する機能を有する。

最後に、対象となる全記憶素子に対して必要充分な消去
動作が行かわれた時点で一括／ｌ’ｌ　ｌ＝は終了する
。これは装置内部で判定しても良いし、外部の制御装部
で判定しても良い。

第１図ではメモリアレイ（Ｍ−Ａｒ＜ＲＡＹ）にあ°ε
出し装［Ｍｊ　Ｓ　ＡがＩつの鳩舎を示したが、一般に
は８ビット単位あるいは１６ビツト単位での読出し、書
込みが行なえるようメモリアレイと読出し装ｅｉｓＡは
合計で８組あるいは１６組設けられるよう構成される。

８絹の場合には第２同に示すような構成となる。

また第１図では、メモリアレイＭ　　ＡＲＲＡＹ全体を
消去する事を想定していたが、このうちの一部だけを消
去する部分消去であっても良い。即ち、ブロックＭＢＩ
、ＭＢ２を同時に７１″Ｉ去する際にはＭＨＩ、ＭＢ２
がそれを構ｌ戊するブロックとなる。

【作用］ 」二記手段によれば、チップとしての一括泪去動作は、
対象となる全記憶素子の中で消去が最も遅いものが終了
するまで続けられるが９個々の消去ブロックにｔ上目す
れ１ま、必要なレベルまで消去が進んだ記憶素子にたい
しては、それ以上実質的な消去が行むわれることはない
。その結果、−括消去の対象となる記憶素子の消去特性
間にばらつきがあっても、消去終了後のしきい値電圧を
精度良く所望の値に揃えることが可能となる。

［実施例１ 実施例１ 以下９本発明の一実施例を第４図〜第１１図を用いて説
明する。本実施例ではメモリセルとして第３図に示した
ものを想定している。即ち、消去はゲートを接地し、ソ
ースに高電圧を印加して行なう。

図の各回路素子は特に制限されないが、公知のＣＭＯＳ
　（相補型ＭＯ３）集積回路の’ｍａ技術により、１個
の単結晶シリコンのような半導体基板上において形成さ
れる。

特に制限されないが、集積回路は単結晶ｐ型シリコンか
らなる半導体１．（板上に形成される。ｎチャネルＭ　
ＯＳ　Ｆ　Ｅ　Ｔはかかる半導体裁板表面に形成された
ソース領域、ｌへレイン領域及びソース領域とドレイン
領域との間の半導体ＪＩＳ板上に薄い厚さのグー１〜絶
縁膜を介して形成されたポリシリコンからなるようなゲ
ート電極から構成される。

ｐチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔは上記半導体基板上面
に形成されたｎ型ウェル領域に形成される。これによっ
て半導体基板はその上に形成された複数のｎチャネルＭ
ＯＳ　ＦＥＴの共通の基板ゲートを構成し１回路の接地
電位が供給される。ｐチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの
共通の基板ゲート、即ちｎ型ウェル領域は電源電圧Ｖｃ
ｃに接続される。あるいは高電圧回路であれば外部から
与えられた高電圧Ｖ　Ｐ　Ｐ　＋内部発生高電圧等に接
続される。あるいは集積回路は単結晶ｎ型シリコンから
なる半導体基板上に形成しても良い。この場合ｎチャネ
ルＭＯ８ＦＥＴはｐ型ウェル領域に形成されろ。

特に制限されないが、この実施例のＥＥＰＲＯＭは外部
端子から供給されるアトレス４３号ＡＸ。

ＡＹを受けるアドレスバッファＡＤＢを通して形成され
た相補アドレス信号がアドレスデコーダＸＤＣＲ，ＹＤ
ＣＲに供給される。特に制限されないが、上記アドレス
バフ）７ＸＡＤＢ、ＹＡＤＢは内部チップ選択信号Ｑｅ
により活性化され、外部端子からのアドレス信号ＡＸ、
ＡＹを取り込み。

外部端子から供給されたアドレス信号と同相の内部アド
レス信号と逆相のアドレス信号とからなる相補アドレス
信号を形成する。

行アドレスデコーダＸＤ（、Ｒはアドレスデコーダ活性
化信号ＤＥにより活性化され、アドレスバッファＸＡＤ
Ｂの相補アドレス信号に従ったメモリアレイＭ−ＡＲＲ
ＡＹのワード線Ｗの選択信号を形成する。

列アドレスデコーダＹＤＣＲはアドレスデコーダ活性化
信号ＤＥにより活性化され、アドレスバッファＡＤＢの
相補アドレス信号に従ったメモリアレイＭ−ＡＲＲＡＹ
のデータ線Ｄ１〜Ｄ４の選択信号を形成する。

上記メモリアレイＭ　　ＡＲＲＡＹは代表とじて例爪的
に２つのメモリブロックＭＢＩ、ＭＢ２が示されている
。メモリブロックＭＢＩは記憶素子（メモリセル）Ｍｌ
〜Ｍ８とワード線Ｗ１〜Ｗ４及びデータ線Ｄ１〜Ｄ２と
により、メモリブロックＭＢ２は記憶素子Ｍ９〜Ｍ　ｌ
　６とワード線Ｗｌ〜Ｗ４及びデータ線Ｄ３〜Ｄ４とに
より構成されている。

上Ｊ己メモリブロックにおいて同し行に配性された記憶
素子のゲー１へはそれぞれ対応するワード線に接続され
、同じ列に配置された記憶素子のドレインはそれぞれ対
応するデータ線に接続されている。上記記憶素゛子のソ
ースはソース線Ｃ８Ｉ〜Ｃ３２に結合される。この丈施
例では−１−記ソース線Ｃ８１〜Ｃ８２にはｉ’ｌ’ｌ
去制御回路Ｅ　Ｉ）　１〜ＥＤ２が設けられる。

特に制限されないが、先に述べたように８ビツトあるい
は１６ビツト単位での書込み・読出しを行なうため、上
記メモリアレイは合計で８組あるいは１６組設けられる
よう構成される。

上記１つのメモリアレイＭ−ＡＲＲＡＹを構成する各デ
ータ線Ｄ１〜Ｄ４は上記アドレスデコーダＹＤＣＲによ
って形成された選択信号を受ける列選択スイッチＭＯ５
ＦＥＴＱＩ〜Ｑ４を介して共通データ線ＣＤに接続され
る。共通データ線ＣＤには外部端子Ｉ１０から入力され
る書込み信号を受ける書込み用データ人カバソファＤＩ
Ｒの出力端子が書込み時オンとなるＭＯ３ＦＥＴＱ５を
介して接続される。同様に他のメモリアレイに対しても
上記同様な列選択スイッチＭＯ３ＦＥＴが設けられ、そ
れに対応したアドレスデコーダにより選択信号が形成さ
れる。

上記メモリアレイＭ−ＡＲＲＡＹに対応して設けられる
共通データ線ＣＤには、スイッチＭＯ８ＦＥＴＱ６を介
してセンスアンプＳＡに結合される。

第５図にセンスアンプＳＡの回路を示すが、上記共通デ
ータ線ＣＤは読出し制御信号ｒｅによりオン状態にされ
るＭＯ８ＦＥＴＱ６を介してそのソースが接続されるｎ
チャネル型ＭＯ８ＦＥＴＱ７のソースに接続される。こ
のｎチャネル型ＭＯ３ＦＥＴＱ７のドレインと電源電圧
端子Ｖｃｃとの間にはそのゲートに回路の接地電位の印
加されたｐチャネル型のズ１荷ＭＯ８ＦＥＴＱ８が設け
られている。上記負荷ＭＯＳＦＥＴＱ８は読出し動作の
ために共通データ線ＣＤにプリチャージ電流を（ｌεす
ような動作を行なう。

上記ＭＯ８ＦＥＴＱ７の感度を高くするため。

及びデータ線電位をほぼ一定の低い電圧に保ち。

読出し中の弱い書込みを防止するため、スイッチＭＯ３
ＦＥＴＱ（ｌ；を介した共通データ線ＣＤの電位はｎチ
ャネル型の駆動ＭＯ８ＦＥＴＱ９とｐチャネル型の負荷
ＭＯ３ＦＥＴＱＩＯからなる反転増幅回路の入力である
駆動ＭＯ８ＦＥＴＱ９のゲートに供給される。

この反転増幅回路の出力電圧は上記Ｍｏ５Ｉ”Ｅ１゛Ｑ
７のゲートに供給される。さらにセンスアンプの非動作
期間での無駄な電流泪費を防ぐため上記ＭＯ８ＦＥＴＱ
’７のゲートと回路の接地電位点との間にはｎチャネル
型ＭＯ５ＦＥＴＱＩＩが設けられる。このＭＯ８ＦＥＴ
ＱＩＩと上記Ｐ型ＭＯ８ＦＥＴＱＩＯのゲートには共通
にセンスアンプの動作タイミング信号ＳＣが供給される
。

タイミング制御回路ＣＮＴＲは特に制限されないが、外
部端子ＣＥ、○Ｅ、ＷＥ、ＥＥ及びＶｐｐに供給される
チップイネーブル信号、アウトプットイネーブル信号、
ライトイネーブル信号、イレーズイネーブル信号及び書
込み／消去用高電圧に応じて内部制御信号ａｅ、ｓｃ等
のタイミング信号、及びアドレスデコーダ等に選択的に
供給する読出し用低電圧Ｖｃ　ｃ／書込み円高電圧ＶＰ
Ｐ等を発生する。例えば第６図のような各モードと外部
信号の関係を仮定すると、これを実現するためのタイミ
ング制御回路ＣＮＴＲとしては第７図に示すものが例と
して考えられる。

読出しモードでは上記内部信号Ｑｅはロウレベル、ＤＥ
、ｒｅがハイレベル、Ｓａがロウレベルにされる。アド
レスデコーダ回路ＸＤＣＲ，ＹＤＣＲが活性化され、１
つのワード線、１つのデータ線が選択される。アドレス
デコーダ回路ＸＤＣＲ，ＹＤＣＲ，データ入力回路ＤＩ
Ｂにはその動作雷圧として低電圧Ｖｃｃが供給される。

ＭＯＳＦ　Ｅ　ＴＱ　１０はオン状態に、ＭＯＳ　ＦＥ
ＴＱＩ　１はオフ状態にされる。

メモリセルは予め書込まれたデータに従ってワード線の
選択レベルに対して高いしきい値か、低いしきい値を持
つものである。各アドレスデコーダＸＤＣＲ，ＹＤＣＲ
によって選択されたメモリセルのしきい値が高く、ワー
ド線が選択レベルにされているにもかかわらずオフ状態
にされている場合、共通データ線ＣＤはＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　８とＱ７からの電流０（給によって比較的
高いハイレベルにされる。一方９選択されたメモリセル
がワード線選択レベルによってオン状態にされている場
合。

共通データ線ＣＤは比較的低いロウレベルにされる。

この場合、共通データ線ＣＩ）のハイレベルはこれを受
ける反転増幅回路により形成された比較的低いロウレベ
ルの出力電圧がＭＯ３ＦＥＴＱ７のゲートに供給される
ことによって比較的低い電位に制限される。一方、共通
データｌＸＣＤのロウレベルはこれを受ける反転増幅回
路により形成された比較的高いハイレベルの出力電圧が
ＭＯ８ＦＥＴＱ７のゲートに供給されることによって比
較的高い電位に制限される。

なお、上記増幅用のＭＯ５ＦＥＴＱ７はゲート接地型ソ
ース入力の増幅動作を行ない、その出力信号をＣＭＯＳ
インバータ回路ＩＮＶＩに伝える。

そしてこの出力信号はインバータＩＮＶ２で波形整形さ
れる。信号ＳＯはメモリのしきい値が高い場合ハイレベ
ルとなり、低い場合ロウレベルとなる。対応したデータ
出力バッファＤＯＢによって。

特に制限されないが、増幅されて上記外部端チエ／○か
ら送出される。このデータ出力バッファＤＯＢはデータ
出力バッファ制御信号Ｄｏ、Ｄｏにより制御される。Ｄ
ｏが読出しモード、書込み後のベリファイモードではハ
イレベルとなり、データ出力バッファＤＯＢを活性化し
、Ｉ１０端子にデータを送出する。他のメモリブロック
に対応した共通データ線と外部端子との間においても上
記同様なセンスアンプならびにデータ出力バッファから
なる読出し回路がそれぞれ設けられる。

Ｔ！Ｆ込みモートでは上記内部信号ｃｅはロウレベル＋
　Ｄ　Ｅ　＋　Ｗ　ｒ　＋　Ｓ　Ｃはハイレベルとされ
、ｒｅ。

Ｄｏはロウレベルにされる。アドレスデコーダ回路ＸＤ
ＣＲ，ＹＤＣＲが活性化され、１つのワード線、１つの
データ線が選択される。アドレスデコーダ回路ＸＤＣＲ
，ＹＤＣＲ，データ入力回路Ｄ　Ｉ　Ｈにはその動作電
圧として高電圧ＶｐＰが供給される。ＭＯ３ＦＥＴＱ６
はオフとされ、データ出力バッファＤＯＢ、センスアン
プは非活性化される。書込みが行なわれるワード線はそ
の電圧が上記高電圧ＶＰｐになる。浮遊ゲートに電子を
注入すべき記憶素子が接続されたデータ線はＭＯ３ＦＥ
ＴＱ５．ＤＩＲを介シテ高電圧ＶＰＰに接続される。こ
れにより記憶素子に書込みが行なわれる。書き込まれた
状態の記憶素子はその浮遊ゲートに電子が蓄積され、し
きい電圧は高くなり。

ワード線を選択してもドレイン電流は流れない。

電子の注入が行なわれない場合にはしきい電圧は低くワ
ード線を選択すると電流が流れる９他のメモリブロック
に対応した共通データ線と外部端子との間においても上
記同様な入力段回路及びデータ入力バッファからなる書
込み回路とがそれぞれ設けられる。

書込み後のベリファイモードでは高電圧がＶＰＰ端子に
印加されている以外は読出しモードと同じ状態になる。

アドレスデコーダ回路ＸＤＣＲ。

ＹＤＣＲ，データ入力回路ＤＩＢにはその動作電圧とし
て高電圧ＶＰｐからＶｃｃに切り替えられて供給される
。使用者は書き込まれたか、どうかの確認を行なう。

書込み／消去インヒビットモードでは各デコーダは活性
化されているが、書込み／消去用の高電圧が各デコーダ
には供給されない。

消去モードについて第８図〜第１１図を用いて説明する
。第８図は第４図中に示した消去制御回路ＥＣＮＴＲを
、第９図は第４図中の消去電圧印加回路ＥＤを、第１０
図はアドレスバッファ回路ＡＤＢとデコーダ回路ＸＤＣ
Ｒ，ＹＤＣＲを、第１１図は消去モードのタイミングチ
ャートをそれぞれ示す。

消去モードでは、制御信号ＤＥ、ｗｒ、ｒｅ。

Ｄｏがロウレベル、ｓｃがハイレベルとなる。

Ｅ　Ｅ　Ｏがハイレベルからロウレベルに変化すると消
去モードの開始となる。まず遅延回路Ｄｉにより決めら
れた時間だけリセットパルスＲ３Ｔがハイレベルとなり
、消去電圧印加回路ＥＤをリセットする。次にフリップ
フロップ回路ＦＦがセラＩ・され、消去したいブロック
の読出しを行なう。

この間消去前読出しモード信号ＥＶがロウレベルとされ
２発振器ＯＳＣが発振を開始し、内部アドレスを発生す
る。２進カウンタＢＣにより順次分周された信号ＡＯＩ
、ＡＩＩ、Ａ２ＩがアドレスバッファＡＤＢに供給され
、これで１つのワード線、１つの列選択スイッチが選ば
れる。この時ＥＥ１がハイレベルのため、アドレスバッ
ファＡＤＢはＡ３を除き、外部からの入力を受は付けな
い。

アドレス信号Ａ３は外部より与えられ、内部ブロックＭ
ＢＩあるいはＭＢ２の選択に用いられる。

内部アドレスにより選択されたメモリの読出しが行なわ
れるとその結果が消去電圧印加回路ＥＤに帰還される。

第９図に示したようにメモリブロックＭＢＩについては
列選択信号Ｙｌ、Ｙ２のいずれかがハイレベルの期間で
発振パルスＯ８がロウレベルの時にセンスアンプＳＡの
出力ＳＯがハイレベル、即ちメモリセルのしきい電圧が
高いと判定されるとフリップフロップがセットされ、あ
とで述べる消去期間に消去パルスＥＰがロウレベルとな
っても共通ソース線Ｃ８Ｉには高電圧が印加されない。

メモリブロック内のすべてのメモリセルについて読出し
が完了すると読出し完了信号ＥＲがハイレベルとなり、
フリップフロップＦＦをリセットし、ＥＶをロウレベル
にする。次に消去期間となり、遅延回路Ｄ２で決められ
た期間の時間が経過後、消去パルスＥＰがロウレベルと
なり、全ワード線をロウレベルにし、消去が十分でない
メモリのソースに高電圧が印加される。

第４図に示した場合にはメモリブロックに１つの消去電
圧印加回路ＥＤが１つしかないので、８組あるいは１６
組ある各工／○（メモリアレイ）ごとに最適化が実行さ
れる。またチップ全体を消去する際にはさらにメモリブ
ロックＭＢＩ、ＭＢ２ごとに最適化が実行される。

上記、読出しにおいては動作電源電圧マージンを確保す
るためにセンスアンプＳＡ、デコーダ回路ＸＤＣＲ，Ｙ
ＤＣＲに通常の読出し電圧（例えば５Ｖ）より低い電圧
Ｖｅｖ、例えば３．５ｖが供給される。これは記憶装置
内部で発生させる事が好ましいが、外部より与えてもよ
い。

本発明の効果を第１８図に示す。縦軸は消去後の装置内
のしきい電圧ばらつきを、横軸は１つのメモリブロック
内の記憶素子数を示す。ここでは装置内にはメモリアレ
イＭ−ＡＲＲＡＹが８組在在し、８ビット単位の書き込
み、読出しを行なうものを対象とした。メモリブロック
内の記憶素子が小さいほど効果が大きいのは言うまでも
ないが。

周辺回路が複雑となる。しきい電圧ばらつきの抑圧効果
と周辺回路の複雑さの兼ね合いでメモリブロックの大き
さを決めればよい。

本実施例では消去前の読出しをメモリブロック内すべて
の記憶素子について行なう場合を示したが１本発明はこ
れに限定されるものではない。８組の読出し／書込み単
位で構成されている場合にはすべての読出し／書込み単
位内でしきい電圧の高いメモリセルが検出された時点で
読出しを打ち切り、消去動作に移っても良い。これによ
り消去前の読出し時間を短縮できる。

本実施例では書込み／消去を外部からの高電圧ＶＰＰを
用いて行なう場合を対象としたが本発明はこれに限定さ
れるものではない。書込み／消去時に流れる電流が小さ
ければ装置内部でＶｃｃから所望の高電圧を発生させ、
これを書込み／消去に用いても良い。また、この内部昇
圧電源を外部高電圧ＶＰＰと併用しても構わない。

なお本発明は上記実施例に限定されるものでない事は言
うまでもない。通常の書込み／読出し等の制御を行なう
回路部分や消去を制御する回路部分等の構成は上記原理
を実現するものであればどのようなものであっても構わ
ない。

実施例２ 本発明の第２の実施例を第１５図〜第１７図を用いて説
明する。

第１２Ｍは本実施例による不揮発性記憶装置の内部ブロ
ック図であり、実施例１の第４図に相当するものである
。ここでメモリセルとしては消去時にゲートに負の電圧
を閉力１１シ、ソースに正の電圧（ここでは外部電源で
あるＶｃｃ）を印加し。

ゲートとソース間の高電界によりＩＩ遊ゲー１〜中の電
子をソースに引き抜く方式のメモリを用いている。

この消火動作を除けば本実施例は実施例１と本質的む動
作上の差はむいので、実施例１との違いのみを述べる。

１ヘランジスタＱ↓２〜１５はデプレッション型のＰ　
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔであり、〆目去１１．￥にワード
線にかかる（１の電圧がデコーダ回路に印加されるのを
防ぐ役割をしている。同時に読出し／井込み動作時には
このトランジスタでの電圧降下、速度低下を防ぐためデ
プレッション型としている。

消去電圧印加回路ＥＤＩ、ＥＤ２は第１３図に示すよう
に最終段を除けば第９図と同じであり。

第９図では共通ソース線Ｃ８ＩにＶＰＰを印加するよう
にしていたが、この場合にはＶ　ｃ　Ｑを印加する。

第１４図は負電圧印加回路ＮＥＣの回路を示している。

いわゆるチャージポンプ回路である。消去信号ＥＰがロ
ウレベルにされると遅延回路Ｄ３で決められた時間経過
後、信号ＥＰＤＬＹがロウレベルにされ、デコーダ切り
離し信号ＳＥＴがハイレベルとなる。これにより行デコ
ーダ回路ＸＤＣＲはワード線から電気的に切り離される
。次に発振器０３Ｃ２が発振を開始し、相補的パルス信
号ＰＵＩとＰＩ３が発生し、これによりチャージポンプ
の原理により負電圧ＶＰＰｎが発生する。

これをさらにパルスＰＵＩを用いて同じくチャージポン
プの原理に従ってワード線に印加する。消去信号ＥＰが
ハイレベルにされるとパルスＰＵＩとＰＩ３は停止され
るが、信号ＥＰＤＬＹがハイレベルとなるまでの期間負
電圧リセット信号ＰＲ８ＴとＥＲ８Ｔが負電位の節点を
ＯＶないし正の電、ＩＩＥとし、消去を停止する。

本実施例における消去モード中の動作は実施例■のｊｚ
）合と同しように実行される。実施例１ではソースに高
電圧を印加して消去していたのが、ソースにＶｃｃ、ゲ
ートに【１電圧を印加する点が異なる。

実施例３ 本発明の第３の実施例を第１５図〜第１７図を用いて説
明する。

第１５図は本実施例による不揮発性記憶装置の内部ブロ
ック図であり、実施例１の第４図、実施例２の第１２図
に相当するものである。ここでメモリセルとしては実施
例２と同じく、消去時にゲートにｎの電圧を印加し、ソ
ースに正の電圧（ここでは外部電源であるＶｃｃ）を印
加し、ゲートとソー入間の高電界により浮遊ゲート中の
電子をソースに引き抜く方式のメモリを用いている。

実施例２と本質的な動作上の差はないが、メモリブロッ
クがソースだけでなくソースとワード線によって決まっ
ている点が異なる。以下、実施例１、実施例２との違い
のみを述＾る。

第１６図は負電圧印加回路ＮＥＣの回路を示し。

第１４図とはメモリブロックを選択するためのデコード
機能が内蔵されている点が異なる６またアドレスバッフ
ァ回路は第１７図に示すように外部入力Ａｌ、Ａ３がブ
ロックの選択に用いられる点が異なる。さらにワード方
向のメモリブロックの選択、即ちメモリブロックＭＢＩ
とＭＢ３、ＭＢ２とＭ　Ｂ　４の選択を行なうために、
アドレスバッファ回路ＡＤＢのうちＡＯ人力部２行デコ
ーダＸＤＣＲは消去電圧印加時にもメモリブロックの選
択が行なえるようになっている。即ち。

ａｏ、ａｏ共にロウレベルとなり、Ａ１アドレス入力に
より決まる２本のワード出力ＷＩＩとＷＩ２、あるいは
ＷＩ３とＷＩ４がハイレベルとなる。

この出力ＷＩＩ〜ＷＩ４は負電圧印加回路ＮＥＧに供給
される。しかし、トランジスタＱ１２〜Ｑ１５の働きに
より、消去時にはデコーダ回路の出力はワード線Ｗ↓〜
Ｗ４には印加されない。

本実施例における消去モード中の動作は実施例２の場合
と同じように実行される。但し、実施例２にたいして第
８図中の２進カウンタＢＣが１段不要となる。

（発明の効果］ 本発明によれば、消去動作時の泪費電流が小さく、かつ
、信頼性に優れた。電気的書替可能な微細４褌発性メモ
リセルを実現することができる。

【図面の簡単な説明】

第１図、第２図は本発明の詳細な説明するための半導体
記憶装置のブロック図、第３図はメモリセルを構成する
半導体素子の断面図、第４図、第１２図および第１５図
は本発明の実施例の半導体記憶装置の概略回路図、第５
図、第７図乃ｊΣ第１０図、第１亀図乃至第１４図およ
び第１６図乃至第１７図は本発明の実施例の半導体Ｊ己
憶′！装置における部分Ｍ略図、第６図は本発明の実施
例の装置の動作モードと外部（ａ号の関係を示す説明図
。 第１１図は本発明の実施例の半導体記憶装置の動作タイ
ミング図、第１８図は本発明の実施例の半導体記憶装置
におけるメモリブロック内の記憶素子数と消去後のしき
い値のバラツキの関係を示すグラフである。 符号の説明 ＡＤＢ・・・アドレスバッファ ＸＤＣＲ・・・行アドレスデコーダ ＹＤＣＲ・・・列アドレスデコーダ Ｍ１〜Ｍ１６・・・メモリアレイ ＣＮＴＲ・・・タイミング制御回路 ＥＣＮＴＲ・・・消去制御回路 ＥＤＩ、ＥＤ２・・・消去電圧印加回路ＤＯＢ・・・デ
ータ出力バッファ ＤＩＢ・・・データ入力バッファ Ｃ５Ｉ〜Ｃ８２・・・共通ソース線 ＣＤ・・・共通データ線 ＳＡ・・・センスアンプ ＭＢＩ〜ＭＢ４・・・メモリブロック 第１図 第３図 第５図 Ｖｃｃ／　Ｖｅ　Ｖ　Ｖｃｃ／　Ｖ　ｅｙｗｃ６図 車はｈｉｇｈ／ｌｏｗいずれでも良い事を示す。 第８図 （−へ （乙ン

Claims (1)

1. 【特許請求の範囲】 １、１つ以上の電気的に消去可能にされた不揮発性記憶
   素子からなるメモリセルを有してなるメモリブロックが
   複数個マトリックス配置されてなるメモリアレイと、各
   メモリブロックごとに電気的消去を行なう手段と、外部
   からの消去動作の指示に従って１つ以上のメモリブロッ
   クの同時消去動作を行なう前に対応する各メモリブロッ
   ク内のメモリセルの読出し動作を行い、その読出し情報
   に基づいて該メモリブロックの消去動作の継続、停止の
   制御を行う消去制御回路を備えてなることを特徴とする
   半導体不揮発性記憶装置。 ２、上記メモリセルは、フローティングゲートとコント
   ロールゲートとの２層ゲート構造を持つＭＯＳＦＥＴで
   あり、フローティングゲートに蓄積された情報電荷をト
   ンネル現象を利用してソース、ドレインもしくはウェル
   に引き抜く事によって電気的消去が行われるものである
   ことを特徴とする特許請求の範囲第１項記載の半導体不
   揮発性記憶装置。 ３、上記メモリセルは、フローティングゲートとコント
   ロールゲートとの２層ゲート構造を持つＭＯＳＦＥＴで
   あり、該メモリブロック内ではソース、またはドレイン
   が共通化されており、ゲートを接地電位とし、共通化さ
   れたソースまたはドレインに電圧を印加し、フローティ
   ングゲートに蓄積された情報電荷をトンネル現象を利用
   してソース、ドレインもしくはウェルに引き抜く事によ
   って電気的消去が行われるものであることを特徴とする
   特許請求の範囲第１項記載の半導体不揮発性記憶装置。 ４、上記メモリセルは、フローティングゲートとコント
   ロールゲートとの２層ゲート構造を持つＭＯＳＦＥＴで
   あり、該メモリブロック内ではソース、またはドレイン
   が共通化されており、ゲートに負の電圧を印加し、共通
   化されたソースまたはドレインに電圧を印加し、フロー
   ティングゲートに蓄積された情報電荷をトンネル現象を
   利用してソース、ドレインもしくはウェルに引き抜く事
   によって電気的消去が行われるものであることを特徴と
   する特許請求の範囲第１項記載の半導体不揮発性記憶装
   置。 ５、上記メモリセルは、フローティングゲートとコント
   ロールゲートとの２層ゲート構造を持つＭＯＳＦＥＴで
   あり、該メモリブロック内ではソース、またはドレイン
   が共通化されていると同時に該メモリブロックに属する
   メモリセルのゲートに接続されるワード線のみに負の電
   圧を印加する手段を有し、該ワード線に負の電圧を印加
   し、共通化されたソースまたはドレインに電圧を印加し
   、フローティングゲートに蓄積された情報電荷をトンネ
   ル現象を利用してソース、ドレインもしくはウェルに引
   き抜く事によって電気的消去が行われるものであること
   を特徴とする特許請求の範囲第１項記載の半導体不揮発
   性記憶装置。 ６、上記消去制御回路は、メモリセルを選択するための
   アドレス発生回路を含むものであることを特徴とする特
   許請求の範囲第１、第２、第３、第４または第５項記載
   の半導体不揮発性記憶装置。 ７、上記消去の継続、停止の制御のためのメモリセルの
   読出し動作は、コントロールゲートに伝えられるワード
   線の選択電位、センスアンプの給電電圧を比較的低い電
   位に設定して行われるものであることを特徴とする特許
   請求の範囲第１、第２、第３、第４、第５または第６項
   記載の半導体不揮発性記憶装置。