JP2002245786A - 半導体集積回路装置およびその制御方法 - Google Patents
半導体集積回路装置およびその制御方法Info
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- JP2002245786A JP2002245786A JP2001040029A JP2001040029A JP2002245786A JP 2002245786 A JP2002245786 A JP 2002245786A JP 2001040029 A JP2001040029 A JP 2001040029A JP 2001040029 A JP2001040029 A JP 2001040029A JP 2002245786 A JP2002245786 A JP 2002245786A
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Abstract
(57)【要約】
【課題】 回路占有面積を低減することができる半導体
集積回路装置およびその制御方法を提供する。 【解決手段】 複数のメモリブロックＭＢの各々に共通
のメインビット線ＢＬＭは、第２のＭＯＳ電界効果トラ
ンジスタＱ２Ｓを介して接地されている。また、メイン
ビット線ＢＬＭには、第１のＭＯＳ電界効果トランジス
タＱ１Ｓを介してサブビット線ＢＬＳが接続している。
第１のＭＯＳ電界効果トランジスタＱ １Ｓおよび第２の
ＭＯＳ電界効果トランジスタＱ２Ｓをオンすると、不揮
発性メモリセルＭＣのドレイン領域に蓄積された電荷
が、第１のＭＯＳ電界効果トランジスタＱ１Ｓおよびメ
インビット線ＢＬＭを介して引き抜かれる。
集積回路装置およびその制御方法を提供する。 【解決手段】 複数のメモリブロックＭＢの各々に共通
のメインビット線ＢＬＭは、第２のＭＯＳ電界効果トラ
ンジスタＱ２Ｓを介して接地されている。また、メイン
ビット線ＢＬＭには、第１のＭＯＳ電界効果トランジス
タＱ１Ｓを介してサブビット線ＢＬＳが接続している。
第１のＭＯＳ電界効果トランジスタＱ １Ｓおよび第２の
ＭＯＳ電界効果トランジスタＱ２Ｓをオンすると、不揮
発性メモリセルＭＣのドレイン領域に蓄積された電荷
が、第１のＭＯＳ電界効果トランジスタＱ１Ｓおよびメ
インビット線ＢＬＭを介して引き抜かれる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその制御方法に関する。
およびその制御方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】不揮
発性メモリの１つであるＥＥＰＲＯＭ（電気的消去書込
み可能な読出し専用メモリ）は複数のメモリセルを備え
ている。上記メモリセルとしては、ソース領域と、ドレ
イン領域と、チャネル領域と、このチャネル領域上に絶
縁膜を介して設けられたフローティングゲート電極（浮
遊ゲート電極）と、このフローティングゲート電極上に
絶縁膜を介して設けられたコントロールゲート電極（制
御ゲート電極）とからなる二層電極構造のフローティン
グゲート型電界効果トランジスタからなるものがある。
上記コントロールゲート電極にはワード線を介して制御
信号が送られている。そのワード線の構造としては、メ
インワード線と、このメインワード線にスイッチング素
子を介して接続されるサブワード線とで構成される構造
が知られている。このような構造は、読み出し時や書き
込み時に所定のメモリセルに流れる電流が多い従来のフ
ラッシュメモリに採用されている。これは、上記フラッ
シュメモリにおいて、ビット線とサブビット線とからな
る構造を採用すると、メインビット線とサブビット線を
接続するスイッチング素子の電圧降下が著しくなって、
所定のメモリセルの誤読み出しの発生の恐れがあると共
に、書き込み電圧を発生する回路の負担が増大する恐れ
があるためである。
発性メモリの１つであるＥＥＰＲＯＭ（電気的消去書込
み可能な読出し専用メモリ）は複数のメモリセルを備え
ている。上記メモリセルとしては、ソース領域と、ドレ
イン領域と、チャネル領域と、このチャネル領域上に絶
縁膜を介して設けられたフローティングゲート電極（浮
遊ゲート電極）と、このフローティングゲート電極上に
絶縁膜を介して設けられたコントロールゲート電極（制
御ゲート電極）とからなる二層電極構造のフローティン
グゲート型電界効果トランジスタからなるものがある。
上記コントロールゲート電極にはワード線を介して制御
信号が送られている。そのワード線の構造としては、メ
インワード線と、このメインワード線にスイッチング素
子を介して接続されるサブワード線とで構成される構造
が知られている。このような構造は、読み出し時や書き
込み時に所定のメモリセルに流れる電流が多い従来のフ
ラッシュメモリに採用されている。これは、上記フラッ
シュメモリにおいて、ビット線とサブビット線とからな
る構造を採用すると、メインビット線とサブビット線を
接続するスイッチング素子の電圧降下が著しくなって、
所定のメモリセルの誤読み出しの発生の恐れがあると共
に、書き込み電圧を発生する回路の負担が増大する恐れ
があるためである。
【０００３】上記フラッシュメモリは、メモリセルがマ
トリクス状に配置されたメモリブロックを複数個有して
いる。上記メモリブロックの各々には、ビット線デコー
ダおよびビット線を独立して設けている。このような構
成のフラッシュメモリは、以下のようにして情報を読み
出す。
トリクス状に配置されたメモリブロックを複数個有して
いる。上記メモリブロックの各々には、ビット線デコー
ダおよびビット線を独立して設けている。このような構
成のフラッシュメモリは、以下のようにして情報を読み
出す。
【０００４】まず、上記メインワード線とサブワード線
を接続するスイッチング素子をオンにし、所定のメイン
ワード線および所定のサブワード線を選択した後、読み
出しに必要な電圧をメインワード線を通じてサブワード
線に充電する。続いて、選択されたビット線に所定の電
圧を印加する。その後、選択されたメモリセルに流れる
電流を差動増幅器で予め決められた基準値と比較し、そ
の比較に基づいて判定した結果をデータとして出力す
る。
を接続するスイッチング素子をオンにし、所定のメイン
ワード線および所定のサブワード線を選択した後、読み
出しに必要な電圧をメインワード線を通じてサブワード
線に充電する。続いて、選択されたビット線に所定の電
圧を印加する。その後、選択されたメモリセルに流れる
電流を差動増幅器で予め決められた基準値と比較し、そ
の比較に基づいて判定した結果をデータとして出力す
る。
【０００５】このとき、上記サブワード線に共通に接続
される非選択メモリセル、すなわちサブワード線は選択
状態でソースが低電位のメモリセルにおいて、ドレイン
に電荷が残っていた場合、そのドレインに蓄積されてい
た電荷がソース側に引き抜かれてしまう。通常、フラッ
シュメモリでは同一メモリブロック内のメモリセルのソ
ースを共通にしているので、これらの非選択メモリセル
によるソースヘの電流はソース電位を上昇させ、誤読み
出しを引き起こす可能性がある。
される非選択メモリセル、すなわちサブワード線は選択
状態でソースが低電位のメモリセルにおいて、ドレイン
に電荷が残っていた場合、そのドレインに蓄積されてい
た電荷がソース側に引き抜かれてしまう。通常、フラッ
シュメモリでは同一メモリブロック内のメモリセルのソ
ースを共通にしているので、これらの非選択メモリセル
によるソースヘの電流はソース電位を上昇させ、誤読み
出しを引き起こす可能性がある。
【０００６】また、上記非選択メモリセルにおいてドレ
インの電荷がソース側に引き抜かれることによって、ホ
ットエレクトロン現象すなわち高エネルギーの電子が生
じ、その非選択メモリセルのフローティングゲート電極
に電子が注入され、その非選択メモリセルの閾値が上昇
する恐れがある。
インの電荷がソース側に引き抜かれることによって、ホ
ットエレクトロン現象すなわち高エネルギーの電子が生
じ、その非選択メモリセルのフローティングゲート電極
に電子が注入され、その非選択メモリセルの閾値が上昇
する恐れがある。
【０００７】そのため、上記メモリセルのドレインに接
続するビット線を、スイッチング素子を介して放電回路
に接続し、スタンバイ状態つまり非アクセス状態の時
に、メモリセルのドレインの電荷をビット線を介して引
き抜いておくのが一般的である。
続するビット線を、スイッチング素子を介して放電回路
に接続し、スタンバイ状態つまり非アクセス状態の時
に、メモリセルのドレインの電荷をビット線を介して引
き抜いておくのが一般的である。
【０００８】ところで、従来のフラッシュメモリでは、
メモリセルのフローティングゲート電極から電子を引き
抜く動作(ここでは消去動作とする)を行う際、ワード線
に負電圧を印加する方法が一般的に用いられている。こ
の場合、上記メインワード線と、メモリブロック毎に設
けられたサブワード線とを有するフラッシュメモリにお
いて以下のような問題が発生する。
メモリセルのフローティングゲート電極から電子を引き
抜く動作(ここでは消去動作とする)を行う際、ワード線
に負電圧を印加する方法が一般的に用いられている。こ
の場合、上記メインワード線と、メモリブロック毎に設
けられたサブワード線とを有するフラッシュメモリにお
いて以下のような問題が発生する。
【０００９】上記メインワード線とサブワード線を接続
するスイッチング素子は、読み出し動作および書き込み
動作においては正電圧、消去動作においては負電圧を伝
達する必要がある。そのため、上記スイッチング素子の
電圧制御が複雑になり、スイッチング素子に正電圧およ
び負電圧を印加する制御回路を設けることにより、回路
が肥大化するという問題がある。
するスイッチング素子は、読み出し動作および書き込み
動作においては正電圧、消去動作においては負電圧を伝
達する必要がある。そのため、上記スイッチング素子の
電圧制御が複雑になり、スイッチング素子に正電圧およ
び負電圧を印加する制御回路を設けることにより、回路
が肥大化するという問題がある。
【００１０】上述のフラッシュメモリのようにワード線
とサブワード線を有する半導体集積回路装置としては、
図５に示すようなものがある。上記半導体集積回路装置
は、複数のメモリブロックＭＢ０，…，ＭＢＸで構成さ
れたメモリセル領域Ｍと、この複数のメモリブロックＭ
Ｂ０，…，ＭＢＸに共通に接続するメインワード線ＷＬ
Ｍ０，…，ＷＬＭｎとを備えている。その各メモリブロ
ックＭＢ０，…，ＭＢ Ｘは、マトリクス状に配置された
複数のメモリセルＭＣ００，…，ＭＣｎｍを有してい
る。このメモリセルＭＣ００，…，ＭＣｎｍは、コント
ロール電極とフローティング電極を有するフローティン
グゲート型電界効果トランジスタである。そして、上記
各メモリブロックＭＢ０，…，ＭＢＸ内では、同一列の
メモリセルＭＣ００，…，ＭＣｎｍのドレイン領域はビ
ット線ＢＬ０，…，ＢＬｍで共通に接続され、同一行の
メモリセルＭＣ００，…，ＭＣｎｍのコントロールゲー
ト電極がサブワード線ＷＬＳ０，…，ＷＬＳｎで共通に
接続されている。また、上記メモリブロックＭＢ０，
…，ＭＢＸの各々には、サブワード線ＷＬＳ０，…，Ｗ
ＬＳｎを選択する選択用のＰ型ＭＯＳ（Metal Oxide Se
miconductor）電界効果トランジスタＬＷＳ００，…，
ＬＷＳＸｎを設けている。このＰ型ＭＯＳ電界効果トラ
ンジスタＬＷＳ００，…，ＬＷＳＸｎは、メモリブロッ
ク選択用ゲート線ＢＳ０，…，ＢＳＸを介してサブワー
ド線選択回路１００に接続されていると共に、バックバ
イアス供給線ＮＷ０，…，ＮＷＸを介してバックバイア
ス用高電圧／ＶＳＳ切替え回路２００に接続されてい
る。また、上記ビット線ＢＬ０，…，ＢＬｍに蓄積され
た電荷を引き抜くために、ビット線ＢＬ０，…，ＢＬｍ
をＭＯＳ電界効果トランジスタＤＣ０，…，ＤＣｍを介
して接地している。上記ＭＯＳ電界効果トランジスタＤ
Ｃ０，…，ＤＣｍは放電選択用ゲート線ＤＤＣ０，…，
ＤＤＣｍで制御する。また、上記メインワード線ＷＬＭ
０，…，ＷＬＭｎとサブワード線ＷＬＳ０，…，ＷＬＳ
ｎは、Ｐ型ＭＯＳ電界効果トランジスタＬＷＳ０ ０，
…，ＬＷＳＸｎを介して接続されている。このメインワ
ード線ＷＬＭ０，…，ＷＬＭｎにはメインワード線デコ
ーダＭＷＤから電圧が与えられる。また、上記Ｐ型ＭＯ
Ｓ電界効果トランジスタＬＷＳ００，…，ＬＷＳＸｎに
はサブワード線選択回路１００から電圧が与えられる
が、サブワード線選択回路１００では動作に応じて必要
な負電圧を発生する制御も行われる。このように、上記
電界効果トランジスタＤＣ０，…，ＤＣｍ、サブワード
線選択回路１００およびバックバイアス用負電圧／ＶＳ
Ｓ切替え回路２００が各メモリブロックＭＢ０，…，Ｍ
Ｂ Ｘ毎に必要となるため、回路規模が大きくなってしま
う。
とサブワード線を有する半導体集積回路装置としては、
図５に示すようなものがある。上記半導体集積回路装置
は、複数のメモリブロックＭＢ０，…，ＭＢＸで構成さ
れたメモリセル領域Ｍと、この複数のメモリブロックＭ
Ｂ０，…，ＭＢＸに共通に接続するメインワード線ＷＬ
Ｍ０，…，ＷＬＭｎとを備えている。その各メモリブロ
ックＭＢ０，…，ＭＢ Ｘは、マトリクス状に配置された
複数のメモリセルＭＣ００，…，ＭＣｎｍを有してい
る。このメモリセルＭＣ００，…，ＭＣｎｍは、コント
ロール電極とフローティング電極を有するフローティン
グゲート型電界効果トランジスタである。そして、上記
各メモリブロックＭＢ０，…，ＭＢＸ内では、同一列の
メモリセルＭＣ００，…，ＭＣｎｍのドレイン領域はビ
ット線ＢＬ０，…，ＢＬｍで共通に接続され、同一行の
メモリセルＭＣ００，…，ＭＣｎｍのコントロールゲー
ト電極がサブワード線ＷＬＳ０，…，ＷＬＳｎで共通に
接続されている。また、上記メモリブロックＭＢ０，
…，ＭＢＸの各々には、サブワード線ＷＬＳ０，…，Ｗ
ＬＳｎを選択する選択用のＰ型ＭＯＳ（Metal Oxide Se
miconductor）電界効果トランジスタＬＷＳ００，…，
ＬＷＳＸｎを設けている。このＰ型ＭＯＳ電界効果トラ
ンジスタＬＷＳ００，…，ＬＷＳＸｎは、メモリブロッ
ク選択用ゲート線ＢＳ０，…，ＢＳＸを介してサブワー
ド線選択回路１００に接続されていると共に、バックバ
イアス供給線ＮＷ０，…，ＮＷＸを介してバックバイア
ス用高電圧／ＶＳＳ切替え回路２００に接続されてい
る。また、上記ビット線ＢＬ０，…，ＢＬｍに蓄積され
た電荷を引き抜くために、ビット線ＢＬ０，…，ＢＬｍ
をＭＯＳ電界効果トランジスタＤＣ０，…，ＤＣｍを介
して接地している。上記ＭＯＳ電界効果トランジスタＤ
Ｃ０，…，ＤＣｍは放電選択用ゲート線ＤＤＣ０，…，
ＤＤＣｍで制御する。また、上記メインワード線ＷＬＭ
０，…，ＷＬＭｎとサブワード線ＷＬＳ０，…，ＷＬＳ
ｎは、Ｐ型ＭＯＳ電界効果トランジスタＬＷＳ０ ０，
…，ＬＷＳＸｎを介して接続されている。このメインワ
ード線ＷＬＭ０，…，ＷＬＭｎにはメインワード線デコ
ーダＭＷＤから電圧が与えられる。また、上記Ｐ型ＭＯ
Ｓ電界効果トランジスタＬＷＳ００，…，ＬＷＳＸｎに
はサブワード線選択回路１００から電圧が与えられる
が、サブワード線選択回路１００では動作に応じて必要
な負電圧を発生する制御も行われる。このように、上記
電界効果トランジスタＤＣ０，…，ＤＣｍ、サブワード
線選択回路１００およびバックバイアス用負電圧／ＶＳ
Ｓ切替え回路２００が各メモリブロックＭＢ０，…，Ｍ
Ｂ Ｘ毎に必要となるため、回路規模が大きくなってしま
う。
【００１１】以下、上記半導体集積回路装置における読
み出し時の電圧制御を図６を用いて説明する。図６で
は、上記メモリブロックＭＢ０のメモリセルＭＣ００が
選択されているものとする。
み出し時の電圧制御を図６を用いて説明する。図６で
は、上記メモリブロックＭＢ０のメモリセルＭＣ００が
選択されているものとする。
【００１２】読み出し時は、図６に示すように、メモリ
セルＭＣ００のコントロールゲート電極に５Ｖ程度の電
圧を印加し、メモリセルＭＣ００のドレイン領域に１Ｖ
程度の電圧を印加する。このとき、上記メモリブロック
ＭＢ０において、非選択のメモリセルＭＣｎ０，…，Ｍ
Ｃｎｍのコントロールゲート電極への印加電圧を０Ｖに
する必要がある。そのため、上記メモリブロック選択用
ゲート線ＢＳ０に−５Ｖの電圧を印加して、０Ｖのメイ
ンワード線ＷＬＭｎをサブワード線ＷＬＳｎに電気的に
接続する。
セルＭＣ００のコントロールゲート電極に５Ｖ程度の電
圧を印加し、メモリセルＭＣ００のドレイン領域に１Ｖ
程度の電圧を印加する。このとき、上記メモリブロック
ＭＢ０において、非選択のメモリセルＭＣｎ０，…，Ｍ
Ｃｎｍのコントロールゲート電極への印加電圧を０Ｖに
する必要がある。そのため、上記メモリブロック選択用
ゲート線ＢＳ０に−５Ｖの電圧を印加して、０Ｖのメイ
ンワード線ＷＬＭｎをサブワード線ＷＬＳｎに電気的に
接続する。
【００１３】次に、上記半導体集積回路装置における書
き込み時の電圧制御を図７を用いて説明する。図７で
は、上記メモリブロックＭＢ０のメモリセルＭＣ００が
選択されているものとする。
き込み時の電圧制御を図７を用いて説明する。図７で
は、上記メモリブロックＭＢ０のメモリセルＭＣ００が
選択されているものとする。
【００１４】書き込み時は、図７に示すように、メモリ
セルＭＣ００のコントロールゲート電極に１０Ｖ程度の
電圧を印加し、メモリセルＭＣ００のドレイン領域に４
〜５Ｖの電圧を印加する。このとき、上記メモリブロッ
クＭＢ０において、非選択のメモリセルＭＣｎ０，…，
ＭＣｎｍのコントロールゲート電極への印加電圧を０Ｖ
にする必要がある。そのためには、上記メモリブロック
選択用ゲート線ＢＳ０の電圧は負電圧でなければならな
い。さらに、非選択のメモリブロックＭＢ１，…，ＭＢ
Ｘ内のサブワード線ＷＬＳ０，…，ＷＬＳｎには、書き
込みの信頼性を確保するため１０Ｖの電圧が印加されな
いようにする。つまり、上記非選択のメモリブロックＭ
Ｂ１，…，ＭＢＸ内におけるメモリセルＭＣ００，…，
ＭＣ０ｍのコントロールゲート電極の電圧を０Ｖにする
必要がある。そのため、上記非選択のメモリブロックＭ
Ｂ１，…，ＭＢＸ内のＰ型ＭＯＳ電界効果トランジスタ
ＬＷＳ１０，…，ＬＷＳＸｎのゲート電極には１０Ｖ程
度の電圧を印加する。一方、選択されたメモリブロック
ＭＢ０内のＰ型ＭＯＳ電界効果トランジスタＬＷ
Ｓ ００，…，ＬＷＳ０ｎのゲート電極に対して、読み出
し時と同様の−５Ｖ程度の電圧を印加すると、そのＰ型
ＭＯＳ電界効果トランジスタＬＷＳ００，…，ＬＷＳ
０ｎのソース―ゲート電極間にかかる電圧が耐圧を越え
てしまって、Ｐ型ＭＯＳ電界効果トランジスタＬＷＳ
００，…，ＬＷＳ０ｎが破壊されてしまう可能性があ
る。そのため、書き込み時は、選択されたメモリブロッ
クＭＢ０内のＰ型ＭＯＳ電界効果トランジスタＬＷＳ
００，…，ＬＷＳ０ｎのゲート電圧は、読み出し時より
高い電圧、例えば−２Ｖ程度にするのが一般的である。
セルＭＣ００のコントロールゲート電極に１０Ｖ程度の
電圧を印加し、メモリセルＭＣ００のドレイン領域に４
〜５Ｖの電圧を印加する。このとき、上記メモリブロッ
クＭＢ０において、非選択のメモリセルＭＣｎ０，…，
ＭＣｎｍのコントロールゲート電極への印加電圧を０Ｖ
にする必要がある。そのためには、上記メモリブロック
選択用ゲート線ＢＳ０の電圧は負電圧でなければならな
い。さらに、非選択のメモリブロックＭＢ１，…，ＭＢ
Ｘ内のサブワード線ＷＬＳ０，…，ＷＬＳｎには、書き
込みの信頼性を確保するため１０Ｖの電圧が印加されな
いようにする。つまり、上記非選択のメモリブロックＭ
Ｂ１，…，ＭＢＸ内におけるメモリセルＭＣ００，…，
ＭＣ０ｍのコントロールゲート電極の電圧を０Ｖにする
必要がある。そのため、上記非選択のメモリブロックＭ
Ｂ１，…，ＭＢＸ内のＰ型ＭＯＳ電界効果トランジスタ
ＬＷＳ１０，…，ＬＷＳＸｎのゲート電極には１０Ｖ程
度の電圧を印加する。一方、選択されたメモリブロック
ＭＢ０内のＰ型ＭＯＳ電界効果トランジスタＬＷ
Ｓ ００，…，ＬＷＳ０ｎのゲート電極に対して、読み出
し時と同様の−５Ｖ程度の電圧を印加すると、そのＰ型
ＭＯＳ電界効果トランジスタＬＷＳ００，…，ＬＷＳ
０ｎのソース―ゲート電極間にかかる電圧が耐圧を越え
てしまって、Ｐ型ＭＯＳ電界効果トランジスタＬＷＳ
００，…，ＬＷＳ０ｎが破壊されてしまう可能性があ
る。そのため、書き込み時は、選択されたメモリブロッ
クＭＢ０内のＰ型ＭＯＳ電界効果トランジスタＬＷＳ
００，…，ＬＷＳ０ｎのゲート電圧は、読み出し時より
高い電圧、例えば−２Ｖ程度にするのが一般的である。
【００１５】以上に説明したように、上記メインワード
線ＷＬＭ０，…，ＷＬＭｎとサブワード線ＷＬＳ０，
…，ＷＬＳｎを有する半導体集積回路装置の場合、読み
出し時と書き込み時のそれぞれにおいて、スイッチング
素子ＬＷＳ００，…，ＬＷＳＸ ｎのゲート電極などに対
する電圧制御が不可欠である。このため、上記サブワー
ド線ＷＬＳ０，…，ＷＬＳｎを選択するスイッチング素
子ＬＷＳ００，…，ＬＷＳＸｎのバックバイアス制御回
路や、スイッチング素子ＬＷＳ００，…，ＬＷＳ Ｘｎの
ゲート電圧を制御する回路が必要になる。その結果、制
御回路が複雑になり、周辺回路が肥大化することによ
り、チップサイズが増大してしまう恐れがある。
線ＷＬＭ０，…，ＷＬＭｎとサブワード線ＷＬＳ０，
…，ＷＬＳｎを有する半導体集積回路装置の場合、読み
出し時と書き込み時のそれぞれにおいて、スイッチング
素子ＬＷＳ００，…，ＬＷＳＸ ｎのゲート電極などに対
する電圧制御が不可欠である。このため、上記サブワー
ド線ＷＬＳ０，…，ＷＬＳｎを選択するスイッチング素
子ＬＷＳ００，…，ＬＷＳＸｎのバックバイアス制御回
路や、スイッチング素子ＬＷＳ００，…，ＬＷＳ Ｘｎの
ゲート電圧を制御する回路が必要になる。その結果、制
御回路が複雑になり、周辺回路が肥大化することによ
り、チップサイズが増大してしまう恐れがある。
【００１６】ところで最近、微細加工技術の発達に伴
い、メモリセルの動作電流の低下が実現している。これ
により、半導体集積回路装置に対して、メインビット線
とサブビット線を有するメモリアレイ構成を採用するこ
とが可能となった。上記メインビット線とサブビット線
を有する半導体集積回路装置では、メモリブロック毎に
ワード線が独立するので、複雑な電圧制御を必要とする
スイッチング素子が不要となり、さらにワード線の配線
容量が減少するため、メモリセルの読み出し時間や書き
込み時間を短縮できる利点がある。
い、メモリセルの動作電流の低下が実現している。これ
により、半導体集積回路装置に対して、メインビット線
とサブビット線を有するメモリアレイ構成を採用するこ
とが可能となった。上記メインビット線とサブビット線
を有する半導体集積回路装置では、メモリブロック毎に
ワード線が独立するので、複雑な電圧制御を必要とする
スイッチング素子が不要となり、さらにワード線の配線
容量が減少するため、メモリセルの読み出し時間や書き
込み時間を短縮できる利点がある。
【００１７】ところが、メインビット線とサブビット線
を有する半導体集積回路装置においても、メモリセルの
ドレイン領域に蓄積された電荷をスタンバイ時（非アク
セス時）に引き抜くためのスイッチング素子を各メモリ
ブロック毎に配置しなければならない。その結果、上記
スイッチング素子を制御する回路も各メモリブロック毎
に必要となり、回路規模が増大してしまうという問題が
ある。
を有する半導体集積回路装置においても、メモリセルの
ドレイン領域に蓄積された電荷をスタンバイ時（非アク
セス時）に引き抜くためのスイッチング素子を各メモリ
ブロック毎に配置しなければならない。その結果、上記
スイッチング素子を制御する回路も各メモリブロック毎
に必要となり、回路規模が増大してしまうという問題が
ある。
【００１８】上述のような、メインビット線とサブビッ
ト線を有する半導体集積回路装置としては、例えば、特
開平９―１５３５５９号公報に開示されたものがある。
特開平９―１５３５５９号公報の半導体集積回路装置
は、メモリセルのドレイン領域に蓄積された電荷を、メ
モリセルを通さずに引き抜くための素子を備え、その電
荷を除去するための経路を有するものである。しかしな
がら、特開平９―１５３５５９号公報の半導体集積回路
装置によれば、複数のメモリブロックの各々に対して、
電荷を引き抜くための素子や、その素子の制御回路を設
けているために、メモリブロック周辺の回路占有面積が
大きくなるという問題がある。
ト線を有する半導体集積回路装置としては、例えば、特
開平９―１５３５５９号公報に開示されたものがある。
特開平９―１５３５５９号公報の半導体集積回路装置
は、メモリセルのドレイン領域に蓄積された電荷を、メ
モリセルを通さずに引き抜くための素子を備え、その電
荷を除去するための経路を有するものである。しかしな
がら、特開平９―１５３５５９号公報の半導体集積回路
装置によれば、複数のメモリブロックの各々に対して、
電荷を引き抜くための素子や、その素子の制御回路を設
けているために、メモリブロック周辺の回路占有面積が
大きくなるという問題がある。
【００１９】そこで、本発明の課題は、回路占有面積を
低減することができる半導体集積回路装置およびその制
御方法を提供することにある。
低減することができる半導体集積回路装置およびその制
御方法を提供することにある。
【００２０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体集積回路装置は、複数のメモリブロ
ックを備え、上記各メモリブロックは、マトリクス状に
配置された複数のフローティングゲート型電界効果トラ
ンジスタである不揮発性メモリセルと、同一行の上記不
揮発性メモリセルのゲート領域を共通に接続するワード
線と、上記不揮発性メモリセルのソース領域を共通に接
続するソース線と、同一列の上記不揮発性メモリセルの
ドレイン領域を共通に接続するサブビット線と、上記各
サブビット線を選択する選択用の第１スイッチング素子
とを含み、また、同一列の上記複数のメモリブロックに
共通であって、上記各メモリブロックの上記サブビット
線が上記各第１スイッチング素子を介して接続されるメ
インビット線と、上記不揮発性メモリセルの上記ドレイ
ン領域に蓄積された電荷を上記第１スイッチング素子お
よび上記メインビット線を介して引き抜くための第２ス
イッチング素子とを備えたことを特徴としている。
め、本発明の半導体集積回路装置は、複数のメモリブロ
ックを備え、上記各メモリブロックは、マトリクス状に
配置された複数のフローティングゲート型電界効果トラ
ンジスタである不揮発性メモリセルと、同一行の上記不
揮発性メモリセルのゲート領域を共通に接続するワード
線と、上記不揮発性メモリセルのソース領域を共通に接
続するソース線と、同一列の上記不揮発性メモリセルの
ドレイン領域を共通に接続するサブビット線と、上記各
サブビット線を選択する選択用の第１スイッチング素子
とを含み、また、同一列の上記複数のメモリブロックに
共通であって、上記各メモリブロックの上記サブビット
線が上記各第１スイッチング素子を介して接続されるメ
インビット線と、上記不揮発性メモリセルの上記ドレイ
ン領域に蓄積された電荷を上記第１スイッチング素子お
よび上記メインビット線を介して引き抜くための第２ス
イッチング素子とを備えたことを特徴としている。
【００２１】上記構成の半導体集積回路装置によれば、
上記第１，第２スイッチング素子をオンにすると、不揮
発性メモリセルのドレイン領域に蓄積された電荷が、第
１スイッチング素子およびメインビット線を介して引き
抜かれる。このように、上記不揮発性メモリセルのドレ
イン領域の電荷を第１スイッチング素子，メインビット
線を介して引き抜けるから、不揮発性メモリセルのドレ
イン領域の電荷を引き抜くためのスイッチング素子をサ
ブビット線に設けなくてもよい。すなわち、上記電荷を
引き抜くためのスイッチング素子は、各メモリブロック
毎に設けなくてもよい。したがって、上記電荷を引き抜
くためのスイッチング素子を制御する回路も各メモリブ
ロック毎に設けなくてもよく、回路占有面積を低減する
ことができる。
上記第１，第２スイッチング素子をオンにすると、不揮
発性メモリセルのドレイン領域に蓄積された電荷が、第
１スイッチング素子およびメインビット線を介して引き
抜かれる。このように、上記不揮発性メモリセルのドレ
イン領域の電荷を第１スイッチング素子，メインビット
線を介して引き抜けるから、不揮発性メモリセルのドレ
イン領域の電荷を引き抜くためのスイッチング素子をサ
ブビット線に設けなくてもよい。すなわち、上記電荷を
引き抜くためのスイッチング素子は、各メモリブロック
毎に設けなくてもよい。したがって、上記電荷を引き抜
くためのスイッチング素子を制御する回路も各メモリブ
ロック毎に設けなくてもよく、回路占有面積を低減する
ことができる。
【００２２】また、上記各メインビット線が複数のメモ
リブロックに共通であるから、電荷を引き抜くための制
御を各メモリブロック毎に行わなくてもよい。したがっ
て、上記不揮発性メモリセルのドレイン領域の電荷を引
き抜くための制御が簡単になる。
リブロックに共通であるから、電荷を引き抜くための制
御を各メモリブロック毎に行わなくてもよい。したがっ
て、上記不揮発性メモリセルのドレイン領域の電荷を引
き抜くための制御が簡単になる。
【００２３】一実施形態の半導体集積回路装置は、上記
第２スイッチング素子は上記各メインビット線毎に設け
ている。
第２スイッチング素子は上記各メインビット線毎に設け
ている。
【００２４】これにより、上記第２スイッチング素子を
制御して、各メインビット線毎に電荷を引き抜くことが
できる。
制御して、各メインビット線毎に電荷を引き抜くことが
できる。
【００２５】一実施形態の半導体集積回路装置は、上記
メインビット線が上記第２スイッチング素子を介して接
地されている。
メインビット線が上記第２スイッチング素子を介して接
地されている。
【００２６】これにより、上記不揮発性メモリセルのド
レイン領域に蓄積された電荷をグランドに逃がすことが
できる。
レイン領域に蓄積された電荷をグランドに逃がすことが
できる。
【００２７】また、本発明の半導体集積回路装置の制御
方法は、上記半導体集積回路装置の制御方法であって、
上記メモリブロック内において選択された上記不揮発性
メモリセルの読み出し動作、書き込み動作および消去動
作のうちの少なくとも１つの動作の終了後に、上記第１
スイッチング素子および上記第２スイッチング素子をオ
ンすることを特徴としている。
方法は、上記半導体集積回路装置の制御方法であって、
上記メモリブロック内において選択された上記不揮発性
メモリセルの読み出し動作、書き込み動作および消去動
作のうちの少なくとも１つの動作の終了後に、上記第１
スイッチング素子および上記第２スイッチング素子をオ
ンすることを特徴としている。
【００２８】上記構成の半導体集積回路装置の制御方法
によれば、上記メモリブロック内において選択された不
揮発性メモリセルの読み出し動作、書き込み動作および
消去動作のうちの少なくとも１つの動作の終了後に、第
１，第２スイッチング素子をオンするから、不揮発性メ
モリセルのドレイン領域の電荷を第１スイッチング素
子、メインビット線および第２スイッチング素子を介し
て引き抜いて、ホットエレクトロン現象の発生を阻止で
きる。
によれば、上記メモリブロック内において選択された不
揮発性メモリセルの読み出し動作、書き込み動作および
消去動作のうちの少なくとも１つの動作の終了後に、第
１，第２スイッチング素子をオンするから、不揮発性メ
モリセルのドレイン領域の電荷を第１スイッチング素
子、メインビット線および第２スイッチング素子を介し
て引き抜いて、ホットエレクトロン現象の発生を阻止で
きる。
【００２９】本発明の半導体集積回路装置の制御方法
は、上記半導体集積回路装置の制御方法であって、上記
メモリブロック内の選択された不揮発性メモリセルの読
み出し動作の前後、書き込み動作の前後および消去動作
の前後に、上記第１スイッチング素子をオンすることを
特徴としている。
は、上記半導体集積回路装置の制御方法であって、上記
メモリブロック内の選択された不揮発性メモリセルの読
み出し動作の前後、書き込み動作の前後および消去動作
の前後に、上記第１スイッチング素子をオンすることを
特徴としている。
【００３０】上記構成の半導体集積回路装置の制御方法
によれば、上記メモリブロック内の選択された不揮発性
メモリセルの読み出し動作、書き込み動作および消去動
作の前後では、第１スイッチング素子がオンの状態であ
るから、第２スイッチング素子をオンするだけで、不揮
発性メモリセルのドレイン領域の電荷を引き抜くことが
できる。したがって、上記不揮発性メモリセルの読み出
し動作の前後、書き込み動作の前後および消去動作の前
後において、電荷を引き抜くための制御がより簡単にな
る。
によれば、上記メモリブロック内の選択された不揮発性
メモリセルの読み出し動作、書き込み動作および消去動
作の前後では、第１スイッチング素子がオンの状態であ
るから、第２スイッチング素子をオンするだけで、不揮
発性メモリセルのドレイン領域の電荷を引き抜くことが
できる。したがって、上記不揮発性メモリセルの読み出
し動作の前後、書き込み動作の前後および消去動作の前
後において、電荷を引き抜くための制御がより簡単にな
る。
【００３１】本発明の半導体集積回路装置の制御方法
は、上記半導体集積回路装置の制御方法であって、スタ
ンバイ状態の時に、上記第１スイッチング素子および上
記第２スイッチング素子をオンして、上記不揮発性メモ
リセルの上記ドレイン領域に蓄積された電荷を引き抜く
ことを特徴としている。
は、上記半導体集積回路装置の制御方法であって、スタ
ンバイ状態の時に、上記第１スイッチング素子および上
記第２スイッチング素子をオンして、上記不揮発性メモ
リセルの上記ドレイン領域に蓄積された電荷を引き抜く
ことを特徴としている。
【００３２】上記構成の半導体集積回路装置の制御方法
によれば、スタンバイ状態の時に、上記第１スイッチン
グ素子および第２スイッチング素子をオンして、不揮発
性メモリセルのドレイン領域に蓄積された電荷を引き抜
くから、スタンバイ状態が解除された後にホットエレク
トロン現象が生じるのを阻止できる。
によれば、スタンバイ状態の時に、上記第１スイッチン
グ素子および第２スイッチング素子をオンして、不揮発
性メモリセルのドレイン領域に蓄積された電荷を引き抜
くから、スタンバイ状態が解除された後にホットエレク
トロン現象が生じるのを阻止できる。
【００３３】
【発明の実施の形態】以下、本発明の半導体集積回路装
置およびその制御方法を図示の実施の形態により詳細に
説明する。
置およびその制御方法を図示の実施の形態により詳細に
説明する。
【００３４】図１に、本発明の一実施の形態である半導
体集積回路装置における要部の回路図を示す。
体集積回路装置における要部の回路図を示す。
【００３５】上記半導体集積回路装置は、図１に示すよ
うに、複数のメモリブロックＭＢ０，…，ＭＢＸで構成
されたメモリセル領域Ｍを備えている。このメモリセル
領域Ｍは、図示しないが、横方向に複数配列されてい
て、ワード線ＷＬ００，…，ＷＬＸｎが共通になってい
る。そして、上記各メモリブロックＭＢ０，…，ＭＢＸ
には、複数の不揮発性メモリセルＭＣ００，…，ＭＣ
Ｎｎをマトリクス状に配置している。この不揮発性メモ
リセルＭＣ００，…，ＭＣＮｎは、図示しないが、ソー
ス領域と、ドレイン領域と、チャネル領域と、このチャ
ネル領域上に絶縁膜を介して設けられたフローティング
ゲート電極（浮遊ゲート電極）と、このフローティング
ゲート電極上に絶縁膜を介して設けられたコントロール
ゲート電極（制御ゲート電極）とからなる二層電極構造
のフローティングゲート型電界効果トランジスタであ
る。そして、上記各メモリブロックＭＢ０，…，ＭＢＸ
は、同一行の不揮発性メモリセルＭＣ００，…，ＭＣ
Ｎｎのゲート領域を共通に接続するワード線ＷＬ００，
…，ＷＬＸｎと、不揮発性メモリセルＭＣ００，…，Ｍ
ＣＮ ｎのソース領域を共通に接続するソース線ＳＬ０，
…，ＳＬＸと、同一列の不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域を共通に接続するサブビッ
ト線ＢＬＳ００，…，ＢＬＳＸＮとを備えている。ま
た、上記各メモリブロックＭＢ０，…，ＭＢＸでは、各
サブビット線ＢＬＳ００，…，ＢＬＳＸＮを選択する選
択用の第１スイッチング素子としての第１のＭＯＳ電界
効果トランジスタＱ１Ｓ００，…，Ｑ１ＳＸＮを設けて
いる。また、上記不揮発性メモリセルＭＣ ００，…，Ｍ
ＣＮｎが、サブビット線ＢＬＳ００，…，ＢＬＳＸＮと
ソース線ＳＬ０，…，ＳＬＸとの間で並列に接続されて
いる。
うに、複数のメモリブロックＭＢ０，…，ＭＢＸで構成
されたメモリセル領域Ｍを備えている。このメモリセル
領域Ｍは、図示しないが、横方向に複数配列されてい
て、ワード線ＷＬ００，…，ＷＬＸｎが共通になってい
る。そして、上記各メモリブロックＭＢ０，…，ＭＢＸ
には、複数の不揮発性メモリセルＭＣ００，…，ＭＣ
Ｎｎをマトリクス状に配置している。この不揮発性メモ
リセルＭＣ００，…，ＭＣＮｎは、図示しないが、ソー
ス領域と、ドレイン領域と、チャネル領域と、このチャ
ネル領域上に絶縁膜を介して設けられたフローティング
ゲート電極（浮遊ゲート電極）と、このフローティング
ゲート電極上に絶縁膜を介して設けられたコントロール
ゲート電極（制御ゲート電極）とからなる二層電極構造
のフローティングゲート型電界効果トランジスタであ
る。そして、上記各メモリブロックＭＢ０，…，ＭＢＸ
は、同一行の不揮発性メモリセルＭＣ００，…，ＭＣ
Ｎｎのゲート領域を共通に接続するワード線ＷＬ００，
…，ＷＬＸｎと、不揮発性メモリセルＭＣ００，…，Ｍ
ＣＮ ｎのソース領域を共通に接続するソース線ＳＬ０，
…，ＳＬＸと、同一列の不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域を共通に接続するサブビッ
ト線ＢＬＳ００，…，ＢＬＳＸＮとを備えている。ま
た、上記各メモリブロックＭＢ０，…，ＭＢＸでは、各
サブビット線ＢＬＳ００，…，ＢＬＳＸＮを選択する選
択用の第１スイッチング素子としての第１のＭＯＳ電界
効果トランジスタＱ１Ｓ００，…，Ｑ１ＳＸＮを設けて
いる。また、上記不揮発性メモリセルＭＣ ００，…，Ｍ
ＣＮｎが、サブビット線ＢＬＳ００，…，ＢＬＳＸＮと
ソース線ＳＬ０，…，ＳＬＸとの間で並列に接続されて
いる。
【００３６】また、上記半導体集積回路装置は、同一列
の複数のメモリブロックＭＢ０，…，ＭＢＸに共通に接
続するメインビット線ＢＬＭ０，…，ＢＬＭＮを有して
いる。
の複数のメモリブロックＭＢ０，…，ＭＢＸに共通に接
続するメインビット線ＢＬＭ０，…，ＢＬＭＮを有して
いる。
【００３７】上記メインビット線ＢＬＭ０，…，ＢＬＭ
Ｎには、各メモリブロックＭＢ０，…，ＭＢＸのサブビ
ット線ＢＬＳ００，…，ＢＬＳＸＮが各第１のＭＯＳ電
界効果トランジスタＱ１Ｓ００，…，Ｑ１ＳＸＮを介し
て電気的に電気的に接続されている。そして、上記各メ
インビット線ＢＬＭ０，…，ＢＬＭＮ毎に第２スイッチ
ング素子としての第２のＭＯＳ電界効果トランジスタＱ
２Ｓ０，…，Ｑ２ＳＮを設けて、メインビット線ＢＬＭ
０，…，ＢＬＭＮの一端を第２のＭＯＳ電界効果トラン
ジスタＱ２Ｓ０，…，Ｑ２ＳＮを介して接地電位ＶＳＳ
と電気的に接続している。一方、上記メインビット線Ｂ
ＬＭ０，…，ＢＬＭＮの他端は、第３のＭＯＳ電界効果
トランジスタＱＳＥ０，…，ＱＳＥＮを介してセンスア
ンプＳＡ ０，…，ＳＡＮと電気的に接続されている。上
記第２のＭＯＳ電界効果トランジスタＱ２Ｓ０，…，Ｑ
２ＳＮは、放電選択用ゲート線ＤＤＣ０，…，ＤＤＣＮ
からの信号を受け、また、第３のＭＯＳ電界効果トラン
ジスタＱＳＥ０，…，ＱＳ ＥＮは、メインビット線選択
用ゲート線ＴＲ０，…，ＴＲＮからの信号を受ける。な
お、図１中のＳＲＥＦは、メモリブロックＭＢ０，…，
ＭＢＸ内の不揮発性メモリセルＭＣ００，…，ＭＣＮｎ
を読み出す際、比較の対象となる基準電圧レベルを伝達
する信号線である。この信号線ＳＲＥＦは、各センスア
ンプＳＡ０，ＳＡ１，…，ＳＡＮに接続されている。ま
た、上記第１のＭＯＳ電界効果トランジスタ
Ｑ１Ｓ００，…，Ｑ１ＳＸＮは、メモリブロック選択用
ゲート線ＢＳ０，…，ＢＳＸで駆動するようになってい
る。上記メモリブロック選択用ゲート線ＢＳ０，…，Ｂ
ＳＸが、各メモリブロックＭＢ０，…，ＭＢＸ内におい
て第１のＭＯＳ電界効果トランジスタＱ１Ｓ００，…，
Ｑ１ＳＸＮを共通に接続してる。
Ｎには、各メモリブロックＭＢ０，…，ＭＢＸのサブビ
ット線ＢＬＳ００，…，ＢＬＳＸＮが各第１のＭＯＳ電
界効果トランジスタＱ１Ｓ００，…，Ｑ１ＳＸＮを介し
て電気的に電気的に接続されている。そして、上記各メ
インビット線ＢＬＭ０，…，ＢＬＭＮ毎に第２スイッチ
ング素子としての第２のＭＯＳ電界効果トランジスタＱ
２Ｓ０，…，Ｑ２ＳＮを設けて、メインビット線ＢＬＭ
０，…，ＢＬＭＮの一端を第２のＭＯＳ電界効果トラン
ジスタＱ２Ｓ０，…，Ｑ２ＳＮを介して接地電位ＶＳＳ
と電気的に接続している。一方、上記メインビット線Ｂ
ＬＭ０，…，ＢＬＭＮの他端は、第３のＭＯＳ電界効果
トランジスタＱＳＥ０，…，ＱＳＥＮを介してセンスア
ンプＳＡ ０，…，ＳＡＮと電気的に接続されている。上
記第２のＭＯＳ電界効果トランジスタＱ２Ｓ０，…，Ｑ
２ＳＮは、放電選択用ゲート線ＤＤＣ０，…，ＤＤＣＮ
からの信号を受け、また、第３のＭＯＳ電界効果トラン
ジスタＱＳＥ０，…，ＱＳ ＥＮは、メインビット線選択
用ゲート線ＴＲ０，…，ＴＲＮからの信号を受ける。な
お、図１中のＳＲＥＦは、メモリブロックＭＢ０，…，
ＭＢＸ内の不揮発性メモリセルＭＣ００，…，ＭＣＮｎ
を読み出す際、比較の対象となる基準電圧レベルを伝達
する信号線である。この信号線ＳＲＥＦは、各センスア
ンプＳＡ０，ＳＡ１，…，ＳＡＮに接続されている。ま
た、上記第１のＭＯＳ電界効果トランジスタ
Ｑ１Ｓ００，…，Ｑ１ＳＸＮは、メモリブロック選択用
ゲート線ＢＳ０，…，ＢＳＸで駆動するようになってい
る。上記メモリブロック選択用ゲート線ＢＳ０，…，Ｂ
ＳＸが、各メモリブロックＭＢ０，…，ＭＢＸ内におい
て第１のＭＯＳ電界効果トランジスタＱ１Ｓ００，…，
Ｑ１ＳＸＮを共通に接続してる。
【００３８】図１では、Ｘはブロック番号に対応してい
る。つまり、上記メモリブロックＭＢ０，…，ＭＢＸは
（Ｘ＋１）個ある。また、上記ワード線Ｌ００，…，Ｗ
ＬＸ ｎのｎ、および、メインビット線ＢＬＭ０，…，Ｂ
ＬＭＮのＮはそれぞれの本数に対応している。すなわ
ち、上記ワード線Ｌ００，…，ＷＬＸｎは、各メモリブ
ロックＭＢ０，…，ＭＢＸに（ｎ＋１）本存在し、回路
全体で（Ｘ＋１）・（ｎ＋１）本ある一方、メインビッ
ト線ＢＬＭ０，…，ＢＬＭＮは回路全体で（Ｎ＋１）本
ある。また、上記不揮発性メモリセルＭＣ００，…，Ｍ
ＣＮｎの個数は、ワード線Ｌ００，…，ＷＬＸｎおよび
メインビット線ＢＬＭ０，…，ＢＬＭＮの本数に対応し
ている。これにより、上記不揮発性メモリセルＭ
Ｃ００，…，ＭＣ Ｎｎは、各メモリブロックＭＢ０，
…，ＭＢＸ毎に（Ｎ＋１）・（ｎ＋１）個存在し、回路
全体で（Ｘ＋１）・（Ｎ＋１）・（ｎ＋１）個あること
になる。なお、Ｘ、Ｎおよびｎは自然数である。さら
に、上記第１のＭＯＳ電界効果トランジスタ
Ｑ１Ｓ００，…，Ｑ１ＳＸＮは、１本のメインビット線
ＢＬＭ０，…，ＢＬＭＮに対して（Ｘ＋１）個接続され
ている。
る。つまり、上記メモリブロックＭＢ０，…，ＭＢＸは
（Ｘ＋１）個ある。また、上記ワード線Ｌ００，…，Ｗ
ＬＸ ｎのｎ、および、メインビット線ＢＬＭ０，…，Ｂ
ＬＭＮのＮはそれぞれの本数に対応している。すなわ
ち、上記ワード線Ｌ００，…，ＷＬＸｎは、各メモリブ
ロックＭＢ０，…，ＭＢＸに（ｎ＋１）本存在し、回路
全体で（Ｘ＋１）・（ｎ＋１）本ある一方、メインビッ
ト線ＢＬＭ０，…，ＢＬＭＮは回路全体で（Ｎ＋１）本
ある。また、上記不揮発性メモリセルＭＣ００，…，Ｍ
ＣＮｎの個数は、ワード線Ｌ００，…，ＷＬＸｎおよび
メインビット線ＢＬＭ０，…，ＢＬＭＮの本数に対応し
ている。これにより、上記不揮発性メモリセルＭ
Ｃ００，…，ＭＣ Ｎｎは、各メモリブロックＭＢ０，
…，ＭＢＸ毎に（Ｎ＋１）・（ｎ＋１）個存在し、回路
全体で（Ｘ＋１）・（Ｎ＋１）・（ｎ＋１）個あること
になる。なお、Ｘ、Ｎおよびｎは自然数である。さら
に、上記第１のＭＯＳ電界効果トランジスタ
Ｑ１Ｓ００，…，Ｑ１ＳＸＮは、１本のメインビット線
ＢＬＭ０，…，ＢＬＭＮに対して（Ｘ＋１）個接続され
ている。
【００３９】上記構成の半導体集積回路装置によれば、
上記第１のＭＯＳ電界効果トランジスタＱ１Ｓ００，
…，Ｑ１ＳＸＮをオンすると共に、第２のＭＯＳ電界効
果トランジスタＱ２Ｓ０，…，Ｑ２ＳＮをオンすると、
不揮発性メモリセルＭＣ００，…，ＭＣＮｎと第１のＭ
ＯＳ電界効果トランジスタＱ１Ｓ００，…，Ｑ１ＳＸＮ
との間の領域、すなわち不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域に蓄積された電荷が、第１
のＭＯＳ電界効果トランジスタＱ１Ｓ００，…，Ｑ
１ＳＸＮおよびメインビット線ＢＬＭ０，…，ＢＬＭＮ
を介して引き抜かれる。このように、上記不揮発性メモ
リセルＭＣ００，…，ＭＣＮｎのドレイン領域の電荷を
第１のＭＯＳ電界効果トランジスタＱ１Ｓ００，…，Ｑ
１ＳＸＮ，メインビット線ＢＬＭ０，…，ＢＬＭＮを介
して引き抜けるから、不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域の電荷を引き抜くためのス
イッチング素子をサブビット線ＢＬＳ００，…，ＢＬＳ
ＸＮに設けていない。すなわち、上記電荷を引き抜くた
めのスイッチング素子を、各メモリブロックＭＢ０，
…，ＭＢＸ毎に設けていない。その結果、上記電荷を引
き抜くためのスイッチング素子を制御する回路も各メモ
リブロックＭＢ０，…，ＭＢＸ毎に設けておらず、回路
占有面積が従来に比べて小さくなっている。
上記第１のＭＯＳ電界効果トランジスタＱ１Ｓ００，
…，Ｑ１ＳＸＮをオンすると共に、第２のＭＯＳ電界効
果トランジスタＱ２Ｓ０，…，Ｑ２ＳＮをオンすると、
不揮発性メモリセルＭＣ００，…，ＭＣＮｎと第１のＭ
ＯＳ電界効果トランジスタＱ１Ｓ００，…，Ｑ１ＳＸＮ
との間の領域、すなわち不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域に蓄積された電荷が、第１
のＭＯＳ電界効果トランジスタＱ１Ｓ００，…，Ｑ
１ＳＸＮおよびメインビット線ＢＬＭ０，…，ＢＬＭＮ
を介して引き抜かれる。このように、上記不揮発性メモ
リセルＭＣ００，…，ＭＣＮｎのドレイン領域の電荷を
第１のＭＯＳ電界効果トランジスタＱ１Ｓ００，…，Ｑ
１ＳＸＮ，メインビット線ＢＬＭ０，…，ＢＬＭＮを介
して引き抜けるから、不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域の電荷を引き抜くためのス
イッチング素子をサブビット線ＢＬＳ００，…，ＢＬＳ
ＸＮに設けていない。すなわち、上記電荷を引き抜くた
めのスイッチング素子を、各メモリブロックＭＢ０，
…，ＭＢＸ毎に設けていない。その結果、上記電荷を引
き抜くためのスイッチング素子を制御する回路も各メモ
リブロックＭＢ０，…，ＭＢＸ毎に設けておらず、回路
占有面積が従来に比べて小さくなっている。
【００４０】また、上記各メインビット線ＢＬＭ０，
…，ＢＬＭＮが複数のメモリブロックＭＢ０，…，ＭＢ
Ｘに共通であるから、電荷を引き抜くための制御を各メ
モリブロックＭＢ０，…，ＭＢＸ毎に行わなくてもよ
い。したがって、上記不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域の電荷を引き抜くための制
御が簡単になる。
…，ＢＬＭＮが複数のメモリブロックＭＢ０，…，ＭＢ
Ｘに共通であるから、電荷を引き抜くための制御を各メ
モリブロックＭＢ０，…，ＭＢＸ毎に行わなくてもよ
い。したがって、上記不揮発性メモリセルＭＣ００，
…，ＭＣＮｎのドレイン領域の電荷を引き抜くための制
御が簡単になる。
【００４１】また、上記第２のＭＯＳ電界効果トランジ
スタＱ２Ｓ０，…，Ｑ２ＳＮは各メインビット線ＢＬＭ
０，…，ＢＬＭＮ毎に設けていることにより、第２のＭ
ＯＳ電界効果トランジスタＱ２Ｓ０，…，Ｑ２ＳＮを制
御して、各メインビット線ＢＬＭ０，…，ＢＬＭＮ毎に
電荷を引き抜くことができる。
スタＱ２Ｓ０，…，Ｑ２ＳＮは各メインビット線ＢＬＭ
０，…，ＢＬＭＮ毎に設けていることにより、第２のＭ
ＯＳ電界効果トランジスタＱ２Ｓ０，…，Ｑ２ＳＮを制
御して、各メインビット線ＢＬＭ０，…，ＢＬＭＮ毎に
電荷を引き抜くことができる。
【００４２】また、上記メインビット線ＢＬＭ０，…，
ＢＬＭＮが第２のＭＯＳ電界効果トランジスタ
Ｑ２Ｓ０，…，Ｑ２ＳＮを介して接地されているから、
不揮発性メモリセルＭＣ００，…，ＭＣＮｎのドレイン
領域に蓄積された電荷をグランドに逃がすことができ
る。
ＢＬＭＮが第２のＭＯＳ電界効果トランジスタ
Ｑ２Ｓ０，…，Ｑ２ＳＮを介して接地されているから、
不揮発性メモリセルＭＣ００，…，ＭＣＮｎのドレイン
領域に蓄積された電荷をグランドに逃がすことができ
る。
【００４３】以下、上記半導体集積回路装置における読
み出し動作および書き込み動作を図２，図３および図４
を用いて説明する。なお、図２，図３および図４では、
上記メインビット線ＢＬＭ０，…，ＢＬＭＮのうちの１
本を用いて説明する。したがって、図２，図３および図
４の参照番号では、Ｎの添え字、および、Ｎに対応する
数字は省略する。
み出し動作および書き込み動作を図２，図３および図４
を用いて説明する。なお、図２，図３および図４では、
上記メインビット線ＢＬＭ０，…，ＢＬＭＮのうちの１
本を用いて説明する。したがって、図２，図３および図
４の参照番号では、Ｎの添え字、および、Ｎに対応する
数字は省略する。
【００４４】まず、上記半導体集積回路装置の読み出し
動作について説明する。
動作について説明する。
【００４５】読み出し動作が開始される前には、図２に
示すように、メモリブロック選択用ゲート線ＢＳ０，
…，ＢＳＸに電圧Ｖｃｃを印加して、第１のＭＯＳ電界
効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸを全てオンす
る。そして、上記放電選択用ゲート線ＤＤＣに電圧Ｖｃ
ｃを印加することにより、第２のＭＯＳ電界効果トラン
ジスタＱ２Ｓをオンにする。上記各メインビット線ＢＬ
Ｍ、および、各メモリブロックＭＢ０，…，ＭＢＸのサ
ブビット線ＢＬＳ０，…，ＢＬＳＸに寄生した容量
Ｃ０，…，ＣＸに蓄積された電荷を接地電位ＶＳＳに放
電する。
示すように、メモリブロック選択用ゲート線ＢＳ０，
…，ＢＳＸに電圧Ｖｃｃを印加して、第１のＭＯＳ電界
効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸを全てオンす
る。そして、上記放電選択用ゲート線ＤＤＣに電圧Ｖｃ
ｃを印加することにより、第２のＭＯＳ電界効果トラン
ジスタＱ２Ｓをオンにする。上記各メインビット線ＢＬ
Ｍ、および、各メモリブロックＭＢ０，…，ＭＢＸのサ
ブビット線ＢＬＳ０，…，ＢＬＳＸに寄生した容量
Ｃ０，…，ＣＸに蓄積された電荷を接地電位ＶＳＳに放
電する。
【００４６】続いて、読み出し動作を行う際には、図３
に示すように、非選択のメモリブロックＭＢ１，…，Ｍ
ＢＸにおいて、サブビット線選択信号ＢＳ１，…，ＢＳ
Ｘを０Ｖにして、第１のＭＯＳ電界効果トランジスタＱ
１Ｓ１，…，Ｑ１ＳＸをオフにする。そして、上記放電
選択用ゲート線ＤＣＣを０Ｖにして、ＭＯＳ電界効果ト
ランジスタＱ２Ｓをオフにする。一方、選択されたメモ
リブロックＭＢ０において、選択するワード線ＷＬ０，
…，ＷＬｎには例えば５Ｖ程度の電圧を印加し、それ以
外の非選択のワード線ＷＬ１，…，ＷＬｎは０Ｖにして
おく。このとき、上記メインビット線ＢＬＭには例えば
１Ｖ程度の電圧を印加し、ソース線ＳＬの電圧は０Ｖに
しておく。
に示すように、非選択のメモリブロックＭＢ１，…，Ｍ
ＢＸにおいて、サブビット線選択信号ＢＳ１，…，ＢＳ
Ｘを０Ｖにして、第１のＭＯＳ電界効果トランジスタＱ
１Ｓ１，…，Ｑ１ＳＸをオフにする。そして、上記放電
選択用ゲート線ＤＣＣを０Ｖにして、ＭＯＳ電界効果ト
ランジスタＱ２Ｓをオフにする。一方、選択されたメモ
リブロックＭＢ０において、選択するワード線ＷＬ０，
…，ＷＬｎには例えば５Ｖ程度の電圧を印加し、それ以
外の非選択のワード線ＷＬ１，…，ＷＬｎは０Ｖにして
おく。このとき、上記メインビット線ＢＬＭには例えば
１Ｖ程度の電圧を印加し、ソース線ＳＬの電圧は０Ｖに
しておく。
【００４７】そして、読み出し動作終了後、図２に示す
ように、再び、メモリブロック選択用ゲート線ＢＳ０，
…，ＢＳＸをＶｃｃにして、各メモリブロックＭＢ０，
…，ＭＢＸの第１のＭＯＳ電界効果トランジスタＱ
１Ｓ０，…，Ｑ１ＳＸをオンにする。そして、上記放電
選択用ゲート線ＤＤＣをＶｃｃにして、第２のＭＯＳ電
界効果トランジスタＱ２Ｓをオンにする。これにより、
上記メインビット線ＢＬＭおよびサブビット線ＢＬ
Ｓ０，…，ＢＬＳＸに蓄積された電荷が、第１のＭＯＳ
電界効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸ、メイン
ビット線ＢＬＭおよび第２のＭＯＳ電界効果トランジス
タＱ２Ｓを介して接地電位ＶＳＳに放電される。
ように、再び、メモリブロック選択用ゲート線ＢＳ０，
…，ＢＳＸをＶｃｃにして、各メモリブロックＭＢ０，
…，ＭＢＸの第１のＭＯＳ電界効果トランジスタＱ
１Ｓ０，…，Ｑ１ＳＸをオンにする。そして、上記放電
選択用ゲート線ＤＤＣをＶｃｃにして、第２のＭＯＳ電
界効果トランジスタＱ２Ｓをオンにする。これにより、
上記メインビット線ＢＬＭおよびサブビット線ＢＬ
Ｓ０，…，ＢＬＳＸに蓄積された電荷が、第１のＭＯＳ
電界効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸ、メイン
ビット線ＢＬＭおよび第２のＭＯＳ電界効果トランジス
タＱ２Ｓを介して接地電位ＶＳＳに放電される。
【００４８】以下、上記半導体集積回路装置の書き込み
動作について説明する。
動作について説明する。
【００４９】書き込み動作が開始される前には、図２に
示すように、メモリブロック選択用ゲート線ＢＳ０，
…，ＢＳＸを高電圧つまりＶｃｃにして、第１のＭＯＳ
電界効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸを全てオ
ンにしておくと共に、放電選択用ゲート線ＤＤＣをＶｃ
ｃにして、第２のＭＯＳ電界効果トランジスタＱ２Ｓを
オンにする。これにより、上記メインビット線ＢＬＭお
よびサブビット線ＢＬＳ ０，…，ＢＬＳＸに寄生した容
量Ｃ０，…，ＣＸに蓄積された電荷を接地電位ＶＳＳに
放電する。
示すように、メモリブロック選択用ゲート線ＢＳ０，
…，ＢＳＸを高電圧つまりＶｃｃにして、第１のＭＯＳ
電界効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸを全てオ
ンにしておくと共に、放電選択用ゲート線ＤＤＣをＶｃ
ｃにして、第２のＭＯＳ電界効果トランジスタＱ２Ｓを
オンにする。これにより、上記メインビット線ＢＬＭお
よびサブビット線ＢＬＳ ０，…，ＢＬＳＸに寄生した容
量Ｃ０，…，ＣＸに蓄積された電荷を接地電位ＶＳＳに
放電する。
【００５０】続いて、書き込み動作を行う際、図４に示
すように、非選択のメモリブロックＭＢ１，…，ＭＢＸ
のメモリブロック選択用ゲート線ＢＳ１，…，ＢＳＸを
０Ｖにして、第１のＭＯＳ電界効果トランジスタＱ
１Ｓ１，…，Ｑ１ＳＸをオフにする。また、上記放電選
択用ゲート線ＤＤＣを０Ｖにして、第２のＭＯＳ電界効
果トランジスタＱ２Ｓをオフにする。そして、選択する
メモリブロックＭＢ０の第１のＭＯＳ電解効果トランジ
スタＱ１Ｓ０に１２Ｖ程度の高電圧を印加する。これに
より、選択されたメインビット線ＢＬＭから、メモリブ
ロックＭＢ０のメモリセルＭＣ０，…，ＭＣｎのドレイ
ン領域に４Ｖ〜５Ｖ程度の電圧が伝達される。このと
き、選択するワード線ＷＬ０には例えば１０Ｖ程度の電
圧を印加し、それ以外の非選択のワード線ＷＬ１，…，
ＷＬＸは０Ｖにしておく。また、上記メモリブロックＭ
Ｂ０のソース線ＳＬ０は０Ｖにしておく。
すように、非選択のメモリブロックＭＢ１，…，ＭＢＸ
のメモリブロック選択用ゲート線ＢＳ１，…，ＢＳＸを
０Ｖにして、第１のＭＯＳ電界効果トランジスタＱ
１Ｓ１，…，Ｑ１ＳＸをオフにする。また、上記放電選
択用ゲート線ＤＤＣを０Ｖにして、第２のＭＯＳ電界効
果トランジスタＱ２Ｓをオフにする。そして、選択する
メモリブロックＭＢ０の第１のＭＯＳ電解効果トランジ
スタＱ１Ｓ０に１２Ｖ程度の高電圧を印加する。これに
より、選択されたメインビット線ＢＬＭから、メモリブ
ロックＭＢ０のメモリセルＭＣ０，…，ＭＣｎのドレイ
ン領域に４Ｖ〜５Ｖ程度の電圧が伝達される。このと
き、選択するワード線ＷＬ０には例えば１０Ｖ程度の電
圧を印加し、それ以外の非選択のワード線ＷＬ１，…，
ＷＬＸは０Ｖにしておく。また、上記メモリブロックＭ
Ｂ０のソース線ＳＬ０は０Ｖにしておく。
【００５１】書き込み動作終了後は、図２に示すよう
に、再び、メモリブロック選択用ゲート線ＢＳ０，…，
ＢＳＸを高電圧つまりＶｃｃにして、各メモリブロック
ＭＢ０，…，ＭＢＸの第１のＭＯＳ電界効果トランジス
タＱ１Ｓ０，…，Ｑ１ＳＸをオンにする。このとき、上
記放電選択用ゲート線ＤＤＣをＶｃｃにして、第２のＭ
ＯＳ電界効果トランジスタＱ２Ｓをオンにする。これに
より、上記メインビット線ＢＬＭおよびサブビット線Ｂ
ＬＳ０，…，ＢＬＳＸに蓄積された電荷が、第１のＭＯ
Ｓ電界効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸ、メイ
ンビット線ＢＬＭおよび第２のＭＯＳ電界効果トランジ
スタＱ２Ｓを介して接地電位ＶＳＳに放電される。
に、再び、メモリブロック選択用ゲート線ＢＳ０，…，
ＢＳＸを高電圧つまりＶｃｃにして、各メモリブロック
ＭＢ０，…，ＭＢＸの第１のＭＯＳ電界効果トランジス
タＱ１Ｓ０，…，Ｑ１ＳＸをオンにする。このとき、上
記放電選択用ゲート線ＤＤＣをＶｃｃにして、第２のＭ
ＯＳ電界効果トランジスタＱ２Ｓをオンにする。これに
より、上記メインビット線ＢＬＭおよびサブビット線Ｂ
ＬＳ０，…，ＢＬＳＸに蓄積された電荷が、第１のＭＯ
Ｓ電界効果トランジスタＱ１Ｓ０，…，Ｑ１ＳＸ、メイ
ンビット線ＢＬＭおよび第２のＭＯＳ電界効果トランジ
スタＱ２Ｓを介して接地電位ＶＳＳに放電される。
【００５２】このように、上記メモリブロックＭＢ０内
において選択された不揮発性メモリセルＭＣ０の読み出
し動作の前後および書き込み動作の前後において、不揮
発性メモリセルＭＣ０，…ＭＣｎのドレイン領域の電荷
を引き抜いているので、ホットエレクトロン現象の発生
を防止できる。
において選択された不揮発性メモリセルＭＣ０の読み出
し動作の前後および書き込み動作の前後において、不揮
発性メモリセルＭＣ０，…ＭＣｎのドレイン領域の電荷
を引き抜いているので、ホットエレクトロン現象の発生
を防止できる。
【００５３】上記実施の形態では、上記各メインビット
線ＢＬＭ０，…，ＢＬＭＮ毎に第２スイッチング素子と
しての第２のＭＯＳ電界効果トランジスタＱ２Ｓ０，
…，Ｑ ２ＳＮを設けていたが、複数のメインビット線Ｂ
ＬＭ０，…，ＢＬＭＮを１本の共通線に接続し、その共
通線に第２のＭＯＳ電界効果トランジスタＱ２Ｓを設け
てもよい。この場合、１つの第２のＭＯＳ電界効果トラ
ンジスタＱ２Ｓで複数のメインビット線ＢＬＭ０，…，
ＢＬＭＮを制御することができる。
線ＢＬＭ０，…，ＢＬＭＮ毎に第２スイッチング素子と
しての第２のＭＯＳ電界効果トランジスタＱ２Ｓ０，
…，Ｑ ２ＳＮを設けていたが、複数のメインビット線Ｂ
ＬＭ０，…，ＢＬＭＮを１本の共通線に接続し、その共
通線に第２のＭＯＳ電界効果トランジスタＱ２Ｓを設け
てもよい。この場合、１つの第２のＭＯＳ電界効果トラ
ンジスタＱ２Ｓで複数のメインビット線ＢＬＭ０，…，
ＢＬＭＮを制御することができる。
【００５４】また、上記サブビット線ＢＬＳ００，…，
ＢＬＳＸＮは接地していなかったが、スイッチング素子
を介して接地してもよい。すなわち、上記不揮発性メモ
リセルＭＣ００，…，ＭＣＮｎのドレイン領域の電荷を
引き抜くためのスイッチング素子を、メインビット線Ｂ
ＬＭ０，…，ＢＬＭＮおよびサブビット線ＢＬＳ００，
…，ＢＬＳＸＮに設けてもよい。
ＢＬＳＸＮは接地していなかったが、スイッチング素子
を介して接地してもよい。すなわち、上記不揮発性メモ
リセルＭＣ００，…，ＭＣＮｎのドレイン領域の電荷を
引き抜くためのスイッチング素子を、メインビット線Ｂ
ＬＭ０，…，ＢＬＭＮおよびサブビット線ＢＬＳ００，
…，ＢＬＳＸＮに設けてもよい。
【００５５】また、上記メモリブロックＭＢ０内の選択
された不揮発性メモリセルＭＣ０の読み出し動作および
書き込み動作の前後では、第１のＭＯＳ電界効果トラン
ジスタＱ１Ｓ０，…，Ｑ１ＳＸがオンされるようにして
おいてもよい。この場合は、上記不揮発性メモリセルＭ
Ｃ０の読み出し動作および書き込み動作の前後におい
て、第２のＭＯＳ電界効果トランジスタＱ２Ｓをオンす
るだけで、不揮発性メモリセルＭＣ０，…ＭＣｎのドレ
イン領域の電荷を引き抜けるから、電荷を引き抜くため
の制御がより簡単になる。
された不揮発性メモリセルＭＣ０の読み出し動作および
書き込み動作の前後では、第１のＭＯＳ電界効果トラン
ジスタＱ１Ｓ０，…，Ｑ１ＳＸがオンされるようにして
おいてもよい。この場合は、上記不揮発性メモリセルＭ
Ｃ０の読み出し動作および書き込み動作の前後におい
て、第２のＭＯＳ電界効果トランジスタＱ２Ｓをオンす
るだけで、不揮発性メモリセルＭＣ０，…ＭＣｎのドレ
イン領域の電荷を引き抜けるから、電荷を引き抜くため
の制御がより簡単になる。
【００５６】また、上記実施の形態では、上記メモリブ
ロックＭＢ０内において選択された不揮発性メモリセル
ＭＣ０の読み出し動作の前後および書き込み動作の前後
において、不揮発性メモリセルＭＣ０，…ＭＣｎのドレ
イン領域の電荷を引き抜いていたが、消去動作の前後に
おいて不揮発性メモリセルＭＣ０，…ＭＣｎのドレイン
領域の電荷を引き抜いてもよい。
ロックＭＢ０内において選択された不揮発性メモリセル
ＭＣ０の読み出し動作の前後および書き込み動作の前後
において、不揮発性メモリセルＭＣ０，…ＭＣｎのドレ
イン領域の電荷を引き抜いていたが、消去動作の前後に
おいて不揮発性メモリセルＭＣ０，…ＭＣｎのドレイン
領域の電荷を引き抜いてもよい。
【００５７】また、上記実施の形態では、上記メモリブ
ロックＭＢ０内において選択された不揮発性メモリセル
ＭＣ０の読み出し動作および書き込み動作の前後におい
て、第１のＭＯＳ電界効果トランジスタＱ１Ｓ０，…，
Ｑ１ＳＸおよび第２のＭＯＳ電界効果トランジスタＱ
２Ｓをオンしたが、メモリブロックＭＢ０，…，ＭＢＸ
内において選択された不揮発性メモリセルＭＣ０の読み
出し動作、書き込み動作および消去動作のうちの少なく
とも１つの動作の終了後に、第１のＭＯＳ電界効果トラ
ンジスタＱ１Ｓ０，…，Ｑ１ＳＸおよび第２のＭＯＳ電
界効果トランジスタＱ２Ｓをオンにするようにしてもよ
い。
ロックＭＢ０内において選択された不揮発性メモリセル
ＭＣ０の読み出し動作および書き込み動作の前後におい
て、第１のＭＯＳ電界効果トランジスタＱ１Ｓ０，…，
Ｑ１ＳＸおよび第２のＭＯＳ電界効果トランジスタＱ
２Ｓをオンしたが、メモリブロックＭＢ０，…，ＭＢＸ
内において選択された不揮発性メモリセルＭＣ０の読み
出し動作、書き込み動作および消去動作のうちの少なく
とも１つの動作の終了後に、第１のＭＯＳ電界効果トラ
ンジスタＱ１Ｓ０，…，Ｑ１ＳＸおよび第２のＭＯＳ電
界効果トランジスタＱ２Ｓをオンにするようにしてもよ
い。
【００５８】また、非アクセス状態の時に、上記第１の
ＭＯＳ電界効果トランジスタＱ１Ｓ ０，…，Ｑ１ＳＸお
よび第２のＭＯＳ電界効果トランジスタＱ２Ｓをオンし
て、不揮発性メモリセルＭＣ０，…ＭＣｎのドレイン領
域に蓄積された電荷を引き抜いてもよい。
ＭＯＳ電界効果トランジスタＱ１Ｓ ０，…，Ｑ１ＳＸお
よび第２のＭＯＳ電界効果トランジスタＱ２Ｓをオンし
て、不揮発性メモリセルＭＣ０，…ＭＣｎのドレイン領
域に蓄積された電荷を引き抜いてもよい。
【００５９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は上記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能である。
施の形態に基づき具体的に説明したが、本発明は上記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能である。
【００６０】また、以上の説明では、主として本発明の
背景となった利用分野であるフラッシュメモリ技術に適
用した場合について説明したが、それに限定されるもの
ではなく、例えばＥＥＰＲＯＭおよび論理回路を同一半
導体基板上に有する他の半導体集積回路装置技術等に適
用できる。本発明は、少なくとも上記構成のメモリセル
領域Ｍを有する半導体集積回路装置に適用できる。
背景となった利用分野であるフラッシュメモリ技術に適
用した場合について説明したが、それに限定されるもの
ではなく、例えばＥＥＰＲＯＭおよび論理回路を同一半
導体基板上に有する他の半導体集積回路装置技術等に適
用できる。本発明は、少なくとも上記構成のメモリセル
領域Ｍを有する半導体集積回路装置に適用できる。
【００６１】
【発明の効果】以上より明らかなように、本発明の半導
体集積回路装置は、不揮発性メモリセルのドレイン領域
の電荷を第１スイッチング素子，メインビット線を介し
て第２スイッチング素子で引き抜けるから、不揮発性メ
モリセルのドレイン領域の電荷を引き抜くためのスイッ
チング素子をサブビット線に設けなくてもよく、しか
も、そのスイッチング素子を制御する回路も各メモリブ
ロック毎に設けなくてもよくなり、回路占有面積を低減
することができる。
体集積回路装置は、不揮発性メモリセルのドレイン領域
の電荷を第１スイッチング素子，メインビット線を介し
て第２スイッチング素子で引き抜けるから、不揮発性メ
モリセルのドレイン領域の電荷を引き抜くためのスイッ
チング素子をサブビット線に設けなくてもよく、しか
も、そのスイッチング素子を制御する回路も各メモリブ
ロック毎に設けなくてもよくなり、回路占有面積を低減
することができる。
【００６２】また、上記各メインビット線が複数のメモ
リブロックに共通であるから、電荷を引き抜くための制
御を各メモリブロック毎に行わなくてもよく、不揮発性
メモリセルのドレイン領域の電荷を引き抜くための制御
が簡単になる。
リブロックに共通であるから、電荷を引き抜くための制
御を各メモリブロック毎に行わなくてもよく、不揮発性
メモリセルのドレイン領域の電荷を引き抜くための制御
が簡単になる。
【００６３】一実施形態の半導体集積回路装置は、上記
第２スイッチング素子は各メインビット線毎に設けてい
るから、第２スイッチング素子を制御して、各メインビ
ット線毎に電荷を引き抜くことができる。
第２スイッチング素子は各メインビット線毎に設けてい
るから、第２スイッチング素子を制御して、各メインビ
ット線毎に電荷を引き抜くことができる。
【００６４】一実施形態の半導体集積回路装置は、上記
メインビット線が第２スイッチング素子を介して接地さ
れているから、不揮発性メモリセルのドレイン領域に蓄
積された電荷をグランドに逃がすことができる。
メインビット線が第２スイッチング素子を介して接地さ
れているから、不揮発性メモリセルのドレイン領域に蓄
積された電荷をグランドに逃がすことができる。
【００６５】本発明の半導体集積回路装置の制御方法
は、上記メモリブロック内において選択された不揮発性
メモリセルの読み出し動作、書き込み動作および消去動
作のうちの少なくとも１つの動作の終了後に、第１，第
２スイッチング素子をオンするから、不揮発性メモリセ
ルのドレイン領域の電荷が第１スイッチング素子、メイ
ンビット線および第２スイッチング素子を介して引き抜
かれて、ホットエレクトロン現象の発生を防止できる。
は、上記メモリブロック内において選択された不揮発性
メモリセルの読み出し動作、書き込み動作および消去動
作のうちの少なくとも１つの動作の終了後に、第１，第
２スイッチング素子をオンするから、不揮発性メモリセ
ルのドレイン領域の電荷が第１スイッチング素子、メイ
ンビット線および第２スイッチング素子を介して引き抜
かれて、ホットエレクトロン現象の発生を防止できる。
【００６６】本発明の半導体集積回路装置の制御方法
は、上記メモリブロック内の選択された不揮発性メモリ
セルの読み出し動作、書き込み動作および消去動作の前
後では、第１スイッチング素子がオンの状態であるか
ら、不揮発性メモリセルの読み出し動作、書き込み動作
および消去動作の前後において、電荷を引き抜くための
制御をより簡単にすることができる。
は、上記メモリブロック内の選択された不揮発性メモリ
セルの読み出し動作、書き込み動作および消去動作の前
後では、第１スイッチング素子がオンの状態であるか
ら、不揮発性メモリセルの読み出し動作、書き込み動作
および消去動作の前後において、電荷を引き抜くための
制御をより簡単にすることができる。
【００６７】本発明の半導体集積回路装置の制御方法
は、スタンバイ状態の時に、上記第１スイッチング素子
および上記第２スイッチング素子をオンして、不揮発性
メモリセルのドレイン領域に蓄積された電荷を引き抜く
から、スタンバイ状態が解除された後にホットエレクト
ロン現象が生じるのを阻止できる。
は、スタンバイ状態の時に、上記第１スイッチング素子
および上記第２スイッチング素子をオンして、不揮発性
メモリセルのドレイン領域に蓄積された電荷を引き抜く
から、スタンバイ状態が解除された後にホットエレクト
ロン現象が生じるのを阻止できる。
【図１】 図１は本発明の一実施の形態である半導体集
積回路装置における要部の回路図である。
積回路装置における要部の回路図である。
【図２】 図２は上記半導体集積回路装置のスタンバイ
状態を説明するための回路図である。
状態を説明するための回路図である。
【図３】 図３は上記半導体集積回路装置の読み出し動
作を説明するための回路図である。
作を説明するための回路図である。
【図４】 図４は上記半導体集積回路装置の書き込み動
作を説明するための回路図である。
作を説明するための回路図である。
【図５】 図５は従来の半導体集積回路における要部の
回路図である。
回路図である。
【図６】 図６は上記従来の半導体集積回路の読み出し
動作を説明するための回路図である。
動作を説明するための回路図である。
【図７】 図７は上記従来の半導体集積回路の書き込み
動作を説明するための回路図である。
動作を説明するための回路図である。
Ｍ メモリセル領域 ＭＢ０，…，ＭＢＸ メモリブロック ＭＣ００，…，ＭＣＮｎ 不揮発性メモリセル ＷＬ００，…，ＷＬＸｎ ワード線 ＳＬ０，…，ＳＬＸ ソース線 ＢＬＳ００，…，ＢＬＳＸＮ サブビット線 Ｑ１Ｓ００，…，Ｑ１ＳＸＮ 第１のＭＯＳ電界効果ト
ランジスタ ＢＬＭ０，…，ＢＬＭＮ メインビット線 Ｑ２Ｓ０，…，Ｑ２ＳＮ 第２のＭＯＳ電界効果トラン
ジスタ
ランジスタ ＢＬＭ０，…，ＢＬＭＮ メインビット線 Ｑ２Ｓ０，…，Ｑ２ＳＮ 第２のＭＯＳ電界効果トラン
ジスタ
Claims (6)
- 【請求項１】 複数のメモリブロックを備え、 上記各メモリブロックは、 マトリクス状に配置された複数のフローティングゲート
型電界効果トランジスタである不揮発性メモリセルと、 同一行の上記不揮発性メモリセルのゲート領域を共通に
接続するワード線と、 上記不揮発性メモリセルのソース領域を共通に接続する
ソース線と、 同一列の上記不揮発性メモリセルのドレイン領域を共通
に接続するサブビット線と、 上記各サブビット線を選択する選択用の第１スイッチン
グ素子とを含み、 また、同一列の上記複数のメモリブロックに共通であっ
て、上記各メモリブロックの上記サブビット線が上記各
第１スイッチング素子を介して接続されるメインビット
線と、 上記不揮発性メモリセルの上記ドレイン領域に蓄積され
た電荷を上記第１スイッチング素子および上記メインビ
ット線を介して引き抜くための第２スイッチング素子と
を備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、 上記第２スイッチング素子は上記各メインビット線毎に
設けていることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２に記載の半導体集積回
路装置において、 上記メインビット線が上記第２スイッチング素子を介し
て接地されていることを特徴とする半導体集積回路装
置。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
半導体集積回路装置の制御方法であって、 上記メモリブロック内において選択された上記不揮発性
メモリセルの読み出し動作、書き込み動作および消去動
作のうちの少なくとも１つの動作の終了後に、上記第１
スイッチング素子および上記第２スイッチング素子をオ
ンすることを特徴とする半導体集積回路装置の制御方
法。 - 【請求項５】 請求項１乃至３のいずれか１つに記載の
半導体集積回路装置の制御方法であって、 上記メモリブロック内の選択された不揮発性メモリセル
の読み出し動作の前後、書き込み動作の前後および消去
動作の前後に、上記第１スイッチング素子をオンするこ
とを特徴とする半導体集積回路装置の制御方法。 - 【請求項６】 請求項１乃至３のいずれか１つに記載の
半導体集積回路装置の制御方法であって、 スタンバイ状態の時に、上記第１スイッチング素子およ
び上記第２スイッチング素子をオンして、上記不揮発性
メモリセルの上記ドレイン領域に蓄積された電荷を引き
抜くことを特徴とする半導体集積回路装置の制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040029A JP2002245786A (ja) | 2001-02-16 | 2001-02-16 | 半導体集積回路装置およびその制御方法 |
| US10/076,092 US6643210B2 (en) | 2001-02-16 | 2002-02-15 | Semiconductor integrated circuit device and method of controlling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040029A JP2002245786A (ja) | 2001-02-16 | 2001-02-16 | 半導体集積回路装置およびその制御方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002245786A true JP2002245786A (ja) | 2002-08-30 |
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|---|---|---|---|
| JP2001040029A Pending JP2002245786A (ja) | 2001-02-16 | 2001-02-16 | 半導体集積回路装置およびその制御方法 |
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007026485A (ja) * | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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