JP2007080338A - 不揮発性半導体記憶装置およびその読み書き制御方法 - Google Patents
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Abstract
【解決手段】 プログラム動作時のt7で、選択メモリセルのセルウェルに4V、ドレインに0V、ゲートに10V、ソースにVCCをそれぞれ印加し、続くベリファイ時のt13において、セルウェルの電圧を4Vにしたまま、選択ワード線WLを−5Vにする。また、このときWLは通常の読み出し時の電圧より絶対値が高い電圧(−5V)に設定しておく。
【選択図】 図12
Description
書き込み時に、電圧の絶対値が「VP>VSB>VCC>GND」の関係を有し、「ゲート−ドレイン」間の電位差が前記チャンネル領域におけるバンド間トンネル電流の発生に必要な電位差以上である電圧VP、VSB、VCCおよびGNDを、それぞれゲート電極、ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入して前記メモリセルにビットデータの書き込みを行い、
前記書き込みに続く書き込みベリファイ時に、前記VSBまたはその近似値を前記ウェルに印加したまま(ウェルをVSBに充電したまま)前記ゲート電極に前記VPとは逆極性の電圧(VVR)を印加して、ドレインに現れる電位をビットデータとして読み出すことを特徴とする。
前記書込ベリファイ時のゲート電極の電位(VVR)の絶対値を前記VRの絶対値より大きくしたことを特徴とする。
なお、高速書込のためには、ウェル電圧VSBとドレイン電圧GNDとの電位差はトンネル絶縁膜の障壁電位と同等またはそれ以上であることが好ましい。
図1はこの発明が適用されるpチャンネルMONOSメモリセルの構造を示す図である。このメモリセルは、p型半導体基板11上に形成されたn型ウェル(セルウェル)12、このn型ウェル12の表面付近に所定の間隔を開けて形成されたp+領域(ソース)13およびp+領域(ドレイン)14、これら2つのp型領域13、14の間に形成されたチャネル領域20、および、このチャネル領域20の上方にチャネル領域20を覆うように形成されたONO膜およびゲート電極18を有している。
この不揮発性半導体記憶装置では、2つのセルウェル12がペアになっている。各セルウェル12には、X方向1kB=8k(8192)個×Y方向64個=512k(524288)個のメモリセルが形成されている。メインビットライン21は8k本であり、セレクトゲート24を介して2つのセルウェル12のうちの一方のサブビットライン25に接続される。8k本のメインビットライン21には、それぞれカラムラッチが接続されている。このカラムラッチは書き込み動作のベリファイ等にも用いる。セレクトゲート24は、セルウェル12とは別のセレクトゲートウェル(n型ウェル)20内に形成されており、pチャネルMOSトランジスタで構成されている。セレクトゲートウェル20の電位は通常VCC(たとえば1.8V)に設定されている。セレクトゲート24のゲート電極は、非選択時にVCCが印加され、選択時に−2.2Vが印加される。−2.2Vが印加されると、ゲートが導通し、メインビットライン21を各メモリセルのドレインにつながるサブビットライン25に接続する。ワード線は、各メモリセルのゲート電極をX方向に接続しており、各セルウェル12毎に64本設けられている。ソースラインは、各セルウェル12内の512k個のメモリセルに共通である。
図3は各動作時に各部に印加される電圧について示している。ここで、各記号の意味は次のとおりである。
SG:セレクトゲート
SBL:サブビット線
WL:ワード線
SL:ソース線
WEL:ウェル
WELSG:セレクトゲートのウェル
sub:基板
また、図12〜14は、上記各動作状態の変化に応じた各部の電位変化について示している。
図4は、プログラム動作時の電位配置および動作原理を示す図である。
この不揮発性半導体記憶装置では、BBHE注入による書き込み時に、ソース電圧VCCをセルウェル電圧VSBよりも低くしてドレイン電圧GNDに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Vth(絶対値)を高くしたことにより、ソース−ドレイン間がパンチスルーしにくくしている。これにより、ゲート長を0.1μm以下、たとえば60nm程度まで短くしたセル構造を実現している。
メモリセルへの書き込み(プログラム)は、電荷トラップ層16へ電子を注入することによって行う。電子の注入は、図1に示したゲート電極18とドレイン14との間に正負の高電圧を印加することによるBBHE注入で行い、電子を電荷トラップ層16に注入する。
図15はカラムラッチの構成を示す図である。図12はプログラム動作時の図15各部の電圧波形図である。
t4において、選択WLを10Vにする。これは、WLドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。
t6において、DDRV=H、/DDRV=Lとする。これにより、書き込むべきビット線に対してはノードNB=Hであるので、MBLはL(GNDレベル)にセットされる。一方、書き込みしないビット線に対してはNB=Lであるので、MBLはH(VCCレベル)にセットされる。
t9において、/BLH=Lとする。
これにより、t10の状態で、選択MBLがVCCに戻る。
t12において、選択WLをGNDにすると共に、非選択WLをVCCにする。
次に、図2,図3,図6,図7を参照して、プログラムベリファイの動作について説明する。プログラムベリファイは、プログラム対象セルのしきい値が所定電位になっているかを確認することによって行う。そのため、プログラムと交互に繰り返し実行される動作である。
ベリファイ動作では、セルウェル12の電圧が4Vのままであるため、ワード線WLは、通常の読み出し時の電圧(−2.2V;後述)よりも高い電圧、例えば−5Vに設定する。この状態で、ソース線SLとビット線MBLをVCCに充電したのち、ソースラインSLをGNDに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットラインMBLは放電されGNDになる。プログラムが完了していない場合にはビットラインMBLはVCCのままである。このビットラインMBLの電位をカラムラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットラインMBL電圧を決定する。すなわち、ラッチされた電位がVCCのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。
先ずt13において、選択WLを−5Vにする。これは、WLドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を活性化することで実現する。
続いてt15において、VRFRを=Hにする。このときNAがHならばトランジスタN7,N8を通じてMBLがGNDに放電される。NA=Hの状態は、カラムラッチが書き込み合格を示しており、該当するMBLは書き込み完了のメモリセルを介して放電される前に、トランジスタN7,N8を通じて放電される。
プログラム完了の場合には選択メモリセルのチャネルが導通するためSBLとMBLが放電される。一方、プログラムが完了していない場合には、SBLとMBLはVCCのままとなる。
MBLが放電されていれば、トランジスタP3がON状態になり、ノードNAがHにセットされ、書き込み合格を示す。この状態では、次のプログラムパルス印加時(t7)でMBLはHになり、プログラムパルスが印加されない。
t19において、/BLHをLにする。
これによりt20の状態で、MBLがVCCに戻る。
t3からt21の動作をプログラムが完了するまで繰り返す。
t23において、選択SGをVCCにする。これによりSBLがMBLと電気的に遮断され、SBLがフローティング状態になる。
これでスタンバイ状態に戻る。
一方、読み出し(リード)動作は、書き込み動作に比べて高速の動作が要求され、ビット線のみならずワード線の高速切り替えも必要であるため、セルウェル12に印加されるバックゲート電圧を通常の電圧(VCC=1.8V)とし、ワード線WLに印加する読み出し電圧を−2.2Vとしている。
スタンバイ状態から、まずt1において、/BLHをHにし、/BLLをHにする。同時にREAD=Hにし、トランジスタN3をON状態にする。このとき/SENSEはHであり、トランジスタN4もON状態にあるので、ノードNAはLにセットされる。さらに選択WLをGNDに、選択SGをGNDにする。
t3において、SGドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプを活性化することにより、選択SGを−2.2Vにする。これにより選択MBLと選択SBLとが電気的に接続され、選択SBLもLになる。
t4において/BLLをLにし、MBLをLフローティングにする。
t5において、WLドライバ回路にディストリビュータを介して接続されている負チャージポンプ回路を活性化することにより、選択WLを−2.2Vにする。
t7において、/SENSE=Hとする。このときREAD=HであるのでノードNAはLにセットされる。
t8において、WLドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより選択WLをGNDに戻す。同時に、SGドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより選択SLをGNDに戻す。
これでスタンバイ状態に戻る。
次に消去動作について説明する。消去の方法は、FN(Fowler−Nordheim)トンネルによる引き抜きと、基板ホットホール注入による消去方法とがある。
スタンバイ状態から、まずt1において、選択WLをGNDにする。消去はブロック単位で実施するので、選択WLは該当ブロック内の全てのWLである。例えば図24に示すようなメモリアレイの場合、WL(0)からWL(63)の64本となる。
t5において、選択SGをGNDにする。
これ以降、消去ベリファイ動作に移行する。消去ベリファイでは消去対象のセルのしきい値が所定電位になっているかを確認する動作である。
t9において、選択SLをGNDにする。
t12において、/BLH=Lにし、READ=Lにする。
t13において、/BLH=Lを受けて、MBLがVCCになる。
t14において、WLドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより、選択WLをGNDに戻す。
t16において、選択SGをVCCに戻す。
t17において、選択WLをVCCに戻す。
これでスタンバイ状態に戻る。
〈WLドライバ回路〉
プログラムパルス印加時、選択WLは10V、非選択WLはGNDに設定する(図12のプログラム動作時のt7参照)。
また、SELWL=GNDのとき、VSELWL=VNWLとなり、選択状態のWLに負の高電圧が印加される。
これにより選択WLには正負の高電圧を印加することができる。
図17はSGドライバ回路の構成を示す図である。素子の記号はWLドライバ回路の各素子と対応する。SGドライバ回路の構成はWLドライバ回路と同様であるが、WLドライバ回路においてVUSELWL信号に相当する部分がVCCになっている。これはSGにおいては非選択SGのレベルが各動作条件で常にVCCになっているためである。
図18はWELドライバ回路の構成を示す図である。
この構成によれば、選択WELにはVPWELレベルが、非選択WELにはVCCがそれぞれ供給される。
図19はWELSGドライバ回路の構成を示す図である。
この構成によれば、選択WELSGにはVPWELSGレベルが、非選択WELSGにはVCCがそれぞれ供給される。
図20は、SLドライバ回路の構成を示す図である。
SLにはVCC、GND及び消去時の6Vが印加される。高電圧の6VはVPSLへ供給される。デコード信号により選択状態になると、トランジスタP1、N2がON状態、トランジスタN1がOFF状態になり、SLへはVSELSLが伝播される。
WLドライバ回路は図16に示すように、VCC以上の正の高電圧としてVPWLを、また、GND以下の負の高電圧としてVNWLをそれぞれディストリビュータ回路から受けている。
図21はディストリビュータ回路の構成を示す図である。VPHは第1の正チャージポンプ回路、VPLは第2の正チャージポンプ回路であり、VNHは第1の負チャージポンプ回路、VNLは第2の負チャージポンプである。
チャージポンプVPHの出力は正切り替え回路SP1を通じてVPWLに接続されている。
チャージポンプVNHの出力は負切り替え回路SN1を通じてVNWLに接続されている。
これにより、VNHとVNWLとが電気的に接続される。
これにより、GNDとVNWLとが電気的に接続される。
(1)書き込みに続く書き込みベリファイ時に、ウェルに適正な電圧(VSBまたはその近似値を)を印加したまま、すなわちウェルを充電したまま、ゲート電極に前記VPとは逆極性の電圧(VVR)を印加して、ドレインに現れる電位をビットデータとして読み出すことによって、充放電に要する時間が短縮化できる。また、充放電の際の消費電力が抑制できる。これにより、プログラムとベリファイとの切り替えを容量の大きい電源回路を用いずに高速に行うことが可能になった。
12…n型ウェル(セルウェル)
13…ソース(p+領域)
14…ドレイン(p+領域)
15…トンネル絶縁膜
16…電荷トラップ層(窒化膜)
17…上部絶縁層
18…ゲート
20…セレクトゲートウェル(n型ウェル)
21…メインビット線
22…ワード線
23…ソース線
24…セレクトゲート
25…サブビット線
Claims (3)
- 半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置のメモリセルの読み書き方法であって、
書き込み時に、電圧の絶対値が「VP>VSB>VCC>GND」の関係を有し、「ゲート−ドレイン」間の電位差が前記チャンネル領域におけるバンド間トンネル電流の発生に必要な電位差以上である電圧VP、VSB、VCCおよびGNDを、それぞれゲート電極、ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入して前記メモリセルにビットデータの書き込みを行い、
前記書き込みに続く書き込みベリファイ時に、前記VSBまたはその近似値を前記ウェルに印加したまま前記ゲート電極に前記VPとは逆極性の電圧を印加して、ドレインに現れる電位をビットデータとして読み出すことを特徴とする不揮発性半導体記憶装置の読み書き制御方法。 - 前記ビットデータの通常読出時に、前記ウェルに前記VCC、前記ゲート電極に前記VPとは逆極性の電位VR、前記ソースにVCCをそれぞれ印加して前記ドレインに現れる電位を読み出すようにし、
前記書込ベリファイ時のゲート電極の電位の絶対値を前記VRの絶対値より大きくしたことを特徴とする請求項1に記載の不揮発性半導体記憶装置の読み書き制御方法。 - 請求項1または2の読み書き制御方法で読み書きされるメモリセルをNOR型に接続してアレイ化したことを特徴とする不揮発性半導体記憶装置。
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