JP4113559B2 - 不揮発性半導体記憶装置およびその書込方法 - Google Patents
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Description
なお、高速書込のためには、セルウェル電圧Vsubとドレイン電圧Vdの電位差はトンネル絶縁膜の障壁電位と同等またはそれ以上であることが好ましい。
図1はこの発明が適用されるpチャンネルMONOSメモリセルの構造図を示す図である。このメモリセルは、p型半導体基板11上に形成されたn型ウェル(セルウェル)12、このn型ウェル12の表面付近に所定の間隔を開けて形成されたp+領域(ソース)13およびp+領域(ドレイン)14、これら2つのp型領域13、14の間に形成されたチャネル領域20、および、このチャネル領域20の上方にチャネル領域20を覆うように形成されたONO膜およびゲート電極18を有している。
この不揮発性半導体記憶装置では、2つのセルウェル12がペアになっている。各セルウェル12には、X方向1kB=8k(8192)個×Y方向64個=512k(524288)個のメモリセルが形成されている。メインビットライン21は8k本であり、セレクトゲート24を介して2つのセルウェル12のうちの一方のサブビットライン25に接続される。8k本のメインビットライン21には、それぞれラッチが接続されている。このラッチは書き込み動作のベリファイ等にも用いる。セレクトゲート24は、セルウェル12とは別のセレクトゲートウェル(n型ウェル)20内に形成されており、pチャネルMOSトランジスタで構成されている。セレクトゲートウェル20の電位は通常VCC(たとえば1.8V)に設定されている。セレクトゲート24のゲート電極は、非選択時にVCCが印加され、選択時に−2.2Vが印加される。−2.2Vが印加されると、ゲートが導通し、メインビットライン21を各メモリセルのドレインにつながるサブビットライン25に接続する。ワード線は、各メモリセルのゲート電極をX方向に接続しており、各セルウェル12毎に64本設けられている。ソースラインは、各セルウェル12内の512k個のメモリセルに共通である。
メモリセルへの書き込み(プログラム)は、電荷トラップ層16へ電子を注入することによって行う。電子の注入は、ゲート電極18とドレイン14の間に正負の高電圧を印加することによるBBHE注入で行い、電子は電荷トラップ層16に注入される。
ベリファイ動作では、セルウェル12の電圧が4Vのままであるため、ワード線22(ゲート電極18)は、通常の読み出し時の電圧(−2.2V;後述)よりも高い電圧、例えば−5Vに設定される。この状態で、ソースライン23とビットライン21,25をVCCに充電したのち、ソースライン23をGNDに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットライン21,25は放電されGNDになる。プログラムが完了していない場合にはビットライン21,25はVCCのままである。このビットラインの電位をラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットライン電圧を決定する。すなわち、ラッチされた電位がVCCのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。
(1)セルウェル12に適切なバックゲート電圧を印加することで、ビット線へ印加される電圧を0V〜VCC(1.8V)の間で全ての動作を行うことがてきる。これにより、高速書き込みに対して重要な役割を担うY系の回路を高性能のVCCトランジスタで形成でき、負電圧も扱わないので特別な回路構成も必要とならないようにする。
このメモリセルは、トンネル絶縁膜、電荷トラップ層、電荷トラップ層上の絶縁膜の膜厚は、それぞれ3nm、8nm、6nmであり、図1において説明したスケールとほぼ一致している。ゲート長は62nmである。ポリシリコンのゲート電極は、導電性を確保するために200nmの厚みに製膜している。
12…n型ウェル(セルウェル)
13…ソース(p+領域)
14…ドレイン(p+領域)
15…トンネル絶縁膜
16…電荷トラップ層(窒化膜)
17…上部絶縁層
18…ゲート
20…セレクトゲートウェル(n型ウェル)
21…メインビット線
22…ワード線
23…ソース線
24…セレクトゲート
25…サブビット線
Claims (3)
- 半導体基板に形成されたn型ウエルと、前記n型ウエル表面に所定間隔を開けて形成されたp+領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の情報にトンネル絶縁膜を介して形成されたフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ相当の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置であって、書き込み時に「Vg>Vsub>Vs>Vd」、「Vsub>0V」、「Vd≦Vcc」の関係を有する電圧Vg、Vsub、VsおよびVdを、それぞれゲート電極、n型ウエル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうものにおいて、
Y系の回路をVccトランジスタで形成していることを特徴とする不揮発性半導体装置。 - 半導体基板に形成されたn型ウエルと、前記n型ウエル表面に所定間隔を開けて形成されたp+領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の情報にトンネル絶縁膜を介して形成されたフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ相当の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置であって、書き込み時に「Vg>Vsub>Vs>Vd」、「Vsub>0V」、「Vd≦Vcc」の関係を有する電圧Vg、Vsub、VsおよびVdを、それぞれゲート電極、n型ウエル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうものにおいて、
書き込み時に、ドレインに対して0V乃至正の電圧のみを与える回路を備えたことを特徴とする不揮発性半導体装置。 - 請求項1または2に記載のメモリセルをNOR型またはNAND型に接続してアレイ化したことを特徴とする不揮発性半導体記憶装置。
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